JPH04360095A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH04360095A JPH04360095A JP3134539A JP13453991A JPH04360095A JP H04360095 A JPH04360095 A JP H04360095A JP 3134539 A JP3134539 A JP 3134539A JP 13453991 A JP13453991 A JP 13453991A JP H04360095 A JPH04360095 A JP H04360095A
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000000872 buffer Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関し
、特に割り込みコントローラやタイマーなどに使用され
るビットクリアやレジスタイニシャライズ機能を有する
フラグレジスタに関する。
、特に割り込みコントローラやタイマーなどに使用され
るビットクリアやレジスタイニシャライズ機能を有する
フラグレジスタに関する。
【０００２】
【従来の技術】マイクロコンピュータは広い分野で使用
されており、現在、多機能化や高性能化が進められる一
方で、低価格化のため、半導体基盤上の機能ユニットの
占有面積、トランジスタ数は、極力少なくすることが望
まれている。
されており、現在、多機能化や高性能化が進められる一
方で、低価格化のため、半導体基盤上の機能ユニットの
占有面積、トランジスタ数は、極力少なくすることが望
まれている。
【０００３】マイクロコンピュータでは、例えば、割り
込み状態の記憶や割り込み制御のために各種のフラグレ
ジスタを必要とする。このフラグレジスタには、データ
を記憶するセルがアレイに状に配置され、データの読み
出しと書き込みを行う信号線（以下、Ｒ／Ｗデータライ
ンと記す）、特定のセルを指定するアドレスライン、デ
ータの読み出しと書き込みの制御を行う制御部（以下、
Ｒ／Ｗ制御部と記す）、データのクリアを行うためのセ
ルクリア信号を有するものが一般に用いられている。以
下に、割り込みコントローラに使用された従来のフラグ
レジスタに関して、図３を用いて説明する。
込み状態の記憶や割り込み制御のために各種のフラグレ
ジスタを必要とする。このフラグレジスタには、データ
を記憶するセルがアレイに状に配置され、データの読み
出しと書き込みを行う信号線（以下、Ｒ／Ｗデータライ
ンと記す）、特定のセルを指定するアドレスライン、デ
ータの読み出しと書き込みの制御を行う制御部（以下、
Ｒ／Ｗ制御部と記す）、データのクリアを行うためのセ
ルクリア信号を有するものが一般に用いられている。以
下に、割り込みコントローラに使用された従来のフラグ
レジスタに関して、図３を用いて説明する。
【０００４】図３（ａ）のフラグレジスタ００１は、割
り込みの受付状態を示すレジスタ０１０（以下、ＩＦレ
ジスタと記す）、割り込み受付の許可，不許可を示すレ
ジスタ０１１（以下、ＭＫレジスタと記す）、割り込み
処理方式を示すレジスタ０１７（以下、ＣＳレジスタと
記す）等の８組のレジスタと、データの読み出し及び書
き込みの制御を行うＲ／Ｗ制御部０２０から構成される
。各レジスタは、それぞれ、各種割り込み発生要因に対
応するデータを記憶するセルを８個有し、８種の割り込
み要因に対するデータを記憶する。これらのレジスタに
は、データの読み出しと書き込みを行うレジスタを指定
するために、アドレス信号２１０〜２１７が入力される
。また、データのクリアを行うセルを指定するためのセ
ルクリア信号２２０〜２２７及びセレクト信号２００〜
２０７が入力される。Ｒ／Ｗ制御部は、データの入出力
のために入力端子２５０〜２５７と出力端子２４０〜２
４７を有し、データの書き込みの許可を示す書き込み許
可信号２３０が入力される。
り込みの受付状態を示すレジスタ０１０（以下、ＩＦレ
ジスタと記す）、割り込み受付の許可，不許可を示すレ
ジスタ０１１（以下、ＭＫレジスタと記す）、割り込み
処理方式を示すレジスタ０１７（以下、ＣＳレジスタと
記す）等の８組のレジスタと、データの読み出し及び書
き込みの制御を行うＲ／Ｗ制御部０２０から構成される
。各レジスタは、それぞれ、各種割り込み発生要因に対
応するデータを記憶するセルを８個有し、８種の割り込
み要因に対するデータを記憶する。これらのレジスタに
は、データの読み出しと書き込みを行うレジスタを指定
するために、アドレス信号２１０〜２１７が入力される
。また、データのクリアを行うセルを指定するためのセ
ルクリア信号２２０〜２２７及びセレクト信号２００〜
２０７が入力される。Ｒ／Ｗ制御部は、データの入出力
のために入力端子２５０〜２５７と出力端子２４０〜２
４７を有し、データの書き込みの許可を示す書き込み許
可信号２３０が入力される。
【０００５】次に、図３（ａ）のフラグレジスタ００１
の１つのセル１００とＲ／Ｗ制御部の一部０２１の構造
を図３（ｂ）に示す。セル１００は、データの論理を反
転するインバータ３０１，３０２からなりデータを記憶
するラッチ３００と、データの読み出しと書き込みのた
めのトランジスタ３０３，３０４と、データのクリアの
ためのトランジスタ３０５，３０６から構成される。セ
ルには、インバータ３０２の出力ライン３２２にデータ
が、インバータ３０１の出力ラインに３２１に反転され
たデータが記憶され、これらのラインはトランジスタ３
０３を介してＲ／ＷデータラインＱ３１０に、トランジ
スタ３０４を介してＲ／ＷデータラインＱ３１１に接続
される。トランジスタ３０３，３０４は、ラッチ３００
とＲ／Ｗデータライン３１０，３１１の導通、遮断を行
うもので、アドレスライン３１３の信号が“１”のとき
導通、“０”のとき遮断する。Ｒ／Ｗデータライン３１
０，３１１は、書き込み制御信号２３０によって制御さ
れるクロックドバッファ３０７，３０８の出力端子に接
続されている。クロックドバッファ３０７は直接入力端
子に、クロックドバッファ３０８はインバータ３０９を
介して入力端子に接続されている。また、Ｒ／Ｗデータ
ラインＱ３１０は、直接出力端子に接続される。
の１つのセル１００とＲ／Ｗ制御部の一部０２１の構造
を図３（ｂ）に示す。セル１００は、データの論理を反
転するインバータ３０１，３０２からなりデータを記憶
するラッチ３００と、データの読み出しと書き込みのた
めのトランジスタ３０３，３０４と、データのクリアの
ためのトランジスタ３０５，３０６から構成される。セ
ルには、インバータ３０２の出力ライン３２２にデータ
が、インバータ３０１の出力ラインに３２１に反転され
たデータが記憶され、これらのラインはトランジスタ３
０３を介してＲ／ＷデータラインＱ３１０に、トランジ
スタ３０４を介してＲ／ＷデータラインＱ３１１に接続
される。トランジスタ３０３，３０４は、ラッチ３００
とＲ／Ｗデータライン３１０，３１１の導通、遮断を行
うもので、アドレスライン３１３の信号が“１”のとき
導通、“０”のとき遮断する。Ｒ／Ｗデータライン３１
０，３１１は、書き込み制御信号２３０によって制御さ
れるクロックドバッファ３０７，３０８の出力端子に接
続されている。クロックドバッファ３０７は直接入力端
子に、クロックドバッファ３０８はインバータ３０９を
介して入力端子に接続されている。また、Ｒ／Ｗデータ
ラインＱ３１０は、直接出力端子に接続される。
【０００６】以下に、図３（ｂ）を用いながら、図３（
ａ）のフラグレジスタ００１の動作を説明する。データ
の読み出しでは、アドレス信号２１０〜２１７のうち１
つの信号を“１”に、他の信号を“０”にすることによ
り１つのレジスタを選択し、データ出力端子２４０〜２
４７からレジスタのデータを同時に読み出す。データの
書き込みでは、同様にアドレス信号２１０〜２１７によ
りレジスタを選択し、書き込み許可信号２３０を“１”
にする。書き込み許可信号２３０が“１”となると、ク
ロックドバッファ３０７，３０８は駆動し、Ｒ／Ｗデー
タラインＱ３１０に入力データを、Ｒ／Ｗデータライン
Ｑ３１１にインバータ３０９により反転された入力デー
タを出力し、レジスタのデータを同時に書き換える。デ
ータのクリアでは、セルクリア信号２２０〜２２７を“
１”にすることでレジスタを指定し、セレクト信号２０
０〜２０７を“１”にすることでビットを指定する。セ
ルクリア信号とセレクト信号が共に“１”となるセルで
は、トランジスタ３０５，３０６が共に導通となるので
、インバータ３０２の出力ライン３２２が論理値“０”
であるグラウンドレベルと等電位になり、セルのデータ
が“０”にクリアされる。また、データの初期化では、
データの書き込みと同様にアドレス信号２１０〜２１７
により１つのレジスタを選択し、初期データを書き込む
ことにより１つのレジスタを初期化する。以下、アドレ
ス信号２１０〜２１７により全てのレジスタを順次選択
し、同様な操作を行うことにより、全てのレジスタに対
する初期化が終了する。
ａ）のフラグレジスタ００１の動作を説明する。データ
の読み出しでは、アドレス信号２１０〜２１７のうち１
つの信号を“１”に、他の信号を“０”にすることによ
り１つのレジスタを選択し、データ出力端子２４０〜２
４７からレジスタのデータを同時に読み出す。データの
書き込みでは、同様にアドレス信号２１０〜２１７によ
りレジスタを選択し、書き込み許可信号２３０を“１”
にする。書き込み許可信号２３０が“１”となると、ク
ロックドバッファ３０７，３０８は駆動し、Ｒ／Ｗデー
タラインＱ３１０に入力データを、Ｒ／Ｗデータライン
Ｑ３１１にインバータ３０９により反転された入力デー
タを出力し、レジスタのデータを同時に書き換える。デ
ータのクリアでは、セルクリア信号２２０〜２２７を“
１”にすることでレジスタを指定し、セレクト信号２０
０〜２０７を“１”にすることでビットを指定する。セ
ルクリア信号とセレクト信号が共に“１”となるセルで
は、トランジスタ３０５，３０６が共に導通となるので
、インバータ３０２の出力ライン３２２が論理値“０”
であるグラウンドレベルと等電位になり、セルのデータ
が“０”にクリアされる。また、データの初期化では、
データの書き込みと同様にアドレス信号２１０〜２１７
により１つのレジスタを選択し、初期データを書き込む
ことにより１つのレジスタを初期化する。以下、アドレ
ス信号２１０〜２１７により全てのレジスタを順次選択
し、同様な操作を行うことにより、全てのレジスタに対
する初期化が終了する。
【０００７】
【発明が解決しようとする課題】以上従来例で説明した
ようなフラグレジスタでは、１つのセルに対して、Ｒ／
Ｗデータライン２本、アドレスライン，セルクリア信号
、セレクト信号を各セルに供給する必要がある。また、
各セルについて、セルクリアあるいはセルイニシャライ
ズのための回路を必要としている。このような回路構成
では、フラグレジスタを少ないハードウェア占有面積で
構成することは困難であった。
ようなフラグレジスタでは、１つのセルに対して、Ｒ／
Ｗデータライン２本、アドレスライン，セルクリア信号
、セレクト信号を各セルに供給する必要がある。また、
各セルについて、セルクリアあるいはセルイニシャライ
ズのための回路を必要としている。このような回路構成
では、フラグレジスタを少ないハードウェア占有面積で
構成することは困難であった。
【０００８】本発明の目的は、上記問題点を解決するた
めに、容易にデータのクリア、イニシャライズが可能で
、少ないハードウェア占有面積で構成できるフラグレジ
スタを提供することである。
めに、容易にデータのクリア、イニシャライズが可能で
、少ないハードウェア占有面積で構成できるフラグレジ
スタを提供することである。
【０００９】
【課題を解決するための手段】本発明の半導体記憶回路
は、アレイ状に配されたセルと、データの読み出しと書
き込みに使用するＲ／Ｗデータラインと、特定のセルを
示すアドレス信号が転送されるアドレスラインと、デー
タの読み出しと書き込みを制御するＲ／Ｗ制御部と、デ
ータの入出力端子と、データの書き込みを許可するデー
タ書き込み許可信号の入力端子と、データの消去を行う
ためのセルクリア信号とデータの初期化を行うためのセ
ルイニシャライズ信号の少なくとも１つの入力端子を有
する。
は、アレイ状に配されたセルと、データの読み出しと書
き込みに使用するＲ／Ｗデータラインと、特定のセルを
示すアドレス信号が転送されるアドレスラインと、デー
タの読み出しと書き込みを制御するＲ／Ｗ制御部と、デ
ータの入出力端子と、データの書き込みを許可するデー
タ書き込み許可信号の入力端子と、データの消去を行う
ためのセルクリア信号とデータの初期化を行うためのセ
ルイニシャライズ信号の少なくとも１つの入力端子を有
する。
【００１０】
【実施例】以下、実施例につき詳述する。
【００１１】図１（ａ）に本発明の一実施例である割り
込み制御部に使用したフラグレジスタのブロック図を、
同図（ｂ）にセルとＲ／Ｗ制御部の構成を示す。
込み制御部に使用したフラグレジスタのブロック図を、
同図（ｂ）にセルとＲ／Ｗ制御部の構成を示す。
【００１２】フラグレジスタ４００は、ＩＦレジスタ４
１０，ＭＫレジスタ４１１，ＣＳレジスタ４１７等の８
組のレジスタとデータの読み出し及び書き込みの制御を
行うＲ／Ｗ制御部４２０から構成される。レジスタには
、データの読み出しと書き込みの対象になるレジスタを
指定するために、アドレス信号６００〜６０７が入力さ
れる。Ｒ／Ｗ制御部は、データの入出力のために入力端
子６３０〜６３７と出力端子６２０〜６２７を有し、デ
ータの書き込みの許可を示す書き込み許可信号６１０と
各レジスタをクリアするためのセルクリア信号６４０〜
６４７が入力される。
１０，ＭＫレジスタ４１１，ＣＳレジスタ４１７等の８
組のレジスタとデータの読み出し及び書き込みの制御を
行うＲ／Ｗ制御部４２０から構成される。レジスタには
、データの読み出しと書き込みの対象になるレジスタを
指定するために、アドレス信号６００〜６０７が入力さ
れる。Ｒ／Ｗ制御部は、データの入出力のために入力端
子６３０〜６３７と出力端子６２０〜６２７を有し、デ
ータの書き込みの許可を示す書き込み許可信号６１０と
各レジスタをクリアするためのセルクリア信号６４０〜
６４７が入力される。
【００１３】図１（ａ）のフラグレジスタ４００の１つ
のセル５００とＲ／Ｗ制御部の一部４２１の構造を図１
（ｂ）に示す。セル５００は、インバータ７０１，７０
２からなるラッチ７００と、データの読み出しと書き込
みのためのトランジスタ７０３，７０４から構成される
。セルには、インバータ７０２の出力ライン７３１にデ
ータが、インバータ７０１の出力ライン７３２に反転さ
れたデータが記憶され、これらのラインはトランジスタ
７０３を介してＲ／ＷデータラインＱ７１０に、トラン
ジスタ７０４を介してＲ／ＷデータラインＱ７１１に接
続される。トランジスタ７０３，７０４は、ラッチ５０
０とＲ／Ｗデータライン７１０，７１１の導通，遮断を
行うもので、アドレスライン７１２の信号が“１”のと
き導通、“０”のとき遮断する。Ｒ／Ｗデータライン７
１０，７１１は、書き込み許可信号６１１によって制御
されるクロックドバッファ７０５，７０６の出力端子に
接続されている。クロックドバッファ７０５にはＡＮＤ
ゲート７０８の出力が、クロックドバッファ７０６には
インバータ７０９を介してＡＮＤゲート７０８の出力が
接続されている。ＡＮＤゲート７０８には、セルクリア
信号６４０の論理を反転するインバータ７２２の出力と
セレクタ７２１の出力が入力される。セレクタ７２１に
は、ラッチ７２０の出力とデータ入力端子が接続される
。ラッチ７２０はＲ／ＷデータラインＱ７１０からデー
タを取り入れ、出力端子６２０にデータを出力する。
のセル５００とＲ／Ｗ制御部の一部４２１の構造を図１
（ｂ）に示す。セル５００は、インバータ７０１，７０
２からなるラッチ７００と、データの読み出しと書き込
みのためのトランジスタ７０３，７０４から構成される
。セルには、インバータ７０２の出力ライン７３１にデ
ータが、インバータ７０１の出力ライン７３２に反転さ
れたデータが記憶され、これらのラインはトランジスタ
７０３を介してＲ／ＷデータラインＱ７１０に、トラン
ジスタ７０４を介してＲ／ＷデータラインＱ７１１に接
続される。トランジスタ７０３，７０４は、ラッチ５０
０とＲ／Ｗデータライン７１０，７１１の導通，遮断を
行うもので、アドレスライン７１２の信号が“１”のと
き導通、“０”のとき遮断する。Ｒ／Ｗデータライン７
１０，７１１は、書き込み許可信号６１１によって制御
されるクロックドバッファ７０５，７０６の出力端子に
接続されている。クロックドバッファ７０５にはＡＮＤ
ゲート７０８の出力が、クロックドバッファ７０６には
インバータ７０９を介してＡＮＤゲート７０８の出力が
接続されている。ＡＮＤゲート７０８には、セルクリア
信号６４０の論理を反転するインバータ７２２の出力と
セレクタ７２１の出力が入力される。セレクタ７２１に
は、ラッチ７２０の出力とデータ入力端子が接続される
。ラッチ７２０はＲ／ＷデータラインＱ７１０からデー
タを取り入れ、出力端子６２０にデータを出力する。
【００１４】次に、図１（ｂ）を用いて、図１（ａ）の
フラグレジスタ４００の動作を説明する。本実施例では
従来例と異なり、データの読み出し及び書き込みは、Ｉ
Ｆレジスタ４１０，ＭＫレジスタ４１１，ＣＳレジスタ
４１７等のレジスタ単位ではなく、前記レジスタの中で
各割り込み発生要因に対応したセルを１つのレジスタ単
位として行う。データの読み出しでは、アドレス信号６
００〜６０７のうち１つの信号を“１”に、他の信号を
“０”にすることにより各レジスタの１ビットを選択し
、ラッチ７２０にデータを格納すると同時にデータ出力
端子６２０〜６２７からデータを読み出す。なお、ラッ
チ７２０へのデータの格納は、常時行われているので、
ラッチ７２０にはアドレス信号により選択されたビット
の最新のデータが格納される。データの書き込みは、デ
ータクリアに機能を兼ねる。データの書き込みあるいは
クリアでは、アドレス信号６００〜６０７により各レジ
スタの１ビットを選択し、書き込み許可信号６１１を“
１”にする。書き込み許可信号６１１が“１”となると
、クロックドバッファ７０５，７０６は駆動し、Ｒ／Ｗ
データラインＱ７１０にＡＮＤゲート７０８の出力を、
Ｒ／ＷデータラインＱ７１１にインバータ７０９により
反転されたＡＮＤゲートの出力を出力し、各レジスタの
ビットを同時に書き換える。データの書き込みの場合に
は、セレクタ７２１は入力端子６３０からのデータを選
択し、インバータ７２２の出力は“１”であるので、Ａ
ＮＤゲート７０８の出力は入力データとなる。データの
クリアでは、セルクリア信号６４０〜６４７のうちクリ
アするレジスタに対応するセルクリア信号を“１”、そ
の他のセルクリア信号を“０”とし、セレクタ７２１か
らはラッチ７２０の出力が選択されるように制御する。 セルクリア信号６４０が“１”のとき、インバータ７２
２の出力は“０”で、ＡＮＤゲート７０８の出力が“０
”となるので、指定のビットがクリアされる。また、セ
ルクリア信号６４０が“０”のレジスタでは、ＡＮＤゲ
ート７０８の出力は、ラッチ７２０の出力と同値となる
ので、指定されたビットの値は変化しない。このように
、本実施例では、データの読み書きとクリアを同一のラ
インを用いて行うため、従来例では必要であったセルク
リアラリン３１４とセレクトライン３１２の２本の信号
線が不要となる。また、データのクリア及びイニシャラ
イズのために各セルで必要であったトランジスタ３０５
，３０６の２個が不要となる。このため、従来のセル１
００では、必要な総トランジスタ数は１０であったが、
実施例のセル５００では、必要な総トランジスタ数は８
である。
フラグレジスタ４００の動作を説明する。本実施例では
従来例と異なり、データの読み出し及び書き込みは、Ｉ
Ｆレジスタ４１０，ＭＫレジスタ４１１，ＣＳレジスタ
４１７等のレジスタ単位ではなく、前記レジスタの中で
各割り込み発生要因に対応したセルを１つのレジスタ単
位として行う。データの読み出しでは、アドレス信号６
００〜６０７のうち１つの信号を“１”に、他の信号を
“０”にすることにより各レジスタの１ビットを選択し
、ラッチ７２０にデータを格納すると同時にデータ出力
端子６２０〜６２７からデータを読み出す。なお、ラッ
チ７２０へのデータの格納は、常時行われているので、
ラッチ７２０にはアドレス信号により選択されたビット
の最新のデータが格納される。データの書き込みは、デ
ータクリアに機能を兼ねる。データの書き込みあるいは
クリアでは、アドレス信号６００〜６０７により各レジ
スタの１ビットを選択し、書き込み許可信号６１１を“
１”にする。書き込み許可信号６１１が“１”となると
、クロックドバッファ７０５，７０６は駆動し、Ｒ／Ｗ
データラインＱ７１０にＡＮＤゲート７０８の出力を、
Ｒ／ＷデータラインＱ７１１にインバータ７０９により
反転されたＡＮＤゲートの出力を出力し、各レジスタの
ビットを同時に書き換える。データの書き込みの場合に
は、セレクタ７２１は入力端子６３０からのデータを選
択し、インバータ７２２の出力は“１”であるので、Ａ
ＮＤゲート７０８の出力は入力データとなる。データの
クリアでは、セルクリア信号６４０〜６４７のうちクリ
アするレジスタに対応するセルクリア信号を“１”、そ
の他のセルクリア信号を“０”とし、セレクタ７２１か
らはラッチ７２０の出力が選択されるように制御する。 セルクリア信号６４０が“１”のとき、インバータ７２
２の出力は“０”で、ＡＮＤゲート７０８の出力が“０
”となるので、指定のビットがクリアされる。また、セ
ルクリア信号６４０が“０”のレジスタでは、ＡＮＤゲ
ート７０８の出力は、ラッチ７２０の出力と同値となる
ので、指定されたビットの値は変化しない。このように
、本実施例では、データの読み書きとクリアを同一のラ
インを用いて行うため、従来例では必要であったセルク
リアラリン３１４とセレクトライン３１２の２本の信号
線が不要となる。また、データのクリア及びイニシャラ
イズのために各セルで必要であったトランジスタ３０５
，３０６の２個が不要となる。このため、従来のセル１
００では、必要な総トランジスタ数は１０であったが、
実施例のセル５００では、必要な総トランジスタ数は８
である。
【００１５】図２に本発明の一実施例である割り込み制
御部に使用したフラグレジスタ８００を示す。本フラグ
レジスタは、各レジスタのデータを初期状態に初期化す
る機能を有している。
御部に使用したフラグレジスタ８００を示す。本フラグ
レジスタは、各レジスタのデータを初期状態に初期化す
る機能を有している。
【００１６】フラグレジスタ８００の構成は、実施例１
とほぼ同じであり、ＩＦレジスタ８１０、ＭＫレジスタ
８１１、ＣＳレジスタ８１７等の各レジスタとデータの
読み出しと書き込みの制御を行うＲ／Ｗ制御部８７０か
らなる。実施例１との相違点は、レジスタの初期化を行
うために、レジスタのビット数と同数のＯＲゲート８２
０〜８２７を使用している点である。このＯＲゲート８
２０〜８２７には、各レジスタの特定ビットを指定する
ためのアドレス信号８３０〜８３７とセルイニシャライ
ズ信号８４１が入力される。Ｒ／Ｗ制御部８７０には、
書き込み許可信号８４０とセルイニシャライズ信号８４
１が入力され、出力端子８５０〜８５７、入力端子８６
０〜８６７を通してデータが入出力される。
とほぼ同じであり、ＩＦレジスタ８１０、ＭＫレジスタ
８１１、ＣＳレジスタ８１７等の各レジスタとデータの
読み出しと書き込みの制御を行うＲ／Ｗ制御部８７０か
らなる。実施例１との相違点は、レジスタの初期化を行
うために、レジスタのビット数と同数のＯＲゲート８２
０〜８２７を使用している点である。このＯＲゲート８
２０〜８２７には、各レジスタの特定ビットを指定する
ためのアドレス信号８３０〜８３７とセルイニシャライ
ズ信号８４１が入力される。Ｒ／Ｗ制御部８７０には、
書き込み許可信号８４０とセルイニシャライズ信号８４
１が入力され、出力端子８５０〜８５７、入力端子８６
０〜８６７を通してデータが入出力される。
【００１７】動作を以下に簡単に説明する。データの読
み出しと書き込みは、実施例１と同様に行われる。レジ
スタの初期化では、各レジスタの初期値をデータ入力端
子８６０〜８６７にセットし、セルイニシャライズ信号
８４１を“１”とする。これにより、ＯＲゲート８２０
〜８２７の出力は、アドレス信号８３０〜８３７の値に
関わらず、“１”となるので、各レジスタの全てのビッ
トがセレクトされ、Ｒ／Ｗ制御部８７０から各レジスタ
に初期値が書き込まれる。この様に、各レジスタの全て
のビットが同時にイニシャライズされるので、ソフトウ
ェアによりレジスタのビットを順次指定してイニシャラ
イズする必要がない。
み出しと書き込みは、実施例１と同様に行われる。レジ
スタの初期化では、各レジスタの初期値をデータ入力端
子８６０〜８６７にセットし、セルイニシャライズ信号
８４１を“１”とする。これにより、ＯＲゲート８２０
〜８２７の出力は、アドレス信号８３０〜８３７の値に
関わらず、“１”となるので、各レジスタの全てのビッ
トがセレクトされ、Ｒ／Ｗ制御部８７０から各レジスタ
に初期値が書き込まれる。この様に、各レジスタの全て
のビットが同時にイニシャライズされるので、ソフトウ
ェアによりレジスタのビットを順次指定してイニシャラ
イズする必要がない。
【００１８】
【発明の効果】以上説明したように、本発明のフラグレ
ジスタは、データライン，クリアライン，イニシャライ
ズラインを共有化しているため、セルのトランジスタ数
減少により２０％、ラインの減少により、より一層のハ
ードウェア占有面積の縮小化が図られる。特に、レジス
タの個数あるいはレジスタのビット数が増加するほど、
ハードウェアの縮小効率は向上する。また、フラグレジ
スタイニシャライズに関するソフトウェアの軽減にも効
果的である。
ジスタは、データライン，クリアライン，イニシャライ
ズラインを共有化しているため、セルのトランジスタ数
減少により２０％、ラインの減少により、より一層のハ
ードウェア占有面積の縮小化が図られる。特に、レジス
タの個数あるいはレジスタのビット数が増加するほど、
ハードウェアの縮小効率は向上する。また、フラグレジ
スタイニシャライズに関するソフトウェアの軽減にも効
果的である。
【図１】本発明の一実施例を示し、（ａ）はフラグレジ
スタのブロック図、（ｂ）はセルとＲ／Ｗ制御部の構成
図である。
スタのブロック図、（ｂ）はセルとＲ／Ｗ制御部の構成
図である。
【図２】本発明の一実施例であるフラグレジスタのブロ
ック図である。
ック図である。
【図３】従来を示し、（ａ）はフラグレジスタのブロッ
ク図、（ｂ）はセルとＲ／Ｗ制御部の構成図である。
ク図、（ｂ）はセルとＲ／Ｗ制御部の構成図である。
Claims (1)
- 【請求項１】 アレイ状に配されたセルと、前記セル
のデータの読み出しと書き込みに使用するデータライン
と、特定の前記セルを示すアドレス信号が転送されるア
ドレスラインと、データの読み出しと書き込みを制御す
る制御部と、データの入出力端子と、データの書き込み
を許可するデータ書き込み許可信号の入力端子と、デー
タの消去を行うためのセルクリア信号とデータの初期化
を行うためのセルイニシャライズ信号の少なくとも１つ
の入力端子とを有し、データの読み出し、データの書き
込み、及びデータの消去あるいは初期化を前記データラ
インと前記アドレスラインを用いて行うことを特徴とす
る半導体記憶回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134539A JPH04360095A (ja) | 1991-06-06 | 1991-06-06 | 半導体記憶回路 |
| US07/894,434 US5402381A (en) | 1991-06-06 | 1992-06-05 | Semiconductor memory circuit having bit clear and/or register initialize function |
| KR1019920009795A KR950008440B1 (ko) | 1991-06-06 | 1992-06-05 | 비트 클리어 및 레지스터 초기화 기능을 갖는 반도체 기억 회로 |
| EP92109571A EP0517260A1 (en) | 1991-06-06 | 1992-06-05 | Semiconductor memory circuit having bit clear and/or register initialize function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134539A JPH04360095A (ja) | 1991-06-06 | 1991-06-06 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360095A true JPH04360095A (ja) | 1992-12-14 |
Family
ID=15130685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3134539A Pending JPH04360095A (ja) | 1991-06-06 | 1991-06-06 | 半導体記憶回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5402381A (ja) |
| EP (1) | EP0517260A1 (ja) |
| JP (1) | JPH04360095A (ja) |
| KR (1) | KR950008440B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6772277B2 (en) * | 2001-04-30 | 2004-08-03 | Hewlett-Packard Development Company, L.P. | Method of writing to a memory array using clear enable and column clear signals |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0887462A (ja) * | 1994-09-20 | 1996-04-02 | Fujitsu Ltd | ステートマシン及び通信制御方式 |
| JP3192081B2 (ja) * | 1996-02-28 | 2001-07-23 | 日本電気株式会社 | 半導体記憶装置 |
| KR100471137B1 (ko) * | 1997-10-31 | 2005-06-07 | 삼성전자주식회사 | 단축된 레지스터 클리어 인스트럭션 실행 사이클을 갖는 데이터처리 장치 |
| US9563494B2 (en) | 2015-03-30 | 2017-02-07 | Nxp Usa, Inc. | Systems and methods for managing task watchdog status register entries |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176587A (en) * | 1981-04-24 | 1982-10-29 | Hitachi Ltd | Semiconductor ram device |
| JPS5854793A (ja) * | 1981-09-28 | 1983-03-31 | Nec Home Electronics Ltd | メモリ消去誤動作防止装置 |
| JPS58222489A (ja) * | 1982-06-18 | 1983-12-24 | Nec Corp | 半導体記憶装置 |
| JPS6043296A (ja) * | 1983-08-17 | 1985-03-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61105793A (ja) * | 1984-10-26 | 1986-05-23 | Matsushita Electronics Corp | メモリ装置 |
| JPS63177392A (ja) * | 1987-01-19 | 1988-07-21 | Toshiba Corp | 半導体記憶装置 |
| JPH0612612B2 (ja) * | 1987-03-06 | 1994-02-16 | 株式会社東芝 | 半導体記憶装置 |
| JPS6446288A (en) * | 1987-08-13 | 1989-02-20 | Toshiba Corp | Semiconductor memory device |
| JP2588936B2 (ja) * | 1988-07-04 | 1997-03-12 | 沖電気工業株式会社 | 半導体記憶装置 |
-
1991
- 1991-06-06 JP JP3134539A patent/JPH04360095A/ja active Pending
-
1992
- 1992-06-05 US US07/894,434 patent/US5402381A/en not_active Expired - Fee Related
- 1992-06-05 EP EP92109571A patent/EP0517260A1/en not_active Withdrawn
- 1992-06-05 KR KR1019920009795A patent/KR950008440B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6772277B2 (en) * | 2001-04-30 | 2004-08-03 | Hewlett-Packard Development Company, L.P. | Method of writing to a memory array using clear enable and column clear signals |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930001210A (ko) | 1993-01-16 |
| EP0517260A1 (en) | 1992-12-09 |
| KR950008440B1 (ko) | 1995-07-31 |
| US5402381A (en) | 1995-03-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000530 |