JP2000235796A - 半導体装置 - Google Patents
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- JP2000235796A JP2000235796A JP3695399A JP3695399A JP2000235796A JP 2000235796 A JP2000235796 A JP 2000235796A JP 3695399 A JP3695399 A JP 3695399A JP 3695399 A JP3695399 A JP 3695399A JP 2000235796 A JP2000235796 A JP 2000235796A
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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Abstract
(57)【要約】
【課題】 読み出し動作にともなう消費電力を節減す
る。 【解決手段】 メモリセルアレイ１に保持される信号の
レベルを判別し、その結果にもとづいて、ハイレベルま
たはロウレベルの信号をデータ線Ｄへ出力する読出回路
３が、動作の高速性に優れる第１読出回路３ａと、消費
電力が低い第２読出回路３ｂとを備えている。選択回路
４は、選択信号Ｓにもとづいて、第１および第２読出回
路３ａ，３ｂのいずれかを選択し、選択した一方を、イ
ネーブル信号Ｅに同期して動作させる。これにより、高
速性が要求される用途または動作期間においては、高速
性を発揮し、高速性が必要とされないときには、不必要
な消費電力を節減することができる。
る。 【解決手段】 メモリセルアレイ１に保持される信号の
レベルを判別し、その結果にもとづいて、ハイレベルま
たはロウレベルの信号をデータ線Ｄへ出力する読出回路
３が、動作の高速性に優れる第１読出回路３ａと、消費
電力が低い第２読出回路３ｂとを備えている。選択回路
４は、選択信号Ｓにもとづいて、第１および第２読出回
路３ａ，３ｂのいずれかを選択し、選択した一方を、イ
ネーブル信号Ｅに同期して動作させる。これにより、高
速性が要求される用途または動作期間においては、高速
性を発揮し、高速性が必要とされないときには、不必要
な消費電力を節減することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリセルアレ
イを備える半導体装置に関し、特に、消費電力またはメ
モリセルの損耗を低減するための改良に関する。
イを備える半導体装置に関し、特に、消費電力またはメ
モリセルの損耗を低減するための改良に関する。
【０００２】
【従来の技術】図２４は、半導体メモリを備えた従来の
半導体装置の概略構成を示すブロック図である。この従
来装置１５０は、メモリセルアレイ９１、読出回路９
３、ワード線デコーダ９７、および、ビット線セレクタ
９８を備えている。メモリセルアレイ９１には、複数の
メモリセル（図示を略する）が配列されており、その各
々は、ワード線Ｗの一つとビット線Ｂの一つとに接続さ
れている。
半導体装置の概略構成を示すブロック図である。この従
来装置１５０は、メモリセルアレイ９１、読出回路９
３、ワード線デコーダ９７、および、ビット線セレクタ
９８を備えている。メモリセルアレイ９１には、複数の
メモリセル（図示を略する）が配列されており、その各
々は、ワード線Ｗの一つとビット線Ｂの一つとに接続さ
れている。
【０００３】メモリセルに保持されているデータが読み
出されるときには、装置１５０は、つぎのように動作す
る。まず、複数のメモリセルの中で、読み出しの対象と
される一つを指定するアドレス信号Ａが入力される。す
ると、ワード線デコーダ９７は、複数のワード線Ｗの中
で、指定されたメモリセルが接続された一つを選択して
駆動する。
出されるときには、装置１５０は、つぎのように動作す
る。まず、複数のメモリセルの中で、読み出しの対象と
される一つを指定するアドレス信号Ａが入力される。す
ると、ワード線デコーダ９７は、複数のワード線Ｗの中
で、指定されたメモリセルが接続された一つを選択して
駆動する。
【０００４】その結果、駆動されたワード線に接続され
た複数のメモリセルの保持信号が、それぞれ、複数のビ
ット線Ｂを通じてビット線セレクタ９８へ出力される。
ビット線セレクタ９８は、複数のビット線Ｂの中で、指
定されたメモリセルが接続された一つを選択し、その保
持信号を読出回路９３へ伝える。読出回路９３は、入力
された保持信号が、ハイレベルおよびロウレベルのいず
れであるかを判別し、判別されたレベルの信号を、イネ
ーブル信号Ｅに同期して、データ線Ｄへと出力する。以
上のようにして、選択された特定のメモリセルに保持さ
れるデータが読み出される。
た複数のメモリセルの保持信号が、それぞれ、複数のビ
ット線Ｂを通じてビット線セレクタ９８へ出力される。
ビット線セレクタ９８は、複数のビット線Ｂの中で、指
定されたメモリセルが接続された一つを選択し、その保
持信号を読出回路９３へ伝える。読出回路９３は、入力
された保持信号が、ハイレベルおよびロウレベルのいず
れであるかを判別し、判別されたレベルの信号を、イネ
ーブル信号Ｅに同期して、データ線Ｄへと出力する。以
上のようにして、選択された特定のメモリセルに保持さ
れるデータが読み出される。
【０００５】
【発明が解決しようとする課題】ところで、CPUと、半
導体メモリを含む周辺回路とが、単一の半導体チップへ
組み込まれたMCU（マイクロコントローラ、または、マ
イクロコンピュータ）では、近年において、一層の高速
性が要求されるとともに、環境への配慮という観点から
も、より低い消費電力で動作することが、求められるよ
うになっている。高速性に関しては、半導体メモリの読
出回路の動作速度が、MCU全体の速度を規定するのが通
例であり、消費電力に関しても、半導体メモリにおける
消費電力が、MCU全体の消費電力の大半部を占めてい
る。
導体メモリを含む周辺回路とが、単一の半導体チップへ
組み込まれたMCU（マイクロコントローラ、または、マ
イクロコンピュータ）では、近年において、一層の高速
性が要求されるとともに、環境への配慮という観点から
も、より低い消費電力で動作することが、求められるよ
うになっている。高速性に関しては、半導体メモリの読
出回路の動作速度が、MCU全体の速度を規定するのが通
例であり、消費電力に関しても、半導体メモリにおける
消費電力が、MCU全体の消費電力の大半部を占めてい
る。
【０００６】ところが、高速性と低消費電力とは、技術
的に相反する要求であり、双方を両立的に充足すること
は、容易ではない。したがって、MCUを用いた製品を製
作するMCUのユーザは、通例においては、それぞれの目
的に応じて、高速性に優れるMCUと低消費電力のMCUと
を、使い分けていた。しかしながら、ユーザが製作する
製品によっては、高速性が優先する動作期間と、高速性
は無用であり低消費電力が優先する動作期間とが混在す
る用途も有り得る。このような用途においても、高速動
作が可能なMCUを用いる必要があり、電力を不必要に消
費する結果となっていた。
的に相反する要求であり、双方を両立的に充足すること
は、容易ではない。したがって、MCUを用いた製品を製
作するMCUのユーザは、通例においては、それぞれの目
的に応じて、高速性に優れるMCUと低消費電力のMCUと
を、使い分けていた。しかしながら、ユーザが製作する
製品によっては、高速性が優先する動作期間と、高速性
は無用であり低消費電力が優先する動作期間とが混在す
る用途も有り得る。このような用途においても、高速動
作が可能なMCUを用いる必要があり、電力を不必要に消
費する結果となっていた。
【０００７】このような用途において、消費電力をでき
るだけ抑えるために、高速性に優れるMCUを用いつつ
も、低消費電力が優先するときには、MCUに備わるCPUの
動作停止モード、または、ウェイトモードなどを利用す
ることでMCUの無用な動作を抑えたり、MCUへ外部から供
給する外部クロック信号の分周比を変更することでCPU
が同期するクロック信号（すなわち、内部クロック信
号）の周波数を低く抑えるなどの手だても、講じられて
いた。
るだけ抑えるために、高速性に優れるMCUを用いつつ
も、低消費電力が優先するときには、MCUに備わるCPUの
動作停止モード、または、ウェイトモードなどを利用す
ることでMCUの無用な動作を抑えたり、MCUへ外部から供
給する外部クロック信号の分周比を変更することでCPU
が同期するクロック信号（すなわち、内部クロック信
号）の周波数を低く抑えるなどの手だても、講じられて
いた。
【０００８】しかしながら、高速動作が可能なMCUで
は、その読出回路には、消費電力の大きい電流駆動型で
あるカレントミラー回路が用いられている。カレントミ
ラー回路では、定常的に流れる電流が大きいために、内
部クロックを低速にして動作速度を緩めても、消費電力
に大きな変化がない。このため、MCUの消費電力は、有
効には節減されないという問題点があった。
は、その読出回路には、消費電力の大きい電流駆動型で
あるカレントミラー回路が用いられている。カレントミ
ラー回路では、定常的に流れる電流が大きいために、内
部クロックを低速にして動作速度を緩めても、消費電力
に大きな変化がない。このため、MCUの消費電力は、有
効には節減されないという問題点があった。
【０００９】以上の説明は、MCUを例としたが、MCUに限
らず、半導体メモリを搭載する半導体装置一般におい
て、その用途や動作期間に応じて、読出回路の特性が、
高速性を優先する要求と低消費電力を優先する要求と
に、柔軟に対応し得る半導体装置が求められていた。
らず、半導体メモリを搭載する半導体装置一般におい
て、その用途や動作期間に応じて、読出回路の特性が、
高速性を優先する要求と低消費電力を優先する要求と
に、柔軟に対応し得る半導体装置が求められていた。
【００１０】また、不揮発性の半導体メモリにおいて
は、読出回路と対をなす書込回路の動作速度を不必要に
高めると、データを保持するメモリセルの損耗が早まる
という問題点があった。このため、書込回路の特性につ
いても、半導体装置の用途や動作期間に応じて、高速性
を優先する要求とメモリセルの保護を優先する要求と
に、柔軟に対応し得ることが望まれていた。
は、読出回路と対をなす書込回路の動作速度を不必要に
高めると、データを保持するメモリセルの損耗が早まる
という問題点があった。このため、書込回路の特性につ
いても、半導体装置の用途や動作期間に応じて、高速性
を優先する要求とメモリセルの保護を優先する要求と
に、柔軟に対応し得ることが望まれていた。
【００１１】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、動作速度への
要求の優先度に、読出回路または書込回路の特性が柔軟
に対応でき、それによって、消費電力またはメモリセル
の損耗を低減することのできる半導体装置を得ることを
目的とする。
問題点を解消するためになされたもので、動作速度への
要求の優先度に、読出回路または書込回路の特性が柔軟
に対応でき、それによって、消費電力またはメモリセル
の損耗を低減することのできる半導体装置を得ることを
目的とする。
【００１２】なお、単に、共通のデータ線に複数の読出
回路が接続された形態を開示する文献として、特開平5-
81865号公報、および、特開平6-275081号公報が知られ
ている。
回路が接続された形態を開示する文献として、特開平5-
81865号公報、および、特開平6-275081号公報が知られ
ている。
【００１３】
【課題を解決するための手段】第１の発明の装置は、半
導体装置であって、複数のメモリセルを有するメモリセ
ルアレイと、前記複数のメモリセルの中で、指定された
ものが保持する信号を読み出し、出力する第１読出回路
と、前記複数のメモリセルの中で、指定されたものが保
持する信号を読み出し、出力するとともに、前記第１読
出回路よりも動作速度が遅く消費電力が低く、かつ、前
記第１読出回路と排他的に動作する第２読出回路と、を
備える。
導体装置であって、複数のメモリセルを有するメモリセ
ルアレイと、前記複数のメモリセルの中で、指定された
ものが保持する信号を読み出し、出力する第１読出回路
と、前記複数のメモリセルの中で、指定されたものが保
持する信号を読み出し、出力するとともに、前記第１読
出回路よりも動作速度が遅く消費電力が低く、かつ、前
記第１読出回路と排他的に動作する第２読出回路と、を
備える。
【００１４】第２の発明の装置は、第１の発明の半導体
装置において、前記メモリセルアレイにアクセスするCP
Uを、さらに備え、当該CPUが、レジスタを備えており、
前記第１および第２読出回路は、前記レジスタに保持さ
れる信号にもとづいて、排他的に動作する。
装置において、前記メモリセルアレイにアクセスするCP
Uを、さらに備え、当該CPUが、レジスタを備えており、
前記第１および第２読出回路は、前記レジスタに保持さ
れる信号にもとづいて、排他的に動作する。
【００１５】第３の発明の装置は、第１の発明の半導体
装置において、クロック信号に同期して動作するととも
に、前記メモリセルアレイにアクセスするCPUと、外部
から入力される外部クロック信号を複数通りに分周し、
複数の周期を有する信号を生成するとともに、その中の
一つを選択して前記クロック信号として前記CPUへ供給
する分周器と、前記クロック信号の前記外部クロック信
号に対する分周比を基準値と比較するコンパレータと、
をさらに備え、前記コンパレータの比較結果において前
記分周比が前記基準値を境として大きいときには、前記
第１および第２読出回路の中で、前記第２読出回路のみ
が動作し、逆に小さいときには、前記第１読出回路のみ
が動作する。
装置において、クロック信号に同期して動作するととも
に、前記メモリセルアレイにアクセスするCPUと、外部
から入力される外部クロック信号を複数通りに分周し、
複数の周期を有する信号を生成するとともに、その中の
一つを選択して前記クロック信号として前記CPUへ供給
する分周器と、前記クロック信号の前記外部クロック信
号に対する分周比を基準値と比較するコンパレータと、
をさらに備え、前記コンパレータの比較結果において前
記分周比が前記基準値を境として大きいときには、前記
第１および第２読出回路の中で、前記第２読出回路のみ
が動作し、逆に小さいときには、前記第１読出回路のみ
が動作する。
【００１６】第４の発明の装置は、第３の発明の半導体
装置において、外部端子を、さらに備え、前記コンパレ
ータは、前記外部端子から入力される信号が表現する値
を前記基準値とする。
装置において、外部端子を、さらに備え、前記コンパレ
ータは、前記外部端子から入力される信号が表現する値
を前記基準値とする。
【００１７】第５の発明の装置は、第１の発明の半導体
装置において、クロック信号に同期して動作するととも
に、前記メモリセルアレイにアクセスするCPUと、前記
クロック信号の１クロック周期の開始から一定時間後ま
での遅延時間を、前記１クロック周期ごとに表現するパ
ルスを生成する基準遅延生成回路と、前記CPUが前記第
１または第２読出回路の動作開始を指示する時期が、前
記遅延時間以内であるか否かを判定する判定回路と、を
さらに備え、前記判定回路の判定結果において、前記時
期が前記遅延時間以内であるときには、前記第１および
第２読出回路の中で、前記第１読出回路のみが動作し、
逆に以内でないときには、前記第２読出回路のみが動作
する。
装置において、クロック信号に同期して動作するととも
に、前記メモリセルアレイにアクセスするCPUと、前記
クロック信号の１クロック周期の開始から一定時間後ま
での遅延時間を、前記１クロック周期ごとに表現するパ
ルスを生成する基準遅延生成回路と、前記CPUが前記第
１または第２読出回路の動作開始を指示する時期が、前
記遅延時間以内であるか否かを判定する判定回路と、を
さらに備え、前記判定回路の判定結果において、前記時
期が前記遅延時間以内であるときには、前記第１および
第２読出回路の中で、前記第１読出回路のみが動作し、
逆に以内でないときには、前記第２読出回路のみが動作
する。
【００１８】第６の発明の装置では、第１ないし第５の
いずれかの発明の半導体装置において、前記第１および
第２読出回路が読み出しの対象とするメモリセルが、互
いに同一のメモリセルである。
いずれかの発明の半導体装置において、前記第１および
第２読出回路が読み出しの対象とするメモリセルが、互
いに同一のメモリセルである。
【００１９】第７の発明の装置は、半導体装置であっ
て、複数のメモリセルを有するメモリセルアレイと、前
記複数のメモリセルの中の指定されたものへ、イネーブ
ル信号に同期して、データ信号を書き込む第１書込回路
と、前記複数のメモリセルの中の指定されたものへ、イ
ネーブル信号に同期して、かつ、前記第１書込回路とは
排他的に、データ信号を書き込むとともに、前記第１書
込回路よりも動作速度が遅い第２書込回路と、を備え
る。
て、複数のメモリセルを有するメモリセルアレイと、前
記複数のメモリセルの中の指定されたものへ、イネーブ
ル信号に同期して、データ信号を書き込む第１書込回路
と、前記複数のメモリセルの中の指定されたものへ、イ
ネーブル信号に同期して、かつ、前記第１書込回路とは
排他的に、データ信号を書き込むとともに、前記第１書
込回路よりも動作速度が遅い第２書込回路と、を備え
る。
【００２０】
【発明の実施の形態】＜A. 実施の形態の概略＞図１
は、本発明の実施の形態の概略を示すブロック図であ
る。この装置１００は、メモリセルアレイ１、読出回路
３、ワード線デコーダ７、ビット線セレクタ８、およ
び、選択回路４を備えている。メモリセルアレイ１に
は、複数のメモリセル（図示を略する）が、マトリクス
状に配列されている。複数のメモリセルの各々は、ワー
ド線Ｗの一つとビット線Ｂの一つとに接続されている。
は、本発明の実施の形態の概略を示すブロック図であ
る。この装置１００は、メモリセルアレイ１、読出回路
３、ワード線デコーダ７、ビット線セレクタ８、およ
び、選択回路４を備えている。メモリセルアレイ１に
は、複数のメモリセル（図示を略する）が、マトリクス
状に配列されている。複数のメモリセルの各々は、ワー
ド線Ｗの一つとビット線Ｂの一つとに接続されている。
【００２１】メモリセルに保持されているデータが読み
出されるときには、装置１００は、つぎのように動作す
る。まず、複数のメモリセルの中で、読み出しの対象と
される一つを指定するアドレス信号Ａが入力される。す
ると、ワード線デコーダ７は、複数のワード線Ｗの中
で、指定されたメモリセルが接続された一つを選択して
駆動する。
出されるときには、装置１００は、つぎのように動作す
る。まず、複数のメモリセルの中で、読み出しの対象と
される一つを指定するアドレス信号Ａが入力される。す
ると、ワード線デコーダ７は、複数のワード線Ｗの中
で、指定されたメモリセルが接続された一つを選択して
駆動する。
【００２２】その結果、駆動されたワード線に接続され
た複数のメモリセルの保持信号が、それぞれ、複数のビ
ット線Ｂを通じてビット線セレクタ８へ出力される。ビ
ット線セレクタ８は、複数のビット線Ｂの中で、指定さ
れたメモリセルが接続された一つを選択し、その保持信
号を読出回路３へ伝える。読出回路３は、指定されたメ
モリセルが保持する保持信号を読み出してデータ線Ｄへ
と出力する回路であり、より具体的には、保持信号がハ
イレベルおよびロウレベルのいずれであるかを判別し、
判別されたレベルの信号を、イネーブル信号Ｅに同期し
て、データ線Ｄへと出力する。
た複数のメモリセルの保持信号が、それぞれ、複数のビ
ット線Ｂを通じてビット線セレクタ８へ出力される。ビ
ット線セレクタ８は、複数のビット線Ｂの中で、指定さ
れたメモリセルが接続された一つを選択し、その保持信
号を読出回路３へ伝える。読出回路３は、指定されたメ
モリセルが保持する保持信号を読み出してデータ線Ｄへ
と出力する回路であり、より具体的には、保持信号がハ
イレベルおよびロウレベルのいずれであるかを判別し、
判別されたレベルの信号を、イネーブル信号Ｅに同期し
て、データ線Ｄへと出力する。
【００２３】以上のようにして、指定された特定のメモ
リセルに保持されるデータが読み出される。複数ビット
のデータを同時に読み出すこと（すなわち、並列読み出
し）を可能にするためには、メモリセルアレイ１、ビッ
ト線セレクタ８、および、読出回路３の組が、複数組設
けられ、それぞれが、異なるデータ線Ｄへと接続され
る。
リセルに保持されるデータが読み出される。複数ビット
のデータを同時に読み出すこと（すなわち、並列読み出
し）を可能にするためには、メモリセルアレイ１、ビッ
ト線セレクタ８、および、読出回路３の組が、複数組設
けられ、それぞれが、異なるデータ線Ｄへと接続され
る。
【００２４】装置１００は、選択回路４が備わり、さら
に、読出回路３が第１読出回路３ａおよび第２読出回路
３ｂを備えている点において、従来装置１５０とは、特
徴的に異なっている。一方の第１読出回路３ａは、第２
読出回路３ｂに比べて、動作の高速性に優れるように構
成され、他方の第２読出回路３ｂは、第１読出回路３ａ
よりも、消費電力が低くなるように構成されている。
に、読出回路３が第１読出回路３ａおよび第２読出回路
３ｂを備えている点において、従来装置１５０とは、特
徴的に異なっている。一方の第１読出回路３ａは、第２
読出回路３ｂに比べて、動作の高速性に優れるように構
成され、他方の第２読出回路３ｂは、第１読出回路３ａ
よりも、消費電力が低くなるように構成されている。
【００２５】選択回路４は、入力される選択信号Ｓにも
とづいて、第１および第２読出回路３ａ，３ｂのいずれ
かを選択的に（すなわち、排他的に）動作させる。すな
わち、選択回路４は、選択信号Ｓが第１読出回路３ａを
指定している期間では、第１読出回路３ａのイネーブル
信号として機能する制御信号Caを、イネーブル信号Ｅに
同期してアクティブにする。逆に、選択信号Ｓが第２読
出回路３ｂを指定する期間では、選択回路４は、第２読
出回路３ｂのイネーブル信号として機能する制御信号Cb
を、イネーブル信号Ｅに同期してアクティブにする。
とづいて、第１および第２読出回路３ａ，３ｂのいずれ
かを選択的に（すなわち、排他的に）動作させる。すな
わち、選択回路４は、選択信号Ｓが第１読出回路３ａを
指定している期間では、第１読出回路３ａのイネーブル
信号として機能する制御信号Caを、イネーブル信号Ｅに
同期してアクティブにする。逆に、選択信号Ｓが第２読
出回路３ｂを指定する期間では、選択回路４は、第２読
出回路３ｂのイネーブル信号として機能する制御信号Cb
を、イネーブル信号Ｅに同期してアクティブにする。
【００２６】装置１００では、読み出し動作が以上のよ
うに行われるので、高速性が要求される用途または動作
期間においては、高速性を発揮することができ、高速性
よりも低消費電力が要求されるときには、消費電力を低
く抑えることができる。すでに述べたように、半導体メ
モリを備える半導体装置では、読出回路の速度が装置全
体の速度を規定し、読出回路の消費電力が、装置全体の
消費電力の無視できない部分を占めているので、装置１
００では、消費電力が効果的に節減される。選択信号Ｓ
を設定する形態には、様々な好ましい形態があり得る。
これについては、実施の形態１〜５で説明する。
うに行われるので、高速性が要求される用途または動作
期間においては、高速性を発揮することができ、高速性
よりも低消費電力が要求されるときには、消費電力を低
く抑えることができる。すでに述べたように、半導体メ
モリを備える半導体装置では、読出回路の速度が装置全
体の速度を規定し、読出回路の消費電力が、装置全体の
消費電力の無視できない部分を占めているので、装置１
００では、消費電力が効果的に節減される。選択信号Ｓ
を設定する形態には、様々な好ましい形態があり得る。
これについては、実施の形態１〜５で説明する。
【００２７】読出回路だけでなく、図示しない書込回路
についても、同様に、複数の特性を持った書込回路を備
え、選択的に（すなわち、排他的に）動作させることが
可能である。それによって、メモリセルの損耗の抑制を
図ることができる。この形態については、実施の形態６
で説明する。
についても、同様に、複数の特性を持った書込回路を備
え、選択的に（すなわち、排他的に）動作させることが
可能である。それによって、メモリセルの損耗の抑制を
図ることができる。この形態については、実施の形態６
で説明する。
【００２８】また、第１および第２読出回路３ａ，３ｂ
の各々が、読み出しの対象とするメモリセルは、必ずし
も、同一である必要はなく、別個のメモリセルであっ
て、アドレスのみが共通していてもよい。この形態につ
いては、変形例で説明する。
の各々が、読み出しの対象とするメモリセルは、必ずし
も、同一である必要はなく、別個のメモリセルであっ
て、アドレスのみが共通していてもよい。この形態につ
いては、変形例で説明する。
【００２９】＜B.1. 実施の形態１＞はじめに、実施の
形態１について説明する。
形態１について説明する。
【００３０】＜B.1.1. 装置の全体構成＞図２は、実施
の形態１の半導体装置の構成を示すブロック図である。
この装置１０１では、単一の半導体チップに、CPU１
１、半導体メモリ、データバス５、および、アドレスバ
ス６が配設されている。半導体メモリには、メモリセル
アレイ群１０、ワード線デコーダ７、ビット線セレクタ
８、読出回路３、および、選択回路４が備わっている。
また、読出回路３は、高速動作に優れる第１読出回路３
ａと、低消費電力において優れる第２読出回路３ｂとを
備えている。同一の読出回路３の中で、第１および第２
読出回路３ａ，３ｂは、互いに並列に接続されている。
の形態１の半導体装置の構成を示すブロック図である。
この装置１０１では、単一の半導体チップに、CPU１
１、半導体メモリ、データバス５、および、アドレスバ
ス６が配設されている。半導体メモリには、メモリセル
アレイ群１０、ワード線デコーダ７、ビット線セレクタ
８、読出回路３、および、選択回路４が備わっている。
また、読出回路３は、高速動作に優れる第１読出回路３
ａと、低消費電力において優れる第２読出回路３ｂとを
備えている。同一の読出回路３の中で、第１および第２
読出回路３ａ，３ｂは、互いに並列に接続されている。
【００３１】装置１０１では、ｍ（≧２）ビットのデー
タの並列読み出しが可能なように、メモリセルアレイ群
１０が、ｍ個のメモリセルアレイ１を備えている。ｍ個
のメモリセルアレイ１には、互いに共通のアドレス空間
が割り当てられている。ビット線セレクタ８、読出回路
３、および、選択回路４も、それぞれ、ｍ個備わってお
り、それぞれが、メモリセルアレイ１に、一対一で接続
されている。ｍ個の読出回路３は、データバス５を構成
するデータ線D0〜Dmへ、一対一で接続されている。
タの並列読み出しが可能なように、メモリセルアレイ群
１０が、ｍ個のメモリセルアレイ１を備えている。ｍ個
のメモリセルアレイ１には、互いに共通のアドレス空間
が割り当てられている。ビット線セレクタ８、読出回路
３、および、選択回路４も、それぞれ、ｍ個備わってお
り、それぞれが、メモリセルアレイ１に、一対一で接続
されている。ｍ個の読出回路３は、データバス５を構成
するデータ線D0〜Dmへ、一対一で接続されている。
【００３２】なお、選択回路４が、読出回路３ごとに個
別に設けられる代わりに、ｍ個の読出回路３が、単一の
選択回路４に共通に接続されてもよい。このとき、装置
１０１は、選択回路４を１個備えておれば足りる。
別に設けられる代わりに、ｍ個の読出回路３が、単一の
選択回路４に共通に接続されてもよい。このとき、装置
１０１は、選択回路４を１個備えておれば足りる。
【００３３】CPU１１は、半導体メモリにアクセス可能
なように構成されている。すなわち、CPU１１は、半導
体メモリの動作を制御する。メモリセルに保持されてい
るデータを読み出すときには、CPU１１は、まず、アド
レス信号Ａをアドレスバス６へ出力する。ワード線デコ
ーダ７は、アドレス信号Ａをデコードすることにより、
複数のワード線W1〜Wnの中で、アドレス信号Ａが割り当
てられたメモリセル、すなわち、読み出しの対象とされ
るメモリセルが接続されるワード線を駆動する。
なように構成されている。すなわち、CPU１１は、半導
体メモリの動作を制御する。メモリセルに保持されてい
るデータを読み出すときには、CPU１１は、まず、アド
レス信号Ａをアドレスバス６へ出力する。ワード線デコ
ーダ７は、アドレス信号Ａをデコードすることにより、
複数のワード線W1〜Wnの中で、アドレス信号Ａが割り当
てられたメモリセル、すなわち、読み出しの対象とされ
るメモリセルが接続されるワード線を駆動する。
【００３４】その結果、ｍ個のメモリセルアレイ１のそ
れぞれにおいて、駆動されたワード線に接続された複数
のメモリセルの保持信号が、ビット線B1〜Bkを通じてビ
ット線セレクタ８へ出力される。ビット線セレクタ８
は、アドレス信号Ａをデコードすることにより、ビット
線B1〜Bkの中で、アドレス信号Ａが割り当てられたメモ
リセルが接続されるビット線を選択し、その保持信号を
読出回路３へ伝える。したがって、ｍ個の読出回路３
へ、ｍ個のメモリセルアレイ１から読み出されたｍビッ
トの保持信号が、個別に、しかも、同時に入力される。
れぞれにおいて、駆動されたワード線に接続された複数
のメモリセルの保持信号が、ビット線B1〜Bkを通じてビ
ット線セレクタ８へ出力される。ビット線セレクタ８
は、アドレス信号Ａをデコードすることにより、ビット
線B1〜Bkの中で、アドレス信号Ａが割り当てられたメモ
リセルが接続されるビット線を選択し、その保持信号を
読出回路３へ伝える。したがって、ｍ個の読出回路３
へ、ｍ個のメモリセルアレイ１から読み出されたｍビッ
トの保持信号が、個別に、しかも、同時に入力される。
【００３５】CPU１１には、レジスタ１２が備わってお
り、このレジスタ１２には、選択信号Ｓが保持されてい
る。そして、レジスタ１２が保持する選択信号Ｓは、選
択回路４へ入力されている。CPU１１は、さらに、読出
回路３へ保持信号が入力された後の適当な時期に、アク
ティブのイネーブル信号Ｅを選択回路４へ伝える。選択
回路４は、これに同期して、制御信号Caまたは制御信号
Cbのいずれかをアクティブにする。制御信号Ca,Cbのい
ずれが選択されるかは、選択信号Ｓにもとづいて決定さ
れる。
り、このレジスタ１２には、選択信号Ｓが保持されてい
る。そして、レジスタ１２が保持する選択信号Ｓは、選
択回路４へ入力されている。CPU１１は、さらに、読出
回路３へ保持信号が入力された後の適当な時期に、アク
ティブのイネーブル信号Ｅを選択回路４へ伝える。選択
回路４は、これに同期して、制御信号Caまたは制御信号
Cbのいずれかをアクティブにする。制御信号Ca,Cbのい
ずれが選択されるかは、選択信号Ｓにもとづいて決定さ
れる。
【００３６】制御信号Ca,Cbのいずれかがアクティブに
なると、それに応答して、ｍ個の読出回路３の各々の中
で、第１および第２読出回路３ａ，３ｂの一方のみが、
動作を開始する。ｍ個の第１読出回路３ａ、または、ｍ
個の第２読出回路３ｂが出力するハイレベルまたはロウ
レベルの信号は、データバス５を構成するｍ個のデータ
線D0〜Dmに、個別に、かつ、同時に出力される。データ
バス５に出力されたｍビットのデータは、CPU１１によ
って読み取られる。
なると、それに応答して、ｍ個の読出回路３の各々の中
で、第１および第２読出回路３ａ，３ｂの一方のみが、
動作を開始する。ｍ個の第１読出回路３ａ、または、ｍ
個の第２読出回路３ｂが出力するハイレベルまたはロウ
レベルの信号は、データバス５を構成するｍ個のデータ
線D0〜Dmに、個別に、かつ、同時に出力される。データ
バス５に出力されたｍビットのデータは、CPU１１によ
って読み取られる。
【００３７】以上のように、装置１０１では、選択信号
Ｓが、CPU１１に備わるレジスタ１２の内容によって決
定されるので、CPU１１の動作を規定するプログラムに
よって、第１および第２読出回路３ａ，３ｂの間の切替
を行うことが可能である。このプログラムは、メモリセ
ルアレイ群１０に搭載することも可能であり、また、装
置１０１に接続され、CPU１１がアクセス可能な外部の
記憶媒体に搭載することも可能である。
Ｓが、CPU１１に備わるレジスタ１２の内容によって決
定されるので、CPU１１の動作を規定するプログラムに
よって、第１および第２読出回路３ａ，３ｂの間の切替
を行うことが可能である。このプログラムは、メモリセ
ルアレイ群１０に搭載することも可能であり、また、装
置１０１に接続され、CPU１１がアクセス可能な外部の
記憶媒体に搭載することも可能である。
【００３８】一般に、装置１０１のユーザが使用するア
プリケーションプログラムには、高速動作を必要とする
ものと、必要としないものとが有り得る。また、同一の
プログラムにおいても、その動作期間の中で、高速動作
を必要とする期間と、必要としない期間とが有り得る。
装置１０１は、このようなアプリケーションプログラム
の内容に応じて、高速動作と消費電力の節減とを、選択
的に実現する。
プリケーションプログラムには、高速動作を必要とする
ものと、必要としないものとが有り得る。また、同一の
プログラムにおいても、その動作期間の中で、高速動作
を必要とする期間と、必要としない期間とが有り得る。
装置１０１は、このようなアプリケーションプログラム
の内容に応じて、高速動作と消費電力の節減とを、選択
的に実現する。
【００３９】＜B.1.2. 読出回路＞つぎに、第１読出回
路３ａおよび第２読出回路３ｂの内部構成について説明
する。図３は、第１読出回路３ａの内部構成の好ましい
例を示すブロック図である。この例では、第１読出回路
３ａは、センスアンプ１５とバッファ１６とを備えてい
る。センスアンプ１５は、ビット線セレクタ８を通じて
入力されるメモリセルの保持信号Ｉ０のレベルを判別
し、判別結果に応じたハイレベルまたはロウレベルの出
力信号Ｊを生成する。センスアンプ１５は、アクティブ
の制御信号Caに応答して、出力信号Ｊを出力する。
路３ａおよび第２読出回路３ｂの内部構成について説明
する。図３は、第１読出回路３ａの内部構成の好ましい
例を示すブロック図である。この例では、第１読出回路
３ａは、センスアンプ１５とバッファ１６とを備えてい
る。センスアンプ１５は、ビット線セレクタ８を通じて
入力されるメモリセルの保持信号Ｉ０のレベルを判別
し、判別結果に応じたハイレベルまたはロウレベルの出
力信号Ｊを生成する。センスアンプ１５は、アクティブ
の制御信号Caに応答して、出力信号Ｊを出力する。
【００４０】バッファ１６は、アクティブの制御信号Ca
に応答して、出力信号Ｊを、例えばデータ線D0へと出力
する。センスアンプ１５とバッファ１６へ、同一の制御
信号Caが入力される代わりに、それぞれに、別個の制御
信号が入力されてもよい。それによって、センスアンプ
１５が出力信号Ｊを出力する時期よりも、バッファ１６
がデータを出力する時期を遅らせ、データ線D0へ安定し
た信号を出力することが可能となる。
に応答して、出力信号Ｊを、例えばデータ線D0へと出力
する。センスアンプ１５とバッファ１６へ、同一の制御
信号Caが入力される代わりに、それぞれに、別個の制御
信号が入力されてもよい。それによって、センスアンプ
１５が出力信号Ｊを出力する時期よりも、バッファ１６
がデータを出力する時期を遅らせ、データ線D0へ安定し
た信号を出力することが可能となる。
【００４１】図４は、センスアンプ１５の内部構成の一
例を示す回路図である。このセンスアンプ１５では、NM
OS２２，２３、および、PMOS２４，２５によって、差動
増幅器が構成されている。センスアンプ１５には、さら
に、差動増幅器をオン（導通）・オフ（遮断）するNMOS
２１が備わっている。このセンスアンプ１５は、メモリ
セルアレイ１に備わるメモリセルの各々が、保持信号Ｉ
０として、非反転信号ＩＮと反転信号ＩＮ*の対を記憶
することを前提としている。
例を示す回路図である。このセンスアンプ１５では、NM
OS２２，２３、および、PMOS２４，２５によって、差動
増幅器が構成されている。センスアンプ１５には、さら
に、差動増幅器をオン（導通）・オフ（遮断）するNMOS
２１が備わっている。このセンスアンプ１５は、メモリ
セルアレイ１に備わるメモリセルの各々が、保持信号Ｉ
０として、非反転信号ＩＮと反転信号ＩＮ*の対を記憶
することを前提としている。
【００４２】NMOS２２のゲート電極には、非反転信号Ｉ
Ｎが入力され、NMOS２３のゲート電極には、反転信号Ｉ
Ｎ*が入力される。制御信号Caとして、アクティブ（こ
の例では、ハイレベル）の信号が入力されると、NMOS２
１がオンすることにより、差動増幅器が動作状態とな
る。その結果、PMOS２５のドレイン電極から、非反転信
号ＩＮと反転信号ＩＮ*の差を増幅して得られるハイレ
ベルまたはロウレベルの出力信号Ｊが出力される。
Ｎが入力され、NMOS２３のゲート電極には、反転信号Ｉ
Ｎ*が入力される。制御信号Caとして、アクティブ（こ
の例では、ハイレベル）の信号が入力されると、NMOS２
１がオンすることにより、差動増幅器が動作状態とな
る。その結果、PMOS２５のドレイン電極から、非反転信
号ＩＮと反転信号ＩＮ*の差を増幅して得られるハイレ
ベルまたはロウレベルの出力信号Ｊが出力される。
【００４３】制御信号Caがノーマルであるときには、NM
OS２１はオフするので、差動増幅器は休止状態となる。
差動増幅器が休止状態にあるときには、センスアンプ１
５には、消費電流は流れない。しかしながら、差動増幅
器が動作状態にあるときには、出力信号Ｊがハイレベル
またはロウレベルに定まっている定常状態においても、
センスアンプ１５には消費電流が流れ続ける。このよう
に、図４のセンスアンプ１５は、動作速度は高いが、消
費電流は大きいという特性を有している。
OS２１はオフするので、差動増幅器は休止状態となる。
差動増幅器が休止状態にあるときには、センスアンプ１
５には、消費電流は流れない。しかしながら、差動増幅
器が動作状態にあるときには、出力信号Ｊがハイレベル
またはロウレベルに定まっている定常状態においても、
センスアンプ１５には消費電流が流れ続ける。このよう
に、図４のセンスアンプ１５は、動作速度は高いが、消
費電流は大きいという特性を有している。
【００４４】図５は、センスアンプ１５の内部構成の別
の一例を示す回路図である。このセンスアンプ１５にお
いても、NMOS２２，２３、および、PMOS２４，２５によ
って、差動増幅器が構成されている。また、差動増幅器
をオン・オフするNMOS２１が、さらに備わっている。こ
のセンスアンプ１５は、メモリセルの各々が、保持信号
として、非反転信号のみを記憶するメモリセルアレイ１
にも対応可能である。
の一例を示す回路図である。このセンスアンプ１５にお
いても、NMOS２２，２３、および、PMOS２４，２５によ
って、差動増幅器が構成されている。また、差動増幅器
をオン・オフするNMOS２１が、さらに備わっている。こ
のセンスアンプ１５は、メモリセルの各々が、保持信号
として、非反転信号のみを記憶するメモリセルアレイ１
にも対応可能である。
【００４５】NMOS２２のゲート電極には、保持信号Ｉ０
が入力される。メモリセルの各々が、非反転信号ＩＮと
非反転信号ＩＮ*の対を保持するときには、図５が例示
するように、その一方のみが、保持信号Ｉ０として入力
される。NMOS２３のゲート電極には、図示しない基準電
位生成回路で生成される基準電位Refが入力される。基
準電位Refは、保持信号Ｉ０をハイレベルとロウレベル
とに振り分ける境界の電位に設定される。基準電位生成
回路を設置する代わりに、基準とすべきメモリセルを設
定しておき、その保持信号を用いてもよい。
が入力される。メモリセルの各々が、非反転信号ＩＮと
非反転信号ＩＮ*の対を保持するときには、図５が例示
するように、その一方のみが、保持信号Ｉ０として入力
される。NMOS２３のゲート電極には、図示しない基準電
位生成回路で生成される基準電位Refが入力される。基
準電位Refは、保持信号Ｉ０をハイレベルとロウレベル
とに振り分ける境界の電位に設定される。基準電位生成
回路を設置する代わりに、基準とすべきメモリセルを設
定しておき、その保持信号を用いてもよい。
【００４６】制御信号Caとしてアクティブの信号が入力
されることによって、差動増幅器が動作状態となると、
PMOS２４のドレイン電極から、保持信号Ｉ０と基準電位
Refの差を増幅して得られるハイレベルまたはロウレベ
ルの出力信号Ｊが出力される。図５のセンスアンプ１５
も、動作速度は高いが、消費電流は大きいという特性を
有している。
されることによって、差動増幅器が動作状態となると、
PMOS２４のドレイン電極から、保持信号Ｉ０と基準電位
Refの差を増幅して得られるハイレベルまたはロウレベ
ルの出力信号Ｊが出力される。図５のセンスアンプ１５
も、動作速度は高いが、消費電流は大きいという特性を
有している。
【００４７】図６は、バッファ１６の内部構成を示す回
路図である。このバッファ１６は、従来周知のトライス
テートバッファを備えている。トライステートバッファ
は、制御信号Caがアクティブであるときには、データ線
D0へ出力信号Ｊをそのまま、あるいは、電流増幅して、
出力し、制御信号Caがノーマルであるときには、出力を
ハイインピーダンス（遮断状態）にする。
路図である。このバッファ１６は、従来周知のトライス
テートバッファを備えている。トライステートバッファ
は、制御信号Caがアクティブであるときには、データ線
D0へ出力信号Ｊをそのまま、あるいは、電流増幅して、
出力し、制御信号Caがノーマルであるときには、出力を
ハイインピーダンス（遮断状態）にする。
【００４８】図７は、第２読出回路３ｂの内部構成を一
例を示すブロック図である。この例では、第２読出回路
３ｂには、センスアンプ１５が設置されず、バッファ１
６のみが備わる。バッファ１６は、例えば、図６と同様
に、トライステートバッファを備える。ただし、バッフ
ァ１６に含まれるトランジスタ素子のサイズが、第１読
出回路３ａでは大きく、第２読出回路３ｂでは小さく設
定されている。あるいは、バッファ１６が、第１読出回
路３ａではNMOS回路で構成され、第２読出回路３ｂでは
CMOS回路で構成される。したがって、第２読出回路３ｂ
は、第１読出回路３ａに比べて、動作速度は劣るもの
の、消費電流は小さくなる。
例を示すブロック図である。この例では、第２読出回路
３ｂには、センスアンプ１５が設置されず、バッファ１
６のみが備わる。バッファ１６は、例えば、図６と同様
に、トライステートバッファを備える。ただし、バッフ
ァ１６に含まれるトランジスタ素子のサイズが、第１読
出回路３ａでは大きく、第２読出回路３ｂでは小さく設
定されている。あるいは、バッファ１６が、第１読出回
路３ａではNMOS回路で構成され、第２読出回路３ｂでは
CMOS回路で構成される。したがって、第２読出回路３ｂ
は、第１読出回路３ａに比べて、動作速度は劣るもの
の、消費電流は小さくなる。
【００４９】＜B.1.3. 選択回路＞図８は、選択回路４
の内部構成の一例を示す回路図である。この選択回路４
は、ＡＮＤ回路２７，２８、および、インバータ２９を
備えている。ＡＮＤ回路２７には、イネーブル信号Ｅが
入力されるとともに、選択信号Ｓの反転信号がインバー
タ２９を通じて入力される。ＡＮＤ回路２８には、選択
信号Ｓとイネーブル信号Ｅとが入力される。
の内部構成の一例を示す回路図である。この選択回路４
は、ＡＮＤ回路２７，２８、および、インバータ２９を
備えている。ＡＮＤ回路２７には、イネーブル信号Ｅが
入力されるとともに、選択信号Ｓの反転信号がインバー
タ２９を通じて入力される。ＡＮＤ回路２８には、選択
信号Ｓとイネーブル信号Ｅとが入力される。
【００５０】その結果、ＡＮＤ回路２７は、選択信号Ｓ
がノーマルでイネーブル信号Ｅがアクティブであるとき
に限り、制御信号Caとしてアクティブの信号を出力す
る。また、ＡＮＤ回路２８は、選択信号Ｓとイネーブル
信号Ｅの双方がアクティブであるときに限り、制御信号
Cbとしてアクティブの信号を出力する。すなわち、この
例では、選択信号Ｓは、第１読出回路３ａを選択すべき
時にはノーマルとなり、第２読出回路３ｂを選択すべき
時には、アクティブとなる。
がノーマルでイネーブル信号Ｅがアクティブであるとき
に限り、制御信号Caとしてアクティブの信号を出力す
る。また、ＡＮＤ回路２８は、選択信号Ｓとイネーブル
信号Ｅの双方がアクティブであるときに限り、制御信号
Cbとしてアクティブの信号を出力する。すなわち、この
例では、選択信号Ｓは、第１読出回路３ａを選択すべき
時にはノーマルとなり、第２読出回路３ｂを選択すべき
時には、アクティブとなる。
【００５１】図９は、選択回路４へ入力される選択信号
Ｓを保持するレジスタ１２の内部構成を模式的に示す説
明図である。図９の例では、レジスタ１２は、８ビット
レジスタとして構成され、最下位ビットb0に、選択信号
Ｓが保持される。
Ｓを保持するレジスタ１２の内部構成を模式的に示す説
明図である。図９の例では、レジスタ１２は、８ビット
レジスタとして構成され、最下位ビットb0に、選択信号
Ｓが保持される。
【００５２】＜B.2. 実施の形態２＞図１０は、実施の
形態２の半導体装置の構成を示すブロック図である。こ
の装置１０２は、CPU１１が配設されず、半導体メモリ
を制御するためのアドレス信号Ａ、イネーブル信号Ｅ、
および、選択信号Ｓが、装置の外部から入力される点に
おいて、実施の形態１の装置１０１とは特徴的に異なっ
ている。
形態２の半導体装置の構成を示すブロック図である。こ
の装置１０２は、CPU１１が配設されず、半導体メモリ
を制御するためのアドレス信号Ａ、イネーブル信号Ｅ、
および、選択信号Ｓが、装置の外部から入力される点に
おいて、実施の形態１の装置１０１とは特徴的に異なっ
ている。
【００５３】装置１０１には、外部装置を接続すること
が可能な外部端子３０〜３３が、さらに備わっている。
アドレス信号Ａを伝達するアドレスバス６は、外部端子
３０に接続されている。また、選択信号Ｓおよびイネー
ブル信号Ｅを伝達する信号線は、それぞれ、外部端子３
１，３２に接続されている。また、データ信号を伝達す
るデータバス５は、外部端子３３へ接続されている。
が可能な外部端子３０〜３３が、さらに備わっている。
アドレス信号Ａを伝達するアドレスバス６は、外部端子
３０に接続されている。また、選択信号Ｓおよびイネー
ブル信号Ｅを伝達する信号線は、それぞれ、外部端子３
１，３２に接続されている。また、データ信号を伝達す
るデータバス５は、外部端子３３へ接続されている。
【００５４】CPU１１を備えない装置１０２において
も、外部から選択信号Ｓを入力することによって、装置
１０２の用途、または、動作期間に応じて、第１および
第２読出回路３ａ，３ｂのいずれかを選択的に使用する
ことが可能である。それによって、高速動作と低消費電
流とを、選択自在に達成することができる。
も、外部から選択信号Ｓを入力することによって、装置
１０２の用途、または、動作期間に応じて、第１および
第２読出回路３ａ，３ｂのいずれかを選択的に使用する
ことが可能である。それによって、高速動作と低消費電
流とを、選択自在に達成することができる。
【００５５】＜B.3. 実施の形態３＞図１１は、実施の
形態３の半導体装置の構成の一部を示すブロック図であ
る。図１１は、図２との相違点を明瞭にするために、図
２と同一部分の図示を省略している。この装置１０３
は、分周器３７およびコンパレータ３６が、さらに備わ
っている点において、実施の形態１の装置１０１とは、
特徴的に異なっている。そして、選択信号Ｓは、CPU１
１から直接に出力されるのではなく、コンパレータ３６
を通じて出力される。
形態３の半導体装置の構成の一部を示すブロック図であ
る。図１１は、図２との相違点を明瞭にするために、図
２と同一部分の図示を省略している。この装置１０３
は、分周器３７およびコンパレータ３６が、さらに備わ
っている点において、実施の形態１の装置１０１とは、
特徴的に異なっている。そして、選択信号Ｓは、CPU１
１から直接に出力されるのではなく、コンパレータ３６
を通じて出力される。
【００５６】分周器３７は、複数段に縦属接続された単
位分周器３８を備えている。各単位分周器３８は、反復
的に入力されるパルスを分周することにより、その周期
を二倍に拡張する。装置１０３には、さらに、外部クロ
ック信号EClkを外部から入力するための外部端子３９が
備わっている。外部クロック信号EClkは、外部端子３９
を通じて、分周器３７の中の最前段の単位分周器３８へ
入力される。その結果、分周器３７の内部では、外部ク
ロック信号EClkを、２倍、４倍、・・・、３２倍に分周
して得られる複数の周期を持つパルスが生成される。
位分周器３８を備えている。各単位分周器３８は、反復
的に入力されるパルスを分周することにより、その周期
を二倍に拡張する。装置１０３には、さらに、外部クロ
ック信号EClkを外部から入力するための外部端子３９が
備わっている。外部クロック信号EClkは、外部端子３９
を通じて、分周器３７の中の最前段の単位分周器３８へ
入力される。その結果、分周器３７の内部では、外部ク
ロック信号EClkを、２倍、４倍、・・・、３２倍に分周
して得られる複数の周期を持つパルスが生成される。
【００５７】CPU１１には、レジスタ３５が備わってい
る。分周器３７は、レジスタ３５に保持されるレジスタ
値Ｖにもとづいて、複数のパルスの中から一つを選択
し、クロック信号ClkとしてCPU１１へ伝達する。CPU１
１は、このクロック信号Clkに同期して動作する。した
がって、CPU１１によって制御される半導体メモリも、
クロック信号Clkに同期して動作する。
る。分周器３７は、レジスタ３５に保持されるレジスタ
値Ｖにもとづいて、複数のパルスの中から一つを選択
し、クロック信号ClkとしてCPU１１へ伝達する。CPU１
１は、このクロック信号Clkに同期して動作する。した
がって、CPU１１によって制御される半導体メモリも、
クロック信号Clkに同期して動作する。
【００５８】コンパレータ３６は、レジスタ値Ｖを基準
値と比較し、その結果に応じて、選択信号Ｓの値を決定
する。例えば、レジスタ値Ｖが基準値よりも小さく、そ
の結果、分周比の低い（したがって、周波数の高い）ク
ロック信号Clkが得られるときには、第１読出回路３ａ
を選択するように、選択信号Ｓの値が決定される。逆
に、レジスタ値Ｖが基準値以上であって、その結果、分
周比の高い（したがって、周波数の低い）クロック信号
Clkが得られるときには、第２読出回路３ｂを選択する
ように、選択信号Ｓの値が決定される。
値と比較し、その結果に応じて、選択信号Ｓの値を決定
する。例えば、レジスタ値Ｖが基準値よりも小さく、そ
の結果、分周比の低い（したがって、周波数の高い）ク
ロック信号Clkが得られるときには、第１読出回路３ａ
を選択するように、選択信号Ｓの値が決定される。逆
に、レジスタ値Ｖが基準値以上であって、その結果、分
周比の高い（したがって、周波数の低い）クロック信号
Clkが得られるときには、第２読出回路３ｂを選択する
ように、選択信号Ｓの値が決定される。
【００５９】このように、装置１０３では、クロック信
号Clkの外部クロック信号EClkに対する分周比の大きさ
に応じて、第１および第２読出回路３ａ，３ｂの間の切
替が行われる。すなわち、CPU１１が同期するクロック
信号Clkの周波数に応じて、第１および第２読出回路３
ａ，３ｂの間での適切な使い分けが、自動的に行われ
る。
号Clkの外部クロック信号EClkに対する分周比の大きさ
に応じて、第１および第２読出回路３ａ，３ｂの間の切
替が行われる。すなわち、CPU１１が同期するクロック
信号Clkの周波数に応じて、第１および第２読出回路３
ａ，３ｂの間での適切な使い分けが、自動的に行われ
る。
【００６０】また、CPU１１は、その動作を規定するプ
ログラムにもとづいて、レジスタ値Ｖを書き換えること
が可能である。したがって、プログラムの種類、また
は、一つのプログラムの中での様々な動作期間ごとに、
必要に応じて、CPU１１の動作速度を変えることが可能
である。さらに、CPU１１の動作速度の変化に応じて、
選択信号Ｓの設定が、コンパレータ３６によって行われ
るので、プログラムの中で、第１および第２読出回路３
ａ，３ｂの間の使い分けについては、指示を行う必要が
ない。
ログラムにもとづいて、レジスタ値Ｖを書き換えること
が可能である。したがって、プログラムの種類、また
は、一つのプログラムの中での様々な動作期間ごとに、
必要に応じて、CPU１１の動作速度を変えることが可能
である。さらに、CPU１１の動作速度の変化に応じて、
選択信号Ｓの設定が、コンパレータ３６によって行われ
るので、プログラムの中で、第１および第２読出回路３
ａ，３ｂの間の使い分けについては、指示を行う必要が
ない。
【００６１】図１２は、レジスタ３５の構造を模式的に
示す説明図である。この例では、レジスタ３５は、８ビ
ットレジスタとして構成され、最下位３ビットb0〜b2
に、レジスタ値Ｖが保持される。そして、レジスタ値Ｖ
の値が１ずつ大きくなるのにともない、分周比が２倍ず
つ高くなるように、レジスタ値Ｖと分周比との関係が設
定されている。
示す説明図である。この例では、レジスタ３５は、８ビ
ットレジスタとして構成され、最下位３ビットb0〜b2
に、レジスタ値Ｖが保持される。そして、レジスタ値Ｖ
の値が１ずつ大きくなるのにともない、分周比が２倍ず
つ高くなるように、レジスタ値Ｖと分周比との関係が設
定されている。
【００６２】図１３は、コンパレータ３６の内部構成の
一例を示す回路図である。この例は、レジスタ値Ｖと分
周比との関係が、図１２が示すように設定されているこ
とを、前提としている。コンパレータ３６は、ビットb0
とビットb1の論理積を出力するＡＮＤ回路４０と、ＡＮ
Ｄ回路４０の出力とビットb2との論理和を、選択信号Ｓ
として出力するＯＲ回路４１とを、備えている。
一例を示す回路図である。この例は、レジスタ値Ｖと分
周比との関係が、図１２が示すように設定されているこ
とを、前提としている。コンパレータ３６は、ビットb0
とビットb1の論理積を出力するＡＮＤ回路４０と、ＡＮ
Ｄ回路４０の出力とビットb2との論理和を、選択信号Ｓ
として出力するＯＲ回路４１とを、備えている。
【００６３】したがって、レジスタ値Ｖが、２進数で"0
11"以上であるときには、選択信号Ｓとしてハイレベル
が出力され、"010"以下であるときには、ロウレベルが
出力される。その結果、分周比が４分周以下であるとき
には、第１読出回路３ａが選択され、分周比が８分周以
上であるときには、第２読出回路３ｂが選択される。
11"以上であるときには、選択信号Ｓとしてハイレベル
が出力され、"010"以下であるときには、ロウレベルが
出力される。その結果、分周比が４分周以下であるとき
には、第１読出回路３ａが選択され、分周比が８分周以
上であるときには、第２読出回路３ｂが選択される。
【００６４】＜B.4. 実施の形態４＞図１４は、実施の
形態４の半導体装置の構成の一部を示すブロック図であ
る。図１４は、図２と同一部分の図示を省略している。
この装置１０４は、コンパレータが参照する基準値が、
外部から入力可能なように構成される点において、実施
の形態３の装置１０３とは、特徴的に異なっている。す
なわち、装置１０４には、コンパレータ３６の代わり
に、コンパレータ３６ａが備わっており、基準値を表現
する基準信号REを、コンパレータ３６ａへと伝えるため
の外部端子４５および信号線４６が、さらに備わってい
る。
形態４の半導体装置の構成の一部を示すブロック図であ
る。図１４は、図２と同一部分の図示を省略している。
この装置１０４は、コンパレータが参照する基準値が、
外部から入力可能なように構成される点において、実施
の形態３の装置１０３とは、特徴的に異なっている。す
なわち、装置１０４には、コンパレータ３６の代わり
に、コンパレータ３６ａが備わっており、基準値を表現
する基準信号REを、コンパレータ３６ａへと伝えるため
の外部端子４５および信号線４６が、さらに備わってい
る。
【００６５】図１５が示すように、コンパレータ３６ａ
には、例えば、３ビット幅のレジスタ値Ｖが、レジスタ
３５から入力されると同時に、それと同一幅の基準信号
REが、外部端子４５を通じて入力される。コンパレータ
３６ａは、双方の値を比較し、レジスタ値Ｖが基準信号
REよりも大きいか否かに応じて、選択信号Ｓの値を決定
する。
には、例えば、３ビット幅のレジスタ値Ｖが、レジスタ
３５から入力されると同時に、それと同一幅の基準信号
REが、外部端子４５を通じて入力される。コンパレータ
３６ａは、双方の値を比較し、レジスタ値Ｖが基準信号
REよりも大きいか否かに応じて、選択信号Ｓの値を決定
する。
【００６６】このように、装置１０４では、第１および
第２読出回路３ａ，３ｂの間で使い分けを行うための分
周比の基準値が、外部装置によって設定可能である。こ
のため、外部クロック信号EClkの周波数に応じて、適切
な基準値を設定することが可能である。すなわち、分周
比だけでなく、外部クロック信号EClkの周波数が変わっ
ても、それに応じた適切な第１および第２読出回路３
ａ，３ｂの間の使い分けを行うことができる。
第２読出回路３ａ，３ｂの間で使い分けを行うための分
周比の基準値が、外部装置によって設定可能である。こ
のため、外部クロック信号EClkの周波数に応じて、適切
な基準値を設定することが可能である。すなわち、分周
比だけでなく、外部クロック信号EClkの周波数が変わっ
ても、それに応じた適切な第１および第２読出回路３
ａ，３ｂの間の使い分けを行うことができる。
【００６７】＜B.5. 実施の形態５＞図１６は、実施の
形態５の半導体装置の構成の一部を示すブロック図であ
る。図１６は、図２と同一部分の図示を省略している。
この装置１０５は、コンパレータ３６の代わりに、基準
遅延生成回路５０および判定回路５１が設置されている
点において、実施の形態３の装置１０３とは、特徴的に
異なっている。基準遅延生成回路５０は、クロック信号
Clkの立ち上がりエッジ（または、立ち下がりエッジ）
で定義される１クロック周期の開始時期から、一定時間
遅れた遅延時間を表現する基準遅延パルス信号Ｐを生成
する。基準遅延生成回路５０は、例えば、クロック信号
Clkの立ち上がりエッジに同期して、一定パルス幅のパ
ルスを生成する、従来周知のワンショットパルス生成回
路によって構成される。
形態５の半導体装置の構成の一部を示すブロック図であ
る。図１６は、図２と同一部分の図示を省略している。
この装置１０５は、コンパレータ３６の代わりに、基準
遅延生成回路５０および判定回路５１が設置されている
点において、実施の形態３の装置１０３とは、特徴的に
異なっている。基準遅延生成回路５０は、クロック信号
Clkの立ち上がりエッジ（または、立ち下がりエッジ）
で定義される１クロック周期の開始時期から、一定時間
遅れた遅延時間を表現する基準遅延パルス信号Ｐを生成
する。基準遅延生成回路５０は、例えば、クロック信号
Clkの立ち上がりエッジに同期して、一定パルス幅のパ
ルスを生成する、従来周知のワンショットパルス生成回
路によって構成される。
【００６８】判定回路５１は、基準遅延パルス信号Ｐ
と、読出回路３の読み出し動作の開始を指示するイネー
ブル信号Ｅとを比較し、それにもとづいて選択信号Ｓを
出力する回路であり、例えば、図１７の回路図に示すよ
うに構成される。この例では、イネーブル信号Ｅをセッ
ト入力信号とするＳＲラッチ６０、基準遅延パルス信号
Ｐをセット入力とするＳＲラッチ６１、ＳＲラッチ６０
の出力を一方入力に受信するNAND回路６６，および、NA
ND回路６６の出力とＳＲラッチ６１の出力とを二入力と
するNAND回路６７を備えている。ＳＲラッチ６０はNAND
回路６２，６３を有しており、ＳＲラッチ６１はNAND回
路６４，６５を有している。NAND回路６７の出力は、選
択信号Ｓとして選択回路４へ伝えられるとともに、NAND
回路６６の他方入力へ入力される。
と、読出回路３の読み出し動作の開始を指示するイネー
ブル信号Ｅとを比較し、それにもとづいて選択信号Ｓを
出力する回路であり、例えば、図１７の回路図に示すよ
うに構成される。この例では、イネーブル信号Ｅをセッ
ト入力信号とするＳＲラッチ６０、基準遅延パルス信号
Ｐをセット入力とするＳＲラッチ６１、ＳＲラッチ６０
の出力を一方入力に受信するNAND回路６６，および、NA
ND回路６６の出力とＳＲラッチ６１の出力とを二入力と
するNAND回路６７を備えている。ＳＲラッチ６０はNAND
回路６２，６３を有しており、ＳＲラッチ６１はNAND回
路６４，６５を有している。NAND回路６７の出力は、選
択信号Ｓとして選択回路４へ伝えられるとともに、NAND
回路６６の他方入力へ入力される。
【００６９】図１８は、基準遅延生成回路５０、判定回
路５１、および、選択回路４の動作を説明するタイミン
グチャートである。この例では、基準遅延生成回路５０
は、クロック信号Clkの立ち上がりから一定の遅延時間T
pを表現する基準遅延パルス信号Ｐを生成する。基準遅
延パルス信号Ｐのロウレベルで表現される遅延時間Tp
は、クロック信号Clkの周期が、長い周期T1であって
も、短い周期T2であっても、不変である。
路５１、および、選択回路４の動作を説明するタイミン
グチャートである。この例では、基準遅延生成回路５０
は、クロック信号Clkの立ち上がりから一定の遅延時間T
pを表現する基準遅延パルス信号Ｐを生成する。基準遅
延パルス信号Ｐのロウレベルで表現される遅延時間Tp
は、クロック信号Clkの周期が、長い周期T1であって
も、短い周期T2であっても、不変である。
【００７０】イネーブル信号Ｅは、クロック信号Clkに
同期して出力される。判定回路５１は、基準遅延パルス
信号Ｐとイネーブル信号Ｅとが立ち下がるときに、選択
信号Ｓをロウレベルへとリセットする。判定回路５１
は、さらに、イネーブル信号Ｅがハイレベルに立ち上が
ったときの基準遅延パルス信号Ｐを読み取り、そのレベ
ルに応じて、選択信号Ｓのレベルを設定する。
同期して出力される。判定回路５１は、基準遅延パルス
信号Ｐとイネーブル信号Ｅとが立ち下がるときに、選択
信号Ｓをロウレベルへとリセットする。判定回路５１
は、さらに、イネーブル信号Ｅがハイレベルに立ち上が
ったときの基準遅延パルス信号Ｐを読み取り、そのレベ
ルに応じて、選択信号Ｓのレベルを設定する。
【００７１】クロック信号Clkが長い周期T1を持つとき
には、イネーブル信号Ｅを読み取る時期は、遅延時間Tp
をすでに経過している。このため、読み取られるレベル
P1は、ハイレベルとなる。このとき、判定回路５１は、
選択信号Ｓを、ハイレベルに設定する。したがって、イ
ネーブル信号Ｅがハイレベル（アクティブ）となったと
きに、制御信号Cbがハイレベル（アクティブ）となり、
制御信号Caはロウレベル（ノーマル）を維持する。その
結果、第１および第２読出回路３ａ，３ｂの中で、第２
読出回路３ｂのみが動作する。
には、イネーブル信号Ｅを読み取る時期は、遅延時間Tp
をすでに経過している。このため、読み取られるレベル
P1は、ハイレベルとなる。このとき、判定回路５１は、
選択信号Ｓを、ハイレベルに設定する。したがって、イ
ネーブル信号Ｅがハイレベル（アクティブ）となったと
きに、制御信号Cbがハイレベル（アクティブ）となり、
制御信号Caはロウレベル（ノーマル）を維持する。その
結果、第１および第２読出回路３ａ，３ｂの中で、第２
読出回路３ｂのみが動作する。
【００７２】一方、クロック信号Clkが短い周期T2を持
つときには、イネーブル信号Ｅを読み取る時期は、遅延
時間Tpの範囲内にある。このため、読み取られるレベル
P2は、ロウレベルとなる。このとき、判定回路５１は、
選択信号Ｓを、ロウレベルのままにとどめる。したがっ
て、イネーブル信号Ｅがハイレベル（アクティブ）とな
ったときに、制御信号Caがハイレベル（アクティブ）と
なり、制御信号Cbはロウレベル（ノーマル）を維持す
る。その結果、第１および第２読出回路３ａ，３ｂの中
で、第１読出回路３ａのみが動作する。
つときには、イネーブル信号Ｅを読み取る時期は、遅延
時間Tpの範囲内にある。このため、読み取られるレベル
P2は、ロウレベルとなる。このとき、判定回路５１は、
選択信号Ｓを、ロウレベルのままにとどめる。したがっ
て、イネーブル信号Ｅがハイレベル（アクティブ）とな
ったときに、制御信号Caがハイレベル（アクティブ）と
なり、制御信号Cbはロウレベル（ノーマル）を維持す
る。その結果、第１および第２読出回路３ａ，３ｂの中
で、第１読出回路３ａのみが動作する。
【００７３】このように、装置１０５では、クロック信
号Clkの外部クロック信号EClkに対する分周比ではな
く、クロック信号Clkそれ自体の周期が、一定の基準値
と比較され、その結果に応じて、第１および第２読出回
路３ａ，３ｂの間での選択が行われる。このため、クロ
ック信号Clkが、分周比の変化だけでなく、外部クロッ
ク信号EClkの周波数の変化に由来して、変化した場合に
おいても、常に、クロック信号Clkの周波数に応じた適
切な選択が、第１および第２読出回路３ａ，３ｂの間で
行われる。
号Clkの外部クロック信号EClkに対する分周比ではな
く、クロック信号Clkそれ自体の周期が、一定の基準値
と比較され、その結果に応じて、第１および第２読出回
路３ａ，３ｂの間での選択が行われる。このため、クロ
ック信号Clkが、分周比の変化だけでなく、外部クロッ
ク信号EClkの周波数の変化に由来して、変化した場合に
おいても、常に、クロック信号Clkの周波数に応じた適
切な選択が、第１および第２読出回路３ａ，３ｂの間で
行われる。
【００７４】図１７は、外部クロック信号EClkを分周し
てクロック信号ClkとしてCPU１１へ供給する分周器３７
が備わる装置例を示したが、図１９が示すように、分周
器３７が備わらず、外部端子３９を通じて入力される外
部クロック信号EClkが、クロック信号Clkとして、直接
にCPU１１へ供給されてもよい。この装置１０５ａにお
いても、基準遅延生成回路５０には、クロック信号Clk
が入力される。したがって、装置１０５と同様に、クロ
ック信号Clkの周波数に応じた適切な選択が、第１およ
び第２読出回路３ａ，３ｂの間で行われる。
てクロック信号ClkとしてCPU１１へ供給する分周器３７
が備わる装置例を示したが、図１９が示すように、分周
器３７が備わらず、外部端子３９を通じて入力される外
部クロック信号EClkが、クロック信号Clkとして、直接
にCPU１１へ供給されてもよい。この装置１０５ａにお
いても、基準遅延生成回路５０には、クロック信号Clk
が入力される。したがって、装置１０５と同様に、クロ
ック信号Clkの周波数に応じた適切な選択が、第１およ
び第２読出回路３ａ，３ｂの間で行われる。
【００７５】＜B.6. 実施の形態６＞図２０は、実施の
形態６の半導体装置の構成を示すブロック図である。こ
の装置１０６は、並列接続された特性の異なる二つの書
込回路７２ａ，７２ｂを備えた書込回路７２が設けられ
た点において、実施の形態１の装置１０１とは、特徴的
に異なっている。読出回路３は、実施の形態１〜５のよ
うに、特性の異なる第１および第２読出回路３ａ，３ｂ
を備えてもよいし、また、単一の読出回路のみを備えて
もよい。
形態６の半導体装置の構成を示すブロック図である。こ
の装置１０６は、並列接続された特性の異なる二つの書
込回路７２ａ，７２ｂを備えた書込回路７２が設けられ
た点において、実施の形態１の装置１０１とは、特徴的
に異なっている。読出回路３は、実施の形態１〜５のよ
うに、特性の異なる第１および第２読出回路３ａ，３ｂ
を備えてもよいし、また、単一の読出回路のみを備えて
もよい。
【００７６】図２０には、ｍ個のメモリセルアレイ１の
中の一部のみが、代表として示されているが、装置１０
６では、選択回路７１と書込回路７２の組が、メモリセ
ルアレイ１ごとに設けられている。そして、ｍ個の書込
回路７２は、データバス５を構成するデータ線D0〜Dm
へ、一対一で接続されている。
中の一部のみが、代表として示されているが、装置１０
６では、選択回路７１と書込回路７２の組が、メモリセ
ルアレイ１ごとに設けられている。そして、ｍ個の書込
回路７２は、データバス５を構成するデータ線D0〜Dm
へ、一対一で接続されている。
【００７７】書込回路７２は、それが接続されるデータ
線（例えば、データ線D0）が伝達するデータ信号を、イ
ネーブル信号Ewに同期して、指定されたメモリセル７０
へ書き込むための回路である。選択回路７１は、第１お
よび第２書込回路７２ａ，７２ｂの双方が出力するデー
タ信号のいずれかを、選択信号Swにもとづいて選択し、
メモリセルアレイ１に備わるすべてのメモリセル７０へ
と伝達する。CPU１１には、レジスタ７３が備わってお
り、選択信号Swは、このレジスタ７３に保持されてい
る。イネーブル信号Ewも、CPU１１から出力される。
線（例えば、データ線D0）が伝達するデータ信号を、イ
ネーブル信号Ewに同期して、指定されたメモリセル７０
へ書き込むための回路である。選択回路７１は、第１お
よび第２書込回路７２ａ，７２ｂの双方が出力するデー
タ信号のいずれかを、選択信号Swにもとづいて選択し、
メモリセルアレイ１に備わるすべてのメモリセル７０へ
と伝達する。CPU１１には、レジスタ７３が備わってお
り、選択信号Swは、このレジスタ７３に保持されてい
る。イネーブル信号Ewも、CPU１１から出力される。
【００７８】図２１は、第１書込回路７２ａ、第２書込
回路７２ｂ、および、メモリセル７０の内部構成を示す
回路図である。メモリセル７０は、互いに直列に接続さ
れた記憶素子７５およびトランスファーゲート７６を備
えている。記憶素子７５は、例えば、ゲート絶縁層に強
誘電体を有するMOSトランジスタである。その一方主電
極は接地電位線に接続され、ゲート電極は、選択回路７
１の出力信号を伝達する信号線に接続されている。ま
た、トランスファーゲート７６の一方主電極は、ビット
線B1〜Bkの一つ（例えば、ビット線Bi）に接続され、そ
のゲート電極は、ワード線W1〜Wnの一つ（例えば、ワー
ド線Wj）に接続されている。
回路７２ｂ、および、メモリセル７０の内部構成を示す
回路図である。メモリセル７０は、互いに直列に接続さ
れた記憶素子７５およびトランスファーゲート７６を備
えている。記憶素子７５は、例えば、ゲート絶縁層に強
誘電体を有するMOSトランジスタである。その一方主電
極は接地電位線に接続され、ゲート電極は、選択回路７
１の出力信号を伝達する信号線に接続されている。ま
た、トランスファーゲート７６の一方主電極は、ビット
線B1〜Bkの一つ（例えば、ビット線Bi）に接続され、そ
のゲート電極は、ワード線W1〜Wnの一つ（例えば、ワー
ド線Wj）に接続されている。
【００７９】第１書込回路７２ａは、互いに縦属接続さ
れたインバータ８１、インバータ８２、および、トラン
スファーゲート８０を備えている。インバータ８１の入
力は、例えばデータ線D0へ接続され、トランスファーゲ
ート８０の一方主電極は、選択回路７１の一方入力へ接
続されている。また、トランスファーゲート８０のゲー
ト電極には、イネーブル信号Ewを伝える信号線が接続さ
れている。
れたインバータ８１、インバータ８２、および、トラン
スファーゲート８０を備えている。インバータ８１の入
力は、例えばデータ線D0へ接続され、トランスファーゲ
ート８０の一方主電極は、選択回路７１の一方入力へ接
続されている。また、トランスファーゲート８０のゲー
ト電極には、イネーブル信号Ewを伝える信号線が接続さ
れている。
【００８０】第２書込回路７２ｂでは、キャパシタ８３
と抵抗素子８４とを有する積分回路と、トランスファー
ゲート８０とが、縦属接続されている。積分回路の入力
は、例えばデータ線D0へ接続され、トランスファーゲー
ト８０の一方主電極は、選択回路７１の他方入力へ接続
されている。トランスファーゲート８０のゲート電極に
は、第１書込回路７２ａのトランスファーゲート８０と
同様に、イネーブル信号Ewが入力される。選択回路７１
は、例えば、従来周知の二入力型のセレクタで構成され
る。
と抵抗素子８４とを有する積分回路と、トランスファー
ゲート８０とが、縦属接続されている。積分回路の入力
は、例えばデータ線D0へ接続され、トランスファーゲー
ト８０の一方主電極は、選択回路７１の他方入力へ接続
されている。トランスファーゲート８０のゲート電極に
は、第１書込回路７２ａのトランスファーゲート８０と
同様に、イネーブル信号Ewが入力される。選択回路７１
は、例えば、従来周知の二入力型のセレクタで構成され
る。
【００８１】つぎに、図２０および図２１を参照しつ
つ、書き込み動作について説明する。メモリセル７０に
データ信号を書き込むときには、CPU１１は、まず、ア
ドレス信号Ａをアドレスバス６へ出力する。ワード線デ
コーダ７は、アドレス信号Ａをデコードすることによ
り、複数のワード線W1〜Wnの中で、アドレス信号Ａが割
り当てられたメモリセル、すなわち、書き込みの対象と
されるメモリセルが接続されるワード線（例えば、ワー
ド線Wj）を駆動する。
つ、書き込み動作について説明する。メモリセル７０に
データ信号を書き込むときには、CPU１１は、まず、ア
ドレス信号Ａをアドレスバス６へ出力する。ワード線デ
コーダ７は、アドレス信号Ａをデコードすることによ
り、複数のワード線W1〜Wnの中で、アドレス信号Ａが割
り当てられたメモリセル、すなわち、書き込みの対象と
されるメモリセルが接続されるワード線（例えば、ワー
ド線Wj）を駆動する。
【００８２】それと同時に、ビット線セレクタ８は、ア
ドレス信号Ａをデコードすることにより、ビット線B1〜
Bkの中で、アドレス信号Ａが割り当てられたメモリセル
が接続されるビット線（例えば、ビット線Bi）を駆動す
る。その結果、ワード線Wjとビット線Biとに接続される
トランスファーゲート７６がオンする。
ドレス信号Ａをデコードすることにより、ビット線B1〜
Bkの中で、アドレス信号Ａが割り当てられたメモリセル
が接続されるビット線（例えば、ビット線Bi）を駆動す
る。その結果、ワード線Wjとビット線Biとに接続される
トランスファーゲート７６がオンする。
【００８３】CPU１１は、その後、イネーブル信号Ｅを
アクティブ（図２１の例では、ハイレベル）にする。そ
の結果、例えばデータ線D0が伝達するデータ信号が、第
１および第２書込回路７２ａ，７２ｂの双方を通じて、
選択回路７１の二入力へと入力される。選択回路７１
は、レジスタ７３に保持される選択信号Swにもとづい
て、第１および第２書込回路７２ａ，７２ｂの出力のい
ずれかを選択し、メモリセルアレイ１に属するすべての
記憶素子７５のゲート電極へ伝達する。
アクティブ（図２１の例では、ハイレベル）にする。そ
の結果、例えばデータ線D0が伝達するデータ信号が、第
１および第２書込回路７２ａ，７２ｂの双方を通じて、
選択回路７１の二入力へと入力される。選択回路７１
は、レジスタ７３に保持される選択信号Swにもとづい
て、第１および第２書込回路７２ａ，７２ｂの出力のい
ずれかを選択し、メモリセルアレイ１に属するすべての
記憶素子７５のゲート電極へ伝達する。
【００８４】メモリセルアレイ１に属する複数のメモリ
セル７０の中で、アドレス信号Ａで指定された一つ、す
なわち、トランスファーゲート７６がオンしている一つ
に限って、その記憶素子７５の一対の主電極間に電圧が
印加されているため、その記憶素子７５にのみ、選択回
路７１が出力するデータ信号が書き込まれる。その後、
イネーブル信号Ewが、ノーマルへと復帰することによ
り、書き込み動作が終了する。
セル７０の中で、アドレス信号Ａで指定された一つ、す
なわち、トランスファーゲート７６がオンしている一つ
に限って、その記憶素子７５の一対の主電極間に電圧が
印加されているため、その記憶素子７５にのみ、選択回
路７１が出力するデータ信号が書き込まれる。その後、
イネーブル信号Ewが、ノーマルへと復帰することによ
り、書き込み動作が終了する。
【００８５】以上の書き込み動作において、第１および
第２書込回路７２ａ，７２ｂのそれぞれが出力するデー
タ信号の波形は、図２２の波形図によって描かれる。デ
ータ線（例えば、データ線D0）を通じて、第１および第
２書込回路７２ａ，７２ｂへ入力されるデータ信号（図
２２の最上段の曲線）が、あるパルス幅を有する矩形パ
ルスであれば、第１書込回路７２ａの出力信号は、同様
の矩形パルスとなる。これに対して、第２書込回路７２
ｂの出力信号は、矩形パルスに緩やかに追随して立ち上
がるパルスとなる。
第２書込回路７２ａ，７２ｂのそれぞれが出力するデー
タ信号の波形は、図２２の波形図によって描かれる。デ
ータ線（例えば、データ線D0）を通じて、第１および第
２書込回路７２ａ，７２ｂへ入力されるデータ信号（図
２２の最上段の曲線）が、あるパルス幅を有する矩形パ
ルスであれば、第１書込回路７２ａの出力信号は、同様
の矩形パルスとなる。これに対して、第２書込回路７２
ｂの出力信号は、矩形パルスに緩やかに追随して立ち上
がるパルスとなる。
【００８６】すなわち、第１書込回路７２ａの出力信号
は、立ち上がりが急峻であるのに対し、第２書込回路７
２ｂの出力信号は、立ち上がりが緩やかである。言い換
えると、第１書込回路７２ａは高速に動作し、第２書込
回路７２ｂは緩やかに動作する。
は、立ち上がりが急峻であるのに対し、第２書込回路７
２ｂの出力信号は、立ち上がりが緩やかである。言い換
えると、第１書込回路７２ａは高速に動作し、第２書込
回路７２ｂは緩やかに動作する。
【００８７】メモリセル７０は、書き込みおよび消去を
反復的に受けることにより、経時的に劣化する場合があ
る。特に、メモリセル７０が、図２１に例示するような
不揮発性のメモリセルである場合には、劣化が早く、書
き込み可能な回数には制限がある。そして、メモリセル
７０が被る損傷は、印加されるパルス状のデータ信号の
立ち上がりが急峻なほど、大きいことが知られている。
反復的に受けることにより、経時的に劣化する場合があ
る。特に、メモリセル７０が、図２１に例示するような
不揮発性のメモリセルである場合には、劣化が早く、書
き込み可能な回数には制限がある。そして、メモリセル
７０が被る損傷は、印加されるパルス状のデータ信号の
立ち上がりが急峻なほど、大きいことが知られている。
【００８８】装置１０６では、書込回路７２として、動
作速度が高く、高速書き込みを可能にする第１書込回路
７２ａと、動作速度が低く、メモリセル７０の損傷を少
なくする第２書込回路７２ｂとが、備わっており、選択
回路７１によって選択自在に、双方の出力の一方のみ
が、メモリセルアレイ１へと伝えられる。このため、高
速書き込みを必要とする用途または動作期間には、高速
書き込みを可能にし、そうでない用途または動作期間に
は、不必要な高速動作を抑え、メモリセル７０の損傷を
抑えることができる。
作速度が高く、高速書き込みを可能にする第１書込回路
７２ａと、動作速度が低く、メモリセル７０の損傷を少
なくする第２書込回路７２ｂとが、備わっており、選択
回路７１によって選択自在に、双方の出力の一方のみ
が、メモリセルアレイ１へと伝えられる。このため、高
速書き込みを必要とする用途または動作期間には、高速
書き込みを可能にし、そうでない用途または動作期間に
は、不必要な高速動作を抑え、メモリセル７０の損傷を
抑えることができる。
【００８９】特に、装置１０６では、選択信号Swが、CP
U１１に備わるレジスタ７３の内容によって決定される
ので、CPU１１の動作を規定するプログラムによって、
第１および第２書込回路７２ａ，７２ｂの間の切替を行
うことが可能である。また、選択信号Swを決定する形態
に関して、実施の形態２〜５と同様に、外部から入力す
る形態、クロック信号Clkの分周率にもとづいて決定す
る形態、および、クロック信号Clkの周期それ自体にも
とづいて決定する形態、などを採ることも可能である。
さらに、実施の形態１〜５と、実施の形態６とを組み合
わせて、読出回路３と書込回路７２の双方に関して、二
つの回路が並列に接続された形態を採ることも可能であ
る。
U１１に備わるレジスタ７３の内容によって決定される
ので、CPU１１の動作を規定するプログラムによって、
第１および第２書込回路７２ａ，７２ｂの間の切替を行
うことが可能である。また、選択信号Swを決定する形態
に関して、実施の形態２〜５と同様に、外部から入力す
る形態、クロック信号Clkの分周率にもとづいて決定す
る形態、および、クロック信号Clkの周期それ自体にも
とづいて決定する形態、などを採ることも可能である。
さらに、実施の形態１〜５と、実施の形態６とを組み合
わせて、読出回路３と書込回路７２の双方に関して、二
つの回路が並列に接続された形態を採ることも可能であ
る。
【００９０】さらに、装置１０６では、第１および第２
書込回路７２ａ，７２ｂの双方が動作し、それら出力す
るデータ信号が、選択回路７１によって選択されて、メ
モリセルアレイ１へと伝えられたが、選択回路７１によ
って、第１および第２書込回路７２ａ，７２ｂの一方の
みが動作するように、装置１０６を変形することも可能
である。それによって、無用な消費電力を節減すること
が可能となる。装置１０６とその変形のいずれの形態に
おいても、第１および第２書込回路７２ａ，７２ｂは、
メモリセルアレイ１の中で、アドレス信号Ａによって指
定された特定のメモリセル７０へ、排他的に（すなわ
ち、一方のみが選択的に）データ信号を書き込むように
動作する。
書込回路７２ａ，７２ｂの双方が動作し、それら出力す
るデータ信号が、選択回路７１によって選択されて、メ
モリセルアレイ１へと伝えられたが、選択回路７１によ
って、第１および第２書込回路７２ａ，７２ｂの一方の
みが動作するように、装置１０６を変形することも可能
である。それによって、無用な消費電力を節減すること
が可能となる。装置１０６とその変形のいずれの形態に
おいても、第１および第２書込回路７２ａ，７２ｂは、
メモリセルアレイ１の中で、アドレス信号Ａによって指
定された特定のメモリセル７０へ、排他的に（すなわ
ち、一方のみが選択的に）データ信号を書き込むように
動作する。
【００９１】＜B.7. 変形例＞実施の形態１〜５では、
第１および第２読出回路３ａ，３ｂの双方へ、共通のメ
モリセルの保持信号が入力される例を示した。しかしな
がら、図２３のブロック図が示すように、アドレスが共
通で別個のメモリセルの保持信号が、第１および第２読
出回路３ａ，３ｂへ、個別に入力されるように、装置を
構成することも可能である。
第１および第２読出回路３ａ，３ｂの双方へ、共通のメ
モリセルの保持信号が入力される例を示した。しかしな
がら、図２３のブロック図が示すように、アドレスが共
通で別個のメモリセルの保持信号が、第１および第２読
出回路３ａ，３ｂへ、個別に入力されるように、装置を
構成することも可能である。
【００９２】この装置１０７では、メモリセルアレイ１
には、アドレスを共通にする第１メモリセルアレイ１ａ
および第２メモリセルアレイ１ｂが備わっている。ビッ
ト線セレクタ８には、第１メモリセルアレイ１ａのビッ
ト線Ｂを選択する第１ビット線セレクタ８ａと、第２メ
モリセルアレイ１ｂのビット線Ｂを選択する第２ビット
線セレクタ８ｂとが備わっている。そして、第１ビット
線セレクタ８ａには第１読出回路３ａが接続され、第２
ビット線セレクタ８ｂには第２読出回路３ｂが接続され
ている。第１および第２読出回路３ａ，３ｂの双方の出
力が、共通のデータ線Ｄに接続される点は、実施の形態
１〜５と同様である。
には、アドレスを共通にする第１メモリセルアレイ１ａ
および第２メモリセルアレイ１ｂが備わっている。ビッ
ト線セレクタ８には、第１メモリセルアレイ１ａのビッ
ト線Ｂを選択する第１ビット線セレクタ８ａと、第２メ
モリセルアレイ１ｂのビット線Ｂを選択する第２ビット
線セレクタ８ｂとが備わっている。そして、第１ビット
線セレクタ８ａには第１読出回路３ａが接続され、第２
ビット線セレクタ８ｂには第２読出回路３ｂが接続され
ている。第１および第２読出回路３ａ，３ｂの双方の出
力が、共通のデータ線Ｄに接続される点は、実施の形態
１〜５と同様である。
【００９３】この装置１０７においても、第１および第
２読出回路３ａ，３ｂのいずれかが、選択回路４によっ
て、選択的に動作するので、消費電力を低減することが
できる。また、装置１０７では、第１メモリセルアレイ
１ａを高速動作に優れ、第２メモリセルアレイ１ｂを低
消費電力に優れるように、構成することにより、高速性
を必要としない場合の消費電力を、さらに節減すること
が可能となる。
２読出回路３ａ，３ｂのいずれかが、選択回路４によっ
て、選択的に動作するので、消費電力を低減することが
できる。また、装置１０７では、第１メモリセルアレイ
１ａを高速動作に優れ、第２メモリセルアレイ１ｂを低
消費電力に優れるように、構成することにより、高速性
を必要としない場合の消費電力を、さらに節減すること
が可能となる。
【００９４】第１および第２ビット線セレクタ８ａ，８
ｂの間でも、同様に特性を異ならせることによって、消
費電力を一層節減することが可能となる。これに対し
て、実施の形態１〜５の各装置では、メモリセルアレイ
１の半導体チップに占める面積を、装置１０７に比べ
て、約半分にまで小さく抑えることができるという、利
点がある。
ｂの間でも、同様に特性を異ならせることによって、消
費電力を一層節減することが可能となる。これに対し
て、実施の形態１〜５の各装置では、メモリセルアレイ
１の半導体チップに占める面積を、装置１０７に比べ
て、約半分にまで小さく抑えることができるという、利
点がある。
【００９５】
【発明の効果】第１の発明の装置では、動作速度が高い
第１読出回路と消費電力が低い第２読出回路とが設けら
れ、排他的に（すなわち、いずれか一方のみが選択的
に）動作するという、特開平5-81865号公報、および、
特開平6-275081号公報のいずれにも開示のない特徴が備
わる。このため、読み出し動作の高速性が要求されると
きには、高速動作を実現し、高速動作が無用であるとき
には、不必要な消費電力を抑えることができる。すなわ
ち、高速性と低消費電力とを選択自在に実現できるとい
う従来技術にない効果が得られる。また、読み出し速度
への要求が異なる様々な用途へ、単一の装置で対応する
ことができる。
第１読出回路と消費電力が低い第２読出回路とが設けら
れ、排他的に（すなわち、いずれか一方のみが選択的
に）動作するという、特開平5-81865号公報、および、
特開平6-275081号公報のいずれにも開示のない特徴が備
わる。このため、読み出し動作の高速性が要求されると
きには、高速動作を実現し、高速動作が無用であるとき
には、不必要な消費電力を抑えることができる。すなわ
ち、高速性と低消費電力とを選択自在に実現できるとい
う従来技術にない効果が得られる。また、読み出し速度
への要求が異なる様々な用途へ、単一の装置で対応する
ことができる。
【００９６】第２の発明の装置では、CPUに備わるレジ
スタに保持される信号にもとづいて選択的に、第１およ
び第２読出回路が動作するので、CPUの動作を規定する
プログラム（ソフトウェア）によって、高速動作と低消
費電力動作との間の切替を行うことができる。
スタに保持される信号にもとづいて選択的に、第１およ
び第２読出回路が動作するので、CPUの動作を規定する
プログラム（ソフトウェア）によって、高速動作と低消
費電力動作との間の切替を行うことができる。
【００９７】第３の発明の装置では、クロック信号の分
周比が基準値に対して大きいときには、高速動作を実現
する読出回路が動作し、逆に、小さいときには、低消費
電力を実現する読出回路が動作する。すなわち、分周比
に応じて、適切な動作が自動的に実現する。
周比が基準値に対して大きいときには、高速動作を実現
する読出回路が動作し、逆に、小さいときには、低消費
電力を実現する読出回路が動作する。すなわち、分周比
に応じて、適切な動作が自動的に実現する。
【００９８】第４の発明の装置では、基準値が外部入力
によって可変であるため、分周比だけでなく、外部クロ
ック信号の周波数を変えたときにも、それに応じて、第
１および第２読出回路の間で、適切な切替え動作を行う
ことができる。
によって可変であるため、分周比だけでなく、外部クロ
ック信号の周波数を変えたときにも、それに応じて、第
１および第２読出回路の間で、適切な切替え動作を行う
ことができる。
【００９９】第５の発明の装置では、CPUがメモリセル
アレイへのアクセスを開始する時期が、クロック信号の
１クロック周期の開始から一定時間後までの遅延時間以
内であるときには、高速動作を実現する読出回路が動作
し、逆に、遅延時間以内でないときには、低消費電力を
実現する読出回路が動作する。このため、CPUのクロッ
ク信号の周波数が変わっても、周波数に応じた適切な動
作が自動的に実現する。
アレイへのアクセスを開始する時期が、クロック信号の
１クロック周期の開始から一定時間後までの遅延時間以
内であるときには、高速動作を実現する読出回路が動作
し、逆に、遅延時間以内でないときには、低消費電力を
実現する読出回路が動作する。このため、CPUのクロッ
ク信号の周波数が変わっても、周波数に応じた適切な動
作が自動的に実現する。
【０１００】第６の発明の装置では、第１および第２読
出回路が保持信号のレベルを判別する対象とするメモリ
セルが、互いに同一のメモリセルであるので、互いにア
ドレスのみを共通にする別個のメモリセルを対象とする
形態に比べて、メモリセルアレイが占める面積が、約半
分に節減される。
出回路が保持信号のレベルを判別する対象とするメモリ
セルが、互いに同一のメモリセルであるので、互いにア
ドレスのみを共通にする別個のメモリセルを対象とする
形態に比べて、メモリセルアレイが占める面積が、約半
分に節減される。
【０１０１】第７の発明の装置では、一方が他方よりも
動作速度が高い第１および第２書込回路が備わり、いず
れかが、データ信号を選択的にメモリセルへ書き込むの
で、書き込み動作の高速性が要求されるときには、高速
動作を実現し、高速動作が無用であるときには、書き込
み速度を抑えてメモリセルの損耗を抑制することができ
る。すなわち、高速性とメモリセルの保護とが、選択自
在に実現する。また、書き込み速度への要求が異なる様
々な用途へ、単一の装置で対応することができる。
動作速度が高い第１および第２書込回路が備わり、いず
れかが、データ信号を選択的にメモリセルへ書き込むの
で、書き込み動作の高速性が要求されるときには、高速
動作を実現し、高速動作が無用であるときには、書き込
み速度を抑えてメモリセルの損耗を抑制することができ
る。すなわち、高速性とメモリセルの保護とが、選択自
在に実現する。また、書き込み速度への要求が異なる様
々な用途へ、単一の装置で対応することができる。
【図１】 各実施の形態の概略を示すブロック図であ
る。
る。
【図２】 実施の形態１の装置のブロック図である。
【図３】 図２の第１読出回路のブロック図である。
【図４】 図３のセンスアンプの回路図である。
【図５】 図３のセンスアンプの別の例の回路図であ
る。
る。
【図６】 図３のバッファの回路図である。
【図７】 図２の第２読出回路のブロック図である。
【図８】 図２の選択回路の回路図である。
【図９】 図２のレジスタの構成を示す説明図である。
【図１０】 実施の形態２の装置のブロック図である。
【図１１】 実施の形態３の装置のブロック図である。
【図１２】 図１１のレジスタの構成を示す説明図であ
る。
る。
【図１３】 図１１のコンパレータの回路図である。
【図１４】 実施の形態４の装置のブロック図である。
【図１５】 図１４のコンパレータの動作を示す説明図
である。
である。
【図１６】 実施の形態５の装置のブロック図である。
【図１７】 図１６の判定回路の回路図である。
【図１８】 図１６の装置の動作を示すタイミングチャ
ートである。
ートである。
【図１９】 実施の形態５の装置の変形例を示すブロッ
ク図である。
ク図である。
【図２０】 実施の形態６の装置のブロック図である。
【図２１】 図２０の書込回路とメモリセルの構成を示
す回路図である。
す回路図である。
【図２２】 図２１の書込回路の動作を示す波形図であ
る。
る。
【図２３】 変形例の装置のブロック図である。
【図２４】 従来の装置のブロック図である。
１ メモリセルアレイ、３ａ 第１読出回路、３ｂ 第
２読出回路、４ 選択回路、１１ CPU、１２ レジス
タ、３６ コンパレータ、３７ 分周器、４５外部端
子、５０ 基準遅延生成回路、５１ 判定回路、７０
メモリセル、７１ 選択回路、７２ａ 第１書込回路、
７２ｂ 第２書込回路、Ａ アドレス信号、Clk クロ
ック信号、Ｅ イネーブル信号、Ew イネーブル信号、
EClk 外部クロック信号、Ｉ０ 保持信号、RE 基準信
号、Ｓ 選択信号、Sw 選択信号、Ｐ 基準遅延パルス
信号。
２読出回路、４ 選択回路、１１ CPU、１２ レジス
タ、３６ コンパレータ、３７ 分周器、４５外部端
子、５０ 基準遅延生成回路、５１ 判定回路、７０
メモリセル、７１ 選択回路、７２ａ 第１書込回路、
７２ｂ 第２書込回路、Ａ アドレス信号、Clk クロ
ック信号、Ｅ イネーブル信号、Ew イネーブル信号、
EClk 外部クロック信号、Ｉ０ 保持信号、RE 基準信
号、Ｓ 選択信号、Sw 選択信号、Ｐ 基準遅延パルス
信号。
Claims (7)
- 【請求項１】 複数のメモリセルを有するメモリセルア
レイと、 前記複数のメモリセルの中で、指定されたものが保持す
る信号を読み出し、出力する第１読出回路と、 前記複数のメモリセルの中で、指定されたものが保持す
る信号を読み出し、出力するとともに、前記第１読出回
路よりも動作速度が遅く消費電力が低く、かつ、前記第
１読出回路と排他的に動作する第２読出回路と、を備え
る半導体装置。 - 【請求項２】 前記メモリセルアレイにアクセスするCP
Uを、さらに備え、 当該CPUは、レジスタを備えており、 前記第１および第２読出回路は、前記レジスタに保持さ
れる信号にもとづいて、排他的に動作する、請求項１に
記載の半導体装置。 - 【請求項３】 クロック信号に同期して動作するととも
に、前記メモリセルアレイにアクセスするCPUと、 外部から入力される外部クロック信号を複数通りに分周
し、複数の周期を有する信号を生成するとともに、その
中の一つを選択して前記クロック信号として前記CPUへ
供給する分周器と、 前記クロック信号の前記外部クロック信号に対する分周
比を基準値と比較するコンパレータと、をさらに備え、 前記コンパレータの比較結果において前記分周比が前記
基準値を境として大きいときには、前記第１および第２
読出回路の中で、前記第２読出回路のみが動作し、逆に
小さいときには、前記第１読出回路のみが動作する、請
求項１に記載の半導体装置。 - 【請求項４】 外部端子を、さらに備え、 前記コンパレータは、前記外部端子から入力される信号
が表現する値を前記基準値とする、請求項３に記載の半
導体装置。 - 【請求項５】 クロック信号に同期して動作するととも
に、前記メモリセルアレイにアクセスするCPUと、 前記クロック信号の１クロック周期の開始から一定時間
後までの遅延時間を、前記１クロック周期ごとに表現す
るパルスを生成する基準遅延生成回路と、 前記CPUが前記第１または第２読出回路の動作開始を指
示する時期が、前記遅延時間以内であるか否かを判定す
る判定回路と、をさらに備え、 前記判定回路の判定結果において前記時期が前記遅延時
間以内であるときには、前記第１および第２読出回路の
中で、前記第１読出回路のみが動作し、逆に以内でない
ときには、前記第２読出回路のみが動作する、請求項１
に記載の半導体装置。 - 【請求項６】 前記第１および第２読出回路が読み出し
の対象とするメモリセルが、互いに同一のメモリセルで
ある、請求項１ないし請求項５のいずれかに記載の半導
体装置。 - 【請求項７】 複数のメモリセルを有するメモリセルア
レイと、 前記複数のメモリセルの中の指定されたものへ、イネー
ブル信号に同期して、データ信号を書き込む第１書込回
路と、 前記複数のメモリセルの中の指定されたものへ、イネー
ブル信号に同期して、かつ、前記第１書込回路とは排他
的に、データ信号を書き込むとともに、前記第１書込回
路よりも動作速度が遅い第２書込回路と、を備える半導
体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03695399A JP4112729B2 (ja) | 1999-02-16 | 1999-02-16 | 半導体装置 |
| US09/411,836 US6219300B1 (en) | 1999-02-16 | 1999-10-04 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03695399A JP4112729B2 (ja) | 1999-02-16 | 1999-02-16 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000235796A true JP2000235796A (ja) | 2000-08-29 |
| JP2000235796A5 JP2000235796A5 (ja) | 2005-10-27 |
| JP4112729B2 JP4112729B2 (ja) | 2008-07-02 |
Family
ID=12484121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03695399A Expired - Fee Related JP4112729B2 (ja) | 1999-02-16 | 1999-02-16 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6219300B1 (ja) |
| JP (1) | JP4112729B2 (ja) |
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| TWI610179B (zh) * | 2016-12-07 | 2018-01-01 | 慧榮科技股份有限公司 | 主機裝置與資料傳輸速率控制方法 |
| JP2020004119A (ja) * | 2018-06-28 | 2020-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置およびそれを用いた制御システム |
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| JPH06275081A (ja) | 1993-03-18 | 1994-09-30 | Fujitsu Ltd | 半導体記憶装置 |
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