JPH06275081A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06275081A JPH06275081A JP5058996A JP5899693A JPH06275081A JP H06275081 A JPH06275081 A JP H06275081A JP 5058996 A JP5058996 A JP 5058996A JP 5899693 A JP5899693 A JP 5899693A JP H06275081 A JPH06275081 A JP H06275081A
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Abstract
(57)【要約】
【目的】本発明は半導体記憶装置の書き込み及び読出し
動作の精度を低下させることなく、書き込み及び読出し
速度を向上させることを目的とする。 【構成】入力信号ＩＮに基づいてセルアレイ３内の特定
の記憶セルを選択して書き込み動作あるいは読出し動作
を行うとともに、読出し動作時には選択された記憶セル
から読み出されたセル情報を増幅して出力する周辺回路
１３が備えられる。周辺回路１３は複数系統設けられ、
各系統の周辺回路１３を一つの記憶セルに対する書き込
み動作あるいは読出し動作毎に順次切り換えて動作させ
る制御回路１４が設けられる。
動作の精度を低下させることなく、書き込み及び読出し
速度を向上させることを目的とする。 【構成】入力信号ＩＮに基づいてセルアレイ３内の特定
の記憶セルを選択して書き込み動作あるいは読出し動作
を行うとともに、読出し動作時には選択された記憶セル
から読み出されたセル情報を増幅して出力する周辺回路
１３が備えられる。周辺回路１３は複数系統設けられ、
各系統の周辺回路１３を一つの記憶セルに対する書き込
み動作あるいは読出し動作毎に順次切り換えて動作させ
る制御回路１４が設けられる。
Description
【０００１】
【産業上の利用分野】この発明はデータの書き込み及び
読出しを可能とした半導体記憶装置に関するものであ
る。
読出しを可能とした半導体記憶装置に関するものであ
る。
【０００２】近年、半導体集積回路は益々大規模化され
ているが、その大規模化にともなってセル領域内の全セ
ルにアクセスするために要する時間は増大する傾向にあ
る。また、周辺回路の動作に基づいて各記憶セルを選択
するアクセス時間を短縮することは書き込み及び読出し
動作の確度を低下させるため、益々困難となる傾向にあ
る。そこで、各記憶セルに対する書き込み及び読出し動
作の確度を低下させることなく、多数のセルに対してア
クセスする場合の動作時間を短縮することが要請されて
いる。
ているが、その大規模化にともなってセル領域内の全セ
ルにアクセスするために要する時間は増大する傾向にあ
る。また、周辺回路の動作に基づいて各記憶セルを選択
するアクセス時間を短縮することは書き込み及び読出し
動作の確度を低下させるため、益々困難となる傾向にあ
る。そこで、各記憶セルに対する書き込み及び読出し動
作の確度を低下させることなく、多数のセルに対してア
クセスする場合の動作時間を短縮することが要請されて
いる。
【０００３】
【従来の技術】図３に従来のＳＲＡＭの構成を示す。す
なわち、アドレス信号からなる入力信号ＩＮは、入力ラ
ッチ回路１に入力される。前記入力ラッチ回路１はラッ
チしたアドレス信号をデコーダ２に出力する。
なわち、アドレス信号からなる入力信号ＩＮは、入力ラ
ッチ回路１に入力される。前記入力ラッチ回路１はラッ
チしたアドレス信号をデコーダ２に出力する。
【０００４】前記デコーダ回路２はアドレス信号に基づ
いてセルアレイ３内から所定のセルを選択する。そし
て、書き込み動作時には、選択された記憶セルに対し書
き込み動作が行われる。
いてセルアレイ３内から所定のセルを選択する。そし
て、書き込み動作時には、選択された記憶セルに対し書
き込み動作が行われる。
【０００５】一方、読出し動作時には選択された記憶セ
ルから読み出されたセル情報はセンスアンプ４で増幅さ
れ、そのセンスアンプ４の出力信号が出力ラッチ回路５
を介して出力データＤout として出力される。
ルから読み出されたセル情報はセンスアンプ４で増幅さ
れ、そのセンスアンプ４の出力信号が出力ラッチ回路５
を介して出力データＤout として出力される。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
なＳＲＡＭでは入力データＩＮが入力されてから書き込
み動作あるいは読出し動作が終了するまでの１サイクル
に要する時間より短いサイクルで入力データを入力する
ことは誤動作の原因となる。
なＳＲＡＭでは入力データＩＮが入力されてから書き込
み動作あるいは読出し動作が終了するまでの１サイクル
に要する時間より短いサイクルで入力データを入力する
ことは誤動作の原因となる。
【０００７】すなわち、書き込み動作あるいは読出し動
作が終了するまでの１サイクルに要する時間の大部分
は、セルアレイ３の前後に位置する周辺回路の動作時間
である。
作が終了するまでの１サイクルに要する時間の大部分
は、セルアレイ３の前後に位置する周辺回路の動作時間
である。
【０００８】そして、例えば入力データＩＮの入力サイ
クルを短縮すると、書き込み動作、あるいは読出し動作
が終わらないうちに、次のアドレス信号がデコーダ２に
入力されることがある。
クルを短縮すると、書き込み動作、あるいは読出し動作
が終わらないうちに、次のアドレス信号がデコーダ２に
入力されることがある。
【０００９】すると、読出し動作時には誤データが出力
されることがあり、書き込み動作時には誤書き込みが発
生することがある。この発明の目的は、書き込み及び読
出し動作の精度を低下させることなく、書き込み及び読
出し速度を向上し得る半導体記憶装置を提供することに
ある。
されることがあり、書き込み動作時には誤書き込みが発
生することがある。この発明の目的は、書き込み及び読
出し動作の精度を低下させることなく、書き込み及び読
出し速度を向上し得る半導体記憶装置を提供することに
ある。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、入力信号ＩＮに基づいてセルアレ
イ３内の特定の記憶セルを選択して書き込み動作あるい
は読出し動作を行うとともに、読出し動作時には選択さ
れた記憶セルから読み出されたセル情報を増幅して出力
する周辺回路１３を備えた半導体記憶装置で、前記周辺
回路１３を複数系統設け、前記各系統の周辺回路１３を
一つの記憶セルに対する書き込み動作あるいは読出し動
作毎に順次切り換えて動作させる制御回路１４を設け
た。
図である。すなわち、入力信号ＩＮに基づいてセルアレ
イ３内の特定の記憶セルを選択して書き込み動作あるい
は読出し動作を行うとともに、読出し動作時には選択さ
れた記憶セルから読み出されたセル情報を増幅して出力
する周辺回路１３を備えた半導体記憶装置で、前記周辺
回路１３を複数系統設け、前記各系統の周辺回路１３を
一つの記憶セルに対する書き込み動作あるいは読出し動
作毎に順次切り換えて動作させる制御回路１４を設け
た。
【００１１】また、図２に示すように前記複数系統の周
辺回路は、入力信号ＩＮをラッチする複数の入力ラッチ
回路６ａ，６ｂと、前記入力ラッチ回路６ａ，６ｂの出
力信号に基づいて特定の記憶セルを選択する複数のデコ
ーダ９ａ，９ｂと、選択された記憶セルから読み出され
たセル情報を増幅する複数のセンスアンプ１０ａ，１０
ｂと、前記センスアンプ１０ａ，１０ｂの出力信号をラ
ッチして出力する複数の出力ラッチ回路１１ａ，１１ｂ
とから構成し、前記制御回路は入力信号ＩＮとして入力
されるアドレス信号の変化を検出するアドレス変化検出
回路７と、そのアドレス変化検出回路７の出力信号に基
づいて前記各系統の周辺回路を順次選択する選択回路８
とから構成した。
辺回路は、入力信号ＩＮをラッチする複数の入力ラッチ
回路６ａ，６ｂと、前記入力ラッチ回路６ａ，６ｂの出
力信号に基づいて特定の記憶セルを選択する複数のデコ
ーダ９ａ，９ｂと、選択された記憶セルから読み出され
たセル情報を増幅する複数のセンスアンプ１０ａ，１０
ｂと、前記センスアンプ１０ａ，１０ｂの出力信号をラ
ッチして出力する複数の出力ラッチ回路１１ａ，１１ｂ
とから構成し、前記制御回路は入力信号ＩＮとして入力
されるアドレス信号の変化を検出するアドレス変化検出
回路７と、そのアドレス変化検出回路７の出力信号に基
づいて前記各系統の周辺回路を順次選択する選択回路８
とから構成した。
【００１２】
【作用】入力信号ＩＮに基づいて、制御回路１４により
一つの系統の周辺回路１３が選択されて、当該系統の周
辺回路１３で一つの記憶セルに対する書き込み動作ある
いは読出し動作が行われる。次いで、入力信号ＩＮに基
づいて制御回路１４により別の系統の周辺回路１３が選
択され、当該周辺回路１３で別の記憶セルに対する書き
込み動作あるいは読出し動作が行われる。
一つの系統の周辺回路１３が選択されて、当該系統の周
辺回路１３で一つの記憶セルに対する書き込み動作ある
いは読出し動作が行われる。次いで、入力信号ＩＮに基
づいて制御回路１４により別の系統の周辺回路１３が選
択され、当該周辺回路１３で別の記憶セルに対する書き
込み動作あるいは読出し動作が行われる。
【００１３】
【実施例】以下、この発明を具体化したＳＲＡＭの一実
施例を図２に従って説明する。なお、前記従来例と同一
構成部分は同一符号を付して説明する。
施例を図２に従って説明する。なお、前記従来例と同一
構成部分は同一符号を付して説明する。
【００１４】アドレス信号からなる入力信号ＩＮは、第
一及び第二の入力ラッチ回路６ａ，６ｂに入力される。
前記入力信号ＩＮはアドレス変化検出回路７にも入力さ
れ、同アドレス変化検出回路７は入力されたアドレス信
号が変化する毎に、フリップフロップ回路８に出力信号
を出力する。
一及び第二の入力ラッチ回路６ａ，６ｂに入力される。
前記入力信号ＩＮはアドレス変化検出回路７にも入力さ
れ、同アドレス変化検出回路７は入力されたアドレス信
号が変化する毎に、フリップフロップ回路８に出力信号
を出力する。
【００１５】前記フリップフロップ回路８は前記第一の
ラッチ回路６ａと第二のラッチ回路６ｂとに相補出力信
号Ｑ，バーＱを出力する。そして、その相補出力信号
Ｑ，バーＱに基づいて第一及び第二のラッチ回路６ａ，
６ｂのいずれか一方が活性化され、他方が不活性状態と
なる。
ラッチ回路６ａと第二のラッチ回路６ｂとに相補出力信
号Ｑ，バーＱを出力する。そして、その相補出力信号
Ｑ，バーＱに基づいて第一及び第二のラッチ回路６ａ，
６ｂのいずれか一方が活性化され、他方が不活性状態と
なる。
【００１６】前記第一の入力ラッチ回路６ａの出力信号
は第一のデコーダ９ａに出力され、前記第二の入力ラッ
チ回路６ｂの出力信号は第二のデコーダ９ｂに出力され
る。前記第一及び第二のデコーダ９ａ，９ｂは同一構成
であり、そのいずれのデコーダでもセルアレイ３内の特
定の記憶セルを選択可能となっている。
は第一のデコーダ９ａに出力され、前記第二の入力ラッ
チ回路６ｂの出力信号は第二のデコーダ９ｂに出力され
る。前記第一及び第二のデコーダ９ａ，９ｂは同一構成
であり、そのいずれのデコーダでもセルアレイ３内の特
定の記憶セルを選択可能となっている。
【００１７】前記セルアレイ３には第一及び第二のセン
スアンプ１０ａ，１０ｂが接続されている。前記第一及
び第二のセンスアンプ１０ａ，１０ｂにはセルアレイ３
内で選択された記憶セルから読み出された同一のセル情
報がそれぞれ入力される。そして、第一のセンスアンプ
１０ａは読み出されたセル情報を増幅して第一の出力ラ
ッチ回路１１ａに出力し、第二のセンスアンプ１０ｂは
読み出されたセル情報を増幅して第二の出力ラッチ回路
１１ｂに出力する。
スアンプ１０ａ，１０ｂが接続されている。前記第一及
び第二のセンスアンプ１０ａ，１０ｂにはセルアレイ３
内で選択された記憶セルから読み出された同一のセル情
報がそれぞれ入力される。そして、第一のセンスアンプ
１０ａは読み出されたセル情報を増幅して第一の出力ラ
ッチ回路１１ａに出力し、第二のセンスアンプ１０ｂは
読み出されたセル情報を増幅して第二の出力ラッチ回路
１１ｂに出力する。
【００１８】前記フリップフロップ回路８の相補出力信
号Ｑ，バーＱは第一及び第二の遅延回路１２ａ，１２ｂ
にも出力される。第一及び第二の遅延回路１２ａ，１２
ｂは相補出力信号Ｑ，バーＱを一定時間だけ遅延させて
前記第一及び第二の出力ラッチ回路１１ａ，１１ｂに出
力する。
号Ｑ，バーＱは第一及び第二の遅延回路１２ａ，１２ｂ
にも出力される。第一及び第二の遅延回路１２ａ，１２
ｂは相補出力信号Ｑ，バーＱを一定時間だけ遅延させて
前記第一及び第二の出力ラッチ回路１１ａ，１１ｂに出
力する。
【００１９】前記第一及び第二の遅延回路１２ａ，１２
ｂで設定される遅延時間は、入力ラッチ回路６ａ，６ｂ
にラッチされた入力信号ＩＮに基づいて、選択された記
憶セルから読み出されたセル情報がセンスアンプ１０
ａ，１０ｂから出力されるまでの時間に設定されてい
る。
ｂで設定される遅延時間は、入力ラッチ回路６ａ，６ｂ
にラッチされた入力信号ＩＮに基づいて、選択された記
憶セルから読み出されたセル情報がセンスアンプ１０
ａ，１０ｂから出力されるまでの時間に設定されてい
る。
【００２０】第一及び第二の出力ラッチ回路１１ａ，１
１ｂは、第一及び第二の遅延回路１２ａ，１２ｂを介し
て出力される相補出力信号Ｑ，バーＱに基づいて、いず
れか一方が活性化され、他方が不活性状態となる。そし
て、活性化されたいずれかの出力ラッチ回路１１ａ，１
１ｂから出力信号Ｄout が出力される。
１ｂは、第一及び第二の遅延回路１２ａ，１２ｂを介し
て出力される相補出力信号Ｑ，バーＱに基づいて、いず
れか一方が活性化され、他方が不活性状態となる。そし
て、活性化されたいずれかの出力ラッチ回路１１ａ，１
１ｂから出力信号Ｄout が出力される。
【００２１】次に、上記のように構成されたＳＲＡＭの
動作を説明する。さて、読出し動作時において、入力信
号ＩＮとして入力されるアドレス信号が切り換わると、
アドレス変化検出回路７がその切り換わりを検出して、
その検出信号をフリップフロップ回路８に出力する。す
ると、フリップフロップ回路８の出力信号Ｑ，バーＱが
反転して、例えば第一の入力ラッチ回路６ａが活性化さ
れる。
動作を説明する。さて、読出し動作時において、入力信
号ＩＮとして入力されるアドレス信号が切り換わると、
アドレス変化検出回路７がその切り換わりを検出して、
その検出信号をフリップフロップ回路８に出力する。す
ると、フリップフロップ回路８の出力信号Ｑ，バーＱが
反転して、例えば第一の入力ラッチ回路６ａが活性化さ
れる。
【００２２】また、フリップフロップ回路８の出力信号
Ｑ，バーＱは遅延回路１２ａ，１２ｂを介して出力ラッ
チ回路１１ａ，１１ｂに入力され、第一の入力ラッチ回
路６ａが活性化されてから一定時間後に、例えば第一の
出力ラッチ回路１１ａが活性化される。
Ｑ，バーＱは遅延回路１２ａ，１２ｂを介して出力ラッ
チ回路１１ａ，１１ｂに入力され、第一の入力ラッチ回
路６ａが活性化されてから一定時間後に、例えば第一の
出力ラッチ回路１１ａが活性化される。
【００２３】入力信号ＩＮは第一の入力ラッチ回路６ａ
にラッチされ、そのラッチデータに基づいて第一のデコ
ーダ９ａにより特定の記憶セルが選択される。そして、
選択された記憶セルから読み出されたセル情報は、第一
のセンスアンプ１０ａを介して第一の出力ラッチ回路１
１ａに出力されるとともに、第二のセンスアンプ１０ｂ
を介して第二の出力ラッチ回路１１ｂに出力される。
にラッチされ、そのラッチデータに基づいて第一のデコ
ーダ９ａにより特定の記憶セルが選択される。そして、
選択された記憶セルから読み出されたセル情報は、第一
のセンスアンプ１０ａを介して第一の出力ラッチ回路１
１ａに出力されるとともに、第二のセンスアンプ１０ｂ
を介して第二の出力ラッチ回路１１ｂに出力される。
【００２４】このとき、前記遅延回路１２ａ，１２ｂを
介して第一及び第二の出力ラッチ回路１１ａ，１１ｂに
入力される出力信号Ｑ，バーＱにより、第一の出力ラッ
チ回路１１ａだけが活性化されている。
介して第一及び第二の出力ラッチ回路１１ａ，１１ｂに
入力される出力信号Ｑ，バーＱにより、第一の出力ラッ
チ回路１１ａだけが活性化されている。
【００２５】従って、読み出されたセル情報は第一の出
力ラッチ回路１１ａから出力信号Ｄout として出力され
る。入力信号ＩＮとして入力されるアドレス信号が切り
換わると、フリップフロップ回路８の出力信号Ｑ，バー
Ｑが反転されて、第一の入力ラッチ回路６ａが不活性化
されるとともに、第二の入力ラッチ回路６ｂが活性化さ
れる。
力ラッチ回路１１ａから出力信号Ｄout として出力され
る。入力信号ＩＮとして入力されるアドレス信号が切り
換わると、フリップフロップ回路８の出力信号Ｑ，バー
Ｑが反転されて、第一の入力ラッチ回路６ａが不活性化
されるとともに、第二の入力ラッチ回路６ｂが活性化さ
れる。
【００２６】すると、入力信号ＩＮが第二の入力ラッチ
回路６ｂにラッチされ、そのラッチデータに基づいて特
定の記憶セルが選択される。そして、選択された記憶セ
ルから読み出されたセル情報は、第一のセンスアンプ１
０ａを介して第一の出力ラッチ回路１１ａに出力される
とともに、第二のセンスアンプ１０ｂを介して第二の出
力ラッチ回路１１ｂに出力される。
回路６ｂにラッチされ、そのラッチデータに基づいて特
定の記憶セルが選択される。そして、選択された記憶セ
ルから読み出されたセル情報は、第一のセンスアンプ１
０ａを介して第一の出力ラッチ回路１１ａに出力される
とともに、第二のセンスアンプ１０ｂを介して第二の出
力ラッチ回路１１ｂに出力される。
【００２７】このとき、前記遅延回路１２ａ，１２ｂを
介して第一及び第二の出力ラッチ回路１１ａ，１１ｂに
入力される出力信号Ｑ，バーＱにより、第二の出力ラッ
チ回路１１ｂだけが活性化されている。
介して第一及び第二の出力ラッチ回路１１ａ，１１ｂに
入力される出力信号Ｑ，バーＱにより、第二の出力ラッ
チ回路１１ｂだけが活性化されている。
【００２８】従って、読み出されたセル情報は第二の出
力ラッチ回路１１ｂから出力信号Ｄout として出力され
る。また、書き込み動作時においても、同様に各入力ラ
ッチ回路６ａ，６ｂ、デコーダ９ａ，９ｂ及びセンスア
ンプ１０ａ，１０ｂが交互に動作して、選択された記憶
セルに対し書き込み動作が行われる。
力ラッチ回路１１ｂから出力信号Ｄout として出力され
る。また、書き込み動作時においても、同様に各入力ラ
ッチ回路６ａ，６ｂ、デコーダ９ａ，９ｂ及びセンスア
ンプ１０ａ，１０ｂが交互に動作して、選択された記憶
セルに対し書き込み動作が行われる。
【００２９】以上のようにこのＳＲＡＭでは、入力信号
ＩＮはそのアドレス信号の切り換わりに基づいて、第一
の入力ラッチ回路６ａと第二の入力ラッチ回路６ｂに対
し、交互にラッチされる。
ＩＮはそのアドレス信号の切り換わりに基づいて、第一
の入力ラッチ回路６ａと第二の入力ラッチ回路６ｂに対
し、交互にラッチされる。
【００３０】そして、第一の入力ラッチ回路６ａのラッ
チデータに基づいて第一のデコーダ９ａにより特定の記
憶セルが選択され、選択された記憶セルのセル情報は第
一のセンスアンプ１０ａを介して第一の出力ラッチ回路
１１ａにラッチされる。
チデータに基づいて第一のデコーダ９ａにより特定の記
憶セルが選択され、選択された記憶セルのセル情報は第
一のセンスアンプ１０ａを介して第一の出力ラッチ回路
１１ａにラッチされる。
【００３１】また、第二の入力ラッチ回路６ａのラッチ
データに基づいて第二のデコーダ９ｂにより特定の記憶
セルが選択され、選択された記憶セルのセル情報は第二
のセンスアンプ１０ｂを介して第二の出力ラッチ回路１
１ｂにラッチされる。
データに基づいて第二のデコーダ９ｂにより特定の記憶
セルが選択され、選択された記憶セルのセル情報は第二
のセンスアンプ１０ｂを介して第二の出力ラッチ回路１
１ｂにラッチされる。
【００３２】すなわち、一つのセルアレイ３に対し、そ
の周辺回路が２系統設けられ、各系統がアドレス信号の
切り換わりに基づいて交互に動作して書き込み動作ある
いは読出し動作が行われる。
の周辺回路が２系統設けられ、各系統がアドレス信号の
切り換わりに基づいて交互に動作して書き込み動作ある
いは読出し動作が行われる。
【００３３】この結果、入力信号ＩＮとして入力される
アドレス信号の切り換えサイクルを短縮しても、第一及
び第二の入力ラッチ回路６ａ，６ｂはアドレス信号の切
り換わりに基づいて交互に動作してデコーダ９ａ，９ｂ
を交互に動作させる。
アドレス信号の切り換えサイクルを短縮しても、第一及
び第二の入力ラッチ回路６ａ，６ｂはアドレス信号の切
り換わりに基づいて交互に動作してデコーダ９ａ，９ｂ
を交互に動作させる。
【００３４】従って、デコーダ９ａ，９ｂによる記憶セ
ルの二重選択は確実に防止されるので、記憶セルの二重
選択による誤データの読み出しを防止することができ
る。また、センスアンプ１０ａ，１０ｂを介して読み出
されたセル情報は、アドレス信号の切り換わりに基づい
て交互に動作する出力ラッチ回路１１ａ，１１ｂを介し
て出力される。従って、センスアンプ１０ａ，１０ｂで
増幅されたセル情報を出力ラッチ回路１１ａ，１１ｂを
介して確実に出力することができる。
ルの二重選択は確実に防止されるので、記憶セルの二重
選択による誤データの読み出しを防止することができ
る。また、センスアンプ１０ａ，１０ｂを介して読み出
されたセル情報は、アドレス信号の切り換わりに基づい
て交互に動作する出力ラッチ回路１１ａ，１１ｂを介し
て出力される。従って、センスアンプ１０ａ，１０ｂで
増幅されたセル情報を出力ラッチ回路１１ａ，１１ｂを
介して確実に出力することができる。
【００３５】一方、書き込み動作時にも記憶セルの二重
選択を防止して、誤書き込みを未然に防止することがで
きる。なお、前記実施例では一つのセルアレイ３に対し
２系統の周辺回路を備えたが、３系統以上の周辺回路を
備える構成としてもよい。この場合には、前記フリップ
フロップ回路８に代えて、シフトレジスタを使用するこ
とにより、各系統の動作が循環するように構成すること
ができる。
選択を防止して、誤書き込みを未然に防止することがで
きる。なお、前記実施例では一つのセルアレイ３に対し
２系統の周辺回路を備えたが、３系統以上の周辺回路を
備える構成としてもよい。この場合には、前記フリップ
フロップ回路８に代えて、シフトレジスタを使用するこ
とにより、各系統の動作が循環するように構成すること
ができる。
【００３６】また、各系統の切り換えタイミングはアド
レス信号の切り換えを制御するクロック信号に基づいて
行うこともできる。
レス信号の切り換えを制御するクロック信号に基づいて
行うこともできる。
【００３７】
【発明の効果】以上詳述したように、この発明は半導体
記憶装置の書き込み及び読出し動作の精度を低下させる
ことなく、書き込み及び読出し速度を向上させることが
できる優れた効果を発揮する。
記憶装置の書き込み及び読出し動作の精度を低下させる
ことなく、書き込み及び読出し速度を向上させることが
できる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示すブロック図である。
【図３】従来例を示すブロック図である。
３ セルアレイ １３ 周辺回路 １４ 制御回路 ＩＮ 入力信号
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6866−5Ｌ Ｇ１１Ｃ 11/34 ３６２ Ｃ
Claims (2)
- 【請求項１】 入力信号（ＩＮ）に基づいてセルアレイ
（３）内の特定の記憶セルを選択して書き込み動作ある
いは読出し動作を行うとともに、読出し動作時には選択
された記憶セルから読み出されたセル情報を増幅して出
力する周辺回路（１３）を備えた半導体記憶装置であっ
て、 前記周辺回路（１３）を複数系統設け、前記各系統の周
辺回路（１３）を一つの記憶セルに対する書き込み動作
あるいは読出し動作毎に順次切り換えて動作させる制御
回路（１４）を設けたことを特徴とする半導体記憶装
置。 - 【請求項２】 前記複数系統の周辺回路は、入力信号
（ＩＮ）をラッチする複数の入力ラッチ回路（６ａ，６
ｂ）と、前記入力ラッチ回路（６ａ，６ｂ）の出力信号
に基づいて特定の記憶セルを選択する複数のデコーダ
（９ａ，９ｂ）と、選択された記憶セルから読み出され
たセル情報を増幅する複数のセンスアンプ（１０ａ，１
０ｂ）と、前記センスアンプ（１０ａ，１０ｂ）の出力
信号をラッチして出力する複数の出力ラッチ回路（１１
ａ，１１ｂ）とから構成し、前記制御回路は入力信号
（ＩＮ）として入力されるアドレス信号の変化を検出す
るアドレス変化検出回路（７）と、そのアドレス変化検
出回路（７）の出力信号に基づいて前記各系統の周辺回
路を順次選択する選択回路（８）とから構成したことを
特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5058996A JPH06275081A (ja) | 1993-03-18 | 1993-03-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5058996A JPH06275081A (ja) | 1993-03-18 | 1993-03-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275081A true JPH06275081A (ja) | 1994-09-30 |
Family
ID=13100471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5058996A Withdrawn JPH06275081A (ja) | 1993-03-18 | 1993-03-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275081A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6219300B1 (en) | 1999-02-16 | 2001-04-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
-
1993
- 1993-03-18 JP JP5058996A patent/JPH06275081A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6219300B1 (en) | 1999-02-16 | 2001-04-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
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