JP3097301B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP3097301B2 JP3097301B2 JP04109413A JP10941392A JP3097301B2 JP 3097301 B2 JP3097301 B2 JP 3097301B2 JP 04109413 A JP04109413 A JP 04109413A JP 10941392 A JP10941392 A JP 10941392A JP 3097301 B2 JP3097301 B2 JP 3097301B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に係わ
り、特にダイナミックＲＡＭのページモードのデータ入
出力サイクルを高速化する回路に関する。
り、特にダイナミックＲＡＭのページモードのデータ入
出力サイクルを高速化する回路に関する。
【０００２】
【従来の技術】従来の半導体メモリ装置におけるダイナ
ミックＲＡＭでは、情報の記憶にダイナミック型のメモ
リセルを用い、アドレスバッファ、デコーダ、センスア
ンプ等の周辺回路を備えて消費電力を減らしている。こ
のため、ダイナミック動作に必要な複数の外部クロック
を必要とし、これらのクロックから内部クロックを生成
することにより前記周辺回路を制御している。このと
き、メモリセルの内部情報の破壊を防ぐために、一定の
タイミングと順序が必要であり、それは行（ロウ）選
択、メモリセルの内部情報の検出、列（カラム）選択の
順序で実行される。
ミックＲＡＭでは、情報の記憶にダイナミック型のメモ
リセルを用い、アドレスバッファ、デコーダ、センスア
ンプ等の周辺回路を備えて消費電力を減らしている。こ
のため、ダイナミック動作に必要な複数の外部クロック
を必要とし、これらのクロックから内部クロックを生成
することにより前記周辺回路を制御している。このと
き、メモリセルの内部情報の破壊を防ぐために、一定の
タイミングと順序が必要であり、それは行（ロウ）選
択、メモリセルの内部情報の検出、列（カラム）選択の
順序で実行される。
【０００３】外部クロックとしては、反転ロウアドレス
ストローブＲＡＳ（Ｒｏｗ ａｄｄｒｅｓｓ Ｓｔｒｏ
ｂｅ），反転カラムアドレスストローブＣＡＳ（Ｃｏｌ
ｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ），反転ライト
イネーブルＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）があり、反
転ライトイネーブルＷＥ（以下、反転ＷＥと称す）は、
高レベルで読み出し、低レベルでは書き込みモードとな
る。
ストローブＲＡＳ（Ｒｏｗ ａｄｄｒｅｓｓ Ｓｔｒｏ
ｂｅ），反転カラムアドレスストローブＣＡＳ（Ｃｏｌ
ｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ），反転ライト
イネーブルＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）があり、反
転ライトイネーブルＷＥ（以下、反転ＷＥと称す）は、
高レベルで読み出し、低レベルでは書き込みモードとな
る。
【０００４】又、ダイナミックＲＡＭではアドレス信号
端子数を低減する方法として、ロウアドレス及びカラム
アドレスの入力信号をタイミングをずらして１本の端子
から時分割で入力する方法が一般的である（アドレスマ
ルチプレクス）。このとき前記２つの信号の区別をして
それぞれのアドレスバッファを駆動するために、反転ロ
ウアドレスストローブＲＡＳ（以下、単に反転ＲＡＳと
称す）と反転カラムアドレスストローブＣＡＳ（以下、
単に反転ＣＡＳと称す）が用いられる。
端子数を低減する方法として、ロウアドレス及びカラム
アドレスの入力信号をタイミングをずらして１本の端子
から時分割で入力する方法が一般的である（アドレスマ
ルチプレクス）。このとき前記２つの信号の区別をして
それぞれのアドレスバッファを駆動するために、反転ロ
ウアドレスストローブＲＡＳ（以下、単に反転ＲＡＳと
称す）と反転カラムアドレスストローブＣＡＳ（以下、
単に反転ＣＡＳと称す）が用いられる。
【０００５】これら３つの信号で各種の動作モードが制
御されている。その動作モードの１つに実効的なサイク
ル時間が高速となるページモードがある。これは、反転
ＲＡＳの立ち下りタイミングで１本のワード線が選択さ
れると、その線に接続されたすべてのメモリセルが活性
化される。その活性化されたメモリセルの任意のセルの
内容は、カラムデコーダのみの活性化により反転ＲＡＳ
をロウレベルにしたまま（所定の反転ＲＡＳアクティブ
時間以内）反転ＣＡＳを制御することで、続けて読み出
しと書き込みができるため、高速動作が可能となるもの
である。ページモードにおいては、１本のワード線上に
あるすべてのメモリセルの読み出しと書き込みを、反転
ＲＡＳがハイレベルとなるプリチャージタイムが１サイ
クル内では１回でよいため、実効的なサイクルタイムも
高速となる。
御されている。その動作モードの１つに実効的なサイク
ル時間が高速となるページモードがある。これは、反転
ＲＡＳの立ち下りタイミングで１本のワード線が選択さ
れると、その線に接続されたすべてのメモリセルが活性
化される。その活性化されたメモリセルの任意のセルの
内容は、カラムデコーダのみの活性化により反転ＲＡＳ
をロウレベルにしたまま（所定の反転ＲＡＳアクティブ
時間以内）反転ＣＡＳを制御することで、続けて読み出
しと書き込みができるため、高速動作が可能となるもの
である。ページモードにおいては、１本のワード線上に
あるすべてのメモリセルの読み出しと書き込みを、反転
ＲＡＳがハイレベルとなるプリチャージタイムが１サイ
クル内では１回でよいため、実効的なサイクルタイムも
高速となる。
【０００６】本発明は、このページモード動作における
高速化に関するものであり、図４に示す従来のページモ
ードのデータ制御の回路を含む半導体メモリ装置のブロ
ック図と、図５に示すタイミングチャートを用いて説明
する。
高速化に関するものであり、図４に示す従来のページモ
ードのデータ制御の回路を含む半導体メモリ装置のブロ
ック図と、図５に示すタイミングチャートを用いて説明
する。
【０００７】従来の半導体メモリ装置は、メモリセルア
レイ５のセルデータの読み出しと書き込み動作を基本的
な機能として行なうものである。まず外部に設けられた
アドレスマルチプレクサ（図示せず）からアドレス入力
端子ＡＤＤを介して行（ＲＯＷ）アドレス及び列（ＣＯ
ＬＵＭＮ）アドレスを入力し、それぞれラッチ１でロウ
アドレスを、ラッチ２でカラムアドレスをラッチする。
ラッチ１の出力はロウデコーダ３に入力されてメモリセ
ル５の所定の行が指定され、ラッチ２の出力はカラムデ
コーダ４に入力されてセレクト回路７とセンスアンプ６
を介してメモリセル５の所定の列が指定される。前記ロ
ウデコーダ３とカラムデコーダ４とで選択されたメモリ
セルアレイ５のセルデータがセンスアンプ６で増幅さ
れ、そのデータはデータバス８に出力されてくる。
レイ５のセルデータの読み出しと書き込み動作を基本的
な機能として行なうものである。まず外部に設けられた
アドレスマルチプレクサ（図示せず）からアドレス入力
端子ＡＤＤを介して行（ＲＯＷ）アドレス及び列（ＣＯ
ＬＵＭＮ）アドレスを入力し、それぞれラッチ１でロウ
アドレスを、ラッチ２でカラムアドレスをラッチする。
ラッチ１の出力はロウデコーダ３に入力されてメモリセ
ル５の所定の行が指定され、ラッチ２の出力はカラムデ
コーダ４に入力されてセレクト回路７とセンスアンプ６
を介してメモリセル５の所定の列が指定される。前記ロ
ウデコーダ３とカラムデコーダ４とで選択されたメモリ
セルアレイ５のセルデータがセンスアンプ６で増幅さ
れ、そのデータはデータバス８に出力されてくる。
【０００８】更にデータバス８上に読み出されたデータ
は、アンプ１２で増幅され、反転ＣＡＳに同期したタイ
ミングジェネレータ３の出力信号で制御される出力バッ
ファ１３を介してデータ出力端子ＤＯＵＴから出力され
る。一方書き込みデータは、データ入力端子ＤＩＮを介
して入力バッファ１０に入力され、更にアンプ９で増幅
した後は、前記の読み出しの時と逆の過程によりロウデ
コーダ３とカラムデコーダ４とで選択されたメモリセル
アレイ５のセルに書き込まれる構成になっている。
は、アンプ１２で増幅され、反転ＣＡＳに同期したタイ
ミングジェネレータ３の出力信号で制御される出力バッ
ファ１３を介してデータ出力端子ＤＯＵＴから出力され
る。一方書き込みデータは、データ入力端子ＤＩＮを介
して入力バッファ１０に入力され、更にアンプ９で増幅
した後は、前記の読み出しの時と逆の過程によりロウデ
コーダ３とカラムデコーダ４とで選択されたメモリセル
アレイ５のセルに書き込まれる構成になっている。
【０００９】次に図５に示すタイミングチャートを用い
て、ページモードのデータ制御の回路動作を説明する。
て、ページモードのデータ制御の回路動作を説明する。
【００１０】反転ＲＡＳの立ち下りのタイミング（図５
・５０１）において、入力端子ＡＤＤから入力したアド
レスデータをラッチ１がロウアドレスとしてラッチす
る。このロウアドレスによって、ロウデコーダ３が指定
のワード線を選びセンスアンプ６上に１ワード分のデー
タが増幅されてくる。センスアンプ６によって増幅され
レベルが安定するのに必要な時間の経過後、反転ＣＡＳ
の立ち下りのタイミング（図５・５０２）によってラッ
チ２がカラムアドレスとしてラッチする。このラッチさ
れたカラムアドレスからカラムデコーダ４が指定のカラ
ムを選び、セレクト回路７によってデータバス上に反転
ＣＡＳの立ち上がりのタイミング（図５・５０３）で読
み出されたデータが出力される。
・５０１）において、入力端子ＡＤＤから入力したアド
レスデータをラッチ１がロウアドレスとしてラッチす
る。このロウアドレスによって、ロウデコーダ３が指定
のワード線を選びセンスアンプ６上に１ワード分のデー
タが増幅されてくる。センスアンプ６によって増幅され
レベルが安定するのに必要な時間の経過後、反転ＣＡＳ
の立ち下りのタイミング（図５・５０２）によってラッ
チ２がカラムアドレスとしてラッチする。このラッチさ
れたカラムアドレスからカラムデコーダ４が指定のカラ
ムを選び、セレクト回路７によってデータバス上に反転
ＣＡＳの立ち上がりのタイミング（図５・５０３）で読
み出されたデータが出力される。
【００１１】この動作は、反転ＲＡＳがロウレベルの間
は反転ＣＡＳによりくり返し任意のアドレスが指定で
き、そのデータを出力することができる。
は反転ＣＡＳによりくり返し任意のアドレスが指定で
き、そのデータを出力することができる。
【００１２】出力バッファ１３は反転ＣＡＳによって制
御されるため、反転ＣＡＳはデータの出力中はロウレベ
ルに保つ必要がある。所定のデータを出力後、反転ＣＡ
Ｓは立ち上げることができ、次のサイクルに進むことが
可能となる。
御されるため、反転ＣＡＳはデータの出力中はロウレベ
ルに保つ必要がある。所定のデータを出力後、反転ＣＡ
Ｓは立ち上げることができ、次のサイクルに進むことが
可能となる。
【００１３】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置におけるページモードでのデータ制御の回路
では、アドレスデータのみラッチをしていたため、図４
に示すラッチ回路１，２の出力はデータ出力期間中固定
しておかなければならなかった。そのため、図５に示す
タイミングチャート上のタイミング５０２において、反
転ＣＡＳを立ち下げ、カラムアドレスをラッチしてから
タイミング５０３において反転ＣＡＳを立ち上げるまで
の時間は、センスアンプ上のデータがデータバス上に安
定するまでの時間を確保しなければならないという欠点
を有していた。
メモリ装置におけるページモードでのデータ制御の回路
では、アドレスデータのみラッチをしていたため、図４
に示すラッチ回路１，２の出力はデータ出力期間中固定
しておかなければならなかった。そのため、図５に示す
タイミングチャート上のタイミング５０２において、反
転ＣＡＳを立ち下げ、カラムアドレスをラッチしてから
タイミング５０３において反転ＣＡＳを立ち上げるまで
の時間は、センスアンプ上のデータがデータバス上に安
定するまでの時間を確保しなければならないという欠点
を有していた。
【００１４】本発明の目的は、上述の欠点を除去するこ
とにより、ダイナミックメモリのページモード時に、出
力データとアドレスを別々にラッチすることにより、読
み出しサイクルの高速化を実現することにある。
とにより、ダイナミックメモリのページモード時に、出
力データとアドレスを別々にラッチすることにより、読
み出しサイクルの高速化を実現することにある。
【００１５】
【課題を解決するための手段】本発明の半導体メモリ装
置の特徴は、反転ライトイネーブル信号がハイレベル
で、且つ反転ロウアドレスイネーブル信号の立ち下りの
タイミングでロウアドレスを読み込み、反転カラムアド
レスイネーブル信号の立ち下りのタイミングで繰りかえ
しカラムアドレスを読み込むとともに、データ読み出し
は前記カラムアドレス指定のデータを所定のロウレベル
保持期間経過後の前記反転カラムアドレスイネーブル信
号のハイレベルへの立ち上がりタイミングで出力するこ
とにより、任意のアドレス指定およびデータ読み出しを
するページモード機能を備えた半導体メモリ装置におい
て、前記データ読み出しのタイミングは、前記反転カラ
ムアドレスイネーブル信号の立ち上がりタイミングに代
えて前記反転カラムアドレスイネーブル信号を所定時間
遅延させて生成したデータラッチ用タイミング信号の立
ち上がりタイミングに応答して行うとともに、読み出し
たデータは前記反転ライトイネーブル信号がハイレベル
の期間に出力バッファから出力することにより、前記反
転カラムアドレスイネーブル信号のロウレベル保持期間
を、前記所定の保持期間よりも短縮して活性化サイクル
を早めるサイクル短縮手段を有し、前記サイクル短縮手
段は、前記反転カラムアドレスイネーブル信号から生成
したタイミング信号を所定時間遅延させる遅延素子とこ
の遅延素子の出力および前記タイミング信号の論理をと
るＡＮＤ回路とからなり前記データラッチ用タイミング
信号を生成するタイミング回路と、前記データラッチ用
タイミング信号に同期してセンスアンプの出力データを
保持するラッチと、このラッチ出力を増幅するアンプ
と、このアンプ出力を前記反転ロウアドレスイネーブル
信号および前記反転ライトイネーブル信号とから生成し
たデータ出力用タイミング信号がロウレベルの期間に出
力する出力バッファとで構成することにある。
置の特徴は、反転ライトイネーブル信号がハイレベル
で、且つ反転ロウアドレスイネーブル信号の立ち下りの
タイミングでロウアドレスを読み込み、反転カラムアド
レスイネーブル信号の立ち下りのタイミングで繰りかえ
しカラムアドレスを読み込むとともに、データ読み出し
は前記カラムアドレス指定のデータを所定のロウレベル
保持期間経過後の前記反転カラムアドレスイネーブル信
号のハイレベルへの立ち上がりタイミングで出力するこ
とにより、任意のアドレス指定およびデータ読み出しを
するページモード機能を備えた半導体メモリ装置におい
て、前記データ読み出しのタイミングは、前記反転カラ
ムアドレスイネーブル信号の立ち上がりタイミングに代
えて前記反転カラムアドレスイネーブル信号を所定時間
遅延させて生成したデータラッチ用タイミング信号の立
ち上がりタイミングに応答して行うとともに、読み出し
たデータは前記反転ライトイネーブル信号がハイレベル
の期間に出力バッファから出力することにより、前記反
転カラムアドレスイネーブル信号のロウレベル保持期間
を、前記所定の保持期間よりも短縮して活性化サイクル
を早めるサイクル短縮手段を有し、前記サイクル短縮手
段は、前記反転カラムアドレスイネーブル信号から生成
したタイミング信号を所定時間遅延させる遅延素子とこ
の遅延素子の出力および前記タイミング信号の論理をと
るＡＮＤ回路とからなり前記データラッチ用タイミング
信号を生成するタイミング回路と、前記データラッチ用
タイミング信号に同期してセンスアンプの出力データを
保持するラッチと、このラッチ出力を増幅するアンプ
と、このアンプ出力を前記反転ロウアドレスイネーブル
信号および前記反転ライトイネーブル信号とから生成し
たデータ出力用タイミング信号がロウレベルの期間に出
力する出力バッファとで構成することにある。
【００１６】
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１８】図１は本発明の半導体メモリ装置における
ページモードでのデータ制御の回路の一実施例を示すブ
ロック図であり、図２及び図３は動作を説明するための
タイミングチャートである。
ページモードでのデータ制御の回路の一実施例を示すブ
ロック図であり、図２及び図３は動作を説明するための
タイミングチャートである。
【００１９】図１に示すブロック図によれば、ロウアド
レス及びカラムアドレスデータを入力するラッチ１，２
と、ラッチ１から出力されるロウアドレスデータを入力
するロウデコーダ３と、カラムアドレスデータを入力す
るカラムデコーダ４と、カラムデコーダ４の出力を増幅
するセンスアンプ６と、メモリセルアレイ５と、反転Ｃ
ＡＳを遅延するタイミング回路１４と、その出力をクロ
ック入力とし、センスアンプの出力データをラッチする
ラッチ１１と、ラッチ１１の出力を反転ＲＡＳと反転Ｗ
Ｅとによって制御される出力バッファ１３とを備え、前
記タイミング回路１４は、タイミングジェネレータＧ３
の出力と、その出力を遅延する遅延回路１４１の出力と
を入力するＡＮＤゲート１４２からなる。
レス及びカラムアドレスデータを入力するラッチ１，２
と、ラッチ１から出力されるロウアドレスデータを入力
するロウデコーダ３と、カラムアドレスデータを入力す
るカラムデコーダ４と、カラムデコーダ４の出力を増幅
するセンスアンプ６と、メモリセルアレイ５と、反転Ｃ
ＡＳを遅延するタイミング回路１４と、その出力をクロ
ック入力とし、センスアンプの出力データをラッチする
ラッチ１１と、ラッチ１１の出力を反転ＲＡＳと反転Ｗ
Ｅとによって制御される出力バッファ１３とを備え、前
記タイミング回路１４は、タイミングジェネレータＧ３
の出力と、その出力を遅延する遅延回路１４１の出力と
を入力するＡＮＤゲート１４２からなる。
【００２０】次に、本実施例の動作について説明する。
【００２１】図１に示すブロック図と図２及び図３に示
すタイミングチャートによれば、ページモードでの読み
出しサイクルのときは、反転ＲＡＳの立ち下りのタイミ
ング（図２・２０１）において、アドレス入力端子ＡＤ
Ｄから入力したアドレスデータをラッチ１がロウアドレ
スとしてラッチする。このロウアドレスによってロウデ
コーダ３が指定のワード線を選び、センスアンプ６上に
１ワード分のデータが増幅される。センスアンプ６によ
ってデータが増幅され、反転ＣＡＳの立ち下りのタイミ
ング（図２・２０２）によってラッチ２がアドレスデー
タをカラムアドレスとしてラッチする。
すタイミングチャートによれば、ページモードでの読み
出しサイクルのときは、反転ＲＡＳの立ち下りのタイミ
ング（図２・２０１）において、アドレス入力端子ＡＤ
Ｄから入力したアドレスデータをラッチ１がロウアドレ
スとしてラッチする。このロウアドレスによってロウデ
コーダ３が指定のワード線を選び、センスアンプ６上に
１ワード分のデータが増幅される。センスアンプ６によ
ってデータが増幅され、反転ＣＡＳの立ち下りのタイミ
ング（図２・２０２）によってラッチ２がアドレスデー
タをカラムアドレスとしてラッチする。
【００２２】このラッチされたカラムアドレスによって
カラムデコーダ４が指定の列を選び、セレクト回路７に
よってデータバス上に出力される。ここで出力データの
ラッチ１１を設け、反転ＣＡＳ系の信号で出力データを
ラッチすれば、センスアンプ６及びセレクト回路７は直
ちに次のサイクルに遷移することが可能となることが分
る。そこで、反転ＣＡＳ系に同期したタイミングジェネ
レータＧ３を入力とするタイミング回路１４の出力タイ
ミング（図３ＡＮＤ出力）によって、メモリセルのデー
タがバス上に安定する時間を待たずに、反転ＣＡＳの立
ち上りのタイミング（図２・２０３）からタイミング回
路１４を通過した後のタイミング（図２・２０４）間
で、出力データをラッチ１１でラッチする。
カラムデコーダ４が指定の列を選び、セレクト回路７に
よってデータバス上に出力される。ここで出力データの
ラッチ１１を設け、反転ＣＡＳ系の信号で出力データを
ラッチすれば、センスアンプ６及びセレクト回路７は直
ちに次のサイクルに遷移することが可能となることが分
る。そこで、反転ＣＡＳ系に同期したタイミングジェネ
レータＧ３を入力とするタイミング回路１４の出力タイ
ミング（図３ＡＮＤ出力）によって、メモリセルのデー
タがバス上に安定する時間を待たずに、反転ＣＡＳの立
ち上りのタイミング（図２・２０３）からタイミング回
路１４を通過した後のタイミング（図２・２０４）間
で、出力データをラッチ１１でラッチする。
【００２３】次に前のサイクルのデータを出力している
タイミング（図２・２０５）において、反転ＣＡＳを立
ち下げるとともに、次のサイクルのカラムアドレスをラ
ッチ２でラッチし、カラムデコーダ４で次の列を選びセ
レクト回路７によって次のセルデータがデータバス上に
出力されることになり、これを前記同様にラッチ１１で
ラッチする。従って、データは次のサイクルのデータと
入れ替わる。これを繰り返えす。
タイミング（図２・２０５）において、反転ＣＡＳを立
ち下げるとともに、次のサイクルのカラムアドレスをラ
ッチ２でラッチし、カラムデコーダ４で次の列を選びセ
レクト回路７によって次のセルデータがデータバス上に
出力されることになり、これを前記同様にラッチ１１で
ラッチする。従って、データは次のサイクルのデータと
入れ替わる。これを繰り返えす。
【００２４】このため、タイミング（図２・２０５）で
次のカラムアドレスデータを取り込んでも、タイミング
回路１４のＡＮＤ回路１４２から出力する立ち上りのタ
イミングで、次のデータをラッチするまでは前にラッチ
した出力データは変化しない。従って、従来はセンスア
ンプ上のデータがデータバス上に安定するまで必要であ
った、反転ＣＡＳをロウレベルに保持する時間を短縮す
ることが可能となる。
次のカラムアドレスデータを取り込んでも、タイミング
回路１４のＡＮＤ回路１４２から出力する立ち上りのタ
イミングで、次のデータをラッチするまでは前にラッチ
した出力データは変化しない。従って、従来はセンスア
ンプ上のデータがデータバス上に安定するまで必要であ
った、反転ＣＡＳをロウレベルに保持する時間を短縮す
ることが可能となる。
【００２５】また、出力バッファ１３は、従来は反転Ｃ
ＡＳによって制御されていたため、反転ＣＡＳはデータ
の出力中はロウレベルに保つ必要があり、所定のデータ
を出力後、反転ＣＡＳを立ち上げてから次のサイクルに
進んでいた。しかし、本発明では反転ＲＡＳに同期した
タイミングジェネレータＧ３のタイミングによってデー
タの出力が制御されるため、同一ワードのデータ出力期
間はゲートが開き出力状態となる。従って、反転ＲＡＳ
がロウレベルの間は反転ＣＡＳによってくり返し任意の
アドレスが指定でき、そのデータを出力することができ
る。
ＡＳによって制御されていたため、反転ＣＡＳはデータ
の出力中はロウレベルに保つ必要があり、所定のデータ
を出力後、反転ＣＡＳを立ち上げてから次のサイクルに
進んでいた。しかし、本発明では反転ＲＡＳに同期した
タイミングジェネレータＧ３のタイミングによってデー
タの出力が制御されるため、同一ワードのデータ出力期
間はゲートが開き出力状態となる。従って、反転ＲＡＳ
がロウレベルの間は反転ＣＡＳによってくり返し任意の
アドレスが指定でき、そのデータを出力することができ
る。
【００２６】更に、本実施例のページモード動作中にお
いて、出力バッファ１３は、データ出力中の期間は反転
ＲＡＳ及び反転ＷＥに同期してゲートを開いているが、
反転ＷＥを制御することにより、反転ＷＥがロウレベ
ル、すなわちタイミングジェネレータＧ４の出力では
（図３タイミング３０１）出力バッファ１３の出力はハ
イインピーダンスとなる（図３タイミング３０２）。こ
のためメモリ装置を並列接続して使用する場合に、従来
は反転アウトプットイネーブル信号ＯＥによって入出力
端子を出力モードと入力モードに切り変えてメモリ装置
の選択をしていたが、本発明によれば各メモリ装置の反
転ＯＥをロウレベル（非活性化）に固定し、反転ＷＥの
みによって出力モードと入力モードの切り替えをするこ
とにより、同様の選択にも対応が可能となる。
いて、出力バッファ１３は、データ出力中の期間は反転
ＲＡＳ及び反転ＷＥに同期してゲートを開いているが、
反転ＷＥを制御することにより、反転ＷＥがロウレベ
ル、すなわちタイミングジェネレータＧ４の出力では
（図３タイミング３０１）出力バッファ１３の出力はハ
イインピーダンスとなる（図３タイミング３０２）。こ
のためメモリ装置を並列接続して使用する場合に、従来
は反転アウトプットイネーブル信号ＯＥによって入出力
端子を出力モードと入力モードに切り変えてメモリ装置
の選択をしていたが、本発明によれば各メモリ装置の反
転ＯＥをロウレベル（非活性化）に固定し、反転ＷＥの
みによって出力モードと入力モードの切り替えをするこ
とにより、同様の選択にも対応が可能となる。
【００２７】
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置は、反転ＣＡＳを入力するタイミングジェネレ
ータＧ３の出力信号から遅延回路１４１とＡＮＤ回路１
４２を用いて生成したタイミング信号の立ち下りのタイ
ミングにより、センスアンプの出力信号をラッチ回路１
１でラッチし、その出力を出力バッファの入力とするこ
とにより、従来は反転ＣＡＳのロウレベルの時間（図５
タイミング５０２から５０３の間）が０．２５ｎｓ必要
であったが、１５ｎｓに短縮することが可能となった。
従って、反転ＣＡＳのサイクル時間を４５ｎｓから３５
ｎｓに短縮することができるという効果を有している。
また反転ＷＥをロウレベルにすることで出力バッファの
データ出力をハイインピーダンスにしているため、従来
のダイナミックＲＡＭとの互換性をも有する。
モリ装置は、反転ＣＡＳを入力するタイミングジェネレ
ータＧ３の出力信号から遅延回路１４１とＡＮＤ回路１
４２を用いて生成したタイミング信号の立ち下りのタイ
ミングにより、センスアンプの出力信号をラッチ回路１
１でラッチし、その出力を出力バッファの入力とするこ
とにより、従来は反転ＣＡＳのロウレベルの時間（図５
タイミング５０２から５０３の間）が０．２５ｎｓ必要
であったが、１５ｎｓに短縮することが可能となった。
従って、反転ＣＡＳのサイクル時間を４５ｎｓから３５
ｎｓに短縮することができるという効果を有している。
また反転ＷＥをロウレベルにすることで出力バッファの
データ出力をハイインピーダンスにしているため、従来
のダイナミックＲＡＭとの互換性をも有する。
【図１】本発明の半導体メモリ装置におけるページモー
ドのデータ制御の回路の一実施例を示すブロック図であ
る。
ドのデータ制御の回路の一実施例を示すブロック図であ
る。
【図２】本発明の一実施例における動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図３】本発明の一実施例におけるラッチ１１と出力バ
ッファ１３の制御の動作を説明するためのタイミングチ
ャートである。
ッファ１３の制御の動作を説明するためのタイミングチ
ャートである。
【図４】従来の半導体メモリ装置におけるページモード
のデータ制御の回路の一例を示すブロック図である。
のデータ制御の回路の一例を示すブロック図である。
【図５】従来のページモードのデータ制御の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
１１ ラッチ １２ センスアンプ １３ 出力バッファ １４ タイミング回路 １４１ 遅延回路 １４２ ＡＮＤ回路 Ｇ３，Ｇ４ タイミングジェネレータ ＲＡＳ ロウ（行）アドレスストローブ信号 ＣＡＳ カラム（列）アドレスストローブ信号 ＷＥ ライトイネーブル信号
Claims (1)
- 【請求項１】 反転ライトイネーブル信号がハイレベル
で、且つ反転ロウアドレスイネーブル信号の立ち下りの
タイミングでロウアドレスを読み込み、反転カラムアド
レスイネーブル信号の立ち下りのタイミングで繰りかえ
しカラムアドレスを読み込むとともに、データ読み出し
は前記カラムアドレス指定のデータを所定のロウレベル
保持期間経過後の前記反転カラムアドレスイネーブル信
号のハイレベルへの立ち上がりタイミングで出力するこ
とにより、任意のアドレス指定およびデータ読み出しを
するページモード機能を備えた半導体メモリ装置におい
て、 前記データ読み出しのタイミングは、前記反転カラムア
ドレスイネーブル信号の立ち上がりタイミングに代えて
前記反転カラムアドレスイネーブル信号を所定時間遅延
させて生成したデータラッチ用タイミング信号の立ち上
がりタイミングに応答して行うとともに、読み出したデ
ータは前記反転ライトイネーブル信号がハイレベルの期
間に出力バッファから出力することにより、前記反転カ
ラムアドレスイネーブル信号のロウレベル保持期間を、
前記所定の保持期間よりも短縮して活性化サイクルを早
めるサイクル短縮手段を有し、 前記サイクル短縮手段は、前記反転カラムアドレスイネ
ーブル信号から生成したタイミング信号を所定時間遅延
させる遅延素子とこの遅延素子の出力および前記タイミ
ング信号の論理をとるＡＮＤ回路とからなり前記データ
ラッチ用タイミング信号を生成するタイミング回路と、
前記データラッチ用タイミング信号に同期してセンスア
ンプの出力データを保持するラッチと、このラッチ出力
を増幅するアンプと、このアンプ出力を前記反転ロウア
ドレスイネーブル信号および前記反転ライトイネーブル
信号とから生成したデータ出力用タイミング信号がロウ
レベルの期間に出力する出力バッファとで構成すること
を特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04109413A JP3097301B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04109413A JP3097301B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06168587A JPH06168587A (ja) | 1994-06-14 |
| JP3097301B2 true JP3097301B2 (ja) | 2000-10-10 |
Family
ID=14509622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04109413A Expired - Fee Related JP3097301B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097301B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05219603A (ja) * | 1992-02-05 | 1993-08-27 | Toyo Electric Mfg Co Ltd | 集電用すり板 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6112284A (en) * | 1994-12-30 | 2000-08-29 | Intel Corporation | Method and apparatus for latching data from a memory resource at a datapath unit |
| JPH08195077A (ja) * | 1995-01-17 | 1996-07-30 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍの転送方式 |
| KR100280419B1 (ko) * | 1997-12-29 | 2001-03-02 | 김영환 | 출력드라이버회로 |
| JP3076309B2 (ja) | 1998-09-17 | 2000-08-14 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
-
1992
- 1992-04-28 JP JP04109413A patent/JP3097301B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05219603A (ja) * | 1992-02-05 | 1993-08-27 | Toyo Electric Mfg Co Ltd | 集電用すり板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06168587A (ja) | 1994-06-14 |
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