JPH10112200A - 半導体記憶装置及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のメモリマット間でメインアンプが共有
された半導体記憶装置において、アドレス縮約テストを
可能とするための技術を提供することにある。 【解決手段】 メインアンプから出力された第１データ
を記憶するラッチ回路１１と、メインアンプから第１デ
ータの後に出力された第２データ、及び記憶手段に記憶
されている第１データとを比較するためのコンパレータ
１２と、このコンパレータの比較結果をアドレス縮約デ
ータとして外部出力可能なマルチプレクサ１３とを設
け、メインアンプから第１データの後に出力された第２
データと、記憶手段に記憶されている第１データとを比
較し、比較手段の比較結果をアドレス縮約データとして
外部出力することで、アドレス縮約テストを可能とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはそれにおけるアドレス縮約テスト技術に関し、
例えば外部クロックに同期動作可能なＳＤＲＡＭ（シン
クロナス・ダイナミック・ランダム・アクセス・メモ
リ）、及びそれを含むコンピュータシステムに適用して
有効な技術に関する。

【０００２】

【従来の技術】半導体記憶装置の一例とされるＤＲＡＭ
は、昭和５９年１１月３０日に株式会社オーム社から発
行された「ＬＳＩハンドブック（第４８６頁〜）」にも
記載されているように、アドレスバッファ、デコーダ、
センス増幅器などの周辺回路にはクロックに同期して動
作するダイナミック型の回路が用いられ、消費電力の低
下が図られている。

【０００３】通常のＤＲＡＭは、システムに搭載された
状態で、システムクロックに非同期で、リードライト動
作が行われる。それに対して、システムクロックに同期
して動作される半導体記憶装置としてＳＤＲＡＭがあ
る。このＳＤＲＡＭは、クロックに同期してデータ、ア
ドレス、制御信号を入出力できるため、ＤＲＡＭ（ダイ
ナミック・ランダム・アクセス・メモリ）と同様の大容
量メモリをＳＲＡＭ（スタティック・ランダム・アクセ
ス・メモリ）に匹敵する高速動作させることが可能であ
り、また、選択された１本のワード線に対して幾つのデ
ータをアクセスするかをバースト長によって指定し、内
蔵カラムアドレスカウンタで順次カラム系の選択状態を
切換えていって複数個のデータを連続的にリード又はラ
イトできる。

【０００４】ＳＤＲＡＭなどの半導体記憶装置では、そ
れぞれ複数のメモリセルがアレイ状に配列されて成る複
数のメモリマットが形成され、アドレス信号の一部によ
って上記複数のメモリマットが選択されるようになって
いる。活性化されたメモリマットからの読出しデータ
は、メインアンプで増幅された後に出力バッファを介し
て外部出力される。

【０００５】

【発明が解決しようとする課題】半導体記憶装置のテス
トモードにおいては、メモリセルに予め書き込まれたテ
ストパターンを読出して、それを期待値と比較すること
が行われる。そのようなテストモードにおいて、半導体
記憶装置側で複数の外部ピンを論理的に縮約することに
より、テストモードにおいて使用される外部ピンの数を
減少させるためのＩ／Ｏ縮約が行われるが、それとは別
に、アドレス縮約が行われることがある。例えば、メモ
リマット毎にメインアンプが配置される場合、換言すれ
ば、メモリマットとメインアンプとが１対１で配置され
る場合には、互いに異なる複数のメインアンプの出力デ
ータをコンパレータでリアルタイムに比較し、その比較
結果を外部出力することにより、アドレス縮約を行うこ
とができる。

【０００６】しかしながら、そのようなアドレス縮約を
可能とするには、メモリマット毎にメインアンプが配置
されていなければならないので、メインアンプの数が多
くなり、そのためにチップサイズが、どうしても大きく
なってしまう。

【０００７】それに対して、メインアンプの前段に、複
数のメモリマットを選択するためのマット選択回路を配
置し、複数のメモリマット間でメインアンプを共有する
方式では、複数のメモリマット間でメインアンプが共有
されるため、その分、メインアンプの減少を図ることが
できるから、メモリマット毎にメインアンプが配置され
る場合に比べてチップサイズの縮小を図ることができ
る。しかしながら、複数のメモリマット間でメインアン
プを共有する方式では、当該複数のメモリマットからの
読出しデータが、マット選択により経時的にメインアン
プで増幅されることになるから、メモリマット毎にメイ
ンアンプが配置される場合のように、複数のメインアン
プの出力データをコンパレータでリアルタイムにに比較
することができなくなる。よって、複数のメモリマット
間で共有する方式では、アドレス縮約を行うことができ
ない。

【０００８】本発明の目的は、複数のメモリマット間で
メインアンプが共有された半導体記憶装置において、ア
ドレス縮約テストを可能とするための技術を提供するこ
とにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、メインアンプから出力された第
１データを記憶するための記憶手段（１１）と、上記メ
インアンプから上記第１データの後に出力された第２デ
ータと、上記記憶手段に記憶されている第１データとを
比較するための比較手段（１２）と、上記比較手段の比
較結果をアドレス縮約データとして外部出力可能な選択
手段（１３）とを設ける。

【００１２】このとき、複数のメモリマットからの読出
しデータを選択的にメインアンプに伝達するためのマッ
ト選択回路（１０）と、メモリマットの選択期間内で、
当該メモリマットに対応する複数のカラム選択スイッチ
を経時的に順次オンするためのカラム選択信号を形成す
るカラムデコーダ（２０３Ａ，２０３Ｂ）とを設けるこ
とができる。

【００１３】また、複数のメモリマット間で共有される
カラム選択信号を形成するカラムデコーダ（２０３Ａ，
２０３Ｂ）と、一つのカラム選択信号がアサートされた
期間内で、複数のメモリマットからの読出しデータを経
時的に順次一つのメインアンプに伝達するためのマット
選択回路（１０）とを設けることができる。

【００１４】上記した手段によれば、上記比較手段は、
メインアンプから上記第１データの後に出力された第２
データと、上記記憶手段に記憶されている第１データと
を比較し、上記選択手段は、上記比較手段の比較結果を
アドレス縮約データとして外部出力する。このことが、
複数のメモリマット間でメインアンプが共有されるにも
かかわらず、アドレス縮約テストを可能とする。

【００１５】

【発明の実施の形態】図８には本発明にかかるデータ処
理装置の一例であるコンピュータシステムが示される。

【００１６】このコンピュータシステムは、システムバ
スＢＵＳを介して、ＣＰＵ（中央処理装置）３１、ＳＲ
ＡＭ３３、ＲＯＭ（リード・オンリ・メモリ）３４、周
辺装置制御部３５、表示制御部３６などが、互いに信号
のやり取り可能に結合され、予め定められたプログラム
に従って所定のデータ処理を行う。上記ＣＰＵ３０は、
本システムの論理的中核とされ、主として、アドレス指
定、情報の読出しと書込み、データの演算、命令のシー
ケンス、割り込の受付け、記憶装置と入出力装置との情
報交換の起動等の機能を有し、演算制御部や、バス制御
部、メモリアクセス制御部などから構成される。上記Ｓ
ＤＲＡＭ３２や、ＳＲＡＭ３３、及びＲＯＭ３４は内部
記憶装置として位置付けられている。ＲＯＭ３４にはプ
ログラムが格納される。ＳＤＲＡＭ３２には、ＣＰＵ３
０での計算や制御に必要なプログラム、あるいは各種デ
ータが格納される。ＳＲＡＭ３３はメインメモリとして
機能する。周辺装置制御部３５によって、外部憶装置３
８の動作制御や、キーボード３９などからの情報入力制
御が行われる。また、上記表示制御部３６によって、Ｃ
ＲＴディスプレイ４０への情報表示制御が行われる。

【００１７】図９には上記ＳＤＲＡＭ３２の構成例が示
される。

【００１８】同図に示されるＳＤＲＡＭ３２は、特に制
限されないが、公知の半導体集積回路製造技術によって
単結晶シリコン基板のような一つの半導体基板に形成さ
れる。このＳＤＲＡＭ３２は、メモリバンクＡを構成す
るメモリアレイ２００Ａと、メモリバンクＢを構成する
メモリアレイ２００Ｂとを備える。それぞれのメモリア
レイ２００Ａ，２００Ｂは、マトリクス配置されたダイ
ナミック型のメモリセルを備え、同一列に配置されたメ
モリセルの選択端子は列毎のワード線（図示せず）に結
合され、同一行に配置されたメモリセルのデータ入出力
端子は行毎に相補データ線（図示せず）に結合される。

【００１９】上記メモリアレイ２００Ａの図示しないワ
ード線は、ロウデコーダ２０１Ａによるロウアドレス信
号のデコード結果に従って１本が選択レベルに駆動され
る。メモリアレイ２００Ａの図示しない相補データ線
は、直接周辺回路２０２Ａに結合される。直接周辺回路
２０２Ａは、センスアンプや、カラム選択回路、及びメ
インアンプの他に、後に詳述するアドレス縮約のための
ラッチ回路やコンパレータなどを含む。そのような直接
周辺回路２０２Ａにおけるセンスアンプは、メモリセル
からのデータ読出しによってそれぞれの相補データ線に
現れる微小電位差を検出して増幅する。また、直接周辺
回路２０２Ａにおけるカラム選択回路は、相補データ線
を各別に選択して相補共通データ線２０４に導通させる
ためのスイッチ回路である。カラム選択回路はカラムデ
コーダ２０３Ａによるカラムアドレス信号のデコード結
果に従って選択動作される。メモリアレイ２００Ｂ側に
も同様にロウデコーダ２０１Ｂ，直接周辺回路２０２
Ｂ，カラムデコーダ２０３Ｂが設けられる。上記相補共
通データ線２０４は入力バッファ２１０の出力端子及び
出力バッファ２１１の入力端子に接続される。入力バッ
ファ２１０の入力端子及び出力バッファ２１１の出力端
子は１６ビットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１
５に接続される。

【００２０】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ２０５とロウアドレスバッファ２０６に
アドレスマルチプレクス形式で取り込まれる。カラムア
ドレスバッファ２０５及びロウアドレスバッファ２０６
はそれぞれアドレス保持機能を有し、供給されたアドレ
ス信号はそれぞれのバッファによって保持される。カラ
ムアドレスバッファ２０５の出力はカラムアドレスカウ
ンタ２０７のプリセットデータとして供給され、カラム
アドレスカウンタ２０７は、動作モードに応じて、上記
プリセットデータとしてのカラムアドレス信号、又はそ
のカラムアドレス信号を順次インクリメントした値を、
カラムデコーダ２０３Ａ，２０３Ｂに向けて出力する。

【００２１】コントローラ２１２は、特に制限されない
が、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号ＣＳ＊（記号＊はこれが付され
た信号がローイネーブルの信号であることを意味す
る）、カラムアドレスストローブ信号ＣＡＳ＊、ロウア
ドレスストローブ信号ＲＡＳ＊、及びライトイネーブル
信号ＷＥ＊などの外部制御信号と、アドレス入力端子Ａ
０〜Ａ１１からの制御データなどが供給され、それら信
号のレベルや変化のタイミングなどに基づいてＳＤＲＡ
Ｍ３２の動作モード及び上記回路ブロックの動作を制御
するための内部タイミング信号を形成するタイミング制
御回路３２０、及び動作モード情報やテストモード情報
の保持のためのモードレジスタ３００を備える。

【００２２】また、上記クロック信号ＣＬＫ、クロック
イネーブル信号ＣＫＥや、チップセレクト信号ＣＳ＊、
カラムアドレスストローブ信号ＣＡＳ＊、ロウアドレス
ストローブ信号ＲＡＳ＊、及びライトイネーブル信号Ｗ
Ｅ＊などの外部制御信号などの各種制御信号は、ＣＰＵ
３１からシステムバスＢＵＳを介して伝達される。クロ
ック信号ＣＬＫはＳＤＲＡＭ３２のマスタクロックとさ
れ、その他の外部入力信号は当該クロック信号ＣＬＫの
立ち上がりエッジに同期して有意とされる。チップセレ
クト信号ＣＳ＊はそのローレベルによってコマンド入力
サイクルの開始を指示する。チップセレクト信号がハイ
レベルのとき（チップ非選択状態）、その他の信号入力
は意味を持たない。ただし、メモリバンクの選択状態や
バースト動作などの内部動作はチップ非選択状態への変
化によって影響されない。ＲＡＳ＊，ＣＡＳ＊，ＷＥ＊
の各信号は通常のＤＲＡＭにおける対応信号とは機能が
異なり、コマンドサイクルを定義するときに有意の信号
とされる。クロックイネーブル信号ＣＫＥは次のクロッ
ク信号の有効性を指示する信号であり、当該信号ＣＫＥ
がハイレベルであれば次のクロック信号ＣＬＫの立ち上
がりエッジが有効とされ、ローレベルのときは無効とさ
れる。さらに、図示はしないが読出しモードにおいて出
力バッファ２１１に対するアウトプットイネーブルの制
御を行う外部制御信号もコントローラ２１２に供給さ
れ、その信号が例えばハイレベルのときは出力バッファ
２１１は高出力インピーダンスイ状態にされる。

【００２３】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫの立ち上がりエッジに同期するロウアドレスストロ
ーブ・バンクアクティブコマンドサイクルにおけるＡ０
〜Ａ１１のレベルによって定義される。

【００２４】アドレス入力端子Ａ１１からの信号入力
は、上記ロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおいてバンク選択信号とみなされる。
すなわち、アドレス入力端子Ａ１１からの入力信号がロ
ーレベルの時はメモリバンクＡが選択され、ハイレベル
の時はメモリバンクＢが選択される。メモリバンクの選
択制御は、特に制限されないが、選択メモリバンク側の
ロウデコーダのみの活性化、非選択メモリバンク側のカ
ラムスイッチ回路の全非選択、選択メモリバンク側のみ
の入力バッファ２１０及び出力バッファ２１１への接続
などの処理によって行うことができる。

【００２５】プリチャージコマンドサイクルにおいて、
アドレス入力端子Ａ１１からの入力信号は相補データ線
などに対するプリチャージ動作の態様を指示し、そのハ
イレベルはプリチャージの対象が双方のメモリバンクで
あることを指示し、そのローレベルは、Ａ１１で指示さ
れている一方のメモリバンクがプリチャージ対象である
ことを指示する。

【００２６】上記カラムアドレス信号は、クロック信号
ＣＬＫの立ち上がりエッジに同期するリード又はライト
コマンドサイクルにおけるＡ０〜Ａ７の論理レベルによ
って定義される。そして、このようにして定義されたカ
ラムアドレスはバーストアクセスのスタートアドレスと
される。

【００２７】図１には、メモリアレイ２００Ａと、それ
に対応する直接周辺回路２０２Ａの主要部の構成例が示
される。

【００２８】図１に示されるメモリアレイ２００Ａは、
それぞれ複数のメモリセルがアレイ状に配置されて成る
複数のメモリマットを有する。図１には、複数のメモリ
マットのうち、メモリマットＭＡＴａ〜ＭＡＴｄが代表
的に示される。そしてこのメモリマットＭＡＴａ〜ＭＡ
Ｔｄに隣接してセンスアンプ列ＳＡａ〜ＳＡｄが配置さ
れる。センスアンプ列ＳＡａ〜ＳＡｄは、それぞれ対応
するメモリマットＭＡＴａ〜ＭＡＴｄにおける相補ビッ
ト線対の信号を増幅するための複数のセンスアンプが配
列されて成る。図示されないが、センスアンプ列ＳＡａ
〜ＳＡｄには、カラムデコーダ２０３Ａの出力信号ＹＳ
０，ＹＳ１，ＹＳ２，ＹＳ３，…に基づいて相補ビット
線対を対応するコモンＩ／Ｏ（インプット／アウトプッ
ト）線ＣＯＭａ，ＣＯＭａ＊〜ＣＯＭｄ，ＣＯＭｄ＊に
選択的に結合させるためのカラム選択スイッチが設けら
れている。例えばカラムアドレス信号がカラムデコーダ
２０３Ａでデコードされることにより、カラム選択信号
ＹＳ０がアサートされた場合には、各センスアンプ列Ｓ
Ａａ〜ＳＡｄにおいて、対応するカラム選択スイッチが
オンされることにより、それに対応する相補ビット線
が、対応するコモンＩ／Ｏ線に結合される。

【００２９】このとき、マット選択信号ＭＳａ〜ＭＳｄ
のいずれかがハイレベルにアサートされた場合に、それ
に対応するコモンＩ／Ｏ線がメインアンプに結合され
る。

【００３０】マット選択回路１０は、マット選択信号Ｍ
Ｓａ〜ＭＳｄによって動作制御されるｎチャンネル型Ｍ
ＯＳトランジスタＱ１〜Ｑ８を含んで成る。

【００３１】この例では、メモリマットＭＡＴａとＭＡ
ＴｃとでメインアンプＭＡ０が共有され、メモリマット
ＭＡＴｂとＭＡＴｄとでメインアンプＭＡ１が共有され
ている。例えばマット選択信号ＭＳａがハイレベルのと
き、ｎチャンネル型ＭＯＳトランジスタＱ１，Ｑ２がオ
ンされることによって、コモンＩ／Ｏ線ＣＯＭａ，ＣＯ
Ｍａ＊が選択的に後段のメインアンプＭＡ０に結合され
るし、マット選択信号ＭＳｃがハイレベルのとき、ｎチ
ャンネル型ＭＯＳトランジスタＱ５，Ｑ６がオンされる
ことによって、コモンＩ／Ｏ線ＣＯＭｃ，ＣＯＭｃ＊が
選択的に上記メインアンプＭＡ０に結合される。

【００３２】また、マット選択信号ＭＳｂがハイレベル
のとき、ｎチャンネル型ＭＯＳトランジスタＱ３，Ｑ４
がオンされることによって、コモンＩ／Ｏ線ＣＯＭｂ，
ＣＯＭｂ＊が選択的に後段のメインアンプＭＡ１に結合
されるし、マット選択信号ＭＳｄがハイレベルのとき、
ｎチャンネル型ＭＯＳトランジスタＱ７，Ｑ８がオンさ
れることによって、コモンＩ／Ｏ線ＣＯＭｄ，ＣＯＭｄ
＊が選択的に上記メインアンプＭＡ１に結合される。

【００３３】メインアンプＭＡ０の後段に配置された回
路は、アドレス縮約を可能とするため、次のように構成
される。

【００３４】ラッチ制御信号ＬＵＴがアサートされた場
合にメインアンプＭＡ０の出力データをラッチするため
のラッチ回路１１、上記ラッチ回路１１の出力データ
と、メインアンプＭＡ０から出力される信号とを比較す
るためのコンパレータ（ＣＭＰ）１２、縮約テストを指
示する縮約テスト信号ＳＰＡに基づいて縮約テストパス
１４とノーマルパス１５とを選択するためのマルチプレ
クサ（ＭＰＸ）１３が設けられる。コンパレータ１２か
らマルチプレクサ１３に至る経路は縮約テストパス１４
とされ、メインアンプＭＡ０からマルチプレクサ１３に
至る経路はノーマルパス１５とされる。

【００３５】外部から与えられたコマンドによってＳＤ
ＲＡＭ３２の縮約テストが指示されるとき、マルチプレ
クサ１３によって上記縮約テストパス１４が選択され
る。また、ＳＤＲＡＭ３２の通常動作の場合にはマルチ
プレクサ１３によって上記ノーマルパス１５が選択され
る。マルチプレクサ１３の選択出力データは、Ｉ／Ｏ０
として、後段の出力バッファ２１１に伝達される。

【００３６】上記メインアンプＭＡ１の後段回路１０１
も、上記メインアンプＭＡ０の後段回路１００と同一構
成とされ、後段回路１０１内のマルチプレクサの出力デ
ータはＩ／Ｏ１として後段の出力バッファ２１１に伝達
される。

【００３７】上記ラッチ制御信号ＬＵＴ及び縮約テスト
信号ＳＰＡは、図９に示されるコントローラ２１２によ
って形成される。

【００３８】上記の構成において、アドレス縮約は次の
ように行われる。

【００３９】図２には、カラム選択信号ＹＳ０とＹＳ１
の２ビット縮約が行われる場合の動作タイミングが示さ
れる。

【００４０】マット内アドレスを縮約する場合、コント
ローラ２１２において、リードコマンド（Ｒｅａｄ）が
１回入力される毎に、リードクロックが２回発生され
る。

【００４１】第１リードクロックＲＣＫ１の立上がり波
形エッジに同期してハイレベルにアサートされたマット
選択信号ＭＳａは、第２リードクロックＲＣＫ２の立下
がりエッジに同期してローレベルにネゲートされる。こ
のマット選択信号ＭＳａのアサート期間において、第１
のクロックＲＣＫ１に同期してカラム選択信号ＹＳ０が
ハイレベルにアサートされ、第２リードクロックＲＣＫ
２に同期してカラム選択信号ＹＳ１がハイレベルにアサ
ートされる。

【００４２】上記カラム選択信号ＹＳ０のアサートによ
りメモリマットＭＡＴａのデータがセンスアンプ列ＳＡ
ａで増幅され、さらにメインアンプＭＡ０で増幅され
る。このとき、ラッチ制御信号ＬＵＴがハイレベルにア
サートされることにより、上記メインアンプＭＡ０の出
力データＤ１がラッチ回路１１にラッチされる。また、
上記カラム選択信号ＹＳ１のアサートにより、メモリマ
ットＭＡＴａから、ＹＳ０に対応するデータがセンスア
ンプ列ＳＡａで増幅され、さらにメインアンプＭＡ０で
増幅されてコンパレータ１２に伝達される。このデータ
は図２において、Ｄ２で示される。そしてこのコンパレ
ータ１２において、先にラッチ回路１１にラッチされた
データＤ１と、メモリマットＭＡＴａから次に読み出さ
れたデータＤ２とが比較され、その比較結果が後段のマ
ルチプレクサ１３を介して出力バッファ２１１に伝達さ
れ、さらにこの出力バッファ２１１を介して外部出力さ
れる。ここで外部出力されたデータは、カラム選択信号
ＹＳ０とＹＳ１についての２ビット縮約したもの、換言
すれば、マット内アドレスを２ビット縮約したものとさ
れる。そのようにしてアドレス縮約が行われる。

【００４３】次に、各部の詳細な構成を説明する。

【００４４】図３にはラッチ回路１１の構成例が示され
る。

【００４５】図３に示されるように、このラッチ回路１
１は、インバータ５１，５４と、トライステートバッフ
ァ５２，５３とが結合されて成る。トライステートバッ
ファ５３とインバータ５４とがループ状に結合される。
トライステートバッファ５３とインバータ５４とがルー
プ状に結合されることによって、ノードＮ１，Ｎ２が形
成される。ノードＮ１にトライステートバッファ５２が
結合され、ラッチ回路１１のデータ入力端子Ｄから入力
されたデータが、トライステートバッファ５２を介して
上記ノードＮ１に伝達される。ノードＮ２はこのラッチ
回路のデータ出力端子Ｇに結合される。トライステート
バッファ５２，５３の動作は、ラッチ回路１１の制御端
子Ｇから入力されたラッチ制御信号ＬＵＴと、それをイ
ンバータ５１で反転した信号とで制御される。制御端子
Ｇに入力されるラッチ制御信号ＬＵＴがハイレベルにさ
れた期間において、データ入力端子Ｄに入力されたデー
タの取込みが行われ、そのときのノードＮ１，Ｎ２の論
理は、ラッチ制御信号ＬＵＴのローレベル期間において
保持される。図２に示されるタイミングでは、第１リー
ドクロックＲＣＫ１に同期してメモリマットから読み出
されたデータＤ１がラッチ制御信号ＬＵＴに基づいてラ
ッチ回路１１に取込まれて保持される。

【００４６】図４にはマルチプレクサ１３の構成例が示
される。

【００４７】図４に示されるように、このマルチプレク
サ１３は、インバータ５６，５９とトライステートバッ
ファ５７，５８とが結合されて成る。トライステートバ
ッファ５７，５８は、縮約テスト信号ＳＰＡと、それを
インバータ５６で反転したものとによって、相補的に活
性化される。縮約テスト信号ＳＰＡがハイレベルにアサ
ートされた状態では、トライステートバッファ５８が活
性状態とされて、縮約テストパス１４を介して伝達され
たデータが、トライステートバッファ５８及び後段のイ
ンバータ５９を介してマルチプレクサ１３の外部に出力
される。このとき、トライステートバッファ５７は非活
性状態とされる。また、縮約テスト信号ＳＰＡがローレ
ベルにネゲートされた状態では、トライステートバッフ
ァ５７が活性化されて、ノーマルパス１５を介して伝達
されたデータが、トライステートバッファ５７及び後段
のインバータ５９を介してマルチプレクサ１３の外部に
出力される。このとき、トライステートバッファ５８は
非活性状態とされる。このようにして、縮約テストパス
とノーマルパスとの経路切換えが行われる。

【００４８】図５にはリードクロック（ＲＣＫ１，ＲＣ
Ｋ２）、及びラッチ制御信号ＬＵＴを生成するための信
号生成回路１６が示される。

【００４９】尚、この信号生成回路１６は、図９に示さ
れるタイミング制御回路３２０に含まれる。

【００５０】図５に示されるように、信号生成回路１６
は、インバータ６０，６２，６６、遅延回路６１、及び
２入力ナンドゲート６３，６４，６５が結合されて成
る。図９に示されるコントローラ２１２においてリード
コマンド（Ｒｅａｄ）が解読されてリードクロックＲＣ
Ｋ０が１個発生されると、それがインバータ６０で反転
されて、ナンドゲート６４の一方の入力端子に伝達され
る。このとき、ナンドゲート６４の出力端子が一時的に
ハイレベルとされることによって第１リードクロックＲ
ＣＫ１が発生される。インバータ６０の出力信号が後段
の遅延回路６１で遅延され、さらにインバータ６２を介
してナンドゲート６３の一方の入力端子に入力されるよ
うになっているため、上記リードクロックＲＣＫ１が出
力された後に、第２リードクロックＲＣＫ２が出力され
る。そのようにして、第１リードクロックＲＣＫ１、第
２リードクロックＲＣＫ２が生成される。

【００５１】また、縮約テスト信号ＳＰＡがハイレベル
にアサートされて縮約テストが指示されている場合、ナ
ンドゲート６５の出力論理が一時的にローレベルとさ
れ、それが後段のインバータ６６で反転されることによ
り、ラッチ回路１１を制御するためのラッチ制御信号Ｌ
ＵＴがハイレベルにアサートされる。

【００５２】図６にはコンパレータ１２の構成例が示さ
れる。

【００５３】図６に示されるように、コンパレータ１２
は、インバータ６７，６８，７１、及びトライステート
バッファ６９，７０が結合されて成る。第１入力端子Ｉ
Ｎ１から入力された信号、及びそれを後段のインバータ
６７で反転された信号によって、トライステートバッフ
ァ６９，７０が相補的に活性化されるようになってい
る。また、第２入力端子ＩＮ２から入力された信号がト
ライステートバッファ７０に入力されるとともに、イン
バータ６８を介してトライステートバッファ６９に入力
されるようになっている。トライステートバッファ６
９，７０の出力信号は、後段のインバータ７１を介して
出力端子ＯＵＴから出力される。特に制限されないが、
上記第１入力端子ＩＮ１はメインアンプＭＡ０の出力端
子に結合され、上記第２入力端子ＩＮ２はラッチ回路１
１の出力端子に結合されれ、上記出力端子ＯＵＴはマル
チプレクサ１３の一方の入力端子に結合される。第１入
力端子ＩＮ１から入力される信号の論理と、第２入力端
子ＩＮ１から入力される信号の論理とが一致する場合に
のみ、出力端子ＯＵＴからハイレベルの信号が出力され
る。上記両信号の論理が不一致の場合には出力端子ＯＵ
Ｔからローレベルの信号が出力される。それにより、ラ
ッチ回路１１の出力信号と、メインアンプＭＡ０の出力
信号との論理比較を行うことができる。

【００５４】上記の例によれば、以下の作用効果を得る
ことができる。

【００５５】（１）カラム選択信号ＹＳ０のアサートに
よりメモリマットＭＡＴａのデータがセンスアンプ列Ｓ
Ａａで増幅され、さらにメインアンプＭＡ０で増幅され
て、ラッチ制御信号ＬＵＴがハイレベルにアサートされ
ることにより、メインアンプＭＡ０の出力データＤ１が
ラッチ回路１１にラッチされる。上記カラム選択信号Ｙ
Ｓ１のアサートにより、メモリマットＭＡＴａから、Ｙ
Ｓ０に対応するデータがセンスアンプ列ＳＡａで増幅さ
れ、さらにメインアンプＭＡ０で増幅されてコンパレー
タ１２に伝達される。そしてこのコンパレータ１２にお
いて、先にラッチ回路１１にラッチされたデータＤ１
と、メモリマットＭＡＴａから次に読み出されたデータ
Ｄ２とが比較され、その比較結果が後段のマルチプレク
サ１３を介して出力されることにより、マット内アドレ
スを２ビット縮約結果を得ることができる。

【００５６】（２）複数のメモリマット間でメインアン
プが共有されることにより、チップサイズの縮小化が図
られたＳＤＲＡＭにおいて、上記（１）の作用効果を得
ることができる。

【００５７】次に、本発明の他の例について説明する。

【００５８】図１に示される構成において、図７に示さ
れるタイミングでマット選択アドレスを縮約するように
してもよい。

【００５９】図７に示されるタイミングにおいて、リー
ドコマンド（Ｒｅａｄ）が１回入力される毎に、リード
クロックが２回発生されるのは、上記したマット内アド
レス縮約の場合と同様であるが、カラムアドレスに基づ
いてカラム選択信号ＹＳ０がハイレベルに選択されてい
る期間が比較的長く設定され、この期間において、マッ
ト選択信号ＭＳａ、ＭＳｃが異なるタイミングでハイレ
ベルにアサートされる。マット選択信号ＭＳａがハイレ
ベルにアサートされることによって、ｎチャンネル型Ｍ
ＯＳトランジスタＱ１，Ｑ２がオンされてメモリマット
ＭＡＴａから読み出されたデータが選択的にメインアン
プＭＡ０で増幅される。このとき、ラッチ制御信号ＬＵ
Ｔがハイレベルにアサートされることにより、メインア
ンプＭＡ０の出力データＤａがラッチ回路１１に取込ま
れて保持される。

【００６０】また、マット選択信号ＭＳｃがハイレベル
にアサートされることによって、ｎチャンネル型ＭＯＳ
トランジスタＱ５，Ｑ６がオンされてメモリマットＭＡ
Ｔｃから読み出されたデータが選択的にメインアンプＭ
Ａ０で増幅される。この場合のメインアンプＭＡ０の出
力データＤｃの論理と、上記ラッチ回路１１の出力デー
タＤａの論理とが、コンパレータ１２で比較され、その
比較結果が出力される。

【００６１】このように、カラムアドレスに基づいてカ
ラム選択信号ＹＳ０がハイレベルに選択されている期間
において、マット選択信号ＭＳａ、ＭＳｃが異なるタイ
ミングでハイレベルにアサートされ、マット選択信号Ｍ
Ｓａがハイレベルにアサートされた場合のデータがラッ
チ回路１１に保持され、メインアンプＭＡ０の出力デー
タＤｃの論理と、ラッチ回路１１の出力データＤａの論
理とが、コンパレータ１２で比較されされることによ
り、マット選択アドレスの２ビット縮約を行うことがで
きるので、上記した例の場合と同様の作用効果を得るこ
とができる。

【００６２】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００６３】例えば、上記の例では、マット内アドレス
を２ビット縮約（図２のタイミング）、及びマット選択
アドレスの２ビット縮約（図７のタイミング）について
説明したが、それぞれ３ビット以上のアドレス縮約が可
能とされる。例えば３ビットアドレス縮約を行う場合、
２ビット分の記憶容量を有するラッチ回路を設け、４ビ
ットアドレス縮約を行う場合には、３ビット分の記憶容
量を有するラッチ回路を設けて、それらラッチ回路の出
力信号をメインアンプの出力信号と比較してその比較結
果を出力すれば良い。要するにアドレス縮約ビット数を
「Ｔ」で示すとき、「Ｔ−１」ビット分の記憶容量を有
する記憶手段を設けることで、時系列的に出力されるデ
ータ間の論理比較が可能とされるので、マット内アドレ
ス若しくはマット選択アドレスのＴビット縮約が可能と
される。

【００６４】また、上記したマット内アドレスの縮約
と、マット選択アドレスの縮約とを適宜に組合わせるこ
とができる。

【００６５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＤＲ
ＡＭに適用した場合について説明したが、本発明はそれ
に限定されるものではなく、各種半導体記憶装置に広く
適用することができる。

【００６６】本発明は、少なくとも複数のメモリマット
を含むことを条件に適用することができる。

【００６７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６８】すなわち、メインアンプから出力された第
１データを記憶するための記憶手段と、上記メインアン
プから上記第１データの後に出力された第２データ、及
び上記記憶手段に記憶されている第１データを比較する
ための比較手段と、上記比較手段の比較結果をアドレス
縮約データとして外部出力可能な選択手段とを設けるこ
とにより、メインアンプから上記第１データの後に出力
された第２データと、上記記憶手段に記憶されている第
１データとが比較され、上記比較手段の比較結果がアド
レス縮約データとして外部出力されるので、複数のメモ
リマット間でメインアンプが共有されるにもかかわら
ず、アドレス縮約テストを行うことができる。また、そ
のような半導体記憶装置を備えたデータ処理装置を提供
することができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一例であるＳ
ＤＲＡＭにおける主要部の構成例回路図である。

【図２】上記ＳＤＲＡＭにおいてマット内アドレスを２
ビット縮約する場合の動作タイミング図である。

【図３】上記ＳＤＲＡＭにおけるラッチ回路の構成例回
路図である。

【図４】上記ＳＤＲＡＭにおけるマルチプレクサの構成
例回路図である。

【図５】上記ＳＤＲＡＭにおける信号生成回路の構成例
回路図である。

【図６】上記ＳＤＲＡＭにおけるコンパレータの構成例
回路図である。

【図７】上記ＳＤＲＡＭにおいてマット内アドレスを２
ビット縮約する場合の動作タイミング図である。

【図８】上記ＳＤＲＡＭを含むコンピュータシステムの
全体的な構成例ブロック図である。

【図９】上記ＳＤＲＡＭの全体的な構成例ブロック図で
ある。

【符号の説明】

１０ マット選択回路 １１ ラッチ回路 １２ コンパレータ １３ マルチプレクサ １４ 縮約テストパス １５ ノーマルパス ３１ ＣＰＵ ３２ ＳＤＲＡＭ ３３ ＳＲＡＭ ３４ ＲＯＭ ３５ 周辺装置制御部 ３６ 表示制御部 ３８ 外部記憶装置 ３９ キーボード ４０ ＣＲＴディスプレイ ２０２Ａ，２０２Ｂ 直接周辺回路 ２０３Ａ，２０３Ｂ カラムデコーダ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のメモリマットと、上記複数のメモ
   リマット間で共有され、上記メモリマットからの読出し
   データを増幅するためのメインアンプとを含む半導体記
   憶装置において、 上記メインアンプから出力された第１データを記憶する
   ための記憶手段と、 上記メインアンプから上記第１データの後に出力された
   第２データと、上記記憶手段に記憶されている第１デー
   タとを比較するための比較手段と、 上記比較手段の比較結果をアドレス縮約データとして外
   部出力可能な選択手段と、 を含むことを特徴とする半導体記憶装置。
2. 【請求項２】 複数のメモリマットからの読出しデータ
   を選択的にメインアンプに伝達するためのマット選択回
   路と、 上記マット選択回路によるメモリマット選択期間内で、
   当該メモリマットに対応する複数のカラム選択スイッチ
   を経時的に順次オンするためのカラム選択信号を形成す
   るカラムデコーダと、 を含む請求項１記載の半導体記憶装置。
3. 【請求項３】 複数のメモリマット間で共有されるカラ
   ム選択信号を形成するカラムデコーダと、 一つのカラム選択信号がアサートされた期間内で、複数
   のメモリマットからの読出しデータを経時的に順次一つ
   のメインアンプに伝達するためのマット選択回路と、 を含む請求項１記載の半導体記憶装置。
4. 【請求項４】 請求項１乃至３のいずれか１項記載の半
   導体記憶装置と、それをアクセス可能な中央処理装置と
   を含むデータ処理装置。