JP3315501B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えばシンクロナスＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ダイナミッ
ク型ランダムアクセスメモリ）に利用して有効な技術に
関するものである。

【０００２】

【従来の技術】その動作が外部端子から入力されるクロ
ック信号に従って同期化されるいわゆるシンクロナスＤ
ＲＡＭがある。このようなシンクロナスＤＲＡＭについ
ては、例えば、１９９３年１月１８日、株式会社日立製
作所発行の『ＨＭ５２１６８００，ＨＭ５４１６８００
シリーズ データブック』に記載されている。

【０００３】

【発明が解決しようとする課題】従来のシンクロナスＤ
ＲＡＭは、図８に例示されるように、入力バッファ３〜
６を通して取り込まれた各制御信号／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ及び／ＣＳは、ラッチ回路１０〜１３に保持
されて、モード判定を行うデコーダ回路７に供給され
る。上記ラッチ回路１０〜１３は、クロック信号ＣＬＫ
を受ける入力バッファ１を通した内部クロック信号ＩＣ
ＬＫに同期して上記取り込まれた各制御信号をラッチす
る。上記入力バッファ１は、入力バッファ２を介して取
り込まれた内部クロックイネーブル信号ＩＣＫＥにより
動作が有効にされる。

【０００４】上記のようなモード判定回路では、デコー
ダ回路７に入力される信号がラッチ信号であるので一見
すると安定した動作が期待できるように見える。しか
し、図９のタイミング図に示すように、内部クロック信
号ＩＣＬＫにより入力信号（／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅ，／ＣＳ）を確定させてから、デコードを行うために
モード確定がその分遅くなってしまう上に、上記ラッチ
回路１０〜１３での出力タイミングのバラツキやデコー
ダ回路７の入力との間の信号遅延及び複数段の論理ゲー
トにより構成されるデコーダ回路７の内部での信号遅延
等により、モード判定出力にヒゲ状のノイズが発生して
しまう虞れがあるので、それを除去したり、あるいはそ
れに応答しないようにラッチ回路を設ける等によって実
際上のモード確定が遅くなる。シンクロナスＤＲＡＭの
高速化に伴い、上記モード確定の遅れが無視できなくな
り、実際のメモリアクセスを担うアドレス選択回路やセ
ンスアンプの負担が大きくなり、高速化のために消費電
流を増加させてしまう等問題が生じる。

【０００５】この発明の目的は、簡単な構成により高速
化を実現した半導体記憶装置を提供することになる。こ
の発明の前記ならびにその他の目的と新規な特徴は、こ
の明細書の記述及び添付図面から明らかになるであろ
う。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、複数の外部端子から入力され
た信号をそれぞれ取り込む複数の入力バッファの出力信
号をそのままデコーダ回路に入力し、このデコーダ回路
の出力信号を、クロックバッファにより取り込まれた内
部クロック信号によりラッチする。

【０００７】

【作用】上記した手段によれば、入力信号のセットアッ
プ時間を利用して入力信号の取り込みとそのデコードと
が行われるために、デコード確定のタイミングをその分
速くすることができる。

【０００８】

【実施例】図６には、この発明が適用されるシンクロナ
スＤＲＡＭの一実施例のブロック図が示されている。同
図の各ブロックを構成する回路素子は、特に制限されな
いが、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効
果トランジスタ。この明細書では、ＭＯＳＦＥＴをして
絶縁ゲート型電界効果トランジスタの総称とする）集積
回路の製造技術により、単結晶シリコンのような１個の
半導体基板面上に形成される。

【０００９】この実施例のシンクロナスＤＲＡＭは、２
個のバンクＢＡＮＫ０及びＢＡＮＫ１を備え、これらの
バンクのそれぞれは、レイアウト面積の大半を占めて配
置されるメモリアレイと、その直接周辺回路となるロウ
アドレスデコーダＲＤ，センスアンプＳＡ及びカラムア
ドレスデコーダＣＤとを含む。

【００１０】上記バンクＢＡＮＫ０及びＢＡＮＫ１を構
成するメモリアレイＭＡＲＹのそれぞれは、図の垂直方
向に平行して配置される複数のワード線と、水平方向に
平行して配置される複数の相補ビット線とを含む。これ
らのワード線及び相補ビット線の交点には、情報蓄積キ
ャパシタ及びアドレス選択ＭＯＳＦＥＴからなる多数の
ダイナミック型メモリセルが格子状に配置される。

【００１１】上記バンクＢＡＮＫ０及びＢＡＮＫ１のメ
モリアレイＭＡＲＹを構成するワード線は、対応するロ
ウアドレスデコーダＲＤにそれぞれ結合され、択一的に
選択状態とされる。ロウアドレスデコーダＲＤには、ロ
ウアドレスバッファＲＢからその最上位ビットを除くｉ
ビットの内部アドレス信号Ｘ０〜Ｘｉ−１が共通に供給
され、タイミング発生回路ＴＧから図示されない内部制
御信号ＲＧ０及びＲＧ１がそれぞれ供給される。

【００１２】ロウアドレスバッファＲＢには、プリアド
レスバッファＰＢから内部アドレス信号Ｐ０〜Ｐｉが供
給され、リフレッシュアドレスカウンタＲＦＣからリフ
レッシュアドレス信号Ｒ０〜Ｒｉが供給される。ロウア
ドレスバッファＲＢには、さらにタイミング発生回路Ｔ
Ｇから内部制御信号ＲＬ（第２の内部制御信号）及びＲ
Ｆが供給される。

【００１３】リフレッシュアドレスカウンタＲＦＣに
は、タイミング発生回路ＴＧから内部制御信号ＲＣが供
給される。内部制御信号ＲＧ０及びＲＧ１は、バンク選
択回路ＢＳからタイミング発生回路ＴＧに供給されるバ
ンク選択信号ＢＳ０及びＢＳ１に従って選択的に形成さ
れ、これらのバンク選択信号ＢＳ０及びＢＳ１は、ロウ
アドレスバッファＲＢからバンク選択回路ＢＳに供給さ
れる最上位ビットの内部アドレス信号Ｘｉに従って選択
的に形成される。ロウアドレスバッファＲＢは、バンク
ＢＡＮＫ０及びＢＡＮＫ１のロウアドレスデコーダＲＤ
やリフレッシュアドレスカウンタＲＦＣとの間の距離が
極力短くなるように最適配置される。

【００１４】シンクロナスＤＲＡＭは、その動作がクロ
ック信号ＣＬＫに従って同期化され、メモリアレイの行
選択に供されるＸアドレス信号ＡＸ０〜ＡＸｉと列選択
に供されるＹアドレス信号ＡＹ０〜ＡＹｉとが共通の外
部端子つまりアドレス入力端子Ａ０〜Ａｉを介して時分
割的に入力されるアドレスマルチプレックス方式を採
る。アドレス入力端子Ａ０〜Ａｉには、後述するよう
に、クロック信号ＣＬＫの最初の立ち上がりエッジに同
期してロウアドレスＲＡＤを指定するＸアドレス信号Ａ
Ｘ０〜ＡＸｉが入力され、クロック信号ＣＬＫの次の立
ち上がりエッジに同期してカラムアドレスＣＡＤを指定
するＹアドレス信号ＡＹ０〜ＡＹｉが入力される。

【００１５】プリアドレスバッファＰＢには、アドレス
入力端子Ａ０〜Ａｉを介してこれらのＸアドレス信号Ａ
Ｘ０〜ＡＸｉならびにＹアドレス信号ＡＹ０〜ＡＹｉが
供給され、タイミング発生回路ＴＧから反転内部制御信
号ＰＬＢ（第１の内部制御信号）が供給される。プリア
ドレスバッファＰＢは、アドレス入力端子Ａ０〜Ａｉに
近接して配置され、これらのアドレス入力端子との間の
距離が極力短くなるように最適配置される。

【００１６】反転内部制御信号ＰＬＢは、クロック信号
ＣＬＫの有効レベルつまりハイレベルへの変化を受けて
選択的に有効レベルつまりロウレベルとされる。また、
内部制御信号ＲＬは、クロック信号ＣＬＫのハイレベル
への変化時点ですでにロウアドレスストローブ信号／Ｒ
ＡＳが有効レベルつまりロウレベルとされているのを受
けて選択的に有効レベルつまりハイレベルとされるが、
クロック信号ＣＬＫのハイレベルへの立ち上がりから内
部制御信号ＲＬの立ち上がりまでの時間は比較的余裕を
もって設定される。内部制御信号ＲＦは、シンクロナス
ＤＲＡＭがリフレッシュモードとされるとき選択的にハ
イレベルとされ、内部制御信号ＲＣは、シンクロナスＤ
ＲＡＭがリフレッシュモードとされるとき所定のタイミ
ングでハイレベルとされる。

【００１７】プリアドレスバッファＰＢは、シンクロナ
スＤＲＡＭが通常の動作モードとされるとき、アドレス
入力端子Ａ０〜Ａｉを介して入力されるＸアドレス信号
ＡＸ０〜ＡＸｉあるいはＹアドレス信号ＡＹ０〜ＡＹｉ
を反転内部制御信号ＰＬＢのロウレベルへの立ち下がり
変化を受けて取り込み、保持するとともに、内部アドレ
ス信号Ｐ０〜ＰｉとしてロウアドレスバッファＲＢ及び
カラムアドレスバッファＣＢに伝達する。また、リフレ
ッシュアドレスカウンタＲＦＣは、シンクロナスＤＲＡ
Ｍがリフレッシュモードとされるとき、内部制御信号Ｒ
Ｃに従って歩進動作を行い、リフレッシュアドレス信号
Ｒ０〜Ｒｉを形成する。

【００１８】ロウアドレスバッファＲＢは、シンクロナ
スＤＲＡＭが通常の動作モードとされ内部制御信号ＲＦ
がロウレベルとされるとき、プリアドレスバッファＰＢ
から供給される内部アドレス信号Ｐ０〜ＰｉつまりはＸ
アドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＲＬに従っ
て取り込み、保持する。また、シンクロナスＤＲＡＭが
リフレッシュモードされ内部制御信号ＲＦがハイレベル
とされるとき、リフレッシュアドレスカウンタＲＦＣか
ら供給されるリフレッシュアドレス信号Ｒ０〜Ｒｉを内
部制御信号ＲＬに従って取り込み、保持する。そして、
これらのＸアドレス信号又はリフレッシュアドレス信号
をもとに、内部アドレス信号Ｘ０〜Ｘｉを形成する。こ
のうち、最上位ビットの内部アドレス信号Ｘｉはバンク
選択回路ＢＳに供給され、他の内部アドレス信号Ｘ０〜
Ｘｉ−１はバンクＢＡＮＫ０及びＢＡＮＫ１のロウアド
レスデコーダＲＤに共通に供給される。

【００１９】バンク選択回路ＢＳは、ロウアドレスバッ
ファＲＢから供給される最上位ビットの内部アドレス信
号Ｘｉをデコードして、対応するバンク選択信号ＢＳ０
及びＢＳ１を選択的に形成し、タイミング発生回路ＴＧ
及びデータ入出力回路ＩＯ等に供給する。また、バンク
ＢＡＮＫ０及びＢＡＮＫ１のロウアドレスデコーダＲＤ
は、内部制御信号ＲＧ０又はＲＧ１がハイレベルとされ
ることで選択的に動作状態とされ、内部アドレス信号Ｘ
０〜Ｘｉ−１をデコードして、対応するメモリアレイＭ
ＡＲＹのワード線を択一的にハイレベルの選択状態とす
る。

【００２０】バンクＢＡＮＫ０及びＢＡＮＫ１のメモリ
アレイＭＡＲＹを構成する相補ビット線は、対応するセ
ンスアンプＳＡに結合される。これらのセンスアンプＳ
Ａには、対応するカラムアドレスデコーダＣＤから所定
ビットのビット線選択信号が供給され、タイミング発生
回路ＴＧから図示されない内部制御信号ＰＡ０又はＰＡ
１がそれぞれ供給される。内部制御信号ＰＬ０及びＰＬ
１は、バンク選択信号ＢＳ０及びＢＳ１に従って選択的
に形成される。

【００２１】バンクＢＡＮＫ０及びＢＡＮＫ１のセンス
アンプＳＡは、対応するメモリアレイＭＡＲＹの各相補
ビット線に対応して設けられる複数の単位回路をそれぞ
れ含み、これらの単位回路のそれぞれは、一対のＣＭＯ
Ｓインバータが交差接続されてなる単位増幅回路と一対
のスイッチＭＯＳＦＥＴとを含む。このうち、各単位回
路の単位増幅回路には、対応する内部制御信号ＰＡ０又
はＰＡ１に従って選択的にオン状態とされる一対の駆動
ＭＯＳＦＥＴを介して、回路の電源電圧及び接地電位が
選択的に供給される。各単位回路のスイッチＭＯＳＦＥ
Ｔのゲートは１６対ごとにそれぞれ共通結合され、対応
するカラムアドレスデコーダＣＤから対応する上記ビッ
ト線選択信号が共通に供給される。

【００２２】これにより、センスアンプＳＡの各単位回
路を構成する単位増幅回路は、対応する内部制御信号Ｐ
Ａ０又はＰＡ１がハイレベルとされることで選択的にか
つ一斉に動作状態とされ、対応するメモリアレイＭＡＲ
Ｙの選択されたワード線に結合される複数のメモリセル
から対応する相補ビット線を介して出力される微小読み
出し信号を増幅して、ハイレベル又はロウレベルの２値
読み出し信号とする。センスアンプＳＡの各単位回路を
構成するスイッチＭＯＳＦＥＴ対は、対応するビット線
選択信号がハイレベルとされることで１６対ずつ選択的
にオン状態とされ、対応するメモリアレイＭＡＲＹの対
応する１６組の相補ビット線と相補共通データ線ＣＤ０
０＊〜ＣＤ０１５＊あるいはＣＤ１０＊〜ＣＤ１１５＊
（ここで、例えば非反転共通データ線ＣＤ００Ｔ及び反
転共通データ線ＣＤ００Ｂをあわせて相補ビット線ＣＤ
００＊のように＊を付して表す。また、それが有効とさ
れるとき選択的にハイレベルとされる非反転信号等につ
いては、その名称の末尾にＴを付して表す。以下同様）
とを選択的に接続状態とする。

【００２３】バンクＢＡＮＫ０及びＢＡＮＫ１のカラム
アドレスデコーダＣＤには、カラムアドレスバッファＣ
Ｂからｉ＋１ビットの内部アドレス信号Ｙ０〜Ｙｉが共
通に供給され、タイミング発生回路ＴＧから対応する図
示されない内部制御信号ＣＧ０及びＣＧ１がそれぞれ供
給される。また、カラムアドレスバッファＣＢには、プ
リアドレスバッファＰＢからｉ＋１ビットの内部アドレ
ス信号Ｐ０〜Ｐｉが供給され、タイミング発生回路ＴＧ
から内部制御信号ＣＬ（第３の内部制御信号）が供給さ
れる。なお、内部制御信号ＣＧ０及びＣＧ１は、カラム
アドレスストローブ信号ＣＡＳＢに同期して再度入力さ
れる最上位ビットのアドレス信号つまりバンク選択信号
ＢＳ０及びＢＳ１に従って選択的に形成される。また、
カラムアドレスバッファＣＢは、バンクＢＡＮＫ０及び
ＢＡＮＫ１のカラムアドレスデコーダＣＤとの間の距離
が極力短くなるように最適配置される。

【００２４】この実施例において、内部制御信号ＣＬ
は、クロック信号ＣＬＫのハイレベルへの変化時点です
でにカラムアドレスストローブ信号／ＣＡＳが有効レベ
ルつまりロウレベルとされているのを受けて選択的に有
効レベルつまりハイレベルとされるが、クロック信号Ｃ
ＬＫのハイレベルへの立ち上がりから内部制御信号ＣＬ
の立ち上がりまでの時間は比較的余裕をもって設定され
る。シンクロナスＤＲＡＭは、選択されたワード線に結
合される複数のメモリセルの読み出しデータを連続出力
するバーストモードを有し、カラムアドレスバッファＣ
Ｂは、このバーストモードにおいて一連のメモリセルに
対応するカラムアドレスを順次指定するためのバースト
カウンタを含む。

【００２５】カラムアドレスバッファＣＢは、プリアド
レスバッファＰＢから供給される内部アドレス信号Ｐ０
〜ＰｉつまりはＹアドレス信号ＡＹ０〜ＡＹｉを内部制
御信号ＣＬに従って取り込み、保持するとともに、これ
らのＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙ
ｉを形成し、各バンクのカラムアドレスデコーダＣＤに
供給する。シンクロナスＤＲＡＭがバーストモードとさ
れるとき、取り込んだＹアドレス信号ＡＹ０〜ＡＹｉを
先頭アドレスとして歩進動作を行い、連続アクセスされ
る一連のメモリセルのカラムアドレスを指定する。

【００２６】バンクＢＡＮＫ０及びバンクＢＡＮＫ１の
カラムアドレスデコーダＣＤは、対応する内部制御信号
ＣＧ０又はＣＧ１がハイレベルとされることで選択的に
動作状態とされる。この動作状態において、各カラムア
ドレスデコーダＣＤは、カラムアドレスバッファＣＢか
ら供給される内部アドレス信号Ｙ０〜Ｙｉをデコードし
て、対応するビット線選択信号を択一的にハイレベルと
する。

【００２７】バンクＢＡＮＫ０及びＢＡＮＫ１を構成す
るメモリアレイＭＡＲＹの指定された１６組の相補ビッ
ト線がそれぞれ選択的に接続状態とされる相補共通デー
タ線ＣＤ００＊〜ＣＤ０１５＊ならびにＣＤ１０＊〜Ｃ
Ｄ１１５＊は、データ入出力回路ＩＯに結合される。デ
ータ入出力回路ＩＯには、バンク選択回路ＢＳからバン
ク選択信号ＢＳ０及びＢＳ１が供給され、タイミング発
生回路ＴＧから内部制御信号ＭＵ及びＭＬが供給され
る。なお、内部制御信号ＭＵは、クロック信号ＣＬＫの
立ち上がりエッジにおいてデータマスク信号ＤＱＭＵが
ハイレベルとされることで選択的にハイレベルとされ、
内部制御信号ＭＬは、データマスク信号ＤＱＭＬがハイ
レベルとされることで選択的にハイレベルとされる。ま
た、バンク選択信号ＢＳ０及びＢＳ１は、カラムアドレ
スストローブ信号ＣＡＳＢに同期して入力される最上位
ビットのアドレス信号に従って選択的に形成される。

【００２８】データ入出力回路ＩＯは、相補共通データ
線ＣＤ００＊〜ＣＤ０１５＊ならびにＣＤ１０＊〜ＣＤ
１１５＊に対応して設けられるそれぞれ３２個のライト
アンプ及びメインアンプと、それぞれ１６個のデータ入
力バッファ及びデータ出力バッファとを含む。このう
ち、各ライトアンプの出力端子とメインアンプの入力端
子は、対応する相補共通データ線ＣＤ００＊〜ＣＤ０１
５＊あるいはＣＤ１０＊〜ＣＤ１１５にそれぞれ共通結
合される。また、各ライトアンプの入力端子は、２個ず
つ対応するデータ入力バッファの出力端子に共通結合さ
れ、各データ入力バッファの入力端子は、対応するデー
タ入出力端子Ｄ０〜Ｄ１５に結合される。

【００２９】各メインアンプの出力端子は、２個ずつ対
応するデータ出力バッファの入力端子に共通結合され、
各データ出力バッファの出力端子は、対応するデータ入
出力端子Ｄ０〜Ｄ１５に結合される。バンクＢＡＮＫ０
に対応するライトアンプ及びメインアンプには、バンク
選択信号ＢＳ０が共通に供給され、バンクＢＡＮＫ１に
対応するライトアンプ及びメインアンプには、バンク選
択信号ＢＳ１が共通に供給される。また、下位８ビット
のデータ入出力端子Ｄ０〜Ｄ７に対応するライトアンプ
及びデータ出力バッファには、内部制御信号ＭＬが共通
に供給され、上位８ビットのデータ入出力端子Ｄ８〜Ｄ
１５に対応するライトアンプ及びデータ出力バッファに
は、内部制御信号ＭＵが共通に供給される。

【００３０】データ入出力回路ＩＯの各データ入力バッ
ファは、シンクロナスＤＲＡＭが書き込みモードで選択
状態とされるとき対応するデータ入出力端子Ｄ０〜Ｄ１
５を介して供給される１６ビットの書き込みデータを取
り込み、対応する２個のライトアンプにそれぞれ伝達す
る。各ライトアンプは、対応するバンク選択信号ＢＳ０
又はＢＳ１がハイレベルとされかつ対応する内部制御信
号ＭＵ又はＭＬがロウレベルとされることで選択的に動
作状態とされ、対応するデータ入力バッファから伝達さ
れる書き込みデータを所定の相補書き込み信号とした
後、対応する相補共通データ線ＣＤ００＊〜ＣＤ０１５
＊あるいはＣＤ１０＊〜ＣＤ１１５＊を介してバンクＢ
ＡＮＫ０又はＢＡＮＫ１のメモリアレイＭＡＲＹの選択
された１６個のメモリセルに８個ずつ選択的に書き込
む。

【００３１】データ入出力回路ＩＯの各メインアンプ
は、シンクロナスＤＲＡＭが読み出しモードで選択状態
とされるとき、対応するバンク選択信号ＢＳ０又はＢＳ
１がハイレベルとされることで選択的に動作状態とされ
る。この動作状態において、各メインアンプは、バンク
ＢＡＮＫ０又はＢＡＮＫ１のメモリアレイＭＡＲＹの選
択された１６個のメモリセルから対応する相補共通デー
タ線ＣＤ００＊〜ＣＤ０１５＊あるいはＣＤ１０＊〜Ｃ
Ｄ１１５＊を介して出力される２値読み出し信号をさら
に増幅して、対応するデータ出力バッファに伝達する。

【００３２】各データ出力バッファは、対応する内部制
御信号ＭＵ又はＭＬがロウレベルとされることで一斉に
又は８個ずつ選択的に動作状態とされ、対応するメイン
アンプから伝達される読み出しデータをさらに増幅した
後、対応するデータ入出力端子Ｄ０〜Ｄ１５を介してシ
ンクロナスＤＲＡＭの外部に出力する。なお、データ入
出力回路ＩＯは、読み出しデータをクロック信号ＣＬＫ
の指定サイクルだけ選択的に遅延して出力するためのＣ
ＡＳレイテンシー制御回路を含む。

【００３３】この実施例のシンクロナスＤＲＡＭは、指
定されたバンクＢＡＮＫ０又はＢＡＮＫ１に対して１６
ビットの記憶データを同時に入力又は出力するいわゆる
２バンク×１６ビット構成のメモリとされるが、記憶デ
ータの入力及び出力動作は、データマスク信号ＤＱＭＵ
及びＤＱＭＬつまりは内部制御信号ＭＵ及びＭＬに従っ
て８ビット単位で選択的に禁止することができる。

【００３４】タイミング発生回路ＴＧは、外部から供給
されるクロック信号ＣＬＫと、起動制御信号となるクロ
ックイネーブル信号ＣＫＥ，チップ選択信号／ＣＳ，ロ
ウアドレスストローブ信号／ＲＡＳ，カラムアドレスス
トローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥな
らびにデータマスク信号ＤＱＭＵ及びＤＱＭＬと、バン
ク選択回路ＢＳから供給されるバンク選択信号ＢＳ０及
びＢＳ１とをもとに上記各種内部制御信号を選択的に形
成し、各部に供給する。

【００３５】図１には、上記タイミング発生回路ＴＧに
含まれるモード判定部の一実施例のブロック図が示され
ている。クロック信号ＣＬＫは、入力バッファ１を通し
て取り込まれる。この入力バッファ１は、クロックイネ
ーブル信号ＣＫＥを受ける入力バッファ２と、その出力
部に設けられたインバータ回路Ｎ１及びＮ２を通して出
力された内部信号ＩＣＫＥにより活性化される。すなわ
ち、入力バッファ１は、上記信号ＩＣＫＥがハイレベル
にされたときに活性されて、クロック信号ＣＬＫを取り
込んで内部クロック信号ＩＣＬＫを内部回路に供給す
る。

【００３６】この実施例では、モード判定タイミングま
での時間短縮化と回路の簡素化を図るために、特に制限
されないが、上記／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／Ｃ
Ｓの各制御信号は、入力バッファ３、４、５及び６を通
して取り込まれて、そのままデコーダ回路７に入力され
る。

【００３７】上記デコーダ回路７の出力部には、ラッチ
回路８が設けられてモード判定信号ＭＤＥＣＯＵＴを取
り込み、上記内部クロック信号ＩＣＬＫの立ち上がりエ
ッジによりラッチする。このラッチ回路８の出力信号が
モード判定信号ＭＯＤＥとして出力される。なお、後述
するように、最終的なモード判定にはアドレス信号も利
用される。アドレス信号は、前記のようにアドレスバッ
ファに設けられたラッチ回路により保持されているの
で、その信号が上記モード判定信号ＭＯＤＥと組み合わ
されて使用される。

【００３８】図２には、上記モード判定部の動作の一例
を説明するためのタイミング図が示されている。信号Ｃ
ＫＥがハイレベルにされた状態で、クロック信号ＣＬＫ
が有効とされ、それに対して上記入力バッファ１やイン
バータ回路Ｎ３，Ｎ４を通した分だけ遅れて内部クロッ
ク信号ＩＣＬＫが変化する。

【００３９】入力信号（／ＲＡＳ、／ＣＡＳ、／ＷＥ及
び／ＣＳ）の各信号は、上記クロック信号ＣＬＫに対し
てセットアップ時間とホールド時間を持つように入力さ
れる。この実施例においては、上記入力信号（／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥ及び／ＣＳ）は、入力バッファ３
〜６を通してそのままデコーダ回路７に供給する構成が
採られているいるので、上記セットアップ時間中に入力
された入力信号がセットアップ時間及びホールド時間の
間に解読されてデコード信号ＭＤＥＣＯＵＴとして出力
されている。

【００４０】そして、上記内部クロック信号ＩＣＬＫが
ロウレベルからハイレベルに変化タイミングで、ラッチ
回路８が上記信号ＭＤＥＣＯＵＴをラッチしてモード信
号ＭＯＤＥを出力する。これにより、内部クロック信号
ＩＣＬＫの立ち上がりエッジに同期してモード確定が行
われるので、早いタイミングでモード判定出力に対応し
た内部の各回路を起動させられるから動作の高速化が図
られる。つまり、クロック信号ＣＬＫの周期をその分短
くできる。クロック信号ＣＬＫの周期が一定なら、モー
ド判定以降のメモリアクセス時間に時間的な余裕を持つ
ことができ、動作マージンの改善や消費電力を低減させ
ることができる。そして、ラッチ回路は、１つに集約で
きるので、回路の簡素化を図ることもできる。

【００４１】次の表１には、シンクロナスＤＲＡＭにお
けるコマンドの真理値表の一例が示されている。同表に
おいて、Ｈはハイレベル、Ｌはロウレベル、ＸはＨでも
ＬでもよいＤon't care を表し、Ｖは有効アドレス入力
を意味している。また、アドレス端子はＡ０−Ａ９から
なり、約４Ｍビットで×１６ビット構成のシンクロナス
ＤＲＡＭに向けられている。Ａ０−Ａ７によりカラムア
ドレスが指定される。

【００４２】

【表１】

【００４３】図３には、この発明の他の一実施例のタイ
ミング図が示されている。この実施例では、アドレス信
号のセットアップ及びホールド時間を利用して、アドレ
ス選択のためのデコード動作を行うようにするものであ
る。すなわち、前記同様にクロック信号ＣＬＫに対して
セットアップ時間とホールド時間を持つようにして入力
されたアドレス信号を、前記のようなラッチ回路を通さ
ずに直接デコーダ回路に供給する。

【００４４】デコーダ回路には、冗長アドレスとの比較
機能が設けられており、その比較判定も上記アドレス信
号の入力のために設けられたセットアップとホールド時
間を利用して行われる。これにより、内部クロック信号
ＩＣＬＫがハイレベルに立ち上がるタイミングでは、正
規回路又は冗長回路の選択動作かが確定しているので、
冗長比較がヒットしたなら正規回路に代えて冗長回路の
選択確定が行われ、冗長比較がミスヒットなら正規回路
がそのまま選択される。

【００４５】つまり、この実施例では冗長回路の選択動
作と正規回路の選択動作とが同く内部のクロック信号Ｉ
ＣＬＫの立ち上がりに同期して行われるため、ワード線
選択のためのタイミング信号やセンスアンプの活性化信
号、あるいはカラム選択のタイミング信号及びメインア
ンプ制御信号等のメモリアクセスに必要な各タイミング
信号を共通化できるものとなり、正規回路と冗長回路と
が同じアクセスすることができる。これにより、半導体
記憶装置内部でのタイミング調整が容易にでき、回路の
簡素化と高速化が可能になる。

【００４６】上記のようなアドレス信号とデコーダ回路
との具体的構成は、図示しないが、基本的には図１の実
施例回路において、入力バッファ３〜６等がアドレスバ
ッファに置き換えるようにし、デコーダ回路７にワード
線又はデータ線選択のためのアドレス解読のためのデコ
ード機能と、冗長比較機能が設けられるようにするもの
であればよい。

【００４７】図４には、前記図１に示されたモード判定
部の一実施例の論理回路図が示されている。この実施例
の回路記号は、回路が複雑になってしまうのを防ぐため
に、図１のものと一部重複しているが、それぞれは別個
の回路機能を持つものであると理解されたい。このこと
は、以下図５においても同様である。

【００４８】クロック信号ＣＬＫは、入力初段コントロ
ール信号ＰＷＤＭを受けるインバータ回路Ｎ１の出力信
号により制御されるナンドゲート回路Ｇ１を通して取り
込まれる。コントロール回路７は、信号ＩＣＫＥにより
活性化されて上記ゲート回路Ｇ１とインバータ回路Ｎ２
とを通して入力されたクロック信号ＣＬＫを有効として
内部クロック信号ＩＣＬＫとしてインバータ回路Ｎ３と
Ｎ４を通して内部回路に供給する。

【００４９】入力信号の代表として示されいてる／ＲＡ
Ｓ信号は、前記同様な入力初段コントロール信号ＰＷＤ
Ｍを受けるインバータ回路Ｎ４の出力信号により制御さ
れるナンドゲート回路Ｇ２を通して取り込まれ、インバ
ータ回路Ｎ６とＮ７を通して内部信号ＲＡＳＢとしてデ
コーダ回路７に供給される。デコーダ回路７に供給され
る他の入力信号も前記同様な回路を通して取り込まれ
る。

【００５０】デコーダ回路７により形成された出力信号
ＭＤＥＣＯＵＴをラッチするラッチ回路８は、次の各回
路により構成される。入力用のクロックドインバータ回
路ＣＮ１と、帰還用のクロックドインバータ回路ＣＮ２
とインバータ回路Ｎ１０とがラッチ形態にされ、上記イ
ンバータ回路Ｎ１０の入力にクロックドインバータ回路
ＣＮ１の出力信号が伝えられる。上記ＣＮ１とＣＮ２の
共通化された出力部の信号は、次段ラッチ回路の入力用
クロックドインバータ回路ＣＮ３に供給される。次段ラ
ッチ回路は、帰還用のクロックドインバータ回路ＣＮ４
とナンドゲート回路Ｇ３とがラッチ形態にされ、ナンド
ゲート回路の他の入力には内部状態コントロール信号Ｓ
ＴＡＴＥ及び内部クロック信号ＩＣＬＫが供給される。

【００５１】内部クロック信号ＩＣＬＫは、インバータ
回路Ｎ８により反転信号が形成され、インバータ回路Ｎ
９により同相の信号が形成される。これにより、内部ク
ロック信号ＩＣＬＫがハイレベルのきには、入力段ラッ
チ回路がホールド状態にされ、次段ラッチ回路がスルー
状態にされる。すなわち、内部クロック信号ＩＣＬＫの
ハイレベルにより、入力用のクロックドインバータ回路
ＣＮ１が出力ハイインピーダンス状態にされ、帰還用の
クロックドインバータ回路ＣＮ２が活性化されて、デコ
ーダ回路７の出力信号が上記帰還用のクロックドインバ
ータ回路ＣＮ２によって保持される。

【００５２】次段ラッチ回路では、クロック信号ＩＣＬ
Ｋのハイレベルにより、入力用のクロックドインバータ
回路ＣＮ３が活性化され、帰還用のクロックドインバー
タ回路ＣＮ４が出力ハイインピーダンス状態にされてい
る。ナンドゲート回路Ｇ３は、上記内部クロック信号Ｉ
ＣＬＫのハイレベルにより、信号ＳＴＡＴＥがハイレベ
ルならインバータ回路として作用するので信号ＭＤＥＣ
ＯＵＴに対応した信号を出力し、ハイレベルならそれに
対応して出力をロウレベルにする。

【００５３】内部クロック信号ＩＣＬＫがロウレベルに
変化すると、入力段ラッチ回路はスルー状態になり、上
記デコーダ回路７の出力信号を取り込み、ホールド状態
にされた次段ラッチ回路は、１つ前の状態を保持する。
このようにラッチ回路として入力段と出力段の２つを用
いてマスター／スレーブのフリップフロップ回路として
動作させることにより、安定したモード判定信号ＭＯＤ
Ｅを得ることができる。

【００５４】図５には、前記図１に示されたモード判定
部の他の一実施例の論理回路図が示されている。この実
施例では、内部クロック信号ＩＣＬＫを遅延回路とイン
バータ回路Ｎ５及びナンドゲート回路Ｇ２により、内部
クロック信号ＩＣＬＫがロウレベルからハイレベルに立
ち上がる一定期間だけ発生するパルスを形成して、入力
信号／ＲＡＳを取り込む入力バッファにラッチ回路をホ
ールド状態にするものである。これにより、内部クロッ
ク信号ＩＣＬＫがハイレベルに立ち上がるタイミングで
外来ノイズ等により入力信号／ＲＡＳが変化しても、そ
れを受け付けないようにして信頼性を高くするものであ
る。

【００５５】他の入力信号／ＣＡＳ、／ＷＥ及び／ＣＳ
についても、上記同様な入力回路が用いられ、デコーダ
回路７の入力信号が形成される。このデコーダ回路７の
出力部に設けられて、モード判定信号ＭＯＤＥを形成す
るラッチ回路は、１段の回路により構成される。そし
て、それに供給される内部クロック信号は、前記同様に
内部クロック信号の立ち上がりに同期して発生される１
ショットパルスが３個のインバータ回路を通して逆相で
入力されために、上記入力用のラッチ回路とは相補的に
スルー状態とホールド状態になり、上記１ショットパル
スが発生されたタイミングでスルー状態となり、他のタ
イミングではホールド状態になり、モード判定信号ＭＯ
ＤＥを出力させる。

【００５６】図７には、本発明に係るシンクロナスＤＲ
ＡＭが適用されたコンピュータシステムの要部概略図が
示されている。バスと中央処理装置ＣＰＵ、周辺装置制
御部、主記憶メモリとしてのダイナミック型ＲＡＭ（Ｄ
ＲＡＭ）又は本発明に係るシンクロナスＤＲＡＭ（ＳＤ
ＲＡＭ）及びそのメモリ制御部、バックアップメモリと
してのスタティック型ＲＡＭ（ＳＲＡＭ）及びバックア
ップパリティとその制御部、プログラムが格納されたリ
ード・オンリー・メモリ（ＲＯＭ），表示系等によって
本コンピュータシステムは構成される。

【００５７】上記周辺装置制御部は外部記憶装置および
キーボードＫＢ等と接続されている。表示系はビデオＲ
ＡＭ（以下ＶＲＡＭと記す）等によって構成され、出力
装置としてのディスプレイと接続されることによってＶ
ＲＡＭ内の記憶情報の表示を行なう。このビデオＲＡＭ
は、本発明に係るシンクロナスＤＲＡＭ（ＳＤＲＡＭ）
に置き換えることもできる。コンピュータシステム内部
回路に電源を供給するための電源供給部が設けられてい
る。上記中央処理装置ＣＰＵは各メモリを制御するため
の信号を形成することによって上記各メモリの動作タイ
ミング制御を行なう。このようなシステムに用いると
き、中央処理装置ＣＰＵの高速化に対応してシステムク
ロックが高速化されてメモリサイクルが短くされても、
上記のようなシンクロナスＤＲＡＭの入力回路により対
処できる。

【００５８】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） クロック信号に同期して複数の外部端子から入
力された入力信号をそれぞれ取り込む複数の入力バッフ
ァの出力信号をそのままデコーダ回路に供給し、このデ
コーダ回路の出力信号を、クロックバッファにより取り
込まれた内部クロック信号によりラッチすることによ
り、入力信号のクロック信号に対するセットアップ時間
とホールド時間を利用して入力信号の取り込みとそのデ
コードとが行われるために、回路の簡素化とデコード確
定のタイミングを速くすることができるという効果が得
られる。

【００５９】（２） クロック信号に同期して入力され
るアドレス信号をアドレスバッファを通してデコーダ回
路に供給し、このデコーダ回路にて冗長アドレスとの比
較判定を行い、内部クロック信号に同期して上記比較判
定に対応した正規回路又は冗長回路の選択を行うことに
より、入力信号のクロック信号に対するセットアップ時
間とホールド時間を利用してアドレス信号の取り込みと
冗長比較とが行われるために、冗長回路と正規回路の動
作タイミングを同じく早くすることができるという効果
が得られる。

【００６０】（３） 上記（１）により、モード確定後
のメモリアクセス時間が長くでき動作マージンを大きく
したり、低消費電力化を図ることができるという効果が
得られる。

【００６１】（４） 上記（２）により、正規回路と冗
長回路との動作タイミングを同じくすることができるか
ら、ワード線選択タイミング、センスアンプの活性化タ
イミング等の一連のタイミングを共通化でき、回路の簡
素化を図ることができるという効果が得られる。

【００６２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は、上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。例え
ば、図６において、シンクロナスＤＲＡＭは、いわゆる
×１ビット又は×８ビット構成等、任意のビット構成を
採ることができる。また、シンクロナスＤＲＡＭには、
任意数のバンクを設けることができるし、各バンクを複
数のマットに分割することもできる。データ入出力端子
Ｄ０〜Ｄ１５は、データ入力端子及びデータ出力端子と
して専用化するものであってもよい。

【００６３】図１の実施例において、モード判定を行う
デコーダ回路には、そのモード判定に必要なアドレス信
号も同様に供給する構成としてもよい。すなわち、モー
ド判定に利用されるアドレス信号Ａ８，Ａ９は、アドレ
スバッファの出力がそのままデコーダ回路７に供給され
るようにし、アドレスデコーダには必要に応じてラッチ
回路等を通して信号を供給する等種々の実施形態を採る
ことができる。図４又は図５の実施例回路は、必要に応
じて種々の実施形態を採ることができるものである。

【００６４】この発明は、クロック信号に同期してアド
レス信号や制御入力信号が供給される、いわゆるシンク
ロナスＤＲＡＭに適用した場合について説明したが、そ
れに限定されるものではなく、例えば、スタティック型
ＲＡＭやＲＯＭ等の半導体記憶装置においてもクロック
信号に同期してアドレス信号や制御入力信号が供給され
る構成のものに同様に適用できるものである。

【００６５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、クロック信号に同期して複
数の外部端子から入力された入力信号をそれぞれ取り込
む複数の入力バッファの出力信号をそのままデコーダ回
路に供給し、このデコーダ回路の出力信号を、クロック
バッファにより取り込まれた内部クロック信号によりラ
ッチすることにより、入力信号のクロック信号に対する
セットアップ時間とホールド時間を利用して入力信号の
取り込みとそのデコードとが行われるために、回路の簡
素化とデコード確定のタイミングを速くすることができ
る。

【図面の簡単な説明】

【図１】この発明に係るシンクロナスＤＲＡＭのタイミ
ング発生回路に含まれるモード判定部の一実施例を示す
ブロック図である。

【図２】図１のモード判定部の動作の一例を説明するた
めのタイミング図である。

【図３】この発明に係る半導体記憶装置の冗長比較動作
を説明するためのタイミング図である。

【図４】図１のモード判定部の一実施例を示す論理回路
図である。

【図５】図１のモード判定部の他の一実施例を示す論理
回路図である。

【図６】この発明が適用されるシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図７】本発明に係るシンクロナスＤＲＡＭが適用され
たコンピュータシステムの一実施例を示す要部概略図で
ある。

【図８】従来のシンクロナスＤＲＡＭにおけるモード判
定部の一例を示すブロック図である。

【図９】図８のモード判定部の動作の一例を説明するた
めのタイミング図である。

【符号の説明】

１〜６…入力バッファ、７…デコーダ回路、８…ラッチ
回路、９…コントロール回路、１０〜１３…ラッチ回
路、Ｎ１〜Ｎ２１…インバータ回路、ＣＮ１〜ＣＮ４…
クロックドインバータ回路、Ｇ１〜Ｇ５…ナンドゲート
回路、ＢＡＮＫ０〜ＢＡＮＫ１…バンク、ＭＡＲＹ…メ
モリアレイ、ＲＤ…ロウアドレスデコーダ、ＳＡ…セン
スアンプ、ＣＤ…カラムアドレスデコーダ、ＢＳ…バン
ク選択回路、ＲＢ…ロウアドレスバッファ、ＣＢ…カラ
ムアドレスバッファ、ＰＢ…プリアドレスバッファ、Ｒ
ＦＣ…リフレッシュアドレスカウンタ、ＩＯ…データ入
出力回路、ＴＧ…タイミング発生回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 片山 雅弘 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 平６−318391（ＪＰ，Ａ) 特開 平６−275072（ＪＰ，Ａ) 特開 平６−162770（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/407 G11C 16/06 G11C 29/00 603

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 クロック信号に同期して複数のアドレス
   信号及び複数の制御入力信号が供給される半導体記憶装
   置であって、 複数の第１ノードから入力された前記複数の制御入力信
   号を取り込むためにそれぞれ対応して設けられた複数の
   第１入力バッファと、 第２ノードから入力された前記クロック信号を取り込み
   内部クロック信号を出力するための第２入力バッファ
   と、 前記複数の第１入力バッファの出力ノードのそれぞれに
   対応して設けられ、対応する前記第１入力バッファの出
   力信号に対してスルー状態又はホールド状態の何れかと
   される複数の第１ラッチ回路と、 前記複数の第１ラッチ回路から出力された複数の出力信
   号に基づいてデコードし、動作モードを指定するモード
   判定信号を出力するためのデコーダ回路と、 前記デコーダ回路の出力ノードに設けられ、前記モード
   判定信号に対してスルー状態又はホールド状態の何れか
   とされる第２ラッチ回路とを具備し、 前記第１ラッチ回路は、前記内部クロツク信号に基づい
   て前記スルー状態又は前記ホールド状態の何れかに設定
   され、 前記第２ラッチ回路は、前記内部クロック信号に基づい
   て前記スルー状態又は前記ホールド状態の何れかに設定
   されることを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 前記第１ラッチ回路のそれぞれは、対応する前記第１入
   力バッファの出力信号を第３ノードに受けて第４ノード
   から対応する信号を出力するか又はその出力がハイイン
   ピーダンス状態とされる第１回路と、前記第１回路の前
   記第４ノードに結合され前記第４ノードの信号を通過さ
   せるか又は前記第４ノードの信号を保持しながら出力す
   るための第２回路とを含むことを特徴とする半導体記憶
   装置。
3. 【請求項３】 請求項２において、 前記第１ラッチ回路がスルー状態とされるとき、前記第
   １回路は対応する前記第１入力バッファの出力信号を前
   記第３ノードに受けて対応する信号を前記第４ノードか
   ら出力するとともに前記第２回路は前記第４ノードの信
   号を通過させ、 前記第１ラッチ回路がホールド状態とされるとき、前記
   第１回路はその出力がハイインピーダンス状態とされる
   とともに第２回路は前記第４ノードの信号を保持しなが
   ら出力することを特徴とする半導体記憶装置。
4. 【請求項４】 請求項２又は３において、 前記第１回路は、前記内部クロック信号に基づいて制御
   される第１クロックドインバータ回路であり、 前記第２回路は、前記内部クロック信号に基づいて制御
   される第２クロックドインバータ回路と第１インバータ
   回路とを含み、前記第２クロックドインバータ回路の入
   力ノードと出力ノードのそれぞれに対して、前記第１イ
   ンバータ回路の出力ノードと入力ノードが接続されるこ
   とを特徴とした半導体記憶装置。
5. 【請求項５】 請求項１から４のいずれかにおいて、 前記第２ラッチ回路は、前記デコーダ回路の出力する前
   記モード判定信号を第５ノードに受けて第６ノードから
   対応する信号を出力するか又はその出力がハイインピー
   ダンス状態とされる第３回路と、前記第３回路の前記第
   ６ノードに結合され前記第６ノードの信号を通過させる
   か又は前記第６ノードの信号を保持しながら出力する第
   ４回路とを含むことを特徴とする半導体記憶装置。
6. 【請求項６】 請求項５において、 前記第３回路は、前記内部クロック信号に基づいて制御
   される第３クロックドインバータ回路であり、 前記第４回路は、前記内部クロック信号に基づいて制御
   される第４クロックドインバータ回路と第２インバータ
   回路とを含み、前記第４クロックドインバータ回路の入
   力ノードと出力ノードのそれぞれに対して、前記第２イ
   ンバータ回路の出力ノードと入力ノードが接続されるこ
   とを特徴とする半導体記憶装置。
7. 【請求項７】 請求項５又は６において、 前記半導体記憶装置は、前記第２ラッチ回路の出力と前
   記内部クロックに基づく信号とを受けてそれらの論理を
   取って出力するためのゲート回路を更に含むことを特徴
   とする半導体記憶装置。
8. 【請求項８】 請求項７において、 前記ゲート回路は、ナンドゲート回路であることを特徴
   とする半導体記憶装置。
9. 【請求項９】 請求項１から８のいずれかにおいて、 前記第１ラッチ回路と前記第２ラッチ回路のそれぞれに
   は、それぞれに対応した遅延を加えた前記内部クロック
   が供給されることを特徴とする半導体記憶装置。
10. 【請求項１０】 請求項１から９のいずれかにおいて、 前記複数の制御入力信号は、ロウアドレスストローブ信
    号、カラムアドレスストローブ信号及びライトイネーブ
    ル信号を含むことを特徴とする半導体記憶装置。
11. 【請求項１１】 請求項１０において、 前記複数の制御入力信号は、チップセレクト信号を更に
    含むことを特徴とする半導体記憶装置。
12. 【請求項１２】 請求項１０又は１１において、 前記複数の制御入力信号は、アドレス端子から入力され
    る信号を更に含むことを特徴とする半導体記憶装置。
13. 【請求項１３】 請求項１から１２のいずれかにおい
    て、 前記半導体記憶装置は、シンクロナスＤＲＡＭであり、 前記デコーダ回路は、前記シンクロナスＤＲＡＭのコマ
    ンドを決定するための回路であることを特徴とする半導
    体記憶装置。