JPH117764A - シンクロナスｄｒａｍ - Google Patents

シンクロナスｄｒａｍ

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JPH117764A
JPH117764A JP10117194A JP11719498A JPH117764A JP H117764 A JPH117764 A JP H117764A JP 10117194 A JP10117194 A JP 10117194A JP 11719498 A JP11719498 A JP 11719498A JP H117764 A JPH117764 A JP H117764A
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burst
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Kokyo Kin
洪▲夾▼ 金
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Abstract

(57)【要約】 【課題】 本発明の目的はシンクロナスＤＲＡＭのバー
ストモード動作でバーストアドレスをカラムアドレスバ
ッファに加えず、プリフェッチされたデータを貯蔵させ
るレジスタに直接加え、シンクロナスＤＲＡＭの信号径
路を減らすことにより、動作速度を向上させた高速動作
用シンクロナスＤＲＡＭを提供することにある。 【解決手段】 本発明のシンクロナスＤＲＡＭはバース
ト長をプログラミングするモードレジスタと、カラムア
クティブ信号により前記カラムデコーダの動作を制御す
る信号を発生させるカラムアドレスバッファ／ラッチ
と、バーストスタートアドレスが入力されると、前記モ
ードレジスタにプログラミングされたバースト長ほどの
バーストアドレスを発生させるバースト長カウンタと、
前記バースト長カウンタの動作を制御するバースト制御
機と、グローバルデータ入／出力ラインに伝送されたデ
ータを一時貯蔵し、この貯蔵されたデータをバーストア
ドレスの制御によりデータ出力バッファに伝送させるデ
ータラッチ回路をさらに備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シンクロナスＤＲ
ＡＭ（SDRAM ：Synchronous Dynamic Random Access Me
mory）に関し、特にシンクロナスＤＲＡＭのバーストモ
ード動作でバーストアドレスをカラムアドレスバッファ
に印加せず、プリフェッチされたデータを貯蔵させるレ
ジスタに直接印加してシンクロナスＤＲＡＭの信号経路
を減らすことにより、動作速度を向上させた高速動作用
シンクロナスＤＲＡＭに関する。
【０００２】
【従来の技術】一般に、従来のシンクロナスＤＲＡＭの
リード動作は、先ず読み取ろうとするメモリセルに該当
するアドレスを加えれば、アドレスバッファを介しプリ
デコーダに入力され、この際、アドレスが変化すること
を感知するアドレス遷移検出（Address Transition Det
ection）回路が作動し、一つの短パルス（one short pu
lse ）を発生する。プリデコーディングした後、ワード
ラインを選択するためロウデコーダを経てワードライン
ドライバを駆動してからワードラインを選択する。同様
に、前記選択されるメモリセルに該当するカラムライン
を選択するとメモリセルが選択される。選択されたセル
のデータはビットラインを介しセンスアンプに入力され
る。センスアンプで増幅されたデータは出力バッファを
介し出力端に出力される。
【０００３】ライト動作において、メモリセルの選択過
程は事実上リード動作と同様である。ライト動作の際に
は、チップがライト状態になるのでセンスアンプ、出力
バッファは動作をせず、データ入力バッファが動作状態
に入る。よって、入出力パッドに入力されたデータは、
データビットライン及び選択されたビットラインに伝達
され、選択されたメモリセルに入ってライト動作を完了
することになる。
【０００４】図６は、従来の一般的なシンクロナスＤＲ
ＡＭのブロック構成図を示したもので、バースト長カウ
ンタ（１８）、カラムアドレスバッファ／ラッチ回路
（１９）、カラムデコーダ（３０、３１）、センスアン
プ＆データ入／出力ゲート（２９、３２）、セルアレイ
ブロック（２３、２４）、データ出力バッファ（２５、
２６）、モードレジスタ（２０）、ＤＱＭ制御機（２
７）、ＤＱピン（２８）等で構成される。
【０００５】前記構成によれば、バースト長カウンタ
（１８）にバーストアドレスが入力されるとカウンタが
動作し、バースト長ほどのパルス信号を発生させてカラ
ムアドレスバッファに入力させる。従って、カラムアド
レスバッファ／ラッチ（１９）及びカラムアドレスプリ
デコーダ、またカラムデコーダ（３０、３１）を経るカ
ラム径路が構成されることになる。
【０００６】
【発明が解決しようとする課題】したがって、このよう
に構成された従来のシンクロナスＤＲＡＭにおいて、動
作速度を向上させるためデータバスセンスアンプ、又は
リードデータバスラインをパイプライン構成に処理して
動作速度を改善させていた。しかしながら、このような
場合にはバーストアドレス径路が長くなるので、それぞ
れの状態でタイミング不一致と信号のレイシング（sign
al racing ）の問題が誘発される。従って、素子設計及
び検証が困難であり開発期間が長く必要となる問題点が
あった。
【０００７】本発明は前記問題点を解決するためなされ
たものであり、本発明の目的はシンクロナスＤＲＡＭの
バーストモード動作でバーストアドレスをカラムアドレ
スバッファに加えず、プリフェッチされたデータを貯蔵
させるレジスタに直接加え、シンクロナスＤＲＡＭの信
号径路を減らすことにより、動作速度を向上させた高速
動作用シンクロナスＤＲＡＭを提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
アドレスにより選択されデータを貯蔵する多数個のセル
と、ロウ及びカラムに構成される多数個のメモリセルア
レイと、前記ロウとカラムを選択するための多数個のロ
ウデコーダ及びカラムデコーダと、リード動作の間に前
記アドレスにより選択されたセルのデータがビットライ
ン及びデータバスラインに順次伝えられると、これをそ
れぞれ増幅して出力するビットラインセンスアンプ及び
データバスラインセンスアンプと、前記データバスライ
ンのデータがグローバル入／出力ラインに伝えられる
と、これをバッファリングして外部に出力するためのデ
ータ出力バッファを含む半導体メモリ素子であるシンク
ロナスＤＲＡＭおいて、バースト長をプログラミングす
るモードレジスタと、カラムアクティブ信号により、前
記カラムデコーダの動作を制御するカラムアドレスバッ
ファ及びラッチ手段と、バーストスタートアドレスが入
力されると、前記モードレジスタにプログラミングされ
たバースト長ほどのバーストアドレスを発生させるバー
スト長カウンタ手段と、前記バースト長カウンタ手段の
動作を制御するバースト制御手段と、グローバルデータ
入／出力ラインに伝えられたデータを一時貯蔵し、この
貯蔵されたデータをバーストアドレスの制御によりデー
タ出力バッファに伝送させるデータラッチ手段と、を備
えることを特徴としている。
【０００９】請求項１記載の発明のシンクロナスＤＲＡ
Ｍによれば、アドレスにより選択されデータを貯蔵する
多数個のセルと、ロウ及びカラムに構成される多数個の
メモリセルアレイと、前記ロウとカラムを選択するため
の多数個のロウデコーダ及びカラムデコーダと、リード
動作の間に前記アドレスにより選択されたセルのデータ
がビットライン及びデータバスラインに順次伝えられる
と、これをそれぞれ増幅して出力するビットラインセン
スアンプ及びデータバスラインセンスアンプと、前記デ
ータバスラインのデータがグローバル入／出力ラインに
伝えられると、これをバッファリングして外部に出力す
るためのデータ出力バッファを含む半導体メモリ素子で
あるシンクロナスＤＲＡＭおいて、モードレジスタは、
バースト長をプログラミングし、カラムアドレスバッフ
ァ及びラッチ手段は、カラムアクティブ信号により、前
記カラムデコーダの動作を制御し、バースト長カウンタ
手段は、バーストスタートアドレスが入力されると、前
記モードレジスタにプログラミングされたバースト長ほ
どのバーストアドレスを発生させ、バースト制御手段
は、前記バースト長カウンタ手段の動作を制御し、デー
タラッチ手段は、グローバルデータ入／出力ラインに伝
えられたデータを一時貯蔵し、この貯蔵されたデータを
バーストアドレスの制御によりデータ出力バッファに伝
送させる。
【００１０】また、請求項２記載の発明のように、請求
項１記載のシンクロナスＤＲＡＭにおいて、前記データ
ラッチ手段は、前記グローバル入／出力ラインと同数の
ラッチ回路によって構成されることが有効である。
【００１１】更に、請求項３記載の発明のように、請求
項２記載のシンクロナスＤＲＡＭにおいて、前記データ
ラッチ手段は、パイプライン構造とプリフェッチ構造を
同時に有するラッチ回路であることが有効である。
【００１２】また、請求項４記載の発明のように、請求
項２記載のシンクロナスＤＲＡＭにおいて、前記データ
ラッチ手段は、前記データバスラインの出力を並列にＮ
ビット受信してＮ個のデータラッチ回路に順次ラッチさ
せた後、前記バーストアドレスによりＮ個ずつ順次出力
することが有効である。
【００１３】したがって、シンクロナスＤＲＡＭのバー
ストモード動作でバーストアドレスをカラムアドレスバ
ッファに加えず、プリフェッチしたデータを貯蔵させる
レジスタに直接加えてシンクロナスＤＲＡＭの信号径路
を減少することにより、シンクロナスＤＲＡＭの動作速
度を大幅に向上させることができる。
【００１４】
【発明の実施の形態】以下、図１〜図５を参照して本発
明に係るシンクロナスＤＲＡＭの実施の形態を詳細に説
明する。
【００１５】（第１の実施の形態）図１は、本発明の第
１の実施の形態におけるシンクロナスＤＲＡＭのブロッ
ク構成図であり、図６に示す従来のシンクロナスＤＲＡ
Ｍとは別に、カラムアクティブ信号により前記カラムデ
コーダの動作を制御する信号を発生させるカラムアドレ
スバッファ／ラッチ回路（１９）と、バーストスタート
アドレスが入力されると、前記モードレジスタにプログ
ラミングされたバースト長ほどのバーストアドレスを発
生させるバースト長カウンタ（１８）と、前記バースト
長カウンタ（１８）の動作を制御するバースト制御機
（４１）と、グローバルデータ入／出力ラインに伝送さ
れたデータを一時貯蔵し、この貯蔵されたデータをバー
ストアドレスの制御によりデータ出力バッファに伝送さ
せるデータラッチ回路（４２、４３）を更に備える。
【００１６】前記構成による動作を調べて見れば、先ず
カラムアドレスバッファにバーストスタートアドレス
（Burst Start Address ）が入力されると、バースト長
カウンタがバースト制御機（４１）の制御を受けて該当
バーストアドレスを発生させる。そして、ビットライン
センスアンプ＆データバスラインセンスアンプを経て出
力されたセルのデータは、グローバル入／出力ラインに
伝えられ一時記憶装置のデータラッチ回路（４２、４
３）にプリフェッチされるようになる。
【００１７】この際、プリフェッチされたデータは、前
記バースト長カウンタ（１８）で発生したバーストアド
レスにより制御され、データ出力バッファ（２５、２
６）に出力される。即ち、データラッチ回路（４２、４
３）によりプリフェッチされるデータの個数は、シンク
ロナスＤＲＡＭのバースト長に該当する個数となる。例
えばシンクロナスＤＲＡＭの全てのレジスタをバースト
長“８”にプログラムしたとすれば、グローバル入／出
力（ｇｉｏ）ラインは８個となり８ビットプリフェッチ
用データラッチが必要である。
【００１８】データラッチ回路（４２、４３）にバース
トアドレスを印加すれば、図６の従来方式とは別にデー
タ出力径路でのみシンクロナスＤＲＡＭに構成するのが
可能となる。従って、本第１の実施の形態におけるシン
クロナスＤＲＡＭは、従来の一般ＤＲＡＭにも適用可能
な技術であり、データ出力前まで非同期式に動作するの
で信号レイシング問題及びタイミング不一致の可能性が
減少することになる。
【００１９】図２は、図１に示すバースト長カウンタ回
路（１８）の一実施例を示す詳細回路図であり、図３
は、図２に示すバースト長カウンタ回路（１８）の動作
タイミング図を示したものである。図３ａは、バースト
長が４でありシーケンスタイプの場合を示し、図３ｂ
は、バースト長が４であり線形タイプの場合を示す。図
３ａと図３ｂに示すように、バースト長カウンタ回路
（１８）のカウント値は、１０、１１、００、０１の順
に変化する。
【００２０】本発明では、メモリセルのデータをグロー
バル入／出力ライン（ｇｉｏ）を介してデータラッチ回
路にプリフェッチさせる。従って、カラム径路の速度は
プリフェッチビット数ほど速やかになる。例えば、バー
スト長が“８”であればｇｉｏラインは８個になり、カ
ラムバッファからｇｉｏまで動作速度は８倍になる。
【００２１】図４は、図１に示すデータラッチ回路（４
２、４３）の一実施例を示す詳細回路図であり、バース
ト長が“４”でｇｉｏラインが“４”の場合、４ビット
プリフェッチ処理後再びこれをパイプライン処理した場
合を示すものである。ここで‘dq’はデータ出力バッフ
ァに対して出力される出力データであり、‘ppfetch’
はパイプライン回路の出力を選択する信号で、‘gio ｉ
〜ｌ’はグローバル入出力ライン、‘dqcon ０〜３’は
バーストアドレスにより選択されたアドレスをラッチ回
路で‘dq’に出力させる役割を行う。
【００２２】（第２の実施の形態）図５は、本発明の第
２の実施の形態におけるシンクロナスＤＲＡＭのブロッ
ク構成図であり、前記データバスラインの出力を並列に
Ｎビットほど受信してからこれをＮ個のデータラッチ回
路に順次ラッチさせた後、前記バーストアドレスにより
Ｎ個ずつ順次出力するデータラッチ回路（４２、４３、
５１、５２）を並列に構成した。前記データラッチ回路
は、グローバル入／出力ラインの数ほどに該当するラッ
チ回路で構成され、パイプライン構造とプリフェッチ構
造を同時に有することを特徴とする。
【００２３】前記構成による動作を見れば、データバス
ラインの出力をＮビットほど受信した後これをＮ個のデ
ータラッチ回路にＮ個ずつ順次ラッチさせる。その次
に、バーストアドレスにより前記データラッチ回路から
データをＮ個ずつ順次出力させる。この場合、４ビット
プリフェッチに１段のパイプライン構造を有する回路に
構成されたものである。
【００２４】前記構成は、４ビットプリフェッチ端にデ
ータが並列に入力されるため一般的な構成より約４倍の
速度が向上され、１段のパイプライン回路で約２倍の速
度が向上されるようにする。従って、全体的に約８倍の
速度でデータを出力させることができる。
【００２５】以上説明したように、本発明の第１、また
は第２の実施の形態におけるシンクロナスＤＲＡＭによ
れば、シンクロナスＤＲＡＭのバーストモード動作でバ
ーストアドレスをカラムアドレスバッファに加えず、プ
リフェッチしたデータを貯蔵させるレジスタに直接加え
てシンクロナスＤＲＡＭの信号径路を減少することによ
り、動作速度を向上させ得る非常に優れた効果を有す
る。
【００２６】なお、前述の第１、または第２の実施の形
態におけるシンクロナスＤＲＡＭの回路構成は、本発明
のシンクロナスＤＲＡＭの好適な実施の形態として例示
したものであり、本発明は例示した回路構成に限定され
るものではなく、本発明の趣旨を逸脱しない範囲で、適
宜変更可能であることは勿論である。
【００２７】
【発明の効果】請求項１〜請求項４のいずれかに記載の
発明によれば、シンクロナスＤＲＡＭのバーストモード
動作でバーストアドレスをカラムアドレスバッファに加
えず、プリフェッチしたデータを貯蔵させるレジスタに
直接加えてシンクロナスＤＲＡＭの信号径路を減少する
ことにより、シンクロナスＤＲＡＭの動作速度を大幅に
向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるシンクロナスＤＲＡ
Ｍのブロック構成図。
【図２】図１に示すバーストカウンタ回路の一実施例に
よる詳細回路図。
【図３】図２に示すバーストカウンタ回路の動作タイミ
ング図。
【図４】図１に示すデータラッチ回路の一実施例による
詳細回路図。
【図５】本発明の第２実施例によるシンクロナスＤＲＡ
Ｍのブロック構成図。
【図６】従来のシンクロナスＤＲＡＭのブロック構成
図。
【符号の説明】
１１ ステートマシン １２ Vbb発生機 １３ Vpp発生機 １４ 自動リフレッシュ検出機 １５ 自動リフレッシュ制御機 １６ 自動リフレッシュカウンタ １７ アドレスレジスタ １８ バースト長カウンタ １９ カラムアドレスバッファ／ラッチ ２０ モードレジスタ ２１、２２ ロウデコーダ ２３、２４ セルアレイブロック ２５、２６ データ出力バッファ ２７ ＤＱＭ制御機 ２８ ＤＱピン ２９、３２ センスアンプ＆グローバル入／出力ライ
ンゲート ３０、３１ カラムデコーダ ４１ バースト制御機 ４２、４３ データラッチ回路 ５１、５２ パイプライン＆ラッチ回路 ５３ パイプ制御機

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 アドレスにより選択されデータを貯蔵す
    る多数個のセルと、ロウ及びカラムに構成される多数個
    のメモリセルアレイと、前記ロウとカラムを選択するた
    めの多数個のロウデコーダ及びカラムデコーダと、リー
    ド動作の間に前記アドレスにより選択されたセルのデー
    タがビットライン及びデータバスラインに順次伝えられ
    ると、これをそれぞれ増幅して出力するビットラインセ
    ンスアンプ及びデータバスラインセンスアンプと、前記
    データバスラインのデータがグローバル入／出力ライン
    に伝えられると、これをバッファリングして外部に出力
    するためのデータ出力バッファを含む半導体メモリ素子
    であるシンクロナスＤＲＡＭおいて、 バースト長をプログラミングするモードレジスタと、 カラムアクティブ信号により、前記カラムデコーダの動
    作を制御するカラムアドレスバッファ及びラッチ手段
    と、 バーストスタートアドレスが入力されると、前記モード
    レジスタにプログラミングされたバースト長ほどのバー
    ストアドレスを発生させるバースト長カウンタ手段と、 前記バースト長カウンタ手段の動作を制御するバースト
    制御手段と、 グローバルデータ入／出力ラインに伝えられたデータを
    一時貯蔵し、この貯蔵されたデータをバーストアドレス
    の制御によりデータ出力バッファに伝送させるデータラ
    ッチ手段と、 を備えることを特徴とするシンクロナスＤＲＡＭ。
  2. 【請求項２】 前記データラッチ手段は、前記グローバ
    ル入／出力ラインと同数のラッチ回路によって構成され
    ることを特徴とする請求項１記載のシンクロナスＤＲＡ
    Ｍ。
  3. 【請求項３】 前記データラッチ手段は、パイプライン
    構造とプリフェッチ構造を同時に有するラッチ回路であ
    ることを特徴とする請求項２記載のシンクロナスＤＲＡ
    Ｍ。
  4. 【請求項４】 前記データラッチ手段は、前記データバ
    スラインの出力を並列にＮビット受信してＮ個のデータ
    ラッチ回路に順次ラッチさせた後、前記バーストアドレ
    スによりＮ個ずつ順次出力することを特徴とする請求項
    ２記載のシンクロナスＤＲＡＭ。
JP10117194A 1997-04-25 1998-04-27 シンクロナスｄｒａｍ Pending JPH117764A (ja)

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KR1019970015593A KR100253564B1 (ko) 1997-04-25 1997-04-25 고속 동작용 싱크로노스 디램
KR1997P-15593 1997-04-25

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JPH117764A true JPH117764A (ja) 1999-01-12

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JP10117194A Pending JPH117764A (ja) 1997-04-25 1998-04-27 シンクロナスｄｒａｍ

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KR (1) KR100253564B1 (ja)
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