JPH08106778A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 高速動作とランダム性の良好な同期型半導体
記憶装置を提供する。 【構成】 外部クロック信号に同期して内部クロック発
生回路８０で内部クロック信号を発生し、内部クロック
信号に同期して内部アドレスと外部制御信号を取込み、
モード設定回路８３によってモードを設定し、動作判定
回路８４によって書込モードであることが判別される
と、クロックカウンタ８６で内部クロック信号を計数
し、モード信号と計数出力とに基づいて、１ビットごと
にデータをメモリセルに書込むかあるいは数ビット単位
でデータを書込むかのモード切換信号を発生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は同期型半導体記憶装置
に関し、特に、外部クロック信号に同期して外部制御信
号およびアドレス信号を含む外部信号を取込むような同
期型半導体記憶装置に関する。

【０００２】

【従来の技術】マイクロプロセッサ（ＭＰＵ）は近年ま
すます高速化されてきている。一方、主記憶装置として
用いられるダイナミック・ランダム・アクセスメモリ
（以下、ＤＲＡＭと称する）は高速化されてきてはいる
ものの、その動作速度は依然ＭＰＵの動作速度に追随す
ることができない。このため、ＤＲＡＭのアクセスタイ
ムおよびサイクルタイムがボトムネックとなり、システ
ム全体の性能が低下するということがよく言われる。

【０００３】システムの性能を向上させるために、ＤＲ
ＡＭとＭＰＵとの間に、高速のスタティック・ランダム
・アクセスメモリ（以下、ＳＲＡＭと称する）からなる
キャッシュメモリと呼ばれる高速メモリを配置する手法
がよく用いられる。キャッシュメモリに使用頻度の高い
データを格納しておき、ＭＰＵが必要とするデータがキ
ャッシュメモリ内に記憶されている場合には、高速のキ
ャッシュメモリへアクセスする。キャッシュメモリにＭ
ＰＵが要求するデータがないときのみ、ＤＲＡＭにアク
セスされる。使用頻度の高いデータが高速のキャッシュ
メモリに格納されているため、ＤＲＡＭへのアクセス頻
度が大幅に低減され、これによりＤＲＡＭのアクセスタ
イムおよびサイクルタイムの影響を排除してシステムの
性能を向上できる。このキャッシュメモリを用いる方法
は、ＳＲＡＭがＤＲＡＭに比べて高価であるため、パー
ソナルコンピュータなどの比較的安価な装置には適して
いない。したがって、安価なＤＲＡＭを用いてシステム
の性能を向上させることが求められている。

【０００４】これに対する１つの課題として、クロック
信号に同期して連続した数ビット（たとえば８ビット）
に高速アクセスすることが可能な同期型ＤＲＡＭ（シン
クロナスＤＲＡＭ；以下、ＳＤＲＡＭと称する）と呼ば
れるものが提案されている。

【０００５】図１１は従来のＳＤＲＡＭの主要部の構成
を示すブロック図である。図１１において、×８ビット
構成のＳＤＲＡＭの１ビットの入出力データに関連する
機能的部分の構成が示されている。データ入出力端子Ｄ
Ｑｉに関連するアレイ部分は、バンク♯１を構成するメ
モリアレイ１ａとバンク♯２を構成するメモリアレイ１
ｂを含む。バンク♯１のメモリアレイ１ａに対しては、
アドレス信号Ｘ０〜ｊをデコードしてメモリアレイ１ａ
の対応の行を選択する複数のロウデコーダを含むＸデコ
ーダ群２ａと、列アドレス信号Ｙ３〜ｋをデコードして
メモリアレイ１ａの対応の列を選択する列選択信号を発
生する複数のコラムデコーダを含むＹデコーダ群４ａ
と、メモリアレイ１ａの選択された行に接続されるメモ
リセルのデータを検知し増幅するセンスアンプ群６ａが
設けられている。

【０００６】Ｘデコーダ群２ａは、メモリアレイ１ａの
各ワード線に対応して設けられるロウデコーダを含む。
アドレス信号Ｘ０〜ｊに従って対応のロウデコーダが選
択状態となり、選択状態とされたロウデコーダに対して
設けられたワード線が選択状態となる。

【０００７】Ｙデコーダ群４ａは、メモリアレイ１ａの
列選択線それぞれに対して設けられるコラムデコーダを
含む。１本の列選択線は、後に説明するように８対のビ
ット線を選択状態とする。Ｘデコーダ群２ａおよびＹデ
コーダ群４ａにより、メモリアレイ１ａにおいて８ビッ
トのメモリセルが同時に選択状態とされる。Ｘデコーダ
群２ａおよびＹデコーダ群４ａはそれぞれバンク指定信
号Ｂ１により活性化されるように示される。

【０００８】バンク♯１には、さらにセンスアンプ群６
ａにより検知されかつ増幅されたデータを伝達するとと
もに、書込データをメモリアレイ１ａの選択されたメモ
リセルへ伝達するための内部データ伝達線（グローバル
ＩＯ線）のバスＧＩＯが設けられる。グローバルＩＯ線
バスＧＩＯが同時に選択された８ビットのメモリセルと
同時にデータの授受を行なうために８対のグローバルＩ
Ｏ線を含む。

【０００９】データ読出のために、バンク♯１において
グローバルＩＯ線バスＧＩＯ上のデータをプリアンプ活
性化信号φＰＡ１に応答して活性化されて増幅するプリ
アンプ群８ａと、プリアンプ群８ａで増幅されたデータ
を格納するためのリード用レジスタ１０ａと、リード用
レジスタ１０ａに格納されたデータを順次出力するため
の出力バッファ１２ａとが設けられる。

【００１０】プリアンプ群８ａおよびリード用レジスタ
１０ａは、８対のグローバルＩＯ線に対応してそれぞれ
８ビット幅になっている。リード用レジスタ１０ａは、
レジスタ活性化信号φＲｒ１に応答してプリアンプ群８
ａの出力するデータをラッチしかつ順次出力する。

【００１１】出力バッファ１２ａは、出力イネーブル信
号φＯＥ１に応答して、リード用レジスタ１０ａから順
次出力される８ビットのデータをデータ入出力端子ＤＱ
ｉへ伝達する。図１１においては、データの出力端子Ｄ
Ｑｉを介してデータ入力およびデータ出力が行なわれ
る。

【００１２】データの書込を行なうために、入力バッフ
ァ活性化信号φＤＢ１に応答して活性化され、データ入
出力端子ＤＱｉに与えられた入力データから内部書込デ
ータを生成する１ビット幅の入力バッファ１８ａが設け
られる。さらに、レジスタ活性化信号φＲｗ１に応答し
て活性化され、入力バッファ１８ａから伝達された書込
データを順次（ラップアドレスに従って）格納するライ
ト用レジスタ１６ａと、書込バッファ活性化信号φＷＢ
１に応答して活性化され、ライト用レジスタ１６ａに格
納されたデータを増幅してグローバルＩＯ線対バスＧＩ
Ｏへ伝達するライトバッファ群１４ａが設けられる。な
お、ライトバッファ群１４ａおよびライト用レジスタ１
６ａはそれぞれ８ビット幅になっている。

【００１３】バンク♯２も同様にして、メモリアレイ１
ｂ，Ｘデコーダ群２ｂ，Ｙデコーダ群４ｂ，センスアン
プ活性化信号φＳＡ２に応答して活性化されるセンスア
ンプ群６ｂ，プリアンプ活性化信号φＰＡ２に応答して
活性化されるプリアンプ群８ｂ，レジスタ活性化信号φ
Ｒｒ２に応答して活性化されるリード用レジスタ１０
ｂ，出力イネーブル信号φＯＥ２に応答して活性化され
る出力バッファ１２ｂ，バッファ活性化信号φＷＢ２に
応答して活性化されるライトバッファ群１４ｂ，レジス
タ活性化信号φＲｗ２に応答して活性化されるライト用
レジスタ１６ｂおよびバッファ活性化信号φＤＢ２に応
答して活性化される入力バッファ１８ｂを含む。

【００１４】バンク♯１の構成とバンク♯２の構成は同
じである。リード用レジスタ１０ａおよび１０ｂならび
にライト用レジスタ１６ａおよび１６ｂを設けることに
より、１つのデータ入出力端子ＤＱｉに対して高速のク
ロック信号に同期してデータの入出力を行なうことが可
能となる。バンク♯１および♯２に対する各制御信号に
関して、バンク指定信号Ｂ１およびＢ２に従っていずれ
か一方のバンクに対する制御信号のみが発生される。ま
た、図１１に示した機能ブロック２００が各データ入出
力端子に対して設けられ、８ビット構成のＳＤＲＡＭの
場合には、機能ブロック２００が８個設けられる。バン
ク♯１およびバンク♯２をほぼ同じ構成とし、バンク指
定信号Ｂ１およびＢ２によって一方のみを活性化するこ
とにより、バンク♯１および♯２は互いにほぼ完全に独
立して動作することが可能となる。

【００１５】データ読出用のレジスタ１０ａおよび１０
ｂとデータ書込用のレジスタ１６ａおよび１６ｂとを別
々に設けるとともに、それぞれバンク♯１および♯２に
対して設けることにより、データ読出および書込の動作
モード切換時およびバンク切換時においてデータが衝突
することがなく、正確なデータの読出および書込を実行
することができる。

【００１６】バンク♯１および♯２をそれぞれ独立に駆
動するための制御系として、第１の制御信号発生回路２
０と、第２の制御信号発生回路２２と、クロックカウン
タ２３とが設けられる。第１の制御信号発生回路２０
は、外部から与えられる制御信号、すなわち外部ロウア
ドレスストローブ信号ｅｘｔ．／ＲＡＳ，外部コラムア
ドレスストローブ信号ｅｘｔ．／ＣＡＳ，外部出力イネ
ーブル信号ｅｘｔ．／ＯＥ，外部書込イネーブル信号
（書込許可信号）ｅｘｔ．／ＷＥおよびマスク指示信号
ＷＭがたとえばシステムクロック、外部クロック信号Ｃ
ＬＫに同期して取込まれ、内部制御信号φｘａ，φｙ
ａ，φＷ，φＯ，φＲおよびφＣが発生される。

【００１７】第２の制御信号発生回路２２は、バンク指
定信号Ｂ１およびＢ２と、内部制御信号φＷ，φＯ，φ
ＲおよびφＣとクロック信号ＣＬＫに応答してバンク♯
１および♯２をそれぞれ独立に駆動するための制御信
号、すなわち、センスアンプ活性化信号φＳＡ１，φＳ
Ａ２，プリアンプ活性化信号φＰＡ１，φＰＡ２，ライ
トバッファ活性化信号φＷＢ１，φＷＢ２，入力バッフ
ァ活性化信号φＤＢ１，φＤＢ２および出力バッファ活
性化信号φＯＥ１，φＯＥ２が発生される。

【００１８】ＳＤＲＡＭはさらに周辺回路として、内部
制御信号φｘａに応答して外部アドレス信号ｅｘｔ．／
Ａ０〜ｅｘｔ．／Ａｉを取込み、内部アドレス信号ｘ０
〜ｊとバンク選択信号Ｂ１およびＢ２を発生するＸアド
レスバッファ２４と、内部制御信号φｙａに応答して活
性化され、列選択線を指定するための列選択信号ｙ３〜
ｋと、連続アクセス時における最初のビット線対（列）
を指定するラップアドレス用ビットＹ０〜２と、バンク
指定信号Ｂ１およびＢ２を発生するＹアドレスバッファ
２６と、ラップアドレスＷＹ０〜７とリード用レジスタ
１０ａおよび１０ｂを制御するためのレジスタ駆動用信
号φＲｒ１およびφＲｒ２ならびにライト用レジスタ１
６ａおよび１６ｂを駆動するための制御信号φＲｗ１お
よびφＲｗ２を発生するレジスタ制御回路２８を含む。
レジスタ制御回路２８には、バンク指定信号Ｂ１および
Ｂ２が与えられ、選択されたバンクに対してのみレジス
タ駆動用信号が発生される。

【００１９】図１２は図１１に示したＳＤＲＡＭの読出
サイクルを示すタイムチャートであり、図１３は同じく
書込サイクルを示すタイムチャートである。

【００２０】次に、図１２および図１３を参照して、図
１１に示したＳＤＲＡＭの読出および書込動作の概略に
ついて説明する。たとえば、図１２（ａ）に示すシステ
ムクロックである外部からのクロック信号ＣＬＫの立上
がりエッジで外部からの制御信号である図１２（ｂ）に
示すロウアドレスストローブ信号／ＲＡＳ，図１２
（ｃ）に示すコラムアドレスストローブ信号／ＣＡＳな
どが第１の制御信号発生回路２０に取込まれ、内部制御
信号φｘａ，φｙａなどが発生される。内部制御信号φ
ｘａと内部制御信号φｙａに応答して、図１２（ｅ）に
示すアドレス信号ＡｄｄがＸアドレスバッファ２４とＹ
アドレスバッファ２６に取込まれる。ここで、アドレス
信号Ａｄｄは行アドレス信号ｘと列アドレス信号ｙとが
時分割的に多重化されて与えられている。ロウアドレス
ストローブ信号／ＲＡＳがクロック信号ＣＬＫの立上が
りエッジにおいて活性状態の“Ｌ”レベルであればその
ときのアドレス信号Ａｄｄがロウアドレス信号ｘとして
Ｘアドレスバッファ２４に取込まれる。

【００２１】次に、コラムアドレスストローブ信号／Ｃ
ＡＳがクロック信号ＣＬＫの立上がりエッジにおいて活
性状態の“Ｌ”レベルであれば、そのときのアドレス信
号Ａｄｄが列アドレスＹｂとして取込まれる。この取込
まれた行アドレス信号Ｘａおよび列アドレス信号Ｙｂに
従って、ＳＤＲＡＭ内において行および列の選択動作が
行なわれる。そして、行アドレスストローブ信号／ＲＡ
Ｓが“Ｌ”レベルに立下がってから所定のクロック期間
（図１２においては６クロックサイクル）が経過した
後、最初の８ビットデータが出力される。一方、クロッ
ク信号ＣＬＫの立上がりに応答して、図１２（ｇ）に示
すようにデータが出力される。

【００２２】書込動作時においては、行アドレス信号Ｘ
ｃの取込はデータ読出時と同様である。図１３（ａ）に
示すクロック信号ＣＬＫの立上がりエッジにおいて、図
１３（ｃ）に示すコラムアドレスストローブ信号／ＣＡ
Ｓおよび図１３（ｄ）に示すライトイネーブル信号／Ｗ
Ｅがともに活性状態の“Ｌ”であれば、図１３（ｅ）に
示す列アドレス信号Ｙｄが取込まれるとともに、そのと
きに与えられていたデータｄ０（図１３（ｇ））が最初
の書込データとして取込まれる。ロウアドレスストロー
ブ信号／ＲＡＳおよびコラムアドレスストローブ信号／
ＣＡＳの立下がりに応答して、ＳＤＲＡＭ内部において
は行および列選択動作が実行される。クロック信号ＣＬ
Ｋに同期して順次入力データｄ１，…，ｄ７が取込ま
れ、順次メモリアレイバンク♯１または♯２にこの入力
データが書込まれる。

【００２３】上述のごとく、従来のＤＲＡＭにおけるロ
ウアドレスストローブ信号／ＲＡＳおよびコラムアドレ
スストローブ信号／ＣＡＳという外部制御信号に同期し
て、アドレス信号および入力データなどを取込んで動作
させる方式と異なり、ＳＤＲＡＭにおいては、外部から
与えられるたとえばシステムクロックであるクロック信
号ＣＬＫの立上がりエッジでアドレスストローブ信号／
ＲＡＳ，／ＣＡＳ，アドレス信号および入力データなど
の外部信号が取込まれる。

【００２４】このように、外部からのクロック信号に同
期させて外部からの信号およびデータを取込む同期動作
を実行することの利点は、アドレス信号のスキュー（タ
イミングのずれ）によるデータ入出力時間に対するマー
ジンを確保する必要がなく、このためサイクルタイムを
短縮することができることなどである。このようにクロ
ック信号に同期して連続データの書込および読出を実行
することができれば、連続アクセスタイムを高速化する
ことが可能となる。

【００２５】連続アクセスタイムを高速化する方法とし
て、大きく分類して次の２つが考えられる。

【００２６】図１４は２ビット以上のメモリアレイから
プリフェッチしてそのデータを順番に読み書きする具体
例を示す図であり、図１５は２ビットプリフェッチ，バ
ースト長＝４の書込時の内部波形を示す図である。

【００２７】図１４において、サブアレイ３０，３１，
…，３ｎはたとえば図１１に示したメモリアレイバンク
♯１に含まれており、説明の簡略化のために、ライトバ
ッファ群１４ａは省略されている。各サブアレイ３０，
３１，…，３ｎとライト用レジスタ１６ａとの間を接続
するＩ／Ｏ線にはトランジスタ５０，５１，…，５ｎが
接続され、ライト用レジスタ１６ａと入出力回路７１と
の間にはセレクタ７０が設けられている。入出力回路７
１は図１１に示した入力バッファ１８ａを含む。セレク
タ７０はライト用レジスタ１６ａに２ビットずつデータ
を与えるものである。

【００２８】次に、図１５を参照して、図１４の動作に
ついて説明する。図１５（ａ）に示すように、外部クロ
ック信号ＣＬＫの立上がりエッジで、図１５（ｂ）に示
すコラムアドレスストローブ信号／ＣＡＳと、図１５
（ｃ）に示す外部データが取込まれ、シリアルに入力さ
れた外部データのうち、先頭ビットと２ビット目のデー
タがセレクタ７０によって選択され、レジスタ６１，６
２にストアされる。図１５（ｄ），（ｅ）に示すように
Ｉ／Ｏ線４０，４１にデータが出力され、図１５
（ｈ），（ｉ）に示すようにＢＡ０，ＢＡ１信号が
“Ｈ”レベルになると、トランジスタ５０，５１が導通
し、２ビットのデータがサブアレイ３０と３１とに書込
まれ、その後図１５（ｌ）に示すイコライズ信号によっ
てＩ／Ｏ線４０，４１がイコライズされる。その後、３
ビット目と４ビット目のデータがセレクタ７０で選択さ
れ、上述の説明と同様にして、２ビットのサブアレイ３
２，３３に書込まれる。

【００２９】図１６は連続アクセスタイムを高速化する
第２の方法として、メモリアレイと入出力回路の間にラ
ッチを設けてパイプライン的に読み書きする具体例を示
す図であり、図１７は図１６の動作を説明するためのタ
イムチャートである。

【００３０】図１６に示すように、サブアレイ３０と入
出力回路７１との間にラッチ７２を設けることによっ
て、１ビットごとに外部データを読み書きすることがで
きる。すなわち、図１７（ａ）に示す外部クロック信号
が立上げられるごとに、入出力回路７１に入力された図
１７（ｃ）の外部データをラッチ７２にラッチし、図１
７（ｄ）に示すようにＩ／Ｏ線にデータを出力し、サブ
アレイ３０に書込み、書込後図１７（ｅ）に示すイコラ
イズ信号によってＩ／Ｏ線をイコライズする。

【００３１】

【発明が解決しようとする課題】上述のごとく連続アク
セスタイムを高速化する方法のうち、図１４に示した例
では、２ビット以上のデータを同時にデータ転送を行な
うため、毎クロックごとに連続書込動作を止めることは
できない。たとえば、２ビットプリフェッチのアーキテ
クチャでは、２クロックサイクルごとにしか連続書込を
止めることができず、２の倍数毎しかデータを書込むこ
とができない。

【００３２】一方、図１６に示した方法では、メモリア
レイと周辺回路網を接続するＩ／Ｏ線を介して１クロッ
クサイクルごとにデータを伝送しなければならず、サイ
クルタイムを高速化するには不利である。これらの、図
１４および図１６に示した例はいずれも長所と短所を持
っている。この２つの方法のうち、いずれの方法が適し
ているかどうかはＳＤＲＡＭを使うシステムにおいて変
化する。この２つの長所を１チップで実現する１つの方
法は、２つのアーキテクチャをモードセットによって切
換えることである。

【００３３】図１８はモードセットを切換えるタイミン
グを示すタイミングチャートである。図１８に示すよう
に、外部クロック信号ＣＬＫの立上がりエッジのとき
に、チップセレクト信号／ＣＳ，ロウアドレスストロー
ブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡ
Ｓおよび書込イネーブル信号／ＷＥを活性化し、そのと
きに与えられるアドレス信号によってバースト長などの
モードを切換える。このモードセットを利用すれば、上
述の図１４および図１６に示した２つのモードを切換え
ることができる。

【００３４】それゆえに、この発明の主たる目的は、上
述の２つのモードを１つのチップで切換えることのでき
るような同期型半導体装置を提供することである。

【００３５】

【課題を解決するための手段】請求項１に係る発明は、
外部クロック信号に同期して外部制御信号とアドレス信
号とデータとを含む外部信号を取込み、取込まれたアド
レス信号によってメモリセルのアドレスを指定し、取込
まれたデータをメモリセルに書込む同期型半導体記憶装
置において、外部クロック信号に同期して取込まれた外
部制御信号とアドレス信号とに基づいて、１ビットごと
にデータの書込を行なう第１のモードと、複数ビット単
位でデータの書込を行なう第２のモードとのいずれかを
設定するためのモード設定手段と、第１のモードが設定
されたことに応じて外部から与えられたデータを１ビッ
トごとにメモリセルに書込み、第２のモードが設定され
たことに応じて、外部から与えられたデータを数ビット
単位でメモリセルに書込む書込制御手段とを備えて構成
される。

【００３６】請求項２に係る発明では、データは複数ビ
ットシリアルに取込まれ、書込制御手段は、複数ビット
のデータをストアするレジスタ手段と、第２のモード信
号が与えられたことに応じてレジスタ手段にストアされ
た複数ビットのデータを数ビット単位でメモリセルに転
送するゲート手段とを含む。

【００３７】請求項３に係る発明では、請求項２の書込
手段は、第１のモード信号が与えられたことに応じて複
数ビットのデータを１ビットごとにラッチしてメモリセ
ルに与えるラッチ手段を含む。

【００３８】請求項４に係る発明は、外部クロック信号
に同期して外部アドレス制御信号とアドレス信号とデー
タとを含む外部信号を取込み、取込まれたアドレス信号
によってメモリセルのアドレスを指定してデータをメモ
リセルに書込む同期型半導体記憶装置において、アドレ
ス制御信号が入力されてからデータが入力されるまでの
外部クロック信号のクロック数を判別する判別手段と、
判別されたクロック数に応じてメモリセルに書込むデー
タを１ビットごとまたは数ビット単位に切換えるモード
切換手段を備えて構成される。

【００３９】請求項５に係る発明では、さらに読出時と
書込時とでデータを１ビットごとまたは数ビット単位に
切換える手段を含む。

【００４０】請求項６に係る発明は、外部クロック信号
に同期して外部制御信号とアドレス信号とデータとを含
む外部信号を取込み、取込まれたアドレス信号によって
メモリセルのアドレスを指定し、データをメモリセルか
ら読出す同期型半導体記憶装置において、外部クロック
信号に同期して取込まれた外部制御信号とアドレス信号
とに基づいて、１ビットごとにデータの読出を行なう第
１のモードと、複数ビット単位でデータの読出を行なう
第２のモードとのいずれかを設定するためのモード設定
手段と、第１のモードが設定されたことに応じてデータ
を１ビットごとにメモリセルから読出し、第２のモード
が設定されたことに応じて、データを数ビット単位でメ
モリセルから読出す読出制御手段とを備えて構成され
る。

【００４１】

【作用】この発明に係る同期型半導体記憶装置は、外部
制御信号とアドレス信号とに基づいて、１ビットごとに
データを書込むか数ビット単位でデータの書込を行なう
かのモードを設定し、設定されたモードで１ビットごと
あるいは数ビット単位でデータをメモリセルに書込むこ
とにより、高速動作とランダム性を向上できる。

【００４２】より好ましくは、複数ビットシリアルのデ
ータをレジスタ手段にストアし、第２のモード信号に応
じて複数ビットのデータを数ビット単位でメモリセルに
転送する。

【００４３】さらにより好ましくは、第１のモード信号
が与えられたことに応じて、複数ビットのデータを１ビ
ットごとにラッチしてメモリセルに与える。

【００４４】さらにより好ましくは、アドレス制御信号
が入力されてからデータが入力されるまでの外部クロッ
ク信号のクロック数を判別し、判別されたクロック数に
応じてメモリセルに書込むデータを１ビットごとまたは
数ビット単位に切換える。

【００４５】さらにより好ましくは、読出時と書込時と
でデータを１ビットごとまたは数ビット単位に切換え
る。

【００４６】さらに、この発明に係る同期型半導体記憶
装置は、外部制御信号とアドレス信号とに基づいて、１
ビットごとにデータを読出すか数ビット単位でデータの
読出を行なうかのモードを設定し、設定されたモードで
１ビットごとあるいは数ビット単位でデータをメモリセ
ルから読出すことにより、高速動作とランダム性を向上
できる。

【００４７】

【実施例】図１はこの発明の一実施例の概略ブロック図
である。図１において、外部クロック信号は内部クロッ
ク発生回路８０に与えられ、内部クロック発生回路８０
は外部クロック信号ＣＬＫに応答して、内部クロック信
号を発生する。発生された内部クロック信号はアドレス
バッファ８１と／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳバ
ッファ８２とクロックカウンタ８６とに与えられる。ア
ドレスバッファ８１は内部クロック信号に応答して内部
アドレス信号を取込み、／ＲＡＳ，／ＣＡＳ，／ＷＥ，
／ＣＳバッファ８２は内部クロック信号に応答して外部
／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ信号をそれぞれ取
込む。モード設定回路８３は前述の図１８に示したよう
に、／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳが活性化され
たときにアドレス信号を判別し、バースト長などのモー
ドを切換えるためのモード設定信号を発生し、イコライ
ズ，ＢＡｎ信号発生回路８５とクロックカウンタ８６と
に与える。動作判定回路８４は書込動作が開始されてか
ら書込動作が終了するまでの動作を判定し、書込動作が
開始されてから終了するまで活性化されるＷＤＥ信号を
発生し、クロックカウンタ８６に与える。クロックカウ
ンタ８６は動作判定回路８４からのＷＤＥ信号に応じ
て、内部クロック信号を計数し、イコライズ信号を発生
するためのトリガ信号と、図１４に示したサブアレイと
ライト用レジスタ間のデータの転送を制御する信号を発
生するためのトリガ信号を発生する。イコライズ，ＢＡ
ｎ信号発生回路８５は内部クロック信号とアドレス信号
とＷＤＥ信号とトリガ信号に応じて、イコライズ信号と
ＢＡｎ信号とを発生する。

【００４８】図２は図１に示したモード切換回路の概略
の動作を説明するためのタイムチャートである。図２に
示したタイムチャートは、図１において１ビットごとの
書込を行なったときのタイミングを示しており、１サイ
クルごとに図２（ｄ）〜（ｇ）に示すようにＩ／Ｏ線を
活性化しかつ図２（ｌ）に示すように、１サイクルごと
にイコライズ信号を発生するようにしているため、いず
れのタイミングであっても次の動作に移ることが可能と
なる。

【００４９】図３は図１に示した内部クロック発生回路
の具体例を示す図である。図３において、内部クロック
発生回路８０は、外部クロック信号が与えられるＮＡＮ
Ｄゲート８０１と遅延回路８０２とを含み、遅延回路８
０２によって遅延された外部クロック信号がインバータ
８０３で反転されてＮＡＮＤゲート８０１に与えられ、
ＮＡＮＤゲート８０１の出力がインバータ８０４で反転
されて内部クロック信号として出力される。この回路で
は、外部クロック信号ＣＬＫの立上がりのタイミングで
内部クロック信号を立上げ、遅延回路８０２で内部クロ
ック信号が立下げられる。このため、外部クロック信号
ＣＬＫの“Ｈ”レベルの時間が遅延回路８０２の遅延時
間よりも長い場合には、外部クロック信号ＣＬＫの
“Ｈ”レベルの時間にかかわらず内部クロック信号の
“Ｈ”レベルの期間を一定にすることができる。

【００５０】図４は図１に示した／ＲＡＳ，／ＣＡＳ，
／ＷＥ，／ＣＳバッファ８２とモード設定回路８３の具
体例を示す図である。図４において、／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥ，／ＣＳバッファ８２は内部クロック信号に
応じて、／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ信号を個
別的にラッチするダイナミックラッチ８２１〜８２４を
含む。ダイナミックラッチ８２１〜８２４の出力はモー
ド設定回路８３に与えられる。モード設定回路８３はダ
イナミックラッチ８２１〜８２４の出力を受けるＮＯＲ
ゲート８３１を含み、ＮＯＲゲート８３１によって／Ｒ
ＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ信号の論理和が求めら
れ、その出力がトランジスタ８３２のゲートに与えられ
る。トランジスタ８３２のドレインにはアドレスバッフ
ァ８１からアドレス信号Ａｄ０〜１０が与えられる。な
お、トランジスタ８３２はアドレス信号Ａｄ０〜１０の
各ビットに対応して複数設けられている。トランジスタ
８３２のソースからはＭＡ０〜１０が出力され、インバ
ータ８３３と８３４とからなるラッチによってラッチさ
れるとともに、ＭＡ７〜ＭＡ１０信号がＮＡＮＤゲート
８３５に与えられる。

【００５１】図５は図４に示したダイナミックラッチの
一例を示す電気回路図であり、図６は図５に示したダイ
ナミックラッチの動作を説明するためのタイムチャート
である。この図５に示したダイナミックラッチは従来か
ら知られたものであるので、簡単に説明する。ダイナミ
ックラッチ８２０はｐチャネルトランジスタ８３１〜８
３４とｎチャネルトランジスタ８３５〜８３９を含み、
ｎチャネルトランジスタ８３５のゲートに入力信号が与
えられ、ｎチャネルトランジスタ８３８のゲートには電
源電圧の中間電位に設定された基準電圧Ｖｒｅｆが与え
られる。ｐチャネルトランジスタ８３１，８３４，８３
９のそれぞれのゲートにはクロック信号φＬＥが与えら
れる。

【００５２】クロック信号φＬＥが図６（ａ）に示すよ
うに“Ｌ”レベルであって、入力信号が図６（ｂ）に示
すように“Ｌ”レベルになると、出力信号ＯＵＴ，／Ｏ
ＵＴはともに“Ｈ”レベルになる。クロック信号φＬＥ
が“Ｈ”レベルに立上がると、出力信号ＯＵＴが図６
（ｃ）に示すように“Ｌ”レベルに立下がり、入力信号
が“Ｈ”レベルに立上がり、クロックφＬＥが“Ｌ”レ
ベルに立下がると、出力信号ＯＵＴが“Ｈ”レベルに立
上がり、クロック信号φＬＥが“Ｈ”レベルに立上がる
と、出力信号／ＯＵＴが図６（ｄ）に示すように“Ｌ”
レベルに立下がる。

【００５３】図７は図１に示したクロックカウンタの具
体例を示す図である。クロックカウンタ８６は、６個の
フリップフロップを接続して構成され、計数出力Ａ，Ｂ
はＥＸＯＲゲート８６３に入力され、ＥＸＯＲゲート８
６３の出力とＷＤＥ信号とがＮＡＮＤゲート８６４によ
って論理積が求められる。ＮＡＮＤゲート８６４の出力
はｎチャネルトランジスタ８６６のドレインに与えられ
る。また、クロックカウンタ８６の計数出力Ｃ，／Ｄは
ＯＲゲート８６１によって与えられて論理和が求めら
れ、ＯＲゲート８６１の出力とＷＤＥ信号との論理積が
ＮＡＮＤゲート８６２によって求められる。ＮＡＮＤゲ
ート８６２の出力はｎチャネルトランジスタ８６５のド
レインに与えられ、ｎチャネルトランジスタ８６５のゲ
ートにはモード信号が与えられる。ｎチャネルトランジ
スタ８６６のゲートにはモード信号を反転した信号が与
えられる。ｎチャネルトランジスタ８６５と８６６の各
ソースは接続され、モード切換信号ＥＱＦが出力され、
図１に示すイコライズ，ＢＡｎ信号発生回路８５に与え
られる。

【００５４】図８は図７に示したクロックカウンタの動
作を説明するためのタイムチャートである。図１に示し
た／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳバッファ８２に
図８（ｂ）に示す／ＣＡＳ信号が取込まれ、動作判定回
路８４から図８（ｃ）に示すＷＤＥ信号がクロックカウ
ンタ８６に与えられると、クロック信号８６が図８
（ａ）に示す外部クロック信号ＣＬＫを計数し、図８
（ｄ），（ｅ）に示すように計数出力Ｃ，／ＤがＯＲゲ
ート８６１に与えられて論理和が求められ、さらにＮＡ
ＮＤゲート８６２によってＯＲゲート８６１の出力とＷ
ＤＥ信号との論理積が求められる。モード信号が“Ｈ”
レベルになると、ｎチャネルトランジスタ８６５がオン
し、ＮＡＮＤゲート８６２の出力が図８（ｆ）に示すモ
ード切換信号ＥＯＦとして出力される。すなわち、モー
ド信号が“Ｈ”レベルになると、図８（ｆ）に示すよう
にモード切換信号ＥＱＦが２クロックサイクルごとに活
性化され、このモード切換信号ＥＱＦをトリガとして、
図１に示したイコライズ，ＢＡｎ信号発生回路８５が動
作し、前述の図１５に示した制御が可能となる。

【００５５】一方、クロックカウンタ８６の計数出力
Ａ，Ｂが図８（ｊ），（ｋ）に示すようになると、排他
的論理和ゲート８６３によって排他的論理和が求めら
れ、ＮＡＮＤゲート８６４によってＥＸＯＲゲート８６
３の出力とＷＤＥ信号との論理積が求められ、モード信
号の反転信号が“Ｈ”レベルになると、図８（ｌ）に示
すように、１クロックサイクルごとにモード切換信号Ｅ
ＱＦが活性化され、図２および図１８の制御が可能とな
る。

【００５６】図９はこの発明の他の実施例を示すブロッ
ク図である。この実施例は、モード信号によってアドレ
スレイテンシが設定され、アドレスレイテンシ＝１か２
のときにプリフェッチビット数を変化させるようにした
ものである。ここで、アドレスレイテンシとは、コラム
アドレスが入力された後、何クロック目にデータが出力
されるかを示す値である。

【００５７】図９において、図１に示したイコライズ，
ＢＡｎ信号発生回路８５とクロックカウンタ８６とに代
えてバースト制御回路８７が設けられる。バースト制御
回路８７はモード設定回路８３によってモードが設定さ
れかつ動作判定回路８４によって書込動作であることが
判定されたことに応じて、バースト長を制御する。アド
レスレイテンシの値が小さいときは、コラムアドレスの
アクセスが一定であるため、クロックサイクルが遅くな
る。このため、複数ビットをプリフェッチしなくても、
動作可能となるので、アドレステイテンシにリンクさせ
てプリフェッチのビット数を変えることができる。

【００５８】図１０はこの発明のさらに他の実施例を示
すタイムチャートである。この図１０に示した実施例
は、書込動作のときにはランダムアクセスし、読出時は
連続読出を必要なユーザのために書込動作，読出動作に
ついて、それぞれ別々にバースト長を設定できるように
したものである。すなわち、図１０（ｂ）に示すよう
に、外部／ＣＳ信号と図１０（ｃ）に示す外部／ＷＥ信
号が活性されて書込動作になったときには、バースト長
が１に設定され、読出動作時にはバースト長が４に設定
される。

【００５９】

【発明の効果】以上のように、この発明によれば、外部
クロック信号に同期して取込まれた外部制御信号とアド
レス信号とに基づいて、１ビットごとにデータの書込を
行なうか数ビット単位でデータの書込を行なうかのモー
ドを設定し、それぞれのモードに応じて１ビットごとあ
るいは数ビット単位でデータを書込むためのモードを切
換えることができ、高速動作とランダム性が良好な同期
型半導体記憶装置を得ることができる。

【図面の簡単な説明】

【図１】 この発明の一実施例の概略ブロック図であ
る。

【図２】 図１に示したモード切換回路の概略の動作を
説明するためのタイムチャートである。

【図３】 図１に示した内部クロック発生回路の具体例
を示す図である。

【図４】 図１に示した／ＲＡＳ，／ＣＡＳ，／ＷＥ，
／ＣＳバッファの具体例を示す図である。

【図５】 図４に示したダイナミックラッチの一例を示
す図である。

【図６】 図５に示したダイナミックラッチの動作を説
明するためのタイムチャートである。

【図７】 図１に示したクロックカウンタの具体例を示
す図である。

【図８】 図７に示したクロックカウンタの動作を説明
するためのタイムチャートである。

【図９】 この発明の他の実施例のブロック図である。

【図１０】 この発明のさらに他の実施例を示すタイム
チャートである。

【図１１】 従来の同期型半導体記憶装置の全体の概略
の構成を示すブロック図である。

【図１２】 同期型半導体記憶装置のランダム読出サイ
クルを説明するためのタイムチャートである。

【図１３】 同期型半導体記憶装置のランダム書込サイ
クルを示すタイムチャートである。

【図１４】 ２ビット以上のメモリアレイからプリフェ
ッチしてそのデータを順番に読み書きする具体例を示す
図である。

【図１５】 ２ビットプリフェッチ，バースト長＝４の
書込時の内部波形を示すタイムチャートである。

【図１６】 パイプライン的に読み書きする具体例を示
す図である。

【図１７】 図１６の動作を説明するためのタイムチャ
ートである。

【図１８】 モード切換を説明するためのタイムチャー
トである。

【符号の説明】

８０ 内部クロック発生回路、８１ アドレスバッフ
ァ、８２ ／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳバッフ
ァ、８３ モード設定回路、８４ 動作判定回路、８５
イコライズ，ＢＡｎ信号発生回路、８６ クロックカ
ウンタ、８７ バースト制御回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒木 岳史 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号に同期して外部制御信
   号とアドレス信号とデータとを含む外部信号を取込み、
   取込まれたアドレス信号によってメモリセルのアドレス
   を指定し、取込まれたデータをメモリセルに書込む同期
   型半導体記憶装置において、 前記外部クロック信号に同期して取込まれた外部制御信
   号とアドレス信号とに基づいて、１ビットごとにデータ
   の書込を行なう第１のモードと、数ビット単位でデータ
   の書込を行なう第２のモードとのいずれかを設定するた
   めのモード設定手段、および前記モード設定手段によっ
   て第１のモードが設定されたことに応じて、外部から与
   えられたデータを１ビットごとに前記メモリセルに書込
   み、前記第２のモードが設定されたことに応じて、外部
   から与えられたデータを数ビット単位で前記メモリセル
   に書込む書込制御手段を備えた、同期型半導体記憶装
   置。
2. 【請求項２】 前記データは複数ビットシリアルに取込
   まれ、 前記書込制御手段は、 前記複数ビットのデータをストアするレジスタ手段と、 前記モード設定手段からの第２のモード信号が与えられ
   たことに応じて、前記レジスタ手段にストアされた複数
   ビットのデータを数ビット単位で前記メモリセルに転送
   するゲート手段を含む、請求項１の同期型半導体記憶装
   置。
3. 【請求項３】 前記書込手段は、前記第１のモード信号
   が与えられたことに応じて、前記複数ビットのデータを
   １ビットごとにラッチして前記メモリセルに与えるラッ
   チ手段を含む、請求項２の同期型半導体記憶装置。
4. 【請求項４】 外部クロック信号に同期して外部アドレ
   ス制御信号とアドレス信号とデータとを含む外部信号を
   取込み、取込まれたアドレス信号によってメモリセルの
   アドレスを指定して前記取込まれたデータを前記メモリ
   セルに書込む同期型半導体記憶装置において、 前記アドレス制御信号が入力されてから前記データが入
   力されるまでの外部クロック信号のクロック数を判別す
   る判別手段、および前記判別手段によって判別されたク
   ロック数に応じて、前記メモリセルに書込むデータを１
   ビットごとまたは数ビット単位に切換えるモード切換手
   段を備えた、同期型半導体記憶装置。
5. 【請求項５】 さらに、読出時と書込時とでデータを１
   ビット単位または数ビット単位に切換える手段を含む、
   請求項１〜４のいずれかに記載の同期型半導体記憶装
   置。
6. 【請求項６】 外部クロック信号に同期して外部制御信
   号とアドレス信号とデータとを含む外部信号を取込み、
   取込まれたアドレス信号によってメモリセルのアドレス
   を指定し、データをメモリセルから読出す同期型半導体
   記憶装置において、 前記外部クロック信号に同期して取込まれた外部制御信
   号とアドレス信号とに基づいて、１ビットごとにデータ
   の読出を行なう第１のモードと、数ビット単位でデータ
   の読出を行なう第２のモードとのいずれかを設定するた
   めのモード設定手段、および前記モード設定手段によっ
   て第１のモードが設定されたことに応じて、データを１
   ビットごとに前記メモリセルから読出し、前記第２のモ
   ードが設定されたことに応じて、データを数ビット単位
   で前記メモリセルから読出す読出制御手段を備えた、同
   期型半導体記憶装置。