JP6476325B1 - 擬似sram及びその制御方法 - Google Patents
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Abstract
【解決手段】擬似SRAM及びその制御方法。制御方法は、書込み操作において、外部からリファレンスクロック信号によって擬似SRAMに入力されたデータをカウントして、第1のカウント値を生成すること、書込み操作において、初期周期がリファレンスクロック信号の周期より小さい組み込みクロック信号によって、擬似SRAMのダイナミックメモリアレイに書き込まれたデータをカウントして、第2のカウント値を生成すること、第1のカウント値及び前記第2のカウント値を比較し、第1のカウント値は第2のカウント値に等しい時、書込みマッチング信号を有効にすること、有効にされた書込みマッチング信号を受信する時、書込み操作を非同期モードから同期モードに変換して、組み込みクロック信号の周期をリファレンスクロック信号の周期と同じになるように調整すること、を含む。
【選択図】図8
Description
リフレッシュ動作の時間が短く限定される問題が存在しており、データ保持時間を低下させている。エラーが発生しないように、リフレッシュ周期を対応して短縮させることができるが、待機時の電流が増加し、消費電力を増加させる。待機電流の増加を防ぐために、リフレッシュ動作及びリフレッシュ周期に対して複雑な制御を必要とする場合、制御論理回路も複雑にさせることから、チップサイズ及びコストを増大させる欠点が存在する。
書込み操作において、初期周期がリファレンスクロック信号の周期より小さい組み込みクロック信号によって、擬似SRAMのダイナミックメモリアレイに書き込まれたデータをカウントして、第2のカウント値を生成すること、
第1のカウント値及び第2のカウント値を比較し、第1のカウント値は第2のカウント値に等しい時、書込みマッチング信号を有効にすること、
有効にされた書込みマッチング信号を受信する時、書込み操作を非同期モードから同期モードに変換して、組み込みクロック信号の周期をリファレンスクロック信号の周期と同じになるように調整すること、を含む。
110:ダイナミックメモリアレイ
120:コントローラ
121:第1のカウンタ
122:第2のカウンタ
123:コンパレータ
124:アドレスストローブクロック発生器
125:入力コマンドデコーダ
130:入出力回路
140:プリチャージ制御回路
210:同期コントローラ
220:非同期クロックコントローラ
230:同期クロックコントローラ
240:ワンショットパルス発生器
250:クロック調整器
510、520:ラッチ
530、540:ANDゲート
550、560:ORゲート
ADQ:データポート信号
DATA:データ
CASASP:非同期ベース信号
CASP:組み込みクロック信号
CASSP:同期ベース信号
CE:チップイネーブル信号
CS:チップセレクト信号
CLK:リファレンスクロック信号
CLP:制御信号
CLPSTP:制御終了信号
CLSYNC:同期決定信号
FCV:第1のカウント値
LTCSTA:カウント開始信号
MODE:操作信号
RASRW:操作駆動信号
RCDRDY:遅延レディ信号
RDFLG:読取りフラグ信号
REF:リフレッシュ要求信号
SCV:第2のカウント値
PREP:プリチャージ信号
WRFLG:書込みフラグ信号
WRMTC:書込みマッチング信号
S810〜S840、S910〜980:ステップ
Claims (10)
- 擬似SRAMに適用される制御方法であって、
書込み操作において、外部からリファレンスクロック信号によって前記擬似SRAMに入力されたデータをカウントして、第1のカウント値を生成すること、
前記書込み操作において、初期周期が前記リファレンスクロック信号の周期より小さい組み込みクロック信号によって、前記擬似SRAMのダイナミックメモリアレイに書き込まれたデータをカウントして、第2のカウント値を生成すること、
前記第1のカウント値及び前記第2のカウント値を比較し、前記第1のカウント値は前記第2のカウント値に等しい時、書込みマッチング信号を有効にすること、
有効にされた前記書込みマッチング信号を受信する時、前記書込み操作を非同期モードから同期モードに変換して、前記組み込みクロック信号の周期を前記リファレンスクロック信号の周期と同じになるように調整すること、を含む制御方法。 - 前記制御方法は、
外部からチップイネーブル信号を受信すること、
前記チップイネーブル信号が有効にされる時、受信したコマンドに基づき、前記書込み操作又は読取り操作の実行を決定すること、をさらに含み、
前記書込み操作又は前記読取り操作の実行を決定するステップは、
前記書込み操作又は前記読取り操作を実行する前に、リフレッシュ請求を受信するか否か判断すること、
前記リフレッシュ請求を受信する時、リフレッシュ動作を実行すること、を含む請求項1に記載の制御方法。 - 前記書込みマッチング信号を有効にするステップの後に、
前記チップイネーブル信号が無効にされるか否か検出すること、
前記チップイネーブル信号が無効にされる時、プリチャージ動作を実行すること、をさらに含む請求項2に記載の制御方法。 - 前記書込み操作を前記非同期モードから前記同期モードに変換して、前記組み込みクロック信号の周期を前記リファレンスクロック信号の周期と同じになるように調整するステップは、
遅延レディ信号を提供すること、
前記書込み操作において、前記書込みマッチング信号が有効にされる時、同期決定信号を有効にすること、
前記遅延レディ信号が有効にされる時、且つ、前記同期決定信号が有効にされていない時、非同期ベース信号を生成すること、
前記同期決定信号が有効にされる時、前記リファレンスクロック信号に反応して、対応する同期ベース信号を生成すること、
前記非同期モード時において、前記非同期ベース信号に反応して、対応する前記組み込みクロック信号を生成し、前記同期モード時において、前記同期ベース信号に反応して、対応する前記組み込みクロック信号を生成すること、
前記組み込みクロック信号を受信し、所定の遅延時間を経て前記組み込みクロック信号に反応して制御信号を生成すること、を含む請求項1〜3のいずれか1項に記載の制御方法。 - 前記読取り操作において、周期が前記リファレンスクロック信号の周期と同じである前記組み込みクロック信号によって、前記ダイナミックメモリアレイのデータを読取ること、をさらに含む請求項2又は3に記載の制御方法。
- 擬似SRAMであって、
ダイナミックメモリアレイと、
前記ダイナミックメモリアレイに結合されるコントローラと、
前記ダイナミックメモリアレイ及び前記コントローラに結合される入出力回路と、を含み、
前記コントローラは、
書込み操作において、外部からリファレンスクロック信号によって前記擬似SRAMに入力されたデータをカウントして、第1のカウント値を生成する第1のカウンタと、
前記書込み操作において、初期周期が前記リファレンスクロック信号の周期より小さい組み込みクロック信号によって、前記ダイナミックメモリアレイに書き込まれたデータをカウントして、第2のカウント値を生成する第2のカウンタと、
前記第1のカウンタ及び前記第2のカウンタに結合され、前記第1のカウント値及び前記第2のカウント値を比較し、前記第1のカウント値は前記第2のカウント値に等しい時、書込みマッチング信号を有効にするコンパレータと、
前記コンパレータに結合され、有効にされた前記書込みマッチング信号を受信する時、前記書込み操作を非同期モードから同期モードに変換して、前記組み込みクロック信号の周期を前記リファレンスクロック信号の周期と同じになるように調整するアドレスストローブクロック発生器と、を含む擬似SRAM。 - 前記コントローラは、
前記ダイナミックメモリアレイ、前記入出力回路、前記アドレスストローブクロック発生器に結合され、外部からチップイネーブル信号を受信し、且つ、前記チップイネーブル信号が有効にされる時、受信したコマンドに基づき、前記書込み操作又は読取り操作の実行を決定する入力コマンドデコーダをさらに含み、
前記書込み操作又は前記読取り操作を実行する前に、前記入力コマンドデコーダは、リフレッシュ請求を受信するか否か判断し、且つ、前記リフレッシュ請求を受信する時、リフレッシュ動作を実行する請求項6に記載の擬似SRAM。 - 前記入力コマンドデコーダ及び前記コンパレータに結合され、前記書込み操作又は前記読取り操作を実行する時、前記チップイネーブル信号が無効にされるか否か検出し、且つ、前記チップイネーブル信号が無効にされる時、プリチャージ動作を実行するプリチャージ制御回路をさらに含み、
前記書込み操作又は前記読取り操作の実行を決定した後、前記入力コマンドデコーダは実行する操作に対応する操作信号及び遅延レディ信号を生成し、
前記アドレスストローブクロック発生器は、
前記操作信号及び前記書込みマッチング信号を受信して、前記書込み操作において、前記書込みマッチング信号が有効にされる時、同期決定信号を有効にする同期コントローラと、
前記遅延レディ信号と、前記同期決定信号と、前記組み込みクロック信号と、を受信し、前記遅延レディ信号が有効にされる時、且つ、前記同期決定信号が有効にされていない時、非同期ベース信号を生成する非同期クロックコントローラと、
前記リファレンスクロック信号及び前記同期決定信号を受信し、前記同期決定信号が有効にされる時、前記リファレンスクロック信号に反応して、対応する同期ベース信号を生成する同期クロックコントローラと、
前記非同期ベース信号と、前記同期ベース信号と、前記遅延レディ信号と、を受信し、前記非同期モード時において、前記非同期ベース信号に反応して、対応する前記組み込みクロック信号を生成し、前記同期モード時において、前記同期ベース信号に反応して、対応する前記組み込みクロック信号を生成するワンショットパルス発生器と、を含む請求項7に記載の擬似SRAM。 - 前記アドレスストローブクロック発生器は、
前記ワンショットパルス発生器に結合され、前記組み込みクロック信号を受信し、所定の遅延時間を経て前記組み込みクロック信号に反応して制御信号を生成するクロック調整器をさらに含む請求項8に記載の擬似SRAM。 - 前記読取り操作において、前記入出力回路は、周期が前記リファレンスクロック信号の周期と同じである前記組み込みクロック信号によって、前記ダイナミックメモリアレイのデータを読取る請求項7又は8に記載の擬似SRAM。
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