JP6476325B1 - 擬似ｓｒａｍ及びその制御方法 - Google Patents

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Abstract

【課題】本発明は、書込み操作に必要な時間を短縮することで、リフレッシュ動作を実行するための時間を長くする擬似ＳＲＡＭ及びその制御方法を提供する。
【解決手段】擬似ＳＲＡＭ及びその制御方法。制御方法は、書込み操作において、外部からリファレンスクロック信号によって擬似ＳＲＡＭに入力されたデータをカウントして、第１のカウント値を生成すること、書込み操作において、初期周期がリファレンスクロック信号の周期より小さい組み込みクロック信号によって、擬似ＳＲＡＭのダイナミックメモリアレイに書き込まれたデータをカウントして、第２のカウント値を生成すること、第１のカウント値及び前記第２のカウント値を比較し、第１のカウント値は第２のカウント値に等しい時、書込みマッチング信号を有効にすること、有効にされた書込みマッチング信号を受信する時、書込み操作を非同期モードから同期モードに変換して、組み込みクロック信号の周期をリファレンスクロック信号の周期と同じになるように調整すること、を含む。
【選択図】図８

Description

本発明はメモリの制御方法に関し、特に擬似ＳＲＡＭの制御方法に関する。
近年、半導体メモリデバイスの統合レベルはますます高くなり、さらに高速度の要求が存在し、特に、携帯機器で用いられる、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の利点を同時に有する擬似ＳＲＡＭ（Ｐｓｅｕｄｏ Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の要求は増加し続けている。
擬似ＳＲＡＭはＤＲＡＭの単位構造及びＳＲＡＭの周辺回路を有するメモリデバイスである。擬似ＳＲＡＭは大容量及び低コストである利点を有するが、リフレッシュ動作を定期的に実行する必要性を考慮しなければならない。従来の擬似ＳＲＡＭは書込み操作の間において
リフレッシュ動作の時間が短く限定される問題が存在しており、データ保持時間を低下させている。エラーが発生しないように、リフレッシュ周期を対応して短縮させることができるが、待機時の電流が増加し、消費電力を増加させる。待機電流の増加を防ぐために、リフレッシュ動作及びリフレッシュ周期に対して複雑な制御を必要とする場合、制御論理回路も複雑にさせることから、チップサイズ及びコストを増大させる欠点が存在する。
本発明は、書込み操作に必要な時間を短縮することで、リフレッシュ動作を実行するための時間を長くする擬似ＳＲＡＭ及びその制御方法を提供する。
本発明の制御方法は、擬似ＳＲＡＭに適用される。制御方法は、書込み操作において、外部からリファレンスクロック信号によって擬似ＳＲＡＭに入力されたデータをカウントして、第１のカウント値を生成すること、
書込み操作において、初期周期がリファレンスクロック信号の周期より小さい組み込みクロック信号によって、擬似ＳＲＡＭのダイナミックメモリアレイに書き込まれたデータをカウントして、第２のカウント値を生成すること、
第１のカウント値及び第２のカウント値を比較し、第１のカウント値は第２のカウント値に等しい時、書込みマッチング信号を有効にすること、
有効にされた書込みマッチング信号を受信する時、書込み操作を非同期モードから同期モードに変換して、組み込みクロック信号の周期をリファレンスクロック信号の周期と同じになるように調整すること、を含む。
本発明の擬似ＳＲＡＭは、ダイナミックメモリアレイと、コントローラと、入出力回路と、を含む。コントローラはダイナミックメモリアレイに結合される。入出力回路はダイナミックメモリアレイ及びコントローラに結合される。コントローラは、第１のカウンタと、第２のカウンタと、コンパレータと、アドレスストローブクロック発生器と、を含む。書込み操作において、第１のカウンタは、外部からリファレンスクロック信号によって擬似ＳＲＡＭに入力されたデータをカウントして、第１のカウント値を生成する。書込み操作において、第２のカウンタは、初期周期がリファレンスクロック信号の周期より小さい組み込みクロック信号によって、ダイナミックメモリアレイに書き込まれたデータをカウントして、第２のカウント値を生成する。コンパレータは第１のカウンタ及び第２のカウンタに結合され、第１のカウント値及び第２のカウント値を比較し、第１のカウント値は第２のカウント値に等しい時、書込みマッチング信号を有効にする。アドレスストローブクロック発生器はコンパレータに結合される。有効にされた書込みマッチング信号を受信する時、書込み操作を非同期モードから同期モードに変換して、組み込みクロック信号の周期をリファレンスクロック信号の周期と同じになるように調整する。
上述に基づき、本発明は、非同期モード及び同期モードによって同じ書込み操作を実行する。擬似ＳＲＡＭの入力端バッファに提供され始めたデータの個数が、ダイナミックメモリアレイのメモリユニットに書き込まれたデータの個数より多い時、リファレンスクロック信号の周期より短い組み込みクロック信号によって、データをダイナミックメモリアレイに書込み、両者のデータの個数を徐々に同じにする。同じになった時、組み込みクロック信号の周期をリファレンスクロック信号の周期と同じになるように調整する。このようにすると、複雑な制御を必要とせずに、書込み操作に必要な時間を効果的に短縮でき、リフレッシュ動作を実行するための時間を長くして、エラー及び消費電力を低減させる。
本発明の上述した特徴と利点を更に明確化するために、以下に、実施例を挙げて図面と共に詳細な内容を説明する。
本発明の実施例に基づき、擬似ＳＲＡＭを説明する回路模式図である。 本発明の実施例に基づき、アドレスストローブクロック発生器を説明する回路模式図である。 本発明の実施例に基づき、組み込みクロック信号の生成を説明する波形模式図である。 本発明の実施例に基づき、擬似ＳＲＡＭの書込み操作を説明する波形模式図である。 本発明の実施例に基づき、プリチャージ制御回路を説明する回路模式図である。 本発明の実施例に基づき、擬似ＳＲＡＭの書込み操作時のリフレッシュ動作を説明する波形模式図である。 本発明の実施例に基づき、擬似ＳＲＡＭの読取り操作時のリフレッシュ動作を説明する波形模式図である。 本発明の実施例に基づき、擬似ＳＲＡＭの制御方法を説明するフローチャートである。 本発明の実施例に基づき、擬似ＳＲＡＭの制御方法を説明するフローチャートである。
以下、図１を参照すると、図１は、本発明の実施例に基づき、擬似ＳＲＡＭを説明する回路模式図である。擬似ＳＲＡＭ１００は、ダイナミックメモリアレイ１１０と、コントローラ１２０と、入出力回路１３０と、プリチャージ制御回路１４０と、を含む。コントローラ１２０はダイナミックメモリアレイ１１０に結合される。入出力回路１３０はダイナミックメモリアレイ１１０及びコントローラ１２０に結合される。コントローラ１２０は第１のカウンタ１２１と、第２のカウンタ１２２と、コンパレータ１２３と、アドレスストローブクロック発生器１２４と、入力コマンドデコーダ１２５と、を含む。コンパレータ１２３は第１のカウンタ１２１及び第２のカウンタ１２２に結合される。第１のカウンタ１２１は、外部からリファレンスクロック信号ＣＬＫによって擬似ＳＲＡＭ１００の入出力回路１３０に入力されたデータ（例えば、データポート信号ＡＤＱによって入力される）をカウントして、第１のカウント値ＦＣＶを生成するのに用いられる。第２のカウンタ１２２は、組み込みクロック信号ＣＡＳＰによって、入出力回路１３０からダイナミックメモリアレイ１１０に書き込まれたデータをカウントして、第２のカウント値ＳＣＶを生成するのに用いられる。一般的に、書込み操作時にデータは外部から入出力回路１３０のバッファに入力され、それから入出力回路１３０からダイナミックメモリアレイ１１０に書き込まれる。しかしながら、データが外部から入出力回路１３０に入力され始める時、幾つかの回路又は制御上の遅延を経過しないと、ダイナミックメモリアレイ１１０のメモリユニットにデータを書込み始めない。したがって、本実施例において、書込み操作の実行を開始する時、組み込みクロック信号ＣＡＳＰの初期周期は、非同期方式によって、リファレンスクロック信号ＣＬＫより小さくなるようにして、データをダイナミックメモリアレイ１１０に書き込む速度を、データを外部から入出力回路１３０に入力する速度より速くして、ダイナミックメモリアレイ１１０に書き込まれたデータの個数を外部から擬似ＳＲＡＭ１００に入力されたデータの個数に徐々に追い付かせる。
図１において、コンパレータ１２３は第１のカウント値ＦＣＶ及び第２のカウント値ＳＣＶを比較し、第１のカウント値ＦＣＶは第２のカウント値ＳＣＶに等しい時、書込みマッチング信号ＷＲＭＴＣを有効にする。即ち、ダイナミックメモリアレイ１１０に書き込まれたデータの個数は、外部から擬似ＳＲＡＭ１００に入力されたデータの個数にすでに等しい時、コンパレータ１２３は書込みマッチング信号ＷＲＭＴＣを有効にして、データをダイナミックメモリアレイ１１０に書き込む速度は、データを外部から入出力回路１３０に入力する速度より速い必要は無いことを表すことができる。換言すると、有効にされた書込みマッチング信号ＷＲＭＴＣを受信する時、アドレスストローブクロック発生器１２４は、書込み操作を非同期モードから同期モードに変換して、組み込みクロック信号ＣＡＳＰの周期をリファレンスクロック信号ＣＬＫの周期と同じになるように調整する。
本実施例において、第１のカウンタ１２１及び第２のカウンタ１２２は、周知のカウンタ機能を有するカウンタ回路を有してもよい（しかしながら、これに限定されない）。コントローラ１２０及びプリチャージ制御回路１４０は複数の論理ゲートからなる論理回路であってもよい（しかしながら、これに限定されない）。ダイナミックメモリアレイ１１０は周知のＤＲＡＭであってもよいが、これに限定されない。入出力回路１３０は集積回路分野において、当業者が熟知するメモリ回路を応用した構造によって実行したものでもよい。
以下、図１及び図２を同時に参照すると、図２は、本発明の実施例に基づき、アドレスストローブクロック発生器を説明する回路模式図である。アドレスストローブクロック発生器１２４は、同期コントローラ２１０と、非同期クロックコントローラ２２０と、同期クロックコントローラ２３０と、ワンショットパルス発生器２４０と、クロック調整器２５０と、を含む。書込み操作又は読取り操作の実行を決定した後、入力コマンドデコーダ１２５は実行する操作に対応する操作信号ＭＯＤＥ及び遅延レディ信号ＲＣＤＲＤＹを生成できる。同期コントローラ２１０は操作信号ＭＯＤＥ及びコンパレータ１２３によって生成された書込みマッチング信号ＷＲＭＴＣを受信でき、且つ、書込み操作において、書込みマッチング信号ＷＲＭＴＣが有効にされる時、同期決定信号ＣＬＳＹＮＣを有効にする。
非同期クロックコントローラ２２０は遅延レディ信号ＲＣＤＲＤＹと、同期決定信号ＣＬＳＹＮＣと、組み込みクロック信号ＣＡＳＰと、を受信し、遅延レディ信号ＲＣＤＲＤＹが有効にされる時、且つ、同期決定信号ＣＬＳＹＮＣが有効にされていない時、現在は非同期モードであることを表すことから、非同期クロックコントローラ２２０は非同期ベース信号ＣＡＳＡＳＰを生成できる。遅延レディ信号ＲＣＤＲＤＹが有効にされると、ワード線及び誘導増幅器のような、行アドレスのシステム操作が駆動準備完了することを表し、列アドレスのシステム操作は準備ができている。即ち、書込み操作時において、データを入出力回路１３０のバッファからダイナミックメモリアレイ１１０のメモリユニットに書込み始めることができる。
同期クロックコントローラ２３０はリファレンスクロック信号ＣＬＫ及び同期決定信号ＣＬＳＹＮＣを受信する。同期決定信号ＣＬＳＹＮＣが有効にされる時、同期モードにすでに変換されたことを表し、同期クロックコントローラ２３０はリファレンスクロック信号ＣＬＫに反応して、対応する同期ベース信号ＣＡＳＳＰを生成できる。
ワンショットパルス発生器２４０は非同期ベース信号ＣＡＳＡＳＰと、同期ベース信号ＣＡＳＳＰと、遅延レディ信号ＲＣＤＲＤＹと、を受信し、非同期モード時において、非同期ベース信号ＣＡＳＡＳＰに反応して、対応する組み込みクロック信号ＣＡＳＰを生成でき、同期モード時において、同期ベース信号ＣＡＳＳＰに反応して、対応する組み込みクロック信号ＣＡＳＰを生成できる。そのうち、ワンショットパルス発生器２４０において、例えば、非同期ベース信号ＣＡＳＡＳＰ及び同期ベース信号ＣＡＳＳＰをＯＲ演算によって選択して、選択された信号に反応して、遅延レディ信号ＲＣＤＲＤＹが有効にされた後、組み込みクロック信号ＣＡＳＰとして所定のパルス幅のワンショットパルスを生成できる。組み込みクロック信号ＣＡＳＰはさらに非同期クロックコントローラ２２０にフィードバックされ、後続の非同期ベース信号ＣＡＳＡＳＰを調整する。
クロック調整器２５０は、組み込みクロック信号ＣＡＳＰを受信し、所定の遅延時間を経て組み込みクロック信号ＣＡＳＰに反応して制御信号ＣＬＰを生成できる。
以下、図２及び図３を同時に参照すると、図３は、本発明の実施例に基づき、組み込みクロック信号の生成を説明する波形模式図である。組み込みクロック信号を生成する詳細に関する。図３において、まず、遅延レディ信号ＲＣＤＲＤＹが有効にされる時（高い論理レベルに引き上げられ）、非同期クロックコントローラ２２０は非同期ベース信号ＣＡＳＡＳＰの生成を開始できる。この時、ワンショットパルス発生器２４０は非同期ベース信号ＣＡＳＡＳＰの立ち上がりに反応して、ワンショットパルスの組み込みクロック信号ＣＡＳＰを生成することをトリガーできる。非同期ベース信号ＣＡＳＡＳＰの周期はリファレンスクロック信号ＣＬＫの周期より小さい。制御信号ＣＬＰは所定の遅延時間を経て組み込みクロック信号ＣＡＳＰに反応してクロック調整器２５０から生成される。本実施例において、組み込みクロック信号ＣＡＳＰは、制御信号ＣＬＰとのレベルの高さが相反するが、本発明はこれに限定されない。
続いて、同期決定信号ＣＬＳＹＮＣが同期コントローラ２１０によって有効にされる時、同期モードに変換されることを表し、同期クロックコントローラ２３０はリファレンスクロック信号ＣＬＫに反応して、対応する（例えば、周期及びパルス幅のいずれもリファレンスクロック信号ＣＬＫと同じ）同期ベース信号ＣＡＳＳＰを生成する。この時、ワンショットパルス発生器２４０は同期ベース信号ＣＡＳＳＰの立ち上がりに反応して、ワンショットパルスの組み込みクロック信号ＣＡＳＰを生成することをトリガーして、組み込みクロック信号ＣＡＳＰの周期をリファレンスクロック信号ＣＬＫの周期と同じになるように調整できる。
以下、図１、図２及び図４を同時に参照すると、図４は、本発明の実施例に基づき、擬似ＳＲＡＭの書込み操作を説明する波形模式図である。擬似ＳＲＡＭ１００の書込み操作の詳細について、擬似ＳＲＡＭ１００の入力コマンドデコーダ１２５は外部からリファレンスクロック信号ＣＬＫと、データポート信号ＡＤＱと、チップイネーブル信号ＣＥと、を受信できる。データポート信号ＡＤＱは、例えば、コマンド、アドレス、データの内容を含んでもよい。チップイネーブル信号ＣＥが有効にされる時（低い論理レベルに引き下げられ）、書込み操作又は読取り操作を実行する前に、入力コマンドデコーダ１２５はリフレッシュ請求を受信するか否か判断でき、リフレッシュ請求を受信する時、リフレッシュ動作を実行する。リフレッシュ動作のその他の詳細に関しては後述を参考にできる。
続いて、入力コマンドデコーダ１２５は受信したデータポート信号ＡＤＱのコマンドに基づき、書込み操作又は読取り操作の実行を決定する。本実施例において、チップイネーブル信号ＣＥはローアクティブ（ｌｏｗ ａｃｔｉｖｅ）の信号であり、即ち、チップイネーブル信号ＣＥは有効状態である時、論理ローレベルである。当然ながら、本発明のその他の実施例において、チップイネーブル信号ＣＥはハイアクティブ（ｈｉｇｈ ａｃｔｉｖｅ）の信号であってもよく、明確な限定は無い。
図４において、書込み操作の実行を決定した後、データポート信号ＡＤＱに含まれるデータ（図４におけるデータＤＡＴＡ）は順にリファレンスクロック信号ＣＬＫによって入出力回路１３０のバッファに入力される。遅延レディ信号ＲＣＤＲＤＹが有効にされる前に、ダイナミックメモリアレイ１１０に書き込まれるデータは無い。
遅延レディ信号ＲＣＤＲＤＹが有効にされた後、アドレスストローブクロック発生器１２４のワンショットパルス発生器２４０は、非同期モードの組み込みクロック信号ＣＡＳＰ（その周期はリファレンスクロック信号ＣＬＫの周期より小さい）の生成を開始することができる。この時、このようにして生成された制御信号ＣＬＰによって、データを順に組み込みクロック信号ＣＡＳＰによってダイナミックメモリアレイ１１０のアドレスデータに対応する少なくとも一つのメモリユニットに書き込むことができる。
書込み操作を開始した後、第１のカウンタ１２１は、入力コマンドデコーダ１２５から生成されたカウント開始信号ＬＴＣＳＴＡに基づき、入出力回路１３０に入力されたデータのカウントを開始でき、第２のカウンタ１２２は、入力コマンドデコーダ１２５から生成された書込みフラグ信号ＷＲＦＬＧが有効にされる時、ダイナミックメモリアレイ１１０に書き込まれたデータをカウントできる。両者のデータの個数が同じである時、コンパレータ１２３は書込みマッチング信号を有効にし、同期コントローラ２１０はこれと共に同期決定信号ＣＬＳＹＮＣを有効にする。
図４において、書込みマッチング信号ＷＲＭＴＣ及び同期決定信号ＣＬＳＹＮＣが有効にされる時（高い論理レベルに引き上げられ）、非同期モードから同期モードに変換されることを表し、アドレスストローブクロック発生器１２４のワンショットパルス発生器２４０は、同期モードの組み込みクロック信号ＣＡＳＰ（その周期はリファレンスクロック信号ＣＬＫの周期に等しい）の生成を開始することができる。この時、このようにして生成された制御信号ＣＬＰによって、データを順に調整された組み込みクロック信号ＣＡＳＰによってダイナミックメモリアレイ１１０のアドレスデータに対応する少なくとも一つのメモリユニットに書き込むことができる。
一方、入力コマンドデコーダ１２５は受信したデータポート信号ＡＤＱのコマンドに基づき読取り操作の実行を決定する時、入出力回路１３０は、周期がリファレンスクロック信号ＣＬＫの周期と同じである組み込みクロック信号ＣＡＳＰを基準としてダイナミックメモリアレイ１１０のデータを読取る。具体的には、このようにして生成された制御信号ＣＬＰによって、データを順にリファレンスクロック信号ＣＬＫと周期が同じ組み込みクロック信号ＣＡＳＰによってダイナミックメモリアレイ１１０のアドレスデータに対応する少なくとも一つのメモリユニットを読取ることができ、読み取られたデータを出力する。読取り操作のフロー全体において、いずれも上記同期モード（組み込みクロック信号ＣＡＳＰの周期はリファレンスクロック信号ＣＬＫの周期に等しい）によって行われるものである。
書込み操作又は読取り操作の実行に関わらず、操作完了後はいずれもプリチャージ動作を必要とする。図１において、プリチャージ制御回路１４０は入力コマンドデコーダ１２５及びコンパレータ１２３に結合され、書込み操作又は読取り操作を実行する時、プリチャージ制御回路１４０はチップイネーブル信号ＣＥが無効にされるか否か検出することができ、チップイネーブル信号ＣＥが無効にされる時（外部の書込み又は読取りの終了を表し）、プリチャージ動作を実行する。
以下、図１及び図５を同時に参照すると、図５は、本発明の実施例に基づき、プリチャージ制御回路を説明する回路模式図である。入力コマンドデコーダ１２５は受信したデータポート信号ＡＤＱのコマンドに基づき、書込み操作又は読取り操作の実行を決定し、このようにして書込みフラグ信号ＷＲＦＬＧ及び読取りフラグ信号ＲＤＦＬＧを出力する。また、入力コマンドデコーダ１２５は受信したチップイネーブル信号ＣＥに基づきチップセレクト信号ＣＳも出力する。
図５において、ラッチ５１０は、書込みフラグ信号ＷＲＦＬＧ及びチップセレクト信号ＣＳを受信する。ラッチ５２０は、読取りフラグ信号ＲＤＦＬＧ及びチップセレクト信号ＣＳを受信する。ラッチ５１０で生成された信号は、遅延されてＡＮＤゲート５３０及びＡＮＤゲート５４０に送信される。ラッチ５１０で生成された信号は、組み込みクロック信号ＣＡＳＰの上昇に同期してＡＮＤゲート５３０に送信され、同期された信号はさらに遅延されてＡＮＤゲート５４０に送信される。ＡＮＤゲート５３０は書込みマッチング信号ＷＲＭＴＣと共にＡＮＤ演算して信号をＯＲゲート５５０に送信できる。ＡＮＤゲート５４０は書込みマッチング信号ＷＲＭＴＣと共にＡＮＤ演算して信号をＯＲゲート５６０に送信できる。
ラッチ５２０で生成された信号は、組み込みクロック信号ＣＡＳＰの上昇に同期してＯＲゲート５５０に送信され、同期された信号は、さらに制御信号ＣＬＰの下降に同期してＯＲゲート５６０に送信される。ＯＲゲート５５０の演算によって制御終了信号ＣＬＰＳＴＰを生成する。ＯＲゲート５６０の演算によってプリチャージ信号ＰＲＥＰを生成し、プリチャージ動作の実行を通知する。
以下、図６を参照すると、図６は、本発明の実施例に基づき、擬似ＳＲＡＭの書込み操作時のリフレッシュ動作を説明する波形模式図である。図６において、チップイネーブル信号ＣＥが有効にされた後、すぐにリフレッシュ請求が送信され、リフレッシュ動作は書込み操作前に実行できる。
図６において、チップイネーブル信号ＣＥが有効にされた後、すぐにリフレッシュ要求信号ＲＥＦが有効にされる。本実施例において、リフレッシュ要求信号ＲＥＦは例えばカウンタ（不図示）によって定期的に有効にされるものである。
本実施例では、書込み遅延を有さず、実際の書込み操作の前に、入力データは入出力回路１３０のＦＩＦＯバッファに保存される。
図６に示すように、本実施例において、リフレッシュ動作終了後、操作駆動信号ＲＡＳＲＷが有効にされ、書込み操作の実行を開始できることを通知する。即ち、本実施例のリフレッシュ動作は複数の書込み操作の周期以外で実行できる。この例において、リフレッシュ動作は、最も多くて５つの書込み操作に対応でき、リフレッシュ動作を実行するための時間を長くすることができる。
以下、図７を参照すると、図７は、本発明の実施例に基づき、擬似ＳＲＡＭの読取り操作時のリフレッシュ動作を説明する波形模式図である。図７において、チップイネーブル信号ＣＥが有効にされた後、すぐにリフレッシュ請求が送信され、リフレッシュ動作は読取り操作前に実行できる。
図７において、チップイネーブル信号ＣＥが有効にされた後、すぐにリフレッシュ要求信号ＲＥＦが有効にされる。本実施例において、リフレッシュ要求信号ＲＥＦは例えばカウンタ（不図示）によって定期的に有効にされる。
図７に示すように、本実施例において、リフレッシュ動作終了後、操作駆動信号ＲＡＳＲＷが有効にされ、読取り操作の実行を開始できることを通知する。一つ目の制御信号ＣＬＰは図７において一つ目のＣＬＰクロック及び遅延レディ信号ＲＣＤＲＤＹの後の一つに生成される。この例において、読取り遅延はもともと５クロックに設定されるが、リフレッシュ要求信号ＲＥＦは読取り操作前に出現することから、１０クロックに拡大される。
図８は、本発明の実施例に基づき、擬似ＳＲＡＭの制御方法を説明するフローチャートである。図１及び図８を同時に参照すると、ステップＳ８１０において、書込み操作において、第１のカウンタ１２１は、外部からリファレンスクロック信号ＣＬＫによって擬似ＳＲＡＭ１００に入力されたデータをカウントして、第１のカウント値ＦＣＶを生成する。ステップＳ８２０において、書込み操作において、第２のカウンタ１２２は、初期周期がリファレンスクロック信号ＣＬＫの周期より小さい組み込みクロック信号ＣＡＳＰによって、擬似ＳＲＡＭ１００のダイナミックメモリアレイ１１０に書き込まれたデータをカウントして、第２のカウント値ＳＣＶを生成する。ステップＳ８３０において、コンパレータ１２３は第１のカウント値ＦＣＶ及び第２のカウント値ＳＣＶを比較し、第１のカウント値ＦＣＶは第２のカウント値ＳＣＶに等しい時、書込みマッチング信号ＷＲＭＴＣを有効にする。ステップＳ８４０において、有効にされた書込みマッチング信号ＷＲＭＴＣを受信する時、アドレスストローブクロック発生器１２４は、書込み操作を非同期モードから同期モードに変換して、組み込みクロック信号ＣＡＳＰの周期をリファレンスクロック信号ＣＬＫの周期と同じになるように調整する。各ステップの実施の詳細について前述の実施例及び実施方式にいずれも詳しく説明されており、以下に繰り返さない。
図９は、本発明の実施例に基づき、擬似ＳＲＡＭの制御方法を説明するフローチャートである。図９において、書込み操作及び読取り操作の判断、リフレッシュ動作の実行及びプリチャージ動作の流れを例を挙げて説明する。
図９を参照すると、ステップＳ９１０において、有効にされたチップイネーブル信号ＣＥを受信し、書込み操作又は読取り操作を実行するのか表す。ステップＳ９２０において、リフレッシュ請求を送信するか否かを検出する。リフレッシュ請求が検出される場合、ステップＳ９３０において、リフレッシュ動作を実行する。ステップＳ９４０において、書込み操作又は読取り操作を実行するのか判断する。書込み操作と判断される時、ステップＳ９５０において、書込み操作を実行する。ステップＳ９６０において、チップイネーブル信号ＣＥが無効にされるか否かを検出する。無効にされる場合、書込み操作の終了を表し、ステップＳ９７０において、プリチャージ動作を実行する。読取り操作と判断される時、ステップＳ９８０において、読取り操作を実行する。ステップＳ９６５において、チップイネーブル信号ＣＥが無効にされるか否かを検出する。無効にされる場合、読取り操作の終了を表し、ステップＳ９７５において、プリチャージ動作を実行する。各ステップの実施の詳細について前述の実施例及び実施方式にいずれも詳しく説明されており、以下に繰り返さない。
上述したように、本発明は、書込み操作を実行する上で、非同期モード及び同期モードの二つの段階に分けられる。非同期モード時において、リファレンスクロック信号の周期より短い組み込みクロック信号によって、データをメモリユニットに書き込み、データを入力するプロセスで発生する遅延を補う。メモリユニットに書き込まれたデータの個数が外部から擬似ＳＲＡＭに書き込まれたデータの個数に追い付いた時、同期モードに変換する。このようにすると、複雑な制御を必要とせずに、書込み操作に必要な時間を効果的に短縮でき、リフレッシュ動作を実行するための時間を長くして、エラー及び消費電力を低減させる。
本文は以上の実施例のように示したが、本発明を限定するためではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は専利請求の範囲で限定したものを基準とする。
本発明は、擬似ＳＲＡＭ及びその制御方法に関し、非同期モードによって、リファレンスクロック信号の周期より短い組み込みクロック信号によって、データをダイナミックメモリアレイに書込み、書込み操作に必要な時間を効果的に短縮でき、リフレッシュ動作を実行するための時間を長くすることができる。
１００：擬似ＳＲＡＭ
１１０：ダイナミックメモリアレイ
１２０：コントローラ
１２１：第１のカウンタ
１２２：第２のカウンタ
１２３：コンパレータ
１２４：アドレスストローブクロック発生器
１２５：入力コマンドデコーダ
１３０：入出力回路
１４０：プリチャージ制御回路
２１０：同期コントローラ
２２０：非同期クロックコントローラ
２３０：同期クロックコントローラ
２４０：ワンショットパルス発生器
２５０：クロック調整器
５１０、５２０：ラッチ
５３０、５４０：ＡＮＤゲート
５５０、５６０：ＯＲゲート
ＡＤＱ：データポート信号
ＤＡＴＡ：データ
ＣＡＳＡＳＰ：非同期ベース信号
ＣＡＳＰ：組み込みクロック信号
ＣＡＳＳＰ：同期ベース信号
ＣＥ：チップイネーブル信号
ＣＳ：チップセレクト信号
ＣＬＫ：リファレンスクロック信号
ＣＬＰ：制御信号
ＣＬＰＳＴＰ：制御終了信号
ＣＬＳＹＮＣ：同期決定信号
ＦＣＶ：第１のカウント値
ＬＴＣＳＴＡ：カウント開始信号
ＭＯＤＥ：操作信号
ＲＡＳＲＷ：操作駆動信号
ＲＣＤＲＤＹ：遅延レディ信号
ＲＤＦＬＧ：読取りフラグ信号
ＲＥＦ：リフレッシュ要求信号
ＳＣＶ：第２のカウント値
ＰＲＥＰ：プリチャージ信号
ＷＲＦＬＧ：書込みフラグ信号
ＷＲＭＴＣ：書込みマッチング信号
Ｓ８１０〜Ｓ８４０、Ｓ９１０〜９８０：ステップ

Claims (10)

  1. 擬似ＳＲＡＭに適用される制御方法であって、
    書込み操作において、外部からリファレンスクロック信号によって前記擬似ＳＲＡＭに入力されたデータをカウントして、第１のカウント値を生成すること、
    前記書込み操作において、初期周期が前記リファレンスクロック信号の周期より小さい組み込みクロック信号によって、前記擬似ＳＲＡＭのダイナミックメモリアレイに書き込まれたデータをカウントして、第２のカウント値を生成すること、
    前記第１のカウント値及び前記第２のカウント値を比較し、前記第１のカウント値は前記第２のカウント値に等しい時、書込みマッチング信号を有効にすること、
    有効にされた前記書込みマッチング信号を受信する時、前記書込み操作を非同期モードから同期モードに変換して、前記組み込みクロック信号の周期を前記リファレンスクロック信号の周期と同じになるように調整すること、を含む制御方法。
  2. 前記制御方法は、
    外部からチップイネーブル信号を受信すること、
    前記チップイネーブル信号が有効にされる時、受信したコマンドに基づき、前記書込み操作又は読取り操作の実行を決定すること、をさらに含み、
    前記書込み操作又は前記読取り操作の実行を決定するステップは、
    前記書込み操作又は前記読取り操作を実行する前に、リフレッシュ請求を受信するか否か判断すること、
    前記リフレッシュ請求を受信する時、リフレッシュ動作を実行すること、を含む請求項１に記載の制御方法。
  3. 前記書込みマッチング信号を有効にするステップの後に、
    前記チップイネーブル信号が無効にされるか否か検出すること、
    前記チップイネーブル信号が無効にされる時、プリチャージ動作を実行すること、をさらに含む請求項２に記載の制御方法。
  4. 前記書込み操作を前記非同期モードから前記同期モードに変換して、前記組み込みクロック信号の周期を前記リファレンスクロック信号の周期と同じになるように調整するステップは、
    遅延レディ信号を提供すること、
    前記書込み操作において、前記書込みマッチング信号が有効にされる時、同期決定信号を有効にすること、
    前記遅延レディ信号が有効にされる時、且つ、前記同期決定信号が有効にされていない時、非同期ベース信号を生成すること、
    前記同期決定信号が有効にされる時、前記リファレンスクロック信号に反応して、対応する同期ベース信号を生成すること、
    前記非同期モード時において、前記非同期ベース信号に反応して、対応する前記組み込みクロック信号を生成し、前記同期モード時において、前記同期ベース信号に反応して、対応する前記組み込みクロック信号を生成すること、
    前記組み込みクロック信号を受信し、所定の遅延時間を経て前記組み込みクロック信号に反応して制御信号を生成すること、を含む請求項１〜３のいずれか１項に記載の制御方法。
  5. 前記読取り操作において、周期が前記リファレンスクロック信号の周期と同じである前記組み込みクロック信号によって、前記ダイナミックメモリアレイのデータを読取ること、をさらに含む請求項２又は３に記載の制御方法。
  6. 擬似ＳＲＡＭであって、
    ダイナミックメモリアレイと、
    前記ダイナミックメモリアレイに結合されるコントローラと、
    前記ダイナミックメモリアレイ及び前記コントローラに結合される入出力回路と、を含み、
    前記コントローラは、
    書込み操作において、外部からリファレンスクロック信号によって前記擬似ＳＲＡＭに入力されたデータをカウントして、第１のカウント値を生成する第１のカウンタと、
    前記書込み操作において、初期周期が前記リファレンスクロック信号の周期より小さい組み込みクロック信号によって、前記ダイナミックメモリアレイに書き込まれたデータをカウントして、第２のカウント値を生成する第２のカウンタと、
    前記第１のカウンタ及び前記第２のカウンタに結合され、前記第１のカウント値及び前記第２のカウント値を比較し、前記第１のカウント値は前記第２のカウント値に等しい時、書込みマッチング信号を有効にするコンパレータと、
    前記コンパレータに結合され、有効にされた前記書込みマッチング信号を受信する時、前記書込み操作を非同期モードから同期モードに変換して、前記組み込みクロック信号の周期を前記リファレンスクロック信号の周期と同じになるように調整するアドレスストローブクロック発生器と、を含む擬似ＳＲＡＭ。
  7. 前記コントローラは、
    前記ダイナミックメモリアレイ、前記入出力回路、前記アドレスストローブクロック発生器に結合され、外部からチップイネーブル信号を受信し、且つ、前記チップイネーブル信号が有効にされる時、受信したコマンドに基づき、前記書込み操作又は読取り操作の実行を決定する入力コマンドデコーダをさらに含み、
    前記書込み操作又は前記読取り操作を実行する前に、前記入力コマンドデコーダは、リフレッシュ請求を受信するか否か判断し、且つ、前記リフレッシュ請求を受信する時、リフレッシュ動作を実行する請求項６に記載の擬似ＳＲＡＭ。
  8. 前記入力コマンドデコーダ及び前記コンパレータに結合され、前記書込み操作又は前記読取り操作を実行する時、前記チップイネーブル信号が無効にされるか否か検出し、且つ、前記チップイネーブル信号が無効にされる時、プリチャージ動作を実行するプリチャージ制御回路をさらに含み、
    前記書込み操作又は前記読取り操作の実行を決定した後、前記入力コマンドデコーダは実行する操作に対応する操作信号及び遅延レディ信号を生成し、
    前記アドレスストローブクロック発生器は、
    前記操作信号及び前記書込みマッチング信号を受信して、前記書込み操作において、前記書込みマッチング信号が有効にされる時、同期決定信号を有効にする同期コントローラと、
    前記遅延レディ信号と、前記同期決定信号と、前記組み込みクロック信号と、を受信し、前記遅延レディ信号が有効にされる時、且つ、前記同期決定信号が有効にされていない時、非同期ベース信号を生成する非同期クロックコントローラと、
    前記リファレンスクロック信号及び前記同期決定信号を受信し、前記同期決定信号が有効にされる時、前記リファレンスクロック信号に反応して、対応する同期ベース信号を生成する同期クロックコントローラと、
    前記非同期ベース信号と、前記同期ベース信号と、前記遅延レディ信号と、を受信し、前記非同期モード時において、前記非同期ベース信号に反応して、対応する前記組み込みクロック信号を生成し、前記同期モード時において、前記同期ベース信号に反応して、対応する前記組み込みクロック信号を生成するワンショットパルス発生器と、を含む請求項７に記載の擬似ＳＲＡＭ。
  9. 前記アドレスストローブクロック発生器は、
    前記ワンショットパルス発生器に結合され、前記組み込みクロック信号を受信し、所定の遅延時間を経て前記組み込みクロック信号に反応して制御信号を生成するクロック調整器をさらに含む請求項８に記載の擬似ＳＲＡＭ。
  10. 前記読取り操作において、前記入出力回路は、周期が前記リファレンスクロック信号の周期と同じである前記組み込みクロック信号によって、前記ダイナミックメモリアレイのデータを読取る請求項７又は８に記載の擬似ＳＲＡＭ。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6871286B2 (ja) * 2019-02-21 2021-05-12 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 疑似スタティックランダムアクセスメモリの制御回路及び制御方法
TWI694442B (zh) * 2019-02-25 2020-05-21 華邦電子股份有限公司 用於偽靜態隨機存取記憶體的控制電路以及控制方法
TWI709964B (zh) * 2019-11-25 2020-11-11 華邦電子股份有限公司 應用於偽靜態隨機存取記憶體的控制電路及其控制方法
CN112992222B (zh) * 2019-12-16 2024-01-23 华邦电子股份有限公司 应用于伪静态随机存取存储器的控制电路及其控制方法
US10957378B1 (en) 2019-12-23 2021-03-23 Winbond Electronics Corp. Control circuit and control method thereof for pseudo static random access memory
JP6999791B1 (ja) * 2020-12-28 2022-01-19 華邦電子股▲ふん▼有限公司 半導体記憶装置
KR102656401B1 (ko) * 2022-06-23 2024-04-09 윈본드 일렉트로닉스 코포레이션 반도체 기억장치 및 이의 제어 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH052873A (ja) * 1990-10-15 1993-01-08 Toshiba Corp 半導体記憶装置
JPH08106778A (ja) * 1994-10-04 1996-04-23 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2013073644A (ja) * 2011-09-27 2013-04-22 Of Networks:Kk バッファメモリ装置及び通信装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6920524B2 (en) * 2003-02-03 2005-07-19 Micron Technology, Inc. Detection circuit for mixed asynchronous and synchronous memory operation
CN100409365C (zh) 2003-12-05 2008-08-06 晶豪科技股份有限公司 伪静态随机存取存储器的数据刷新方法
US6967886B2 (en) * 2004-02-13 2005-11-22 Elite Semiconductor Memory Technology, Inc. Pseudo static random access memory and data refresh method thereof
KR100620645B1 (ko) * 2004-04-13 2006-09-13 주식회사 하이닉스반도체 동기 및 비동기 병용 모드 레지스터 세트를 포함하는ｐｓｒａｍ
KR100521048B1 (ko) * 2004-04-20 2005-10-11 주식회사 하이닉스반도체 슈도 스태틱램의 동작모드 제어방법 및 제어회로, 이를구비한 슈도 스태틱램 및 그의 동작모드 수행방법
US7042786B2 (en) * 2004-04-26 2006-05-09 Infineon Technologies Ag Memory with adjustable access time
US7433996B2 (en) 2004-07-01 2008-10-07 Memocom Corp. System and method for refreshing random access memory cells
US7957212B2 (en) * 2005-03-31 2011-06-07 Hynix Semiconductor Inc. Pseudo SRAM
US7630875B2 (en) * 2005-06-23 2009-12-08 Cpu Technology, Inc. Automatic time warp for electronic system simulation
JP4967452B2 (ja) 2006-05-18 2012-07-04 富士通セミコンダクター株式会社 半導体メモリ
CN100464503C (zh) * 2006-09-12 2009-02-25 威盛电子股份有限公司 时脉信号调整方法与装置
JP5173751B2 (ja) * 2008-11-10 2013-04-03 パナソニック株式会社 同期・非同期制御部を有するコンピュータシステム
JP5474458B2 (ja) * 2009-09-10 2014-04-16 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びこれを備えるデータ処理システム
CN102110461B (zh) * 2009-12-24 2014-07-16 晨星软件研发(深圳)有限公司 存储器控制器及其控制方法
US9355690B1 (en) * 2011-03-17 2016-05-31 Xilinx, Inc. Time-multiplexed, asynchronous device
TWI498890B (zh) * 2012-08-10 2015-09-01 Etron Technology Inc 偽靜態隨機存取記憶體之運作方法及相關記憶裝置
TWI553641B (zh) * 2013-12-09 2016-10-11 慧榮科技股份有限公司 資料儲存裝置及其模式偵測方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH052873A (ja) * 1990-10-15 1993-01-08 Toshiba Corp 半導体記憶装置
JPH08106778A (ja) * 1994-10-04 1996-04-23 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2013073644A (ja) * 2011-09-27 2013-04-22 Of Networks:Kk バッファメモリ装置及び通信装置

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