TWI644313B - 偽靜態隨機存取記憶體及其控制方法 - Google Patents

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Abstract

偽靜態隨機存取記憶體及其控制方法。控制方法包括在寫入操作中，對由外部以基準時脈信號輸入至偽靜態隨機存取記憶體的資料進行計數，以產生第一計數值；在寫入操作中，對以內置時脈信號而寫入至偽靜態隨機存取記憶體的動態記憶體陣列的資料進行計數，以產生第二計數值，內置時脈信號的初始週期小於基準時脈信號的週期。比較第一計數值及第二計數值，當第一計數值等於第二計數值時致能寫入匹配信號；當接收到被致能的寫入匹配信號時，將寫入操作由非同步模式轉換成同步模式，以將內置時脈信號的週期調整為與基準時脈信號的週期相同。

Description

偽靜態隨機存取記憶體及其控制方法
本發明是有關於一種記憶體的控制方法，且特別是有關於一種偽靜態隨機存取記憶體的控制方法。
近年來，隨著半導體記憶體元件之整合水準變得愈來愈高且存在對更高速度之需求，對於同時具有靜態隨機存取記憶體（Static Random Access Memory）及動態隨機存取記憶體（Dynamic Random Access Memory）之優點的偽靜態隨機存取記憶體（Pseudo Static Random Access Memory）的需求持續增加，特別是運用在行動裝置中。
偽靜態隨機存取記憶體為具有動態隨機存取記憶體之單元結構及靜態隨機存取記憶體之周邊電路的記憶體元件。雖然偽靜態隨機存取記憶體具有大容量及低成本的優點，但需要考慮定期執行刷新動作的需求。現有的偽靜態隨機存取記憶體存在寫入操作之間刷新動作的時間受限制為較短的問題，導致資料保持時間的降低。為了避免錯誤發生，可將刷新周期相應地縮短，但會導致待機時電流增加，從而增加功耗。若為了防止待機電流的增加而要對刷新動作和刷新週期的進行較複雜的控制，則又會使控制邏輯電路變得複雜，從而存在晶片尺寸與成本增加的缺點。
本發明提供一種偽靜態隨機存取記憶體及其控制方法，可藉由縮短寫入操作所需的時間，來提供較長的時間執行刷新動作。
本發明的控制方法，適用於偽靜態隨機存取記憶體。控制方法包括在寫入操作中，對由外部以基準時脈信號輸入至偽靜態隨機存取記憶體的資料進行計數，以產生第一計數值；在寫入操作中，對以內置時脈信號而寫入至偽靜態隨機存取記憶體的動態記憶體陣列的資料進行計數，以產生第二計數值，內置時脈信號的初始週期小於基準時脈信號的週期。比較第一計數值及第二計數值，當第一計數值等於第二計數值時致能寫入匹配信號；以及，當接收到被致能的寫入匹配信號時，將寫入操作由非同步模式轉換成同步模式，以將內置時脈信號的週期調整為與基準時脈信號的週期相同。
本發明的偽靜態隨機存取記憶體包括動態記憶體陣列、控制器及輸入輸出電路。控制器耦接動態記憶體陣列。輸入輸出電路耦接動態記憶體陣列以及控制器。控制器包括第一計數器、第二計數器、比較器及位址選通時脈產生器。在寫入操作中，第一計數器對由外部以基準時脈信號輸入至偽靜態隨機存取記憶體的資料進行計數，以產生第一計數值。在寫入操作中，第二計數器對以內置時脈信號而寫入至動態記憶體陣列的資料進行計數，以產生第二計數值，內置時脈信號的初始週期小於基準時脈信號的週期。比較器耦接第一計數器與第二計數器，比較第一計數值及第二計數值，並當第一計數值等於第二計數值時致能寫入匹配信號。位址選通時脈產生器耦接比較器。當接收到被致能的寫入匹配信號時，位址選通時脈產生器將寫入操作由非同步模式轉換成同步模式，以將內置時脈信號的週期調整為與基準時脈信號的週期相同。
基於上述，本發明分別以非同步模式與同步模式來執行同一個寫入操作。當一開始提供到偽靜態隨機存取記憶體的輸入端緩衝器的資料個數還多於已寫入至動態記憶體陣列中記憶體單元的資料個數時，以較基準時脈信號週期短的內置時脈信號將資料寫入至動態記憶體陣列，並逐漸使兩者資料個數達到相等。當達到相等時，則將內置時脈信號的週期調整為與基準時脈信號的週期相同。如此一來，可在無需複雜控制的情況下有效縮短寫入操作所需的時間，以提供較長的時間執行刷新動作，從而減少錯誤與功耗。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下請參照圖1，圖1是依照本發明一實施例說明一種偽靜態隨機存取記憶體的電路示意圖。偽靜態隨機存取記憶體100包括動態記憶體陣列110、控制器120、輸入輸出電路130及預充電控制電路140。控制器120耦接至動態記憶體陣列110。輸入輸出電路130耦接至動態記憶體陣列110以及控制器120。其中控制器120包括第一計數器121、第二計數器122、比較器123、位址選通時脈產生器124及輸入命令解碼器125。比較器123耦接至第一計數器121與第二計數器122。第一計數器121用以對由外部以基準時脈信號CLK輸入至偽靜態隨機存取記憶體100的輸入輸出電路130的資料（例如透過資料阜信號ADQ來進行輸入）進行計數，以產生第一計數值FCV。第二計數器122用以對以內置時脈信號CASP而由輸入輸出電路130寫入至動態記憶體陣列110的資料進行計數，以產生第二計數值SCV。一般來說，當進行寫入操作時資料會先由外部輸入至輸入輸出電路130中的緩衝器中，再由輸入輸出電路130寫入至動態記憶體陣列110。然而，當資料開始由外部輸入至輸入輸出電路130時，會經過一些電路或控制上的延遲，才會開始將資料寫入至動態記憶體陣列110的記憶體單元中。因此，在本實施例中，在一開始執行寫入操作時，內置時脈信號CASP的初始週期以非同步的方式設為小於基準時脈信號CLK，以使將資料寫入至動態記憶體陣列110的速度快於資料由外部輸入至輸入輸出電路130的速度，從而使已寫入至動態記憶體陣列110的資料個數逐漸追上從外部輸入至偽靜態隨機存取記憶體100的資料個數。
在圖1中，比較器123比較第一計數值FCV及第二計數值SCV，並當第一計數值FCV等於第二計數值時SCV致能寫入匹配信號WRMTC。也就是說，當寫入至動態記憶體陣列110的資料個數已等於從外部輸入至偽靜態隨機存取記憶體100的資料個數時，比較器123可致能寫入匹配信號WRMTC，以表示將資料寫入至動態記憶體陣列110的速度已無需快於資料由外部輸入至輸入輸出電路130的速度。換言之，當接收到被致能的寫入匹配信號WRMTC時，位址選通時脈產生器124將寫入操作由非同步模式轉換成同步模式，以將內置時脈信號CASP的週期調整為與基準時脈信號CLK的週期相同。
關於本實施例中，第一計數器121與第二計數器122可以是習知具有計數功能的計數電路（但不限於此）。控制器120及預充電控制電路140可以是利用多個邏輯閘所組成的邏輯電路（但不限於此）。動態記憶體陣列110可以是習知的動態隨機存取記憶體（DRAM），但不限於此。輸入輸出電路130可以是在積體電路領域中，本領域通常知識者所熟知的應用記憶體電路的架構來執行。
以下同時參照圖1與圖2，圖2是依照本發明一實施例說明一種位址選通時脈產生器的電路示意圖。位址選通時脈產生器124包括同步控制器210、非同步時脈控制器220、同步時脈控制器230、單發脈衝產生器240及時脈調整器250。在決定執行寫入操作或讀取操作後，輸入命令解碼器125可產生對應執行操作的操作信號MODE與延遲就緒信號RCDRDY。同步控制器210可接收操作信號MODE與由比較器123產生的寫入匹配信號WRMTC，並且在寫入操作中當寫入匹配信號被致能WRMTC時，致能同步決定信號CLSYNC。
非同步時脈控制器220接收延遲就緒信號RCDRDY、同步決定信號CLSYNC及內置時脈信號CASP，當延遲就緒信號RCDRDY被致能時且同步決定信號CLSYNC未被致能時，表示目前為非同步模式，因此非同步時脈控制器220可產生非同步基礎信號CASASP。其中延遲就緒信號RCDRDY被致能表示列位址的系統操作，如字元線和感應放大器，已驅動就緒完成，行位址的系統操作可準備開始。也就是說，在寫入操作時，可開始將資料由輸入輸出電路130中的緩衝器寫入至動態記憶體陣列110的記憶體單元中。
同步時脈控制器230接收基準時脈信號CLK與同步決定信號CLSYNC。當同步決定信號CLSYNC被致能時，表示已轉換為同步模式，同步時脈控制器230可反應於基準時脈信號CLK而產生對應的同步基礎信號CASSP。
單發脈衝產生器240接收非同步基礎信號CASASP、同步基礎信號CASSP及延遲就緒信號RCDRDY，並在非同步模式時反應於非同步基礎信號CASASP而可產生對應的內置時脈信號CASP，在同步模式時反應於同步基礎信號CASSP而可產生對應的內置時脈信號CASP。其中，在單發脈衝產生器240中可例如將非同步基礎信號CASASP與同步基礎信號CASSP藉由或運算進行選擇，並反應於所選擇的信號在延遲就緒信號RCDRDY被致能後產生預定脈寬的單發脈衝來作為內置時脈信號CASP。內置時脈信號CASP還會被回授至非同步時脈控制器220，已對後續的非同步基礎信號CASASP進行調整。
時脈調整器250接收內置時脈信號CASP，並可經預定延遲時間反應於內置時脈信號CASP產生控制信號CLP。
以下同時參照圖2與圖3，圖3是依照本發明一實施例說明一種產生內置時脈信號的波形示意圖。關於產生內置時脈信號細節。在圖3中，首先當延遲就緒信號RCDRDY被致能時（拉高至高邏輯準位），非同步時脈控制器220可開始產生非同步基礎信號CASASP。此時，單發脈衝產生器240可反應於非同步基礎信號CASASP的上升緣觸發產生單發脈衝的內置時脈信號CASP。其中非同步基礎信號CASASP的週期小於基準時脈信號CLK。控制信號CLP則會經預定延遲時間反應於內置時脈信號CASP而由時脈調整器250產生。在本實施例中，內置時脈信號CASP為與控制信號CLP的準位高低相反，但本發明並不依此為限。
接著，當同步決定信號CLSYNC被同步控制器210致能時，表示轉換為同步模式，同步時脈控制器230即會反應於基準時脈信號CLK而開始產生對應的（例如週期與脈寬皆與基準時脈信號CLK相同）同步基礎信號CASSP。此時，單發脈衝產生器240可反應於同步基礎信號CASSP的上升緣觸發產生單發脈衝的內置時脈信號CASP，以將內置時脈信號CASP的週期調整為與基準時脈信號CLK的週期相同。
以下同時參照圖1、圖2及圖4，圖4是依照本發明一實施例說明一種偽靜態隨機存取記憶體的寫入操作的波形示意圖。關於偽靜態隨機存取記憶體100的寫入操作細節，偽靜態隨機存取記憶體100中的輸入命令解碼器125可由外部接收基準時脈信號CLK、資料阜信號ADQ及晶片致能信號CE。其中資料阜信號ADQ可例如包括命令、位址及資料的內容。當晶片致能信號CE被致能時（拉低至低邏輯準位），在執行寫入操作或讀取操作之前，輸入命令解碼器125可判斷是否接收到刷新請求，並且當收到刷新請求時，執行刷新動作。關於執行刷新動作的其他細節可參考後述。
接著，輸入命令解碼器125可依據所接受到的資料阜信號ADQ中的命令來決定執行寫入操作或讀取操作。在本實施例中，晶片致能信號CE為低準位活動（low active）的信號，也就是說，當晶片致能信號CE在致能狀態時，為邏輯低準位。當然，在本發明其他實施例中，晶片致能信號CE也可以是高準位活動（high active）的信號，沒有一定的限制。
在圖4中，當決定執行寫入操作後，資料阜信號ADQ中所包含的資料（圖4中的資料DATA）會依序以基準時脈信號CLK輸入至輸入輸出電路130的緩衝器中。在延遲就緒信號RCDRDY被致能之前，還未有資料寫入至動態記憶體陣列110中。
當延遲就緒信號RCDRDY被致能後，位址選通時脈產生器124的單發脈衝產生器240可開始產生非同步模式的內置時脈信號CASP（其週期小於基準時脈信號CLK的週期）。此時，可以透過據以產生的控制信號CLP將資料依序以內置時脈信號CASP寫入至動態記憶體陣列110中對應位址資料的至少一記憶體單元中。
在開始寫入操作後，第一計數器121可依據由輸入命令解碼器125所產生的計數開始信號LTCSTA而開始對輸入至輸入輸出電路130的資料進行計數，第二計數器122可在由輸入命令解碼器125所產生的寫入旗標信號WRFLG被致能時對寫入至動態記憶體陣列110的資料進行計數。當兩者的資料個數相同時，比較器123會致能寫入匹配信號WRMTC，同步控制器210則會隨之致能同步決定信號CLSYNC。
在圖4中，當寫入匹配信號WRMTC與同步決定信號CLSYNC被致能時（拉高至高邏輯準位），表示由非同步模式轉換為同步模式，位址選通時脈產生器124的單發脈衝產生器240可開始產生同步模式的內置時脈信號CASP（其週期等於基準時脈信號CLK的週期）。此時，可以透過據以產生的控制信號CLP將資料依序以調整後的內置時脈信號CASP寫入至動態記憶體陣列110中對應位址資料的至少一記憶體單元中。
另一方面，當輸入命令解碼器125依據所接受到的資料阜信號ADQ中的命令而決定執行讀取操作時，輸入輸出電路130是以內置時脈信號CASP為基準來讀取動態記憶體陣列110的資料，其中內置時脈信號CASP的週期與基準時脈信號CLK的週期相同。具體來說，可以透過據以產生的控制信號CLP將資料依序以與基準時脈信號CLK週期相同的內置時脈信號CASP讀取動態記憶體陣列110中對應位址資料的至少一記憶體單元，以輸出所讀取的資料。在讀取操作的整個流程中皆是以上述同步模式（內置時脈信號CASP的週期等於基準時脈信號CLK週期）進行的。
無論是執行寫入操作或讀取操作，在操作完畢後皆要執行預充電動作。在圖1中，預充電控制電路140耦接輸入命令解碼器125及比較器123，在執行寫入操作或讀取操作時，預充電控制電路140可檢測晶片致能信號CE是否被禁能，並且當晶片致能信號CE被禁能時（表示結束外部的寫入或讀取）執行預充電動作。
以下同時參照圖1及圖5，圖5是依照本發明一實施例說明一種預充電控制電路的電路示意圖。輸入命令解碼器125依據所接受到的資料阜信號ADQ中的命令來決定執行寫入操作或讀取操作，並據以輸出寫入旗標信號WRFLG與讀取旗標信號RDFLG。此外，輸入命令解碼器125也依據所接收到的晶片致能信號CE而輸出晶片選擇信號CS。
在圖5中，鎖存器510接收到寫入旗標信號WRFLG與晶片選擇信號CS。鎖存器520接收到讀取旗標信號RDFLG與晶片選擇信號CS。鎖存器510所產生的信號可經延遲而傳送至及閘530與及閘540。鎖存器510所產生的信號可經同步於內置時脈信號CASP的上升而傳送至及閘530，經同步的信號還可經延遲而傳送至及閘540。及閘530可連同寫入匹配信號WRMTC進行及運算而將信號傳送至或閘550。及閘540可連同寫入匹配信號WRMTC進行及運算而將信號傳送至或閘560。
鎖存器520所產生的信號可經同步於內置時脈信號CASP的上升而傳送至或閘550，經同步的信號還可經同步於控制信號CLP的下降而傳送至或閘560。經或閘550的運算產生控制結束信號CLPSTP。經或閘560的運算產生預充電信號PREP，以通知執行預充電動作。
以下請參照圖6，圖6是依照本發明一實施例說明一種偽靜態隨機存取記憶體的寫入操作時刷新動作的波形示意圖。在圖6中，在晶片致能信號CE被致能後不久刷新請求就被發出，刷新動作可在寫入操作之前執行。
在圖6中，在晶片致能信號CE剛被致能後不久，刷新請求信號REF被致能。在本實施例中，刷新請求信號REF例如是被計時器（未繪示）定時致能的。
在本實施例中並未具有寫入延遲，在實際的寫入操作之前，輸入資料儲存在輸入輸出電路130部分的FIFO緩衝器中。
如圖6所示，在本實施例中，當刷新動作結束後操作驅動信號RASRW會被致能，以通知可開始執行寫入操作。也就是說，在本實施例中刷新動作可在多個寫入操作的週期之外執行。在這個例子中，刷新動作可最多對應5個寫入操作，從而可提供較長的時間執行刷新動作。
以下請參照圖7，圖7是依照本發明一實施例說明一種偽靜態隨機存取記憶體的讀取操作時刷新動作的波形示意圖。在圖7中，在晶片致能信號CE被致能後不久刷新請求就被發出，刷新動作可在讀取操作之前執行。
在圖7中，在晶片致能信號CE剛被致能後不久，刷新請求信號REF被致能。在本實施例中，刷新請求信號REF例如是被計時器（未繪示）定時致能的。
如圖7所示，在本實施例中，當刷新動作結束後操作驅動信號RASRW會被致能，以通知可開始執行讀取操作。第一個控制信號CLP是在圖7中是在第一個CLP時脈和延遲就緒信號RCDRDY的後面的一個產生。在這個例子中，讀取延遲被原本設置為5個時脈，並且由於刷新請求信號REF在讀取操作之前出現，所以擴展為10個時脈。
圖8是依照本發明一實施例說明一種偽靜態隨機存取記憶體的控制方法的流程圖。請同時參照圖1以及圖8，在步驟S810中，在寫入操作中，第一計數器121對由外部以基準時脈信號CLK輸入至偽靜態隨機存取記憶體100的資料進行計數，以產生第一計數值FCV。在步驟S820中，在寫入操作中，第二計數器122對以內置時脈信號CASP而寫入至偽靜態隨機存取記憶體100的動態記憶體陣列110的資料進行計數，以產生第二計數值SCV，內置時脈信號CASP的初始週期小於基準時脈信號CLK的週期。在步驟S830中，比較器123比較第一計數值FCV及第二計數值SCV，當第一計數值FCV等於第二計數值SCV時致能寫入匹配信號WRMTC。在步驟S840中，當接收到被致能的寫入匹配信號WRMTC時，位址選通時脈產生器124將寫入操作由非同步模式轉換成同步模式，以將內置時脈信號CASP的週期調整為與基準時脈信號CLK的週期相同。關於各步驟的實施細節在前述的實施例及實施方式都有詳盡的說明，以下恕不多贅述。
圖9是依照本發明一實施例說明一種偽靜態隨機存取記憶體的控制方法的流程圖。在圖9中舉例說明了寫入操作與讀取操作的判斷、刷新動作的執行以及預充電動作的流程。
請參考圖9，在步驟S910中，接收到被致能的晶片致能信號CE，表示要進行寫入操作或讀取操作。在S920中，檢測是否發出刷新請求。若有檢測到刷新請求，則在步驟S930中執行刷新動作。在步驟S940中，判斷執行寫入操作或讀取操作。當判斷為寫入操作時，在步驟S950中執行寫入操作。在步驟S960中，檢測晶片致能信號CE是否被禁能。若被禁能表示寫入操作結束，在S970中執行預充電動作。當判斷為讀取操作時，在步驟S980中執行讀取操作。在步驟S965中，檢測晶片致能信號CE是否被禁能。若被禁能表示讀取操作結束，在S975中執行預充電動作。關於各步驟的實施細節在前述的實施例及實施方式都有詳盡的說明，以下恕不多贅述
綜上所述，本發明在執行寫入操作上有分為非同步模式與同步模式兩個階段。在非同步模式時以較基準時脈信號週期短的內置時脈信號將資料寫入至記憶體單元，以彌補輸入資料的過程中所產生的延遲。當寫入至記憶體單元的資料個數已追上從外部輸入至偽靜態隨機存取記憶體的資料個數時，再轉換為同步模式。如此一來，可在無需複雜控制的情況下有效縮短寫入操作所需的時間，以提供較長的時間執行刷新動作，從而減少錯誤與功耗。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧偽靜態隨機存取記憶體
110‧‧‧動態記憶體陣列
120‧‧‧控制器
121‧‧‧第一計數器
122‧‧‧第二計數器
123‧‧‧比較器
124‧‧‧位址選通時脈產生器
125‧‧‧輸入命令解碼器
130‧‧‧輸入輸出電路
140‧‧‧預充電控制電路
210‧‧‧同步控制器
220‧‧‧非同步時脈控制器
230‧‧‧同步時脈控制器
240‧‧‧單發脈衝產生器
250‧‧‧時脈調整器
510、520‧‧‧鎖存器
530、540‧‧‧及閘
550、560‧‧‧或閘
ADQ‧‧‧資料阜信號
DATA‧‧‧資料
CASASP‧‧‧非同步基礎信號
CASP‧‧‧內置時脈信號
CASSP‧‧‧同步基礎信號
CE‧‧‧晶片致能信號
CS‧‧‧晶片選擇信號
CLK‧‧‧基準時脈信號
CLP‧‧‧控制信號
CLPSTP‧‧‧控制結束信號
CLSYNC‧‧‧同步決定信號
FCV‧‧‧第一計數值
LTCSTA‧‧‧計數開始信號
MODE‧‧‧操作信號
RASRW‧‧‧操作驅動信號
RCDRDY‧‧‧延遲就緒信號
RDFLG‧‧‧讀取旗標信號
REF‧‧‧刷新請求信號
SCV‧‧‧第二計數值
PREP‧‧‧預充電信號
WRFLG‧‧‧寫入旗標信號
WRMTC‧‧‧寫入匹配信號
S810～S840、S910～980‧‧‧步驟
圖1是依照本發明一實施例說明一種偽靜態隨機存取記憶體的電路示意圖。 圖2是依照本發明一實施例說明一種位址選通時脈產生器的電路示意圖。 圖3是依照本發明一實施例說明一種產生內置時脈信號的波形示意圖 圖4是依照本發明一實施例說明一種偽靜態隨機存取記憶體的寫入操作的波形示意圖。 圖5是依照本發明一實施例說明一種預充電控制電路的電路示意圖。 圖6是依照本發明一實施例說明一種偽靜態隨機存取記憶體的寫入操作時刷新動作的波形示意圖。 圖7是依照本發明一實施例說明一種偽靜態隨機存取記憶體的讀取操作時刷新動作的波形示意圖。 圖8是依照本發明一實施例說明一種偽靜態隨機存取記憶體的控制方法的流程圖。 圖9是依照本發明一實施例說明一種偽靜態隨機存取記憶體的控制方法的流程圖。

Claims (10)

  1. 一種控制方法，適用於一偽靜態隨機存取記憶體，包括： 在一寫入操作中，對由外部以一基準時脈信號輸入至該偽靜態隨機存取記憶體的資料進行計數，以產生一第一計數值； 在該寫入操作中，對以一內置時脈信號而寫入至該偽靜態隨機存取記憶體的一動態記憶體陣列的資料進行計數，以產生一第二計數值，該內置時脈信號的初始週期小於該基準時脈信號的週期； 比較該第一計數值及該第二計數值，當該第一計數值等於該第二計數值時致能一寫入匹配信號；以及 當接收到被致能的該寫入匹配信號時，將該寫入操作由一非同步模式轉換成一同步模式，以將該內置時脈信號的週期調整為與該基準時脈信號的週期相同。
  2. 如申請專利範圍第1項所述的控制方法，更包括： 由外部接收一晶片致能信號；以及 當該晶片致能信號被致能時，依據所接受到的命令決定執行該寫入操作或一讀取操作， 所述決定執行該寫入操作或該讀取操作的步驟包括： 在執行該寫入操作或該讀取操作之前，判斷是否接收到一刷新請求；以及 當收到該刷新請求時，執行一刷新動作。
  3. 如申請專利範圍第2項所述的控制方法，其中在致能該寫入匹配信號的步驟之後，更包括： 檢測該晶片致能信號是否被禁能；以及 當該晶片致能信號被禁能時，執行一預充電動作。
  4. 如申請專利範圍第1項所述的控制方法，其中將該寫入操作由該非同步模式轉換成該同步模式，以將該內置時脈信號的週期調整為與該基準時脈信號的週期相同的步驟包括： 提供一延遲就緒信號； 在該寫入操作中當該寫入匹配信號被致能時，致能一同步決定信號； 當該延遲就緒信號被致能時且該同步決定信號未被致能時，產生一非同步基礎信號； 當該同步決定信號被致能時，反應於該基準時脈信號而產生對應的一同步基礎信號； 在該非同步模式時反應於該非同步基礎信號而產生對應的該內置時脈信號，在該同步模式時反應於同步基礎信號而產生對應的該內置時脈信號；以及 接收該內置時脈信號，並經預定延遲時間反應於該內置時脈信號產生一控制信號。
  5. 如申請專利範圍第2項所述的控制方法，更包括： 在該讀取操作中，以該內置時脈信號讀取該動態記憶體陣列的資料，其中該內置時脈信號的週期與該基準時脈信號的週期相同。
  6. 一種偽靜態隨機存取記憶體，包括： 一動態記憶體陣列； 一控制器，耦接該動態記憶體陣列；以及 一輸入輸出電路，耦接該動態記憶體陣列以及該控制器， 其中該控制器包括： 第一計數器，在一寫入操作中，對由外部以一基準時脈信號輸入至該偽靜態隨機存取記憶體的資料進行計數，以產生一第一計數值； 第二計數器，在該寫入操作中，對以一內置時脈信號而寫入至該動態記憶體陣列的資料進行計數，以產生一第二計數值，該內置時脈信號的初始週期小於該基準時脈信號的週期； 比較器，耦接該第一計數器與該第二計數器，比較該第一計數值及該第二計數值，並當該第一計數值等於該第二計數值時致能一寫入匹配信號；以及 位址選通時脈產生器，耦接該比較器，當接收到被致能的該寫入匹配信號時，將該寫入操作由一非同步模式轉換成一同步模式，以將該內置時脈信號的週期調整為與該基準時脈信號的週期相同。
  7. 如申請專利範圍第6項所述的偽靜態隨機存取記憶體，其中所述控制器更包括： 一輸入命令解碼器，耦接該動態記憶體陣列、該輸入輸出電路及該位址選通時脈產生器，由外部接收一晶片致能信號，並且當該晶片致能信號被致能時，依據所接受到的命令決定執行該寫入操作或一讀取操作， 其中在執行該寫入操作或該讀取操作之前，所述輸入命令解碼器判斷是否接收到一刷新請求，並且當收到該刷新請求時，執行一刷新動作。
  8. 如申請專利範圍第7項所述的偽靜態隨機存取記憶體，更包括： 一預充電控制電路，耦接該輸入命令解碼器及該比較器，在執行該寫入操作或該讀取操作時，檢測該晶片致能信號是否被禁能，並且當該晶片致能信號被禁能時，執行一預充電動作， 其中在決定執行該寫入操作或該讀取操作後，所述輸入命令解碼器產生對應執行操作的一操作信號與一延遲就緒信號， 所述位址選通時脈產生器包括： 一同步控制器，接收該操作信號與該寫入匹配信號，並且在該寫入操作中當該寫入匹配信號被致能時，致能一同步決定信號； 一非同步時脈控制器，接收該延遲就緒信號、該同步決定信號及該內置時脈信號，當該延遲就緒信號被致能時且該同步決定信號未被致能時，產生一非同步基礎信號； 一同步時脈控制器，接收該基準時脈信號與該同步決定信號，當該同步決定信號被致能時，反應於該基準時脈信號而產生對應的一同步基礎信號；以及 一單發脈衝產生器，接收該非同步基礎信號、該同步基礎信號及該延遲就緒信號，並在該非同步模式時反應於該非同步基礎信號而產生對應的該內置時脈信號，在該同步模式時反應於該同步基礎信號而產生對應的該內置時脈信號。
  9. 如申請專利範圍第8項所述的偽靜態隨機存取記憶體，所述位址選通時脈產生器更包括： 一時脈調整器，耦接該單發脈衝產生器，接收該內置時脈信號，並經預定延遲時間反應於該內置時脈信號產生一控制信號。
  10. 如申請專利範圍第9項所述的偽靜態隨機存取記憶體，其中在該讀取操作中，所述輸入輸出電路以該內置時脈信號讀取該動態記憶體陣列的資料，其中該內置時脈信號的週期與該基準時脈信號的週期相同。
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