KR20230087293A - 의사 정적 랜덤 액세스 메모리 - Google Patents

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Abstract

[과제] 데이터 전송 속도를 향상시키는 것이 가능한 의사 정적 랜덤 액세스 메모리를 제공한다.
[해결 수단] 의사 정적 랜덤 액세스 메모리는, 제1 트랜잭션에 있어서, 커맨드 및 행 어드레스가 입력되고 나서 초기 레이턴시가 경과한 후에, 입력된 행 어드레스 및 열 어드레스에 대응하는 메모리 셀의 데이터의 입력 또는 출력을 행하는 의사 정적 랜덤 액세스 메모리로서, 소정의 조건을 충족시킬 경우에, 제1 트랜잭션 후의 제2 트랜잭션에 있어서의 레이턴시가 초기 레이턴시보다도 짧아지도록 제어하는 제어부를 구비한다.

Description

의사 정적 랜덤 액세스 메모리{PSEUDO STATIC RANDOM ACCESS MEMORY}
본 발명은 의사 정적 랜덤 액세스 메모리(pSRAM: pseudo-Static Random Access Memory)에 관한 것이다.
pSRAM은 SRAM(Static Random Access Memory)과 호환성을 갖는 인터페이스를 구비한 반도체 기억장치이다(예를 들어, 특허문헌 1). 또한, pSRAM은, DRAM(Dynamic Random Access Memory)을 메모리 셀 어레이로 하여 데이터를 기억하고, DRAM의 액세스 인터페이스를 재설계하고, SRAM의 액세스 인터페이스와 호환성을 갖게 한 것이다. 또한, pSRAM은 데이터 전송 방식으로서 DDR(Double Data Rate) 방식을 채용하고 있다.
도 1(a)는, 판독 커맨드가 입력된 경우의 종래의 pSRAM 내의 신호의 시간추이의 일례를 나타내는 타임 차트이고, 도 1(b)는, 기입 커맨드가 입력된 경우의 종래의 pSRAM 내의 신호의 시간추이를 나타내는 타임 차트이다. 또, 여기서는, pSRAM이 클록 신호에 동기해서 신호를 수신하는 클록 동기형의 pSRAM이며, 어드레스 데이터 멀티플렉스 인터페이스형의 pSRAM일 경우를 일례로서 나타내고 있다. 어드레스 데이터 멀티플렉스 인터페이스형의 pSRAM은, 어드레스 신호 및 데이터 신호의 각각이 입력되도록 구성된 어드레스 데이터 단자를 가지고 있다.
이러한 pSRAM은, 칩 선택 신호(CS#)가 니게이트(negate)(하이 레벨)로부터 어서트(assert)(로 레벨)로 이행하면 판독 또는 기입 트랜잭션을 시작하고, 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 니게이트(하이 레벨)로 이행하면 판독 또는 기입 트랜잭션을 종료하고, 프리차지를 행하도록 구성되어 있다.
도 1(a) 및 도 1(b)에 나타낸 예에서는, 칩 선택 신호(CS#)가 니게이트(하이 레벨)로부터 어서트(로 레벨)로 이행한 후의 외부 클록 신호(CLK)의 제1 클록으로부터 제3 클록의 각 클록에 동기하고, 커맨드(CMD), 행 어드레스(RA) 및 열 어드레스(CA)가 어드레스 데이터 단자를 개재해서 입력된다. 구체적으로 설명하면, 외부 클록 신호(CLK)의 제1 클록의 상승 에지에 있어서 커맨드(CMD)가 입력되고, 외부 클록 신호(CLK)의 제2클록의 상승 에지 및 하강 에지에 있어서 행 어드레스(RA)가 입력되고, 외부 클록 신호(CLK)의 제3 클록의 상승 에지 및 하강 에지에 있어서 열 어드레스(CA)가 입력된다. 또, 여기서는, 클록 에지마다 8비트의 신호가 입력될 경우를 일례로서 나타내고 있다.
도 1(a)에 나타낸 예에서는, 워드선(WL)은, 행 어드레스(RA)가 입력된 후에 액티브(하이 레벨)가 되고, 열 선택선(CSL)은, 열 어드레스(CA)가 입력된 후에 토글링된다. 그리고, 커맨드(CMD) 및 행 어드레스(RA)가 입력되고 나서 초기 레이턴시가 경과한 후에, 입력된 행 어드레스(RA) 및 열 어드레스(CA)에 대응하는 메모리 셀의 데이터가 판독 데이터로서 출력된다. 또한, 워드선(WL)은, 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 니게이트(하이 레벨)로 이행하면 프리차지된다. 여기서, 초기 레이턴시는, tCK(tCK는 클록 사이클을 나타냄)×레이턴시 카운트 N(N은 1 이상의 정수이며, 레이턴시 카운트를 나타냄)으로 표시되는 것이며, 도 1(a)는 레이턴시 카운트가 8(N=8)인 경우를 일례로서 나타내고 있다. 또, 레이턴시 카운트는, 외부 클록 신호(CLK)의 주파수에 의존한다. 예를 들면, 외부 클록 신호(CLK)의 주파수가 높아질수록, 레이턴시 카운트가 커진다.
또한, 도 1(b)에 나타낸 예에서는, 워드선(WL)은, 행 어드레스(RA)가 입력된 후에 액티브(하이 레벨)가 된다. 그리고, 커맨드(CMD) 및 행 어드레스(RA)가 입력되고 나서 초기 레이턴시가 경과한 후에 기입 데이터가 입력되면, 열 선택선(CSL)이 토글링된다. 여기서, 기입 트랜잭션에 있어서의 초기 레이턴시의 길이는, 판독 트랜잭션에 있어서의 초기 레이턴시의 길이와 동등하다. 또한, 워드선(WL)은, 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 니게이트(하이 레벨)로 이행하면 프리차지된다.
JP 2020-135914 A
그런데, 이러한 pSRAM에서는, 각 트랜잭션에 있어서 초기 레이턴시가 경과할 때까지 판독 또는 기입 데이터를 입력 또는 출력할 수 없으므로, 각 트랜잭션의 시간을 단축시킬 수 없고, 결과로서, 데이터 전송 속도를 향상시키는 것이 곤란했다.
본 발명은 상기 과제를 감안해서 이루어진 것으로, 데이터 전송 속도를 향상시키는 것이 가능한 의사 정적 랜덤 액세스 메모리를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명은, 제1 트랜잭션에 있어서, 커맨드 및 행 어드레스가 입력되고 나서 초기 레이턴시가 경과한 후에, 입력된 행 어드레스 및 열 어드레스에 대응하는 메모리 셀의 데이터의 입력 또는 출력을 행하는 의사 정적 랜덤 액세스 메모리로서, 소정의 조건을 충족시킬 경우에, 상기 제1 트랜잭션 후의 제2 트랜잭션에 있어서의 레이턴시가 상기 초기 레이턴시보다도 짧아지도록 제어하는 제어부를 포함하는, 의사 정적 랜덤 액세스 메모리를 제공한다(발명 1).
이러한 발명(발명 1)에 따르면, 소정의 조건을 충족시킬 경우에, 제2 트랜잭션에 있어서의 레이턴시가 초기 레이턴시보다도 짧아진다. 이것에 의해, 제2 트랜잭션의 시간을 단축시키는 것이 가능하게 되므로, 제2 트랜잭션에 있어서의 데이터 전송 속도를 향상시킬 수 있다.
상기 발명(발명 1)에 있어서는, 상기 소정의 조건은, 상기 제1 트랜잭션에 있어서, 상기 제2 트랜잭션에 있어서의 레이턴시를 상기 초기 레이턴시보다도 짧게 하기 위한 소정의 커맨드가 입력된 것을 포함해도 된다(발명 2).
이러한 발명(발명 2)에 따르면, 제1 트랜잭션에 있어서 소정의 커맨드가 입력된 경우에, 제2 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하는 것이 가능하게 된다.
상기 발명(발명 2)에 있어서는, 상기 소정의 커맨드는, 입력된 행 어드레스에 대응하는 워드선의 프리차지를 행하지 않도록 지시하기 위한 판독 커맨드 또는 기입 커맨드를 포함해도 된다(발명 3).
이러한 발명(발명 3)에 따르면, 제1 트랜잭션에 있어서 액세스된 행 어드레스에 대응하는 워드선을, 프리차지를 행하는 일 없이 액티브 상태로 유지하는 것이 가능하게 되므로, 제1 트랜잭션에 있어서 소정의 커맨드가 입력된 경우에는, 제2 트랜잭션에 있어서, 초기 레이턴시보다도 짧은 레이턴시 동안에 해당 행 어드레스에 액세스할 수 있다.
상기 발명(발명 3)에 있어서는, 상기 제어부는, 입력된 커맨드에 의거해서, 상기 입력된 행 어드레스에 대응하는 워드선의 프리차지를 행할 것인지의 여부를 나타내는 프리차지 가부신호를 생성하는 프리차지 신호 생성부와, 상기 프리차지 가부신호가 프리차지를 행하는 것을 나타낼 경우에, 상기 입력된 행 어드레스에 대응하는 워드선의 프리차지를 행하도록 제어하는 프리차지 제어부와, 상기 프리차지 가부신호가 프리차지를 행하지 않는 것을 나타낼 경우에, 상기 제2 트랜잭션에 있어서의 레이턴시를 상기 초기 레이턴시보다도 짧게 하도록 제어하는 레이턴시 제어부를 구비하고, 상기 프리차지 신호 생성부는, 상기 프리차지를 행하지 않도록 지시하기 위한 판독 또는 기입 커맨드가 입력된 경우에, 상기 입력된 행 어드레스에 대응하는 워드선의 프리차지를 행하지 않는 것을 나타내는 프리차지 가부신호를 상기 프리차지 제어부 및 상기 레이턴시 제어부에 출력해도 된다(발명 4).
이러한 발명(발명 4)에 따르면, 제1 트랜잭션에 있어서, 프리차지를 행하지 않도록 지시하기 위한 판독 또는 기입 커맨드가 입력된 경우에, 제2 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하도록 설정하는 것이 가능하게 된다.
상기 발명(발명 2∼4)에 있어서는, 상기 소정의 커맨드는 레지스터 기입 커맨드를 포함해도 된다(발명 5).
이러한 발명(발명 5)에 따르면, 제1 트랜잭션의 레지스터 기입 커맨드에 의해서, 제2 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하도록 설정하는 것이 가능하게 된다.
상기 발명(발명 5)에 있어서는, 상기 제어부는, 입력된 커맨드에 의거해서, 상기 입력된 행 어드레스에 대응하는 워드선의 프리차지를 행할 것인지의 여부를 나타내는 프리차지 가부신호를 생성하는 프리차지 신호 생성부와, 상기 프리차지 가부신호가 프리차지를 행하는 것을 나타낼 경우에, 상기 입력된 행 어드레스에 대응하는 워드선의 프리차지를 행하도록 제어하는 프리차지 제어부와, 상기 프리차지 가부신호가 프리차지를 행하지 않는 것을 나타낼 경우에, 상기 제2 트랜잭션에 있어서의 레이턴시를 상기 초기 레이턴시보다도 짧게 하도록 제어하는 레이턴시 제어부를 구비하고, 상기 프리차지 신호 생성부는, 상기 프리차지를 행하지 않도록 지시하기 위한 레지스터 기입 커맨드가 입력된 경우에, 상기 입력된 행 어드레스에 대응하는 워드선의 프리차지를 행하지 않는 것을 나타내는 프리차지 가부신호를 상기 프리차지 제어부 및 상기 레이턴시 제어부에 출력해도 된다(발명 6).
이러한 발명(발명 6)에 따르면, 제1 트랜잭션에 있어서, 프리차지를 행하지 않도록 지시하기 위한 레지스터 기입 커맨드가 입력된 경우에, 제2 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하도록 설정하는 것이 가능하게 된다.
상기 발명(발명 1∼6)에 있어서는, 상기 소정의 조건은, 상기 제1 트랜잭션과 상기 제2 트랜잭션에 있어서 같은 행 어드레스가 입력된 것을 포함해도 된다(발명 7).
이러한 발명(발명 7)에 따르면, 제2 트랜잭션에 있어서 제1 트랜잭션과 같은 행 어드레스에 액세스될 경우에, 제2 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하는 것이 가능하게 된다.
상기 발명(발명 7)에 있어서는, 상기 제어부는, 상기 소정의 조건을 충족시킬 경우에, 상기 제2 트랜잭션 다음의 연속하는 트랜잭션의 각각에 있어서 상기 같은 행 어드레스가 입력되고 있는 동안, 상기 연속하는 트랜잭션의 각각에 있어서의 레이턴시가 상기 초기 레이턴시보다도 짧아지도록 제어해도 된다(발명 8).
이러한 발명(발명 8)에 따르면, 제2 트랜잭션 이후의 연속하는 트랜잭션의 각각에 있어서 제1 트랜잭션과 같은 행 어드레스가 입력되고 있는 동안, 제2 트랜잭션 이후의 연속하는 트랜잭션의 각각에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하는 것이 가능하게 된다.
상기 발명(발명 7∼8)에 있어서는, 상기 제어부는, n(n은 1 이상의 정수)번째 트랜잭션에 있어서 입력된 행 어드레스와, n-1번째 트랜잭션에 있어서 입력된 행 어드레스를 비교하고, 비교 결과를 출력하는 비교기와, 상기 비교 결과가, 상기 n번째 트랜잭션에 있어서 입력된 행 어드레스와, 상기 n-1번째 트랜잭션에 있어서 입력된 행 어드레스가 같은 행 어드레스인 것을 나타낼 경우에, 상기 n번째 트랜잭션에 있어서의 레이턴시를 상기 초기 레이턴시보다도 짧게 하도록 제어하는 레이턴시 제어부를 구비해도 된다(발명 9).
이러한 발명(발명 9)에 따르면, n번째 트랜잭션에 있어서 n-1번째 트랜잭션과 같은 행 어드레스에 액세스될 경우에, n번째 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하는 것이 가능하게 된다.
상기 발명(발명 1∼9)에 있어서는, 상기 소정의 조건은, 상기 제1 트랜잭션에 있어서 입력된 기입 데이터에 에러가 검출된 것을 포함해도 된다(발명 10).
이러한 발명(발명 10)에 따르면, 제1 트랜잭션에 있어서 입력된 기입 데이터에 에러가 검출된 경우에, 제2 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하는 것이 가능하게 된다.
상기 발명(발명 10)에 있어서는, 상기 제어부는, 상기 제1 트랜잭션에 있어서 입력된 기입 데이터가 에러를 포함할 것인지의 여부를 검출하는 에러 검출부와, 상기 에러 검출부가, 상기 기입 데이터가 에러를 포함하는 것을 검출했을 경우에, 상기 제2 트랜잭션에 있어서의 레이턴시를 상기 초기 레이턴시보다도 짧게 하도록 제어하는 레이턴시 제어부를 구비해도 된다(발명 11).
이러한 발명(발명 11)에 따르면, 제1 트랜잭션에 있어서 입력된 기입 데이터에 에러가 검출된 경우에, 제2 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하는 것이 가능하게 된다.
상기 발명(발명 1∼11)에 있어서는, 상기 의사 정적 랜덤 액세스 메모리는, (i) 클록 신호에 동기해서 신호가 입력 또는 출력되는 클록 동기형의 의사 정적 랜덤 액세스 메모리, 또는 (ii) 어드레스 데이터 멀티플렉스 인터페이스형의 의사 정적 랜덤 액세스 메모리 중 어느 것인가이어도 된다(발명 12).
이러한 발명(발명 12)에 따르면, 의사 정적 랜덤 액세스 메모리가 클록 동기형의 의사 정적 랜덤 액세스 메모리일 경우에는, 커맨드 신호, 어드레스 신호 및 데이터 신호가 클록 신호에 동기해서 입력 또는 출력되므로, 커맨드 신호 및 어드레스 신호가 입력되고 나서 데이터 신호가 입력 또는 출력될 때까지의 사이의 레이턴시의 길이를 클록 사이클수에 의거해서 설정하는 것이 가능하게 된다. 또한, 의사 정적 랜덤 액세스 메모리가 어드레스 데이터 멀티플렉스 인터페이스형의 의사 정적 랜덤 액세스 메모리일 경우에는, 어드레스 신호 및 데이터 신호의 각각이, 독립한 단자가 아니라 공통의 단자를 개재해서 입력되므로, 트랜잭션 중에 다른 트랜잭션의 커맨드, 어드레스 및 데이터가 입력되지 않도록 제어하는 것이 가능하게 된다. 이것에 의해, 제1 트랜잭션 및/또는 제2 트랜잭션 중에 입력되는 다른 트랜잭션에 의거해서 레이턴시의 제어가 행해지는 것을 억제할 수 있다.
본 발명의 의사 정적 랜덤 액세스 메모리에 따르면, 데이터 전송 속도를 향상시킬 수 있다.
도 1(a)는, 판독 커맨드가 입력된 경우의 종래의 pSRAM 내의 신호의 시간추이의 일례를 나타내는 타임 차트이며, (b)는 기입 커맨드가 입력된 경우의 종래의 pSRAM 내의 신호의 시간추이의 일례를 나타내는 타임 차트이다.
도 2는 본 발명의 제1 실시형태에 따른 pSRAM의 구성예를 나타내는 블록도이다.
도 3은 다른 클록 사이클마다의 초기 레이턴시와 쇼트 레이턴시의 관계의 일례를 나타낸 도면이다.
도 4는 커맨드의 비트 할당의 일례를 나타낸 도면이다.
도 5(a)는 프리차지 신호 생성부의 구성예를 나타내는 도면이고, (b)는 레이턴시 신호 생성부의 구성예를 나타낸 도면이다.
도 6(a)는 초기 레이턴시가 설정되어 있는 상태에서 판독 커맨드가 입력된 경우의 pSRAM 내의 신호의 시간추이의 일례를 나타내는 타임 차트이며, (b)는 쇼트 레이턴시가 설정되어 있는 상태에서 판독 커맨드가 입력된 경우의 pSRAM 내의 신호의 시간추이의 일례를 나타내는 타임 차트이다.
도 7은 본 발명의 제2 실시형태에 따른 pSRAM에 있어서 레지스터 기입 커맨드가 입력된 경우의 신호의 시간추이의 일례를 나타내는 타임 차트이다.
도 8은 제2 실시형태에 따른 pSRAM 내의 신호의 시간추이의 일례를 나타내는 타임 차트이다.
도 9는 본 발명의 제3 실시형태에 따른 pSRAM의 구성예를 나타내는 블록도이다.
도 10은 제3 실시형태에 따른 pSRAM 내의 신호의 시간추이의 일례를 나타내는 타임 차트이다.
도 11(a)는 커맨드의 비트 할당의 일례를 나타내는 도면이고, (b)는 커맨드가 입력된 경우의 신호의 시간추이의 일례를 나타내는 타임 차트이다.
도 12는 본 발명의 제4 실시형태에 따른 pSRAM의 구성예를 나타내는 블록도이다.
도 13(a)는 기입 데이터에 에러가 검출되지 않고 있을 경우의 pSRAM 내의 신호의 시간추이의 일례를 나타내는 타임 차트이며, (b)는 기입 데이터에 에러가 검출된 경우의 pSRAM 내의 신호의 시간추이의 일례를 나타내는 타임 차트이다.
이하, 본 발명의 실시형태에 따른 pSRAM에 대해서 첨부 도면을 참조해서 상세히 설명한다. 단, 이 실시형태는 예시이며, 본 발명은 이것으로 한정되는 것은 아니다.
또, 본 명세서 등에 있어서의 "제1", "제2", "제3" 등의 표기는, 어떤 구성 요소를 다른 구성 요소와 구별하기 위하여 사용되는 것이며, 해당 구성 요소의 수, 순서 또는 우선도 등을 한정하기 위한 것은 아니다. 예를 들면, "제1 요소" 및 "제2 요소"라는 기재가 존재할 경우, "제1 요소" 및 "제2 요소"라고 하는 2개의 요소만이 채용되는 것을 의미하는 것은 아니고, "제1 요소"가 "제2 요소"에 선행하지 않으면 안되는 것을 의미하는 것도 아니다.
(제1 실시형태)
도 2는 본 발명의 제1 실시형태에 따른 pSRAM의 구성예를 나타내는 블록도이다. 본 실시형태에 따른 pSRAM은, 제1 트랜잭션에 있어서, 커맨드 및 행 어드레스가 입력되고 나서 초기 레이턴시가 경과한 후에, 입력된 행 어드레스 및 열 어드레스에 대응하는 메모리 셀의 데이터의 입력 또는 출력을 행하도록 구성되어 있다. 또한, 본 실시형태에 따른 pSRAM은, 제어부(10)와, 메모리 셀 어레이(20)를 구비한다. 제어부(10) 및 메모리 셀 어레이(20)의 각각은, 전용의 하드웨어 디바이스나 논리회로에 의해 구성되어도 된다.
제어부(10)는, 소정의 조건을 충족시킬 경우에, 제1 트랜잭션 후의 제2 트랜잭션에 있어서의 레이턴시가 초기 레이턴시보다도 짧아지도록 제어한다. 또, 제어부(10)의 상세한 구성에 대해서는 후술한다.
또, 본 실시형태에 있어서, 소정의 조건은, 제1 트랜잭션에 있어서, 제2 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하기 위한 소정의 커맨드가 입력된 것을 포함한다. 이것에 의해, 제1 트랜잭션에 있어서 소정의 커맨드가 입력된 경우에, 제2 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하는 것이 가능하게 된다.
또한, 본 실시형태에서는, 소정의 커맨드는, 입력된 행 어드레스에 대응하는 워드선의 프리차지를 행하지 않도록 지시하기 위한 커맨드를 포함한다. 이것에 의해, 제1 트랜잭션에 있어서 액세스된 행 어드레스에 대응하는 워드선을, 프리차지를 행하는 일 없이 액티브 상태로 유지하는 것이 가능하게 되므로, 제1 트랜잭션에 있어서 소정의 커맨드가 입력된 경우에는, 제2 트랜잭션에 있어서, 초기 레이턴시보다도 짧은 레이턴시 동안에 해당 행 어드레스에 액세스할 수 있다.
또한, 본 실시형태에서는, 소정의 커맨드는 판독 또는 기입 커맨드를 포함한다. 이 경우, 제1 트랜잭션의 판독 또는 기입 커맨드에 의해, 제2 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하도록 설정하는 것이 가능하게 된다.
메모리 셀 어레이(20)는 행렬 형태로 배치된 복수의 메모리 셀을 구비한다. 각 메모리 셀의 구성은 주지의 구성과 같아도 된다.
또, 본 실시형태에 따른 pSRAM은, 클록 신호(예를 들어, 외부 클록 신호(CLK))에 동기해서 신호가 입력 또는 출력되는 클록 동기형의 의사 정적 랜덤 액세스 메모리이어도 된다. 이 경우, 커맨드 신호, 어드레스 신호 및 데이터 신호가 클록 신호(여기서는, 외부 클록 신호(CLK))에 동기해서 입력 또는 출력되므로, 커맨드 신호 및 어드레스 신호가 입력되고 나서 데이터 신호가 입력 또는 출력될 때까지의 사이의 레이턴시의 길이를 클록 사이클수에 의거해서 설정하는 것이 가능하게 된다.
또한, 본 실시형태에 따른 pSRAM은, 어드레스 신호 및 데이터 신호의 각각이 입력되도록 구성된 어드레스 데이터 단자를 갖는 어드레스 데이터 멀티플렉스 인터페이스형의 의사 정적 랜덤 액세스 메모리이어도 된다. 이 경우, 어드레스 신호 및 데이터 신호의 각각이, 독립한 단자가 아니라 공통의 단자(어드레스 데이터 단자)를 개재해서 입력되므로, 트랜잭션 중에 다른 트랜잭션의 커맨드, 어드레스 및 데이터가 입력되지 않도록 제어하는 것이 가능하게 된다. 이것에 의해, 제1 트랜잭션 및/또는 제2 트랜잭션 중에 입력되는 다른 트랜잭션에 의거해서 레이턴시의 제어가 행해지는 것을 억제할 수 있다.
다음에, 본 실시형태에 있어서의 제어부(10)의 상세한 구성에 대해서 설명한다. 제어부(10)는 커맨드 디코더(101)와, 행 제어부(102)와, 레이턴시 카운터(103)와, 열 제어부(104)와, 프리차지 신호 생성부(105)와, 프리차지 제어부(106)와, 레이턴시 신호 생성부(107)를 구비한다. 또, 본 실시형태에서는, 설명을 간략화하기 위하여, 예를 들어, 전원회로, 커맨드 디코더, 행 디코더, 열 디코더, 클록 발생기 등의 다른 주지의 구성이 표시되어 있지 않다.
또한, 여기서는, 각 트랜잭션에 있어서 같은 행 어드레스에 액세스될 경우를 상정한 제어부(10)의 구성을 일례로서 설명한다.
커맨드 디코더(101)는, 외부에서부터 입력된 칩 선택 신호(CS#)가 니게이트(하이 레벨)로부터 어서트(로 레벨)로 변화된 경우에, 외부 클록 신호(CLK)에 동기해서, 어드레스 데이터 단자를 개재해서 입력된 커맨드(CMD)(도 6(a)에 나타냄)를 디코딩하고, 내부 커맨드를 생성한다. 여기서, 생성되는 내부 커맨드에는, 예를 들어, 액티브 신호(ACT), 리드 신호(RD), 라이트 신호(WR) 등이 포함된다. 또, 도면에는 나타내고 있지 않지만, 커맨드 디코더(101)는, 리프레시 신호 등을 내부 커맨드로서 생성해도 된다. 커맨드 디코더(101)는, 액티브 신호(ACT)를 생성했을 경우에, 생성한 액티브 신호(ACT)를 행 제어부(102)에 출력한다. 또한, 커맨드 디코더(101)는, 리드 신호(RD) 또는 라이트 신호(WR)를 생성했을 경우에, 생성한 리드 신호(RD) 또는 라이트 신호(WR)를 레이턴시 카운터(103)에 출력한다.
행 제어부(102)는, 커맨드 디코더(101)로부터 입력된 액티브 신호(ACT)에 의거해서, 메모리 셀 어레이(20) 내의 대응하는 메모리 어레이의 활성화/비활성화를 제어한다. 예를 들면, 행 제어부(102)는, 어서트(하이 레벨)된 액티브 신호(ACT)가 커맨드 디코더(101)로부터 입력되면, 어드레스 데이터 단자를 개재해서 입력된 행 어드레스(RA)(도 6(a)에 나타냄)에 대응하는 워드선을 활성화하기(액티브로 하기) 위한 신호(WL)를 어서트(하이 레벨)해서, 메모리 셀 어레이(20)에 출력한다. 또한, 행 제어부(102)는, 예를 들어, 어서트(하이 레벨)된 액티브 신호(ACT)가 커맨드 디코더(101)로부터 입력되면, 감지 증폭기를 활성화하기(액티브로 하기) 위한 신호(SA)를 어서트(하이 레벨)해서, 메모리 셀 어레이(20)에 출력한다.
또, 행 제어부(102)는, 어서트(하이 레벨)된 프리차지 신호(PRE)가 프리차지 제어부(106)로부터 입력되어 있을 경우에, 트랜잭션의 종료 후(칩 선택 신호(CS#)가 어서트(로 레벨)로부터 니게이트(하이 레벨)로 변화된 후)에 신호(WL)를 니게이트(로 레벨)해서, 메모리 셀 어레이(20)에 출력한다. 이것에 의해, 활성화된 워드선이 트랜잭션의 종료 후에 비활성화되어, 해당 워드선의 프리차지 동작이 행해진다. 한편, 행 제어부(102)는, 니게이트(로 레벨)된 프리차지 신호(PRE)가 프리차지 제어부(106)로부터 입력되어 있을 경우에, 트랜잭션의 종료 후에 있어서도 신호(WL)를 어서트(하이 레벨)한 상태에서 메모리 셀 어레이(20)에 출력한다. 이 경우, 트랜잭션의 종료 후에 있어서도 워드선의 활성화 상태가 유지되어, 해당 워드선의 프리차지가 행해지지 않는다.
레이턴시 카운터(103)는, 리드 신호(RD) 또는 라이트 신호(WR)가 커맨드 디코더(101)로부터 입력되면, 외부에서부터 입력된 외부 클록 신호(CLK)의 펄스수(토글수)를 카운트한다. 그리고, 레이턴시 카운터(103)는, 카운트한 펄스수가 소정의 레이턴시의 값에 도달한 경우에, 어드레스 데이터 단자를 개재해서 입력된 열 어드레스(CA)(도 6(a)에 나타냄)를 지정하기 위한 신호(CAS)를 열 제어부(104)에 출력한다.
여기서, 레이턴시 카운터(103)는, 레이턴시 신호 생성부(107)로부터 입력된 신호(NLTNCY)에 따라서, 카운트하는 레이턴시의 값을 설정하도록 구성되어 있다. 예를 들면, 신호(NLTNCY)가 어서트(하이 레벨)되어 있을 경우에는, 레이턴시 카운터(103)는, 레이턴시가 초기 레이턴시라고 판별하여, 카운트하는 레이턴시의 값을, 초기 레이턴시에 대응하는 값으로 설정한다. 또한, 신호(NLTNCY)가 니게이트(로 레벨)되어 있을 경우에는, 레이턴시 카운터(103)는, 레이턴시가 초기 레이턴시보다도 짧은 쇼트 레이턴시라고 판별하여, 카운트하는 레이턴시의 값을, 쇼트 레이턴시에 대응하는 값(초기 레이턴시에 대응하는 값보다도 작은 값)으로 설정한다.
초기 레이턴시에 대응하는 값과, 쇼트 레이턴시에 대응하는 값의 관계의 일례를 도 3에 나타낸다. 도 3에 나타낸 예에서는, 초기 레이턴시에 대응하는 값 및 쇼트 레이턴시에 대응하는 값이 클록 사이클(tCK)마다 설정되어 있다. 또한, 각 클록 사이클에 있어서, 초기 레이턴시의 값(외부 클록 신호(CLK)의 클록수)은, 쇼트 레이턴시의 값(외부 클록 신호(CLK)의 클록수)보다도 큰 값으로 설정되어 있다. 또한, 초기 레이턴시에 대응하는 값 및 쇼트 레이턴시에 대응하는 값은, 클록 사이클이 짧아질수록(외부 클록 신호(CLK)의 주파수가 높아질수록), 커지도록 설정되어 있다. 또, 이러한 관계를 나타내는 정보는, 예를 들어, pSRAM의 동작 모드의 정보(예를 들어, 버스트 길이 등)를 기억하는 모드 레지스터 등에 기억되어, 레이턴시 카운터(103)에 의해서 참조되어도 된다.
또, 레이턴시 카운터(103)는, 레이턴시가 초기 레이턴시인 경우(신호(NLTNCY)가 어서트(하이 레벨)되어 있을 경우)에, 커맨드(CMD) 및 행 어드레스(RA)가 입력된 후의 외부 클록(도 6(a)에 나타낸 예에서는, 제3 클록)에서부터 클록의 펄스수의 카운트를 시작해도 된다. 또한, 레이턴시 카운터(103)는, 레이턴시가 쇼트 레이턴시인 경우(신호(NLTNCY)가 니게이트(로 레벨)되어 있을 경우)에, 커맨드(CMD) 및 열 어드레스(CA)가 입력된 후의 외부 클록(도 6(b)에 나타낸 예에서는, 제4클록)에서부터 클록의 펄스수의 카운트를 개시해도 된다.
열 제어부(104)는, 신호(CAS)가 레이턴시 카운터(103)로부터 입력되면, 신호(CAS)에 의해서 지정된 열 어드레스(CA)에 대응하는 열 선택선을 활성화하기(액티브로 하기) 위한 신호(CSL)를 어서트(하이 레벨)해서, 메모리 셀 어레이(20)에 출력한다.
또, 메모리 셀 어레이(20) 내의 복수의 메모리 셀에 대한 데이터 제어의 상세히 대해서는 주지의 기술과 같기 때문에, 본 실시형태에서는 설명을 생략한다.
프리차지 신호 생성부(105)는, 어드레스 데이터 단자를 개재해서 입력된 커맨드(CMD)에 의거해서, 어드레스 데이터 단자를 개재해서 입력된 행 어드레스(RA)에 대응하는 워드선의 프리차지를 행할 것인지의 여부를 나타내는 프리차지 가부신호(PREEN)를 생성해서, 프리차지 제어부(106)에 출력한다. 구체적으로 설명하면, 프리차지 신호 생성부(105)는, 트랜잭션에 있어서의 1번째의 외부 클록 신호(CLK)(도 5(a)에 있어서, 1stCLK으로서 나타냄)와, 1번째의 외부 클록 신호(CLK)의 상승 에지에 있어서 입력되는 8비트의 신호(ADQ[7:0]) 중 ADQ5비트의 값이 입력되면, 프리차지 가부신호(PREEN)를 생성해서, 프리차지 제어부(106)에 출력한다.
여기서, 도 4을 참조해서, 커맨드(CMD)의 데이터 구성예에 대해서 설명한다. 도 4는 커맨드(CMD)의 비트 할당의 일례를 나타낸 도면이다. 본 실시형태에 있어서, 커맨드(CMD)는, 트랜잭션에 있어서의 1번째의 외부 클록 신호(CLK)의 상승 에지에 있어서 입력되는 8비트의 신호(ADQ[7:0]) 중 ADQ7비트, ADQ6비트 및 ADQ5비트의 3개의 비트로 구성되어 있다.
ADQ7비트는, 커맨드 종별(판독 커맨드 또는 기입 커맨드)을 지정하기 위한 비트이다. ADQ7비트의 값이 1인 경우, 커맨드(CMD)는 판독 커맨드이며, ADQ7비트의 값이 0인 경우, 커맨드(CMD)는 기입 커맨드이다.
ADQ6비트는, 커맨드의 처리 대상(메모리 셀 또는 레지스터)을 지정하기 위한 비트이다. ADQ6비트의 값이 1인 경우, 레지스터에 대해서 커맨드 처리가 행해지고, ADQ6비트의 값이 0인 경우, 메모리 셀에 대하여 커맨드 처리가 행해진다.
ADQ5비트는, 어드레스 데이터 단자를 개재해서 입력된 행 어드레스(RA)에 대응하는 워드선의 프리차지를 행할 것인지의 여부를 지시하기 위한 비트이다. ADQ5비트의 값이 1인 경우, 커맨드(CMD)에 의해 워드선의 프리차지를 행하지 않도록 지시하고, ADQ5비트의 값이 0인 경우, 커맨드(CMD)에 의해 워드선의 프리차지를 행하도록 지시한다.
본 실시형태에서는, 제1 트랜잭션에 있어서 프리차지 없음(ADQ5비트의 값이 1)인 판독 커맨드 또는 기입 커맨드(소정의 커맨드)가 입력된 경우, 후술하는 바와 같이, 제2 트랜잭션에 있어서의 레이턴시가 초기 레이턴시보다도 짧은 쇼트 레이턴시가 되도록 제어된다.
다음에, 도 5(a)를 참조해서, 프리차지 신호 생성부(105)의 구성에 대해서 설명한다. 프리차지 신호 생성부(105)는, 시프트 레지스터(105a)와, 인버터(105b)를 구비한다.
시프트 레지스터(105a)는, 트랜잭션에 있어서의 1번째의 외부 클록 신호(CLK)(1stCLK)가 클록 신호로서 입력되면, 1번째의 외부 클록 신호(CLK)의 상승 에지에 있어서 입력되는 8비트의 신호(ADQ[7:0]) 중 ADQ5비트를 래치해서 출력한다. 인버터(105b)는, 시프트 레지스터(105a)로부터 출력된 신호를 논리반전시키고, 논리반전된 신호를 프리차지 가부신호(PREEN)으로서 프리차지 제어부(106) 및 레이턴시 신호 생성부(107)에 출력한다. 또, 시프트 레지스터(105a)의 /CLR 단자에는, 예를 들면 제어부(10) 내의 다른 회로에 의해서 생성된 리셋 신호(enable)가 인가되어도 된다.
프리차지 제어부(106)는, 프리차지 가부신호(PREEN)가 프리차지를 행하는 것을 나타낼 경우(프리차지 가부신호(PREEN)가 어서트(하이 레벨)되어 있을 경우)에, 입력된 행 어드레스에 대응하는 워드선의 프리차지를 행하도록 제어한다. 본 실시형태에 있어서, 프리차지 제어부(106)는, 칩 선택 신호(CS#)가 어서트(로 레벨)되어 있을 경우에, 프리차지 신호 생성부(105)로부터 입력된 프리차지 가부신호(PREEN)에 의거해서 프리차지 신호(PRE)를 생성하고, 생성한 프리차지 신호(PRE)를 행 제어부(102)에 출력한다. 예를 들면, 프리차지 가부신호(PREEN)가 어서트(하이 레벨)되어 있을 경우(프리차지가 행해질 경우), 프리차지 제어부(106)는 프리차지 신호(PRE)를 어서트(하이 레벨)해서, 행 제어부(102)에 출력한다. 또한, 프리차지 가부신호(PREEN)가 니게이트(로 레벨)되어 있을 경우(프리차지가 행하여지지 않을 경우), 프리차지 제어부(106)는 프리차지 신호(PRE)를 니게이트(로 레벨)해서, 행 제어부(102)에 출력한다.
레이턴시 신호 생성부(107)는, 프리차지 가부신호(PREEN)가 프리차지를 행하지 않는 것을 나타낼 경우(프리차지 가부신호(PREEN)가 니게이트(로 레벨)되어 있을 경우)에, 제2 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하도록(쇼트 레이턴시로 하도록) 제어한다. 본 실시형태에 있어서, 레이턴시 신호 생성부(107)는, 프리차지 신호 생성부(105)로부터 입력된 프리차지 가부신호(PREEN)에 의거해서 신호(NLTNCY)를 생성해서, 생성한 신호(NLTNCY)를 레이턴시 카운터(103)에 출력한다. 또, 본 실시형태에 있어서, 레이턴시 신호 생성부(107)는 본 발명의 "레이턴시 제어부"의 일례이다.
도 5(b)를 참조해서, 레이턴시 신호 생성부(107)의 구성에 대해서 설명한다. 레이턴시 신호 생성부(107)는 시프트 레지스터(107a)와, 인버터(107b, 107c, 107d)를 구비한다.
시프트 레지스터(107a)는, 인버터(107c)에 의해서 논리반전된 칩 선택 신호(CS#)가 클록 신호로서 입력되면, 인버터(107b)에 의해서 논리반전된 프리차지 가부신호(PREEN)를 래치해서 출력한다. 인버터(107d)는, 시프트 레지스터(107a)로부터 출력된 신호를 논리반전시키고, 논리반전된 신호를 신호(NLTNCY)로서 레이턴시 카운터(103)에 출력한다. 또, 시프트 레지스터(107a)의 /CLR 단자에는, 예를 들면 제어부(10) 내의 다른 회로에 의해서 생성된 리셋 신호(enable)가 인가되어도 된다.
이상과 같이 구성된 제어부(10)는, 앞의 트랜잭션(제1 트랜잭션)에 있어서 액세스된 워드선이 활성화되어 있는 상태(프리차지 가부신호(PREEN)가 니게이트(로 레벨)되어 있는 상태)에서 나중의 트랜잭션(제2 트랜잭션)에 있어서 해당 워드선이 액세스될 경우에, 나중의 트랜잭션에 있어서 입력되는 어드레스 중 행 어드레스(RA)를 무효로 하고, 열 어드레스(CA)만을 유효하게 함으로써, 나중의 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하도록 구성되어 있다.
다음에, 본 실시형태에 따른 pSRAM의 동작에 대해서 도 6을 참조해서 설명한다. 도 6(a)는, 초기 레이턴시가 설정되어 있는 상태에서 판독 커맨드가 입력된 경우의 pSRAM 내의 신호의 시간추이의 일례를 나타내는 타임 차트이며, 도 6(b)는, 쇼트 레이턴시가 설정되어 있는 상태에서 판독 커맨드가 입력된 경우의 pSRAM 내의 신호의 시간추이의 일례를 나타내는 타임 차트이다.
우선, 도 6(a)에 나타낸 동작에 대해서 설명한다. 또, 여기서는, 도 6(a)에 나타낸 판독 트랜잭션(제1 트랜잭션)의 개시 전에는, 프리차지 가부신호(PREEN)가 어서트(하이 레벨)되어 있고(즉, 프리차지가 행해지는), 신호(NLTNCY)가 어서트(하이 레벨)되어 있다(즉, 판독 트랜잭션에 있어서의 레이턴시가 초기 레이턴시인) 경우를 상정한다.
칩 선택 신호(CS#)가 어서트(로 레벨)되는 것에 의해서 판독 트랜잭션이 개시된 후에, 외부 클록 신호(CLK)에 동기해서 커맨드(CMD)가 입력되면, 프리차지 신호 생성부(105)는, 커맨드(CMD)에 의거해서 프리차지 가부신호(PREEN)를 생성한다. 또, 여기서는, 커맨드(CMD)가, 프리차지 없음(ADQ5비트의 값이 1)인 판독 커맨드일 경우를 상정한다. 이 경우, 프리차지 신호 생성부(105)는, 프리차지 가부신호(PREEN)를 니게이트(로 레벨)해서, 프리차지 제어부(106) 및 레이턴시 신호 생성부(107)에 출력한다.
한편, 레이턴시 신호 생성부(107)의 시프트 레지스터(107a)는, 클록 단자에 입력되는 신호(칩 선택 신호(CS#)의 논리반전 신호)가 이미 어서트(하이 레벨)되어 있는 상태이기 때문에, 프리차지 신호 생성부(105)로부터 출력된 프리차지 가부신호(PREEN)의 논리반전 신호를 래치하지 않는다. 이것에 의해, 레이턴시 신호 생성부(107)는 어서트(하이 레벨)된 신호(NLTNCY)를 레이턴시 카운터(103)에 출력한다.
레이턴시 카운터(103)는, 어서트(하이 레벨)된 신호(NLTNCY)가 입력되면, 이 판독 트랜잭션에 있어서의 레이턴시가 초기 레이턴시라고 판별해서, 외부 클록 신호(CLK)의 펄스수를, 초기 레이턴시에 대응하는 값에 도달할 때까지 카운트한다. 또, 행 제어부(102)는, 초기 레이턴시 동안에, 입력된 행 어드레스(RA)에 대응하는 워드선을 활성화한다.
그리고, 외부 클록 신호(CLK)의 펄스수가 초기 레이턴시에 대응하는 값에 도달했을 경우에, 레이턴시 카운터(103)는 신호(CAS)를 열 제어부(104)에 출력한다. 이와 같이 해서, 입력된 행 어드레스(RA) 및 열 어드레스(CA)에 대응하는 메모리 셀의 데이터가 판독된다. 또한, 칩 선택 신호(CS#)가 니게이트(하이 레벨)되는 것에 의해서 판독 트랜잭션이 종료한다. 또, 이 판독 트랜잭션에 있어서 프리차지 없음(ADQ5비트의 값이 1)인 판독 커맨드가 입력되었으므로, 입력된 행 어드레스(RA)에 대응하는 워드선의 프리차지가 행해지지 않고, 워드선의 활성화 상태가 유지된다.
다음에, 도 6(b)에 나타낸 동작에 대해서 설명한다. 또, 여기서는, 도 6(a)에 나타낸 판독 트랜잭션 후에, 도 6(b)에 나타낸 판독 트랜잭션(제2 트랜잭션)이 행해질 경우를 상정한다. 이 경우, 도 6(b)에 나타낸 판독 트랜잭션의 개시 전에는, 프리차지 가부신호(PREEN)가 니게이트(로 레벨)되어 있고, 신호(NLTNCY)가 어서트(하이 레벨)되어 있다. 또, 이 경우에는, 뒤의 판독 트랜잭션에 있어서의 행 어드레스(RA)의 입력이 무효로 되므로, 도 6(b)에 나타낸 바와 같이, 입력되는 어드레스 중 행 어드레스(RA)가 생략되어 있다.
칩 선택 신호(CS#)가 어서트(로 레벨)되는 것에 의해서 판독 트랜잭션이 개시된 후에, 외부 클록 신호(CLK)에 동기해서 커맨드(CMD)가 입력되면, 프리차지 신호 생성부(105)는, 커맨드(CMD)에 의거해서 프리차지 가부신호(PREEN)를 생성한다. 한편, 여기서는, 커맨드(CMD)가 프리차지 있음(ADQ5비트의 값이 0)인 판독 커맨드일 경우를 상정한다. 이 경우, 프리차지 신호 생성부(105)는 프리차지 가부신호(PREEN)를 어서트(하이 레벨)해서, 프리차지 제어부(106) 및 레이턴시 신호 생성부(107)에 출력한다.
한편, 레이턴시 신호 생성부(107)의 시프트 레지스터(107a)는, 칩 선택 신호(CS#)가 어서트(로 레벨)된 타이밍에서 프리차지 가부신호(PREEN)의 논리반전 신호를 래치한다. 또, 칩 선택 신호(CS#)가 어서트(로 레벨)된 타이밍에서는, 프리차지 가부신호(PREEN)는 로 레벨이다. 이 때문에, 프리차지 가부신호(PREEN)의 논리반전 신호는 하이 레벨이 된다. 따라서, 레이턴시 신호 생성부(107)는, 니게이트(로 레벨)된 신호(NLTNCY)를 레이턴시 카운터(103)에 출력한다.
레이턴시 카운터(103)는, 니게이트(로 레벨)된 신호(NLTNCY)가 입력되면, 이 판독 트랜잭션에 있어서의 레이턴시가 쇼트 레이턴시라고 판별하고, 외부 클록 신호(CLK)의 펄스수를, 쇼트 레이턴시에 대응하는 값에 도달할 때까지 카운트한다.
그리고, 외부 클록 신호(CLK)의 펄스수가, 쇼트 레이턴시에 대응하는 값에 도달하면, 레이턴시 카운터(103)는 신호(CAS)를 열 제어부(104)에 출력한다. 이와 같이 해서, 이 판독 트랜잭션(제2 트랜잭션)에 있어서 입력된 열 어드레스(CA)에 대응하는 메모리 셀의 데이터가 판독된다. 또한, 칩 선택 신호(CS#)가 니게이트(하이 레벨)되는 것에 의해 판독 트랜잭션이 종료된다. 또, 뒤의 판독 트랜잭션(제2 트랜잭션)에 있어서 프리차지 있음(ADQ5비트의 값이 0)인 판독 커맨드가 입력되었으므로, 제1 트랜잭션에 있어서 입력된 행 어드레스(RA)에 대응하는 워드선의 프리차지가 행해진다.
이와 같이 해서, 앞의 판독 트랜잭션(제1 트랜잭션)에 있어서 소정의 커맨드(프리차지 없음인 판독 커맨드)가 입력된 경우에, 뒤의 판독 트랜잭션(제2 트랜잭션)에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 할 수 있다.
전술한 바와 같이, 본 실시형태의 pSRAM에 따르면, 소정의 조건을 충족시킬 경우에, 뒤의 판독 트랜잭션(제2 트랜잭션)에 있어서의 레이턴시가 초기 레이턴시보다도 짧아진다. 이것에 의해, 뒤의 판독 트랜잭션의 시간을 단축시키는 것이 가능하게 되므로, 뒤의 판독 트랜잭션에 있어서의 데이터 전송 속도를 향상시킬 수 있다.
(제2 실시형태)
이하, 본 발명의 제2 실시형태에 대해서 설명한다. 본 실시형태의 pSRAM은, 제1 트랜잭션에 있어서 소정의 커맨드가 입력된 경우에, 제2 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하는 점에 있어서 제1 실시형태와 같지만, 소정의 커맨드가 레지스터 기입 커맨드를 포함하는 점에 있어서 제1 실시형태와 다르다. 이하, 제1 실시형태와 다른 구성에 대해서 설명한다.
본 실시형태에 있어서, 레지스터 기입 커맨드는, 도 7에 나타낸 바와 같이, 커맨드 및 어드레스와, 모드 레지스터에 기입되는 모드 레지스터(MR) 데이터에 의해서 구성되어 있다. 여기서, MR 데이터에는, 프리차지를 행할 것인지의 여부를 나타내는 1개 이상의 비트수의 정보가 포함되어도 된다. 또, 레지스터 기입 커맨드는, 제1 실시형태에 있어서 설명한 바와 같이, 트랜잭션에 있어서의 1번째의 외부 클록 신호(CLK)의 상승 에지에 있어서 입력되는 8비트의 신호(ADQ[7:0]) 중 ADQ6비트의 값이 1로 설정된 커맨드이어도 된다.
본 실시형태에 있어서, 제어부(10)의 프리차지 신호 생성부(105)는, 모드 레지스터 기입 커맨드가 입력된 경우에, 모드 레지스터에 기입된 프리차지에 관한 정보를 취득해도 된다. 그리고, 프리차지 신호 생성부(105)는, 프리차지를 행하는 것을 나타내는 정보가 모드 레지스터에 기입되어 있을 경우에, 프리차지 가부신호(PREEN)를 어서트(하이 레벨)하고, 프리차지 제어부(106) 및 레이턴시 신호 생성부(107)에 출력한다. 또한, 프리차지 신호 생성부(105)는, 프리차지를 행하지 않는 것을 나타내는 정보가 모드 레지스터에 기입되어 있을 경우에, 프리차지 가부신호(PREEN)를 니게이트(로 레벨)해서, 프리차지 제어부(106) 및 레이턴시 신호 생성부(107)에 출력한다.
본 실시형태에 있어서, 제어부(10)의 레이턴시 신호 생성부(107)는, 제1 트랜잭션에 있어서 모드 레지스터 기입 커맨드가 입력된 경우에, 제1 트랜잭션 후의 제2 트랜잭션(판독 또는 기입 트랜잭션)의 종료 시(칩 선택 신호(CS#)의 상승 에지)에 프리차지 가부신호(PREEN)를 래치하고, 래치한 신호를 신호(NLTNCY)로서 레이턴시 카운터(103)에 출력한다.
본 실시형태에 따른 pSRAM의 동작에 대해서 도 8을 참조해서 설명한다. 도 8은 본 실시형태에 따른 pSRAM 내의 신호의 시간추이의 일례를 나타내는 타임 차트이다. 또, 여기서는, 제1 실시형태와 마찬가지로, 각 트랜잭션에 있어서 같은 행 어드레스에 액세스될 경우를 상정해서 설명한다.
또한, 여기서는, 시각 t1 앞의 타이밍에 있어서, 프리차지 가부신호(PREEN)가 어서트(하이 레벨)되어 있고(즉, 프리차지가 행해지는), 신호(NLTNCY)가 어서트(하이 레벨)되어 있는(즉, 판독 트랜잭션에 있어서의 레이턴시가 초기 레이턴시인) 경우를 일례로서 설명한다.
시각 t1에 있어서 프리차지 없음인 레지스터 기입 커맨드가 입력되면, 프리차지 신호 생성부(105)는, 모드 레지스터에 기입된 프리차지에 관한 정보를 참조한 후에, 프리차지 가부신호(PREEN)를 니게이트(로 레벨)해서, 프리차지 제어부(106) 및 레이턴시 신호 생성부(107)에 출력한다. 또, 레이턴시 신호 생성부(107)는, 프리차지 가부신호(PREEN)를 래치하는 타이밍이 아니므로, 어서트(하이 레벨)된 신호(NLTNCY)를 레이턴시 카운터(103)에 출력한다.
다음에, 시각 t2에 있어서 판독 또는 기입 트랜잭션이 개시되면, 레이턴시 카운터(103)는, 어서트(하이 레벨)된 신호(NLTNCY)에 의거해서, 트랜잭션에 있어서의 레이턴시를 초기 레이턴시로 설정한다. 그리고, 칩 선택 신호(CS#)가 니게이트(하이 레벨)되는 것에 의해 판독 또는 기입 트랜잭션이 종료하면, 레이턴시 신호 생성부(107)는, 니게이트(로 레벨)된 프리차지 가부신호(PREEN)를 래치해서, 니게이트(로 레벨)된 신호(NLTNCY)를 레이턴시 카운터(103)에 출력한다.
시각 t3에 있어서 판독 또는 기입 트랜잭션이 개시되면, 레이턴시 카운터(103)는, 니게이트(로 레벨)된 신호(NLTNCY)에 의거해서, 트랜잭션에 있어서의 레이턴시를 쇼트 레이턴시로 설정한다. 이것에 의해, 이 판독 또는 기입 트랜잭션의 시간이, 앞의 판독 또는 기입 트랜잭션보다도 짧아진다.
다음에, 시각 t4에 있어서 프리차지 있음의 레지스터 기입 커맨드가 입력되면, 프리차지 신호 생성부(105)는, 모드 레지스터에 기입된 프리차지에 관한 정보를 참조한 후에, 프리차지 가부신호(PREEN)를 어서트(하이 레벨)해서, 프리차지 제어부(106) 및 레이턴시 신호 생성부(107)에 출력한다. 또, 레이턴시 신호 생성부(107)는, 프리차지 가부신호(PREEN)를 래치하는 타이밍이 아니므로, 니게이트(로 레벨)된 신호(NLTNCY)를 레이턴시 카운터(103)에 출력한다.
시각 t5에 있어서 판독 또는 기입 트랜잭션이 개시되면, 레이턴시 카운터(103)는, 니게이트(로 레벨)된 신호(NLTNCY)에 의거해서, 트랜잭션에 있어서의 레이턴시를 쇼트 레이턴시로 설정한다. 그리고, 칩 선택 신호(CS#)가 니게이트(하이 레벨)되는 것에 의해 판독 또는 기입 트랜잭션이 종료되면, 레이턴시 신호 생성부(107)는 어서트(하이 레벨)된 프리차지 가부신호(PREEN)를 래치하고, 어서트(하이 레벨)된 신호(NLTNCY)를 레이턴시 카운터(103)에 출력한다.
다음에, 시각 t6에 있어서 판독 또는 기입 트랜잭션이 개시되면, 레이턴시 카운터(103)는, 어서트(하이 레벨)된 신호(NLTNCY)에 의거해서, 트랜잭션에 있어서의 레이턴시를 초기 레이턴시로 설정한다.
이와 같이 해서, 소정의 트랜잭션(제1 트랜잭션)에 있어서 입력된 레지스터 기입 커맨드에 의해서, 나중의 트랜잭션(제2 트랜잭션)에 있어서의 레이턴시를 초기 레이턴시 또는 쇼트 레이턴시로 설정할 수 있다.
전술한 바와 같이, 본 실시형태의 pSRAM에 따르면, 제1 트랜잭션의 레지스터 기입 커맨드에 의해서, 제2 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하도록 설정하는 것이 가능하게 된다.
(제3 실시형태)
이하, 본 발명의 제3 실시형태에 대해서 설명한다. 본 실시형태에서는, 제어부(10)가, 소정의 조건을 충족시킬 경우에, 제2 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하는 점에 있어서 상기 각 실시형태와 마찬가지이지만, 소정의 조건이, 제1 트랜잭션과 제2 트랜잭션에 있어서 같은 행 어드레스(RA)가 입력된 것을 포함하는 점에 있어서, 상기 각 실시형태와 다르다. 이하, 상기 각 실시형태와 다른 구성에 대해서 설명한다.
본 실시형태에 있어서, 제어부(10)는, 소정의 조건을 충족시킬 경우에, 제2 트랜잭션 다음의 연속하는 트랜잭션의 각각에 있어서 같은 행 어드레스(RA)가 입력되고 있는 동안, 연속하는 트랜잭션의 각각에 있어서의 레이턴시가 초기 레이턴시보다도 짧아지도록 제어하도록 구성되어 있다. 이것에 의해, 제2 트랜잭션 이후의 연속하는 트랜잭션의 각각에 있어서 제1 트랜잭션과 같은 행 어드레스(RA)가 입력되고 있는 동안, 제2 트랜잭션 이후의 연속하는 트랜잭션의 각각에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하는 것이 가능하게 된다.
도 9는 본 실시형태에 따른 pSRAM의 구성예를 나타낸 도면이다. 본 실시형태에 있어서, 제어부(10)는, 커맨드 디코더(101)와, 행 제어부(102)와, 레이턴시 카운터(103)와, 열 제어부(104)와, n(n은 1 이상의 정수)번째 트랜잭션에 있어서 입력된 행 어드레스(RA)를 래치하는 행 어드레스 [n] 래치부(108)와, n-1번째 트랜잭션에 있어서 입력된 행 어드레스(RA)를 래치하는 행 어드레스 [n-1] 래치부(109)와, 비교기(110)와, 인버터(111)를 구비한다. 커맨드 디코더(101), 행 제어부(102), 레이턴시 카운터(103) 및 열 제어부(104)의 구성은, 제1 실시형태와 마찬가지여도 된다.
행 어드레스 [n] 래치부(108)는, 트랜잭션마다, 각 트랜잭션에 있어서 입력된 행 어드레스(RA)를 래치한다. 그리고, 행 어드레스 [n] 래치부(108)는, 래치된 행 어드레스(RA)의 값을 나타내는 신호(RA[n])를, 행 어드레스 [n-1] 래치부(109), 비교기(110) 및 메모리 셀 어레이(20)에 출력한다.
행 어드레스 [n-1] 래치부(109)는, 행 어드레스 [n] 래치부(108)로부터 신호(RA[n])가 입력될 때마다, 입력된 신호(RA[n])와, 해당 신호(RA[n])의 1개 앞의 트랜잭션에 있어서 입력된 신호(RA[n])인 신호(RA[n-1])를 래치한다. 그리고, 행 어드레스 [n-1] 래치부(109)는 신호(RA[n-1])를 비교기(110)에 출력한다.
비교기(110)는, 행 어드레스 [n] 래치부(108)로부터 입력된 신호(RA[n])의 값과, 행 어드레스 [n-1] 래치부(109)로부터 입력된 신호(RA[n-1])의 값을 비교한다. 그리고, 비교기(110)는, 양자의 값이 동등할 경우에, 비교 결과를 나타내는 신호(RACMP)를 어서트(하이 레벨)해서 인버터(111)에 출력하고, 프리차지 신호(PRE)를 니게이트(로 레벨)해서 행 제어부(102)에 출력한다. 한편, 비교기(110)는, 양자의 값이 다른 경우에, 신호(RACMP)를 니게이트(로 레벨)해서 인버터(111)에 출력하고, 프리차지 신호(PRE)를 어서트(하이 레벨)해서 행 제어부(102)에 출력한다.
인버터(111)는, 비교기(110)로부터 출력된 신호(RACMP)를 논리반전시키고, 논리반전된 신호를 신호(NLTNCY)로서 레이턴시 카운터(103)에 출력한다. 즉, 인버터(111)는, 비교 결과를 나타내는 신호(RACMP)가, n번째 트랜잭션에 있어서 입력된 행 어드레스(신호(RA[n])의 값)와, n-1번째 트랜잭션에 있어서 입력된 행 어드레스(신호(RA[n-1])의 값)가 같은 행 어드레스인 것을 나타낼 경우(신호(RACMP)가 어서트(하이 레벨)되어 있을 경우)에, 니게이트(로 레벨)된 신호(NLTNCY)를 레이턴시 카운터(103)에 출력함으로써, n번째 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하도록(쇼트 레이턴시로 하도록) 제어한다. 또, 본 실시형태에 있어서, 인버터(111)는 본 발명의 "레이턴시 제어부"의 일례이다.
본 실시형태에 따른 pSRAM의 동작에 대해서 도 10을 참조해서 설명한다. 도 10은 본 실시형태에 따른 pSRAM 내의 신호의 시간추이의 일례를 나타내는 타임 차트이다. 또, 여기서는, 시각 t11 앞의 트랜잭션에 있어서, 0의 값을 갖는 행 어드레스(RA)에 대해서 액세스가 행해지고 있고, 해당 행 어드레스(RA)에 대응하는 워드선이 활성화된 채의 상태이며, 프리차지 신호(PRE)가 니게이트(로 레벨)되어 있어, 신호(NLTNCY)가 어서트(하이 레벨)되어 있을 경우를 상정한다.
시각 t11에 있어서 다음 트랜잭션이 개시되고, 1의 값을 갖는 행 어드레스(RA)가 입력되면, 행 어드레스 [n] 래치부(108)는, 1의 값을 갖는 신호(RA[n])를 행 어드레스 [n-1] 래치부(109), 비교기(110) 및 메모리 셀 어레이(20)에 출력한다. 한편, 행 어드레스 [n-1] 래치부(109)는, 1의 값을 갖는 신호(RA[n])가 입력되면, 0의 값을 갖는 신호 [n-1]을 비교기(110)에 출력한다.
비교기(110)는 신호(RA[n])의 값과 신호(RA[n-1])의 값을 비교한다. 그리고, 비교기(110)는 양자의 값이 다르므로, 신호(RACMP)를 니게이트(로 레벨)해서 인버터(111)에 출력하고, 프리차지 신호(PRE)를 어서트(하이 레벨)해서 행 제어부(102)에 출력한다. 또, 이 경우, 행 제어부(102)는, 앞의 트랜잭션에 있어서 입력된 행 어드레스(RA)에 대응하는 워드선(여기서는, 0의 값을 갖는 행 어드레스(RA)에 대응하는 워드선)을 프리차지하고, 1의 값을 갖는 행 어드레스(RA)에 대응하는 워드선을 활성화해도 된다.
또, 레이턴시 카운터(103)는, 어서트(하이 레벨)된 신호(NLTNCY)에 의거해서, 트랜잭션에 있어서의 레이턴시를 초기 레이턴시로 설정한다. 또한, 트랜잭션이 종료된 후, 1의 값을 갖는 행 어드레스(RA)에 대응하는 워드선의 활성화 상태가 유지되어도 된다.
다음에, 시각 t12에 있어서 다음 트랜잭션이 개시되고, 1의 값을 갖는 행 어드레스(RA)가 입력되면, 행 어드레스 [n] 래치부(108)는, 1의 값을 갖는 신호(RA[n])를 행 어드레스 [n-1] 래치부(109), 비교기(110) 및 메모리 셀 어레이(20)에 출력한다. 한편, 행 어드레스 [n-1] 래치부(109)는, 1의 값을 갖는 신호(RA[n])가 입력되면, 1의 값을 갖는 신호 [n-1]을 비교기(110)에 출력한다.
비교기(110)는 신호(RA[n])의 값과 신호(RA[n-1])의 값을 비교한다. 그리고, 비교기(110)는, 양자의 값이 동등하므로, 신호(RACMP)를 어서트(하이 레벨)해서 인버터(111)에 출력하고, 프리차지 신호(PRE)를 니게이트(로 레벨)해서 행 제어부(102)에 출력한다.
또, 레이턴시 카운터(103)는, 니게이트(로 레벨)된 신호(NLTNCY)에 의거해서, 트랜잭션에 있어서의 레이턴시를 쇼트 레이턴시로 설정한다. 이것에 의해, 트랜잭션의 시간이 앞의 트랜잭션보다도 짧아진다.
시각 t13에 있어서 다음 트랜잭션이 개시되고, 1의 값을 갖는 행 어드레스(RA)가 입력된 경우에는, 입력된 행 어드레스(RA)의 값이, 1개 앞의 트랜잭션에 있어서 입력된 행 어드레스(RA)의 값과 동등하므로, 1개 앞의 트랜잭션과 마찬가지의 동작이 행해진다. 이 경우에 있어서도, 트랜잭션에 있어서의 레이턴시가 쇼트 레이턴시로 설정된다.
다음에, 시각 t14에 있어서 다음 트랜잭션이 개시되고, 2의 값을 갖는 행 어드레스(RA)가 입력되면, 행 어드레스 [n] 래치부(108)는, 2의 값을 갖는 신호(RA[n])를 행 어드레스 [n-1] 래치부(109), 비교기(110) 및 메모리 셀 어레이(20)에 출력한다. 한편, 행 어드레스 [n-1] 래치부(109)는, 2의 값을 갖는 신호(RA[n])가 입력되면, 1의 값을 갖는 신호 [n-1]을 비교기(110)에 출력한다.
비교기(110)는, 신호(RA[n])의 값과 신호(RA[n-1])의 값을 비교한다. 그리고, 비교기(110)는, 양자의 값이 다르므로, 신호(RACMP)를 니게이트(로 레벨)해서 인버터(111)에 출력하고, 프리차지 신호(PRE)를 어서트(하이 레벨)해서 행 제어부(102)에 출력한다. 또, 이 경우, 행 제어부(102)는, 앞의 트랜잭션에 있어서 입력된 행 어드레스(RA)에 대응하는 워드선(여기서는, 1의 값을 갖는 행 어드레스(RA)에 대응하는 워드선)을 프리차지하고, 2의 값을 갖는 행 어드레스(RA)에 대응하는 워드선을 활성화해도 된다.
또한, 레이턴시 카운터(103)는, 어서트(하이 레벨)된 신호(NLTNCY)에 의거해서, 트랜잭션에 있어서의 레이턴시를 초기 레이턴시로 설정한다. 또, 트랜잭션이 종료된 후, 2의 값을 갖는 행 어드레스(RA)에 대응하는 워드선의 활성화 상태가 유지되어도 된다.
이와 같이 해서, 연속하는 트랜잭션의 각각에 있어서 앞의 트랜잭션과 같은 행 어드레스(RA)가 입력되고 있는 동안, 연속하는 트랜잭션의 각각에 있어서의 레이턴시를 쇼트 레이턴시로 설정할 수 있다.
전술한 바와 같이, 본 실시형태의 pSRAM에 따르면, 나중의 트랜잭션(제2 트랜잭션)에 있어서 앞의 트랜잭션(제1 트랜잭션)과 같은 행 어드레스(RA)에 액세스될 경우에, 나중의 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하는 것이 가능하게 된다.
또한, 본 실시형태의 pSRAM에 따르면, 나중의 트랜잭션(제2 트랜잭션) 이후의 연속하는 트랜잭션의 각각에 있어서 앞의 트랜잭션(제1 트랜잭션)과 같은 행 어드레스(RA)가 입력되고 있는 동안, 나중의 트랜잭션 이후의 연속하는 트랜잭션의 각각에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하는 것이 가능하게 된다.
또, 본 실시형태에서는, 트랜잭션의 종료 후에 워드선의 활성화 상태가 유지되도록 구성되어 있으므로, 이 워드선을 프리차지하기 위한 커맨드(CMD)가 마련되어도 된다. 도 11(a)에, 커맨드의 데이터 구성예를 나타낸다. 도 11(a)에 나타낸 예에서는, 커맨드(CMD)는, 트랜잭션에 있어서의 1번째의 외부 클록 신호(CLK)의 상승 에지에 있어서 입력되는 8비트의 신호(ADQ[7:0]) 중 ADQ7비트, ADQ6비트 및 ADQ4비트의 3개의 비트로 구성되어 있다. 또, ADQ7비트 및 ADQ6비트의 내용은 제1 실시형태와 동일해도 된다.
ADQ4비트는, 1개 앞의 트랜잭션에 있어서 입력된 행 어드레스(RA)에 대응하는 워드선의 프리차지를 행할 것인지의 여부를 지시하기 위한 비트이다. 예를 들면, ADQ4비트의 값이 1인 경우, 프리차지가 행해져도 된다.
또, 워드선을 프리차지하기 위한 커맨드(CMD)가 입력될 경우에는, 도 11(b)에 나타낸 바와 같이, 커맨드 및 어드레스만이 입력되고, 데이터가 입력되지 않아도 된다.
(제4 실시형태)
이하, 본 발명의 제4 실시형태에 대해서 설명한다. 본 실시형태의 pSRAM은, 제어부(10)가, 소정의 조건을 충족시킬 경우에, 제2 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하는 점에 있어서 상기 각 실시형태와 마찬가지이지만, 소정의 조건이, 제1 트랜잭션에 있어서 입력된 기입 데이터에 에러가 검출된 것을 포함하는 점에 있어서, 상기 각 실시형태와 다르다. 이하, 상기 각 실시형태와 다른 구성에 대해서 설명한다.
도 12는 본 실시형태에 따른 pSRAM의 구성예를 나타낸 도면이다. 본 실시형태에 있어서, 제어부(10)는, 커맨드 디코더(101)와, 행 제어부(102)와, 레이턴시 카운터(103)와, 열 제어부(104)와, 프리차지 제어부(106)와, 기입 데이터 래치부(112)와, 에러 검출부(113)와, 인버터(114)를 구비한다. 커맨드 디코더(101), 행 제어부(102), 레이턴시 카운터(103) 및 열 제어부(104)의 구성은, 제1 실시형태와 마찬가지이어도 된다.
본 실시형태에 있어서, 프리차지 제어부(106)는, 칩 선택 신호(CS#)가 어서트(로 레벨)되어 있을 경우에, 기입 데이터(WRDATA)에 에러가 검출된 것을 나타내는 신호(ERR)가 어서트(하이 레벨)된 상태에서 에러 검출부(113)로부터 입력되면, 프리차지 신호(PRE)를 니게이트(로 레벨)해서, 행 제어부(102)에 출력한다. 한편, 프리차지 제어부(106)는, 신호(ERR)가 니게이트(로 레벨)된 상태(기입 데이터(WRDATA)에 에러가 검출되지 않았을 경우)에서 에러 검출부(113)로부터 입력되면, 프리차지 신호(PRE)를 어서트(하이 레벨)해서, 행 제어부(102)에 출력한다.
기입 데이터 래치부(112)는, 기입 트랜잭션마다, 어드레스 데이터 단자를 개재해서 입력된 기입 데이터를 래치하고, 래치한 기입 데이터(WRDATA)를 에러 검출부(113) 및 메모리 셀 어레이(20)에 출력한다. 또, 본 실시형태에 있어서, 외부에서 입력되는 기입 데이터는, 에러 검출용의 체크 데이터(예를 들어, 패리티 부호나 CRC(Cyclic Redundancy Checking) 부호 등)가 부가된 상태로 입력된다.
에러 검출부(113)는, 기입 데이터 래치부(112)로부터 기입 데이터(WRDATA) 및 체크 데이터가 입력되면, 기입 데이터(WRDATA)에 대해서, 체크 데이터를 이용한 주지의 에러 검출 처리를 행한다. 또, 에러 검출부(113)는, 기입 데이터(WRDATA)가 에러를 포함하는 것을 검출했을 경우에, 신호(ERR)를 어서트(하이 레벨)하고, 인버터(114) 및 프리차지 제어부(106)에 출력하는 동시에, 에러 단자를 개재해서 외부에 출력한다. 한편, 에러 검출부(113)는, 기입 데이터(WRDATA)가 에러를 포함하지 않는 것을 검출했을 경우에, 신호(ERR)를 니게이트(로 레벨)하고, 인버터(114) 및 프리차지 제어부(106)에 출력하는 동시에, 에러 단자를 개재해서 외부에 출력한다.
인버터(114)는, 에러 검출부(113)로부터 출력된 신호(ERR)를 논리반전시켜, 논리반전된 신호를 신호(NLTNCY)로서 레이턴시 카운터(103)에 출력한다. 즉, 인버터(114)는, 에러 검출부(113)가, 기입 데이터가 에러를 포함하는 것을 검출했을 경우(신호(ERR)가 어서트(하이 레벨)되어 있을 경우)에, 니게이트(로 레벨)된 신호(NLTNCY)를 레이턴시 카운터(103)에 출력함으로써, 제2 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하도록(쇼트 레이턴시로 하도록) 제어한다. 또, 본 실시형태에 있어서, 인버터(114)는 본 발명의 "레이턴시 제어부"의 일례이다.
본 실시형태에 따른 pSRAM의 동작에 대해서 도 13을 참조해서 설명한다. 도 13(a)는, 기입 데이터(WRDATA)에 에러가 검출되지 않고 있을 경우의 pSRAM 내의 신호의 시간추이의 일례를 나타내는 타임 차트이고, 도 13(b)는, 기입 데이터(WRDATA)에 에러가 검출된 경우의 pSRAM 내의 신호의 시간추이의 일례를 나타내는 타임 차트이다. 또, 여기서는, 각 트랜잭션에 있어서 같은 행 어드레스에 액세스될 경우를 상정해서 설명한다.
도 13(a)를 참조해서, 기입 데이터(WRDATA)에 에러가 검출되지 않고 있을 경우에 대해서 설명한다. 또, 기입 데이터 및 체크 데이터가 입력될 때까지의 pSRAM의 동작은, 제1 실시형태와 마찬가지이다. 기입 데이터 및 체크 데이터가 입력되면, 기입 데이터 래치부(112)는, 입력된 기입 데이터 및 체크 데이터를 래치하고, 래치한 기입 데이터를 기입 데이터(WRDATA)로서 에러 검출부(113) 및 메모리 셀 어레이(20)에 출력한다. 또, 기입 데이터 래치부(112)는 래치한 체크 데이터를 에러 검출부(113)에 출력한다.
에러 검출부(113)는, 기입 데이터(WRDATA) 및 체크 데이터가 입력되면, 체크 데이터를 이용해서, 기입 데이터(WRDATA)에 에러가 포함되어 있는지의 여부를 검출한다.
그리고, 에러 검출부(113)는, 기입 데이터(WRDATA)에 에러가 포함되어 있지 않은 것을 검출하면, 신호(ERR)를 니게이트(로 레벨)하고, 인버터(114) 및 프리차지 제어부(106)에 출력하는 동시에, 에러 단자를 개재해서 외부에 출력한다. 이 경우, 인버터(114)는 신호(NLTNCY)를 어서트(하이 레벨)해서 레이턴시 카운터(103)에 출력한다. 이것에 의해, 다음 트랜잭션에 있어서의 레이턴시가 초기 레이턴시로 설정된다. 또, 프리차지 제어부(106)는, 프리차지 신호(PRE)를 어서트(하이 레벨)해서, 행 제어부(102)에 출력한다. 또한, 행 제어부(102)는, 어서트(하이 레벨)된 프리차지 신호(PRE)가 입력되면, 기입 트랜잭션의 종료 후에 워드선을 프리차지한다.
다음에, 도 13(b)를 참조해서, 기입 데이터(WRDATA)에 에러가 검출된 경우에 대해서 설명한다. 에러 검출부(113)는, 기입 데이터(WRDATA) 및 체크 데이터가 입력되면, 체크 데이터를 이용해서, 기입 데이터(WRDATA)에 에러가 포함되어 있는지의 여부를 검출한다. 그리고, 에러 검출부(113)는, 기입 데이터(WRDATA)에 에러가 포함되어 있는 것을 검출하면, 신호(ERR)를 어서트(하이 레벨)해서, 인버터(114) 및 프리차지 제어부(106)에 출력하는 동시에, 에러 단자를 개재해서 외부에 출력한다. 이 경우, 인버터(114)는, 신호(NLTNCY)를 니게이트(로 레벨)해서 레이턴시 카운터(103)에 출력한다. 이것에 의해, 다음 트랜잭션에 있어서의 레이턴시가 쇼트 레이턴시로 설정된다. 또한, 프리차지 제어부(106)는, 프리차지 신호(PRE)를 니게이트(로 레벨)해서, 행 제어부(102)에 출력한다. 또한, 행 제어부(102)는, 니게이트(로 레벨)된 프리차지 신호(PRE)가 입력되면, 기입 트랜잭션의 종료 후에 있어서도 워드선의 활성화 상태를 유지한다.
이와 같이 해서, 기입 트랜잭션(제1 트랜잭션)에 있어서 입력된 기입 데이터(WRDATA)에 에러가 검출된 경우에, 나중의 트랜잭션(제2 트랜잭션)에 있어서의 레이턴시를 쇼트 레이턴시로 설정할 수 있다.
전술한 바와 같이, 본 실시형태의 pSRAM에 따르면, 기입 트랜잭션에 있어서 입력된 기입 데이터(WRDATA)에 에러가 검출된 경우에, 나중의 트랜잭션에 있어서의 레이턴시를 초기 레이턴시보다도 짧게 하는 것이 가능하게 된다.
또, 본 실시형태에서는, 제3 실시형태와 마찬가지로, 기입 데이터(WRDATA)에 에러가 검출된 트랜잭션의 종료 후에 워드선의 활성화 상태가 유지되도록 구성되어 있으므로, 이 워드선을 프리차지하기 위한 커맨드(CMD)가 마련되어도 된다. 이 커맨드(CMD)는 도 11에 나타낸 구성과 마찬가지로 구성되어도 된다.
이상 설명한 각 실시형태는, 본 발명의 이해를 쉽게 하기 위하여 기재된 것으로서, 본 발명을 한정하기 위해서 기재된 것은 아니다. 따라서, 상기 각 실시형태에 개시된 각 요소는 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물도 포함하는 취지이다.
예를 들면, 전술한 제1 실시형태에서는, 소정의 커맨드가, 판독 또는 기입 커맨드와, 워드선의 프리차지를 행할 것인지의 여부를 지시하기 위한 커맨드를 포함할 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 소정의 커맨드는, 판독 커맨드 및 기입 커맨드 중 어느 한쪽뿐이어도 된다. 이 경우, 제1 트랜잭션 및 제2 트랜잭션에 있어서 같은 행 어드레스(RA)가 입력된 경우이며, 제1 트랜잭션에 있어서 판독 커맨드 또는 기입 커맨드가 입력된 경우에, 제2 트랜잭션에 있어서의 레이턴시가 초기 레이턴시보다도 짧아지도록 제어되어도 된다. 또, 소정의 커맨드는, 워드선의 프리차지를 행할 것인지의 여부를 지시하기 위한 커맨드뿐이어도 된다. 또한, 소정의 커맨드는, 나중의 트랜잭션(제2 트랜잭션)에 있어서의 레이턴시를 쇼트 레이턴시로 설정하도록 구성된 임의의 커맨드이어도 된다.
또, 도 2, 도 9 및 도 12에 나타낸 제어부(10)의 구성은 일례이며, 적당히 변경되어도 되고, 다른 여러 가지 구성이 채용되어도 된다.
또한, 도 5 (a)에 나타낸 프리차지 신호 생성부(105) 및 도 5(b)에 나타낸 레이턴시 신호 생성부(107)의 구성은 일례이며, 적당히 변경되어도 되고, 다른 여러 가지 구성이 채용되어도 된다.
10…제어부
101…커맨드 디코더
102…행 제어부
103…레이턴시 카운터
104…열 제어부
105…프리차지 신호 생성부
106…프리차지 제어부
107…레이턴시 신호 생성부
108…행 어드레스 [n] 래치부
109…행 어드레스 [n-1] 래치부
110…비교기
111…인버터
112…기입 데이터 래치부
113…에러 검출부
114…인버터
20…메모리 셀 어레이

Claims (12)

  1. 제1 트랜잭션에 있어서, 커맨드 및 행 어드레스가 입력되고 나서 초기 레이턴시가 경과한 후에, 입력된 행 어드레스 및 열 어드레스에 대응하는 메모리 셀의 데이터의 입력 또는 출력을 행하는 의사 정적 랜덤 액세스 메모리로서,
    소정의 조건을 충족시킬 경우에, 상기 제1 트랜잭션 후의 제2 트랜잭션에 있어서의 레이턴시가 상기 초기 레이턴시보다도 짧아지도록 제어하는 제어부를 포함하는, 의사 정적 랜덤 액세스 메모리.
  2. 제1항에 있어서, 상기 소정의 조건은, 상기 제1 트랜잭션에 있어서, 상기 제2 트랜잭션에 있어서의 레이턴시를 상기 초기 레이턴시보다도 짧게 하기 위한 소정의 커맨드가 입력된 것을 포함하는, 의사 정적 랜덤 액세스 메모리.
  3. 제2항에 있어서, 상기 소정의 커맨드는, 입력된 행 어드레스에 대응하는 워드선의 프리차지를 행하지 않도록 지시하기 위한 판독 커맨드 또는 기입 커맨드를 포함하는, 의사 정적 랜덤 액세스 메모리.
  4. 제3항에 있어서,
    상기 제어부는,
    입력된 커맨드에 의거해서, 상기 입력된 행 어드레스에 대응하는 워드선의 프리차지를 행할 것인지의 여부를 나타내는 프리차지 가부신호를 생성하는 프리차지 신호 생성부와,
    상기 프리차지 가부신호가 프리차지를 행하는 것을 나타낼 경우에, 상기 입력된 행 어드레스에 대응하는 워드선의 프리차지를 행하도록 제어하는 프리차지 제어부와,
    상기 프리차지 가부신호가 프리차지를 행하지 않는 것을 나타낼 경우에, 상기 제2 트랜잭션에 있어서의 레이턴시를 상기 초기 레이턴시보다도 짧게 하도록 제어하는 레이턴시 제어부
    를 포함하되, 상기 프리차지 신호 생성부는, 상기 프리차지를 행하지 않도록 지시하기 위한 판독 또는 기입 커맨드가 입력된 경우에, 상기 입력된 행 어드레스에 대응하는 워드선의 프리차지를 행하지 않는 것을 나타내는 프리차지 가부신호를 상기 프리차지 제어부 및 상기 레이턴시 제어부에 출력하는, 의사 정적 랜덤 액세스 메모리.
  5. 제2항에 있어서, 상기 소정의 커맨드는 레지스터 기입 커맨드를 포함하는, 의사 정적 랜덤 액세스 메모리.
  6. 제5항에 있어서,
    상기 제어부는,
    입력된 커맨드에 의거해서, 상기 입력된 행 어드레스에 대응하는 워드선의 프리차지를 행할 것인지의 여부를 나타내는 프리차지 가부신호를 생성하는 프리차지 신호 생성부와,
    상기 프리차지 가부신호가 프리차지를 행하는 것을 나타낼 경우에, 상기 입력된 행 어드레스에 대응하는 워드선의 프리차지를 행하도록 제어하는 프리차지 제어부와,
    상기 프리차지 가부신호가 프리차지를 행하지 않는 것을 나타낼 경우에, 상기 제2 트랜잭션에 있어서의 레이턴시를 상기 초기 레이턴시보다도 짧게 하도록 제어하는 레이턴시 제어부
    를 포함하되, 상기 프리차지 신호 생성부는, 상기 프리차지를 행하지 않도록 지시하기 위한 레지스터 기입 커맨드가 입력된 경우에, 상기 입력된 행 어드레스에 대응하는 워드선의 프리차지를 행하지 않는 것을 나타내는 프리차지 가부신호를 상기 프리차지 제어부 및 상기 레이턴시 제어부에 출력하는, 의사 정적 랜덤 액세스 메모리.
  7. 제1항에 있어서, 상기 소정의 조건은, 상기 제1 트랜잭션과 상기 제2 트랜잭션에 있어서 같은 행 어드레스가 입력된 것을 포함하는, 의사 정적 랜덤 액세스 메모리.
  8. 제7항에 있어서, 상기 제어부는, 상기 소정의 조건을 충족시킬 경우에, 상기 제2 트랜잭션의 다음의 연속하는 트랜잭션의 각각에 있어서 상기 같은 행 어드레스가 입력되고 있는 동안, 상기 연속하는 트랜잭션의 각각에 있어서의 레이턴시가 상기 초기 레이턴시보다도 짧아지도록 제어하는, 의사 정적 랜덤 액세스 메모리.
  9. 제7항에 있어서,
    상기 제어부는,
    n(n은 1 이상의 정수)번째 트랜잭션에 있어서 입력된 행 어드레스와, n-1번째 트랜잭션에 있어서 입력된 행 어드레스를 비교하고, 비교 결과를 출력하는 비교기와,
    상기 비교 결과가, 상기 n번째 트랜잭션에 있어서 입력된 행 어드레스와, 상기 n-1번째 트랜잭션에 있어서 입력된 행 어드레스가 같은 행 어드레스인 것을 나타낼 경우에, 상기 n번째 트랜잭션에 있어서의 레이턴시를 상기 초기 레이턴시보다도 짧게 하도록 제어하는 레이턴시 제어부를 포함하는, 의사 정적 랜덤 액세스 메모리.
  10. 제1항에 있어서, 상기 소정의 조건은 상기 제1 트랜잭션에 있어서 입력된 기입 데이터에 에러가 검출된 것을 포함하는, 의사 정적 랜덤 액세스 메모리.
  11. 제10항에 있어서,
    상기 제어부는,
    상기 제1 트랜잭션에 있어서 입력된 기입 데이터가 에러를 포함할 것인지의 여부를 검출하는 에러 검출부와,
    상기 에러 검출부가, 상기 기입 데이터가 에러를 포함하는 것을 검출했을 경우에, 상기 제2 트랜잭션에 있어서의 레이턴시를 상기 초기 레이턴시보다도 짧게 하도록 제어하는 레이턴시 제어부
    를 포함하는, 의사 정적 랜덤 액세스 메모리.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 의사 정적 랜덤 액세스 메모리는,
    (i) 클록 신호에 동기해서 신호가 입력 또는 출력되는 클록 동기형의 의사 정적 랜덤 액세스 메모리 또는
    (ii) 어드레스 데이터 멀티플렉스 인터페이스형의 의사 정적 랜덤 액세스 메모리
    중 어느 하나인, 의사 정적 랜덤 액세스 메모리.
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