CN116230047A - 虚拟静态随机存取存储器 - Google Patents

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CN116230047A
CN116230047A CN202111460264.1A CN202111460264A CN116230047A CN 116230047 A CN116230047 A CN 116230047A CN 202111460264 A CN202111460264 A CN 202111460264A CN 116230047 A CN116230047 A CN 116230047A
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佐藤贵彦
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Abstract

本发明提供可以提升数据传送速度的虚拟静态随机存取存储器。虚拟静态随机存取存储器，在第一操作中经过从输入指令以及列地址开始的初期延迟后，进行对应被输入的列地址以及行地址的存储单元的数据的输入或输出，包括控制部，在满足特定条件时，将在所述第一操作后的第二操作中的延迟控制为比所述初期延迟更短。

Description

虚拟静态随机存取存储器
技术领域
本发明是有关虚拟静态随机存取存储器(pseudo-Static Random AccessMemory，pSRAM)。
背景技术
pSRAM是包括与静态随机存取存储器(Static Random Access Memory，SRAM)有相容性的界面的半导体存储装置(例如专利文献1:特开2020-135914号公报)。
图1中的(a)为显示输入读取指令时，现有的pSRAM内的信号的时程的一实例的时间图。图1中的(b)为显示输入写入指令时，现有的pSRAM内的信号的时程的时间图。此处以pSRAM为和时脉信号同步接收信号的时脉同步型pSRAM，亦为地址数据多工界面型的pSRAM的情况作为一例展示。地址数据多工界面型的pSRAM具有被配置为输入每个地址信号以及数据信号的地址数据端子。pSRAM被配置为：在芯片选择信号CS#从无效(高位准)转移到有效(低位准)时，开始读取或写入操作，芯片选择信号CS#从有效(低位准)转移到无效(高位准)时，结束读取或写入操作，进行预充电。
芯片选择信号CS#与从无效(高位准)转移到有效(低位准)后的外部时脉信号CLK的第1时脉到第3时脉的各时脉同步，经由地址数据端子输入指令(CMD)、列地址(RA：RowAddress)以及行地址(CA:Column Address)。具体而言，在外部时脉信号CLK的第1时脉的上升边缘输入指令(CMD)，在外部时脉信号CLK的第2时脉的上升边缘以及下降边缘输入列地址(RA)，在外部时脉信号CLK的第3时脉的上升边缘以及下降边缘输入行地址(CA)。另外，以每个时脉边缘输入8位元的信号的情况作为一例展示。
在图1中的(a)中，字元线(WL)在列地址被输入后变得活化(高位准)，行选择线(CSL)在行地址(CA)被输入后被切换。接着，经过从输入指令(CMD)以及列地址(RA)开始的初期延迟后，读取对应输入的列地址(RA)以及行地址(CA)的存储单元的数据，作为数据输出。另外，字元线(WL)在芯片选择信号CS#从有效(低位准)转移到无效(高位准)时被预充电。初期延迟被表示为tCK(tCK显示时脉周期)×延迟数N(N为1以上的整数，显示延迟数)，以延迟数为8(N＝8)的情况作为一例展示。另外，延迟数与外部时脉信号CLK的频率相依，外部时脉信号CLK的频率越高，延迟数会变得越大。
在图1中的(b)中，字元线(WL)在列地址被输入后变得活化(高位准)。接着，在经过从输入指令(CMD)以及列地址(RA)开始的初期延迟后输入写入数据时，切换行选择线(CSL)。在写入操作中的初期延迟的长度，与在读取操作中的初期延迟的长度相等。另外，字元线(WL)在芯片选择信号CS#从有效(低位准)转移到无效(高位准)时被预充电。
由于到经过各操作中的初期延迟为止，无法输入或输出读取或写入数据，无法缩短各操作的时间，因此有数据传送速度无法提升的困难。
发明内容
本发明提供一种虚拟静态随机存取存储器，在第一操作中，经过从输入指令以及列地址开始的初期延迟后，进行对应被输入的列地址以及行地址的存储单元的数据的输入或输出，包括：控制部，在满足特定条件时，将在前述第一操作后的第二操作中的延迟控制为比前述初期延迟更短。
根据本发明的虚拟静态随机存取存储器，可以提升数据传送速度。
附图说明
图1中的(a)为显示输入读取指令时，现有的pSRAM内的信号的时程的一实例的时间图，图1中的(b)为显示输入写入指令时，现有的pSRAM内的信号的时程的一实例的时间图。
图2为显示有关本发明的第一实施型态的pSRAM构成例的结构示意图。
图3为显示每个不同时脉周期的初期延迟与短延迟(short latency)之间的关系的一实例的示意图。
图4为显示指令的位元分配的一实例的示意图。
图5中的(a)为显示预充电信号生成部的构成例的示意图，图5中的(b)为显示延迟信号生成部的构成例的示意图。
图6中的(a)为显示设定初期延迟的状态下，输入读取指令时pSRAM内的信号的时程的一实例的时间图，图6中的(b)为显示设定短延迟的状态下，输入读取指令时pSRAM内的信号的时程的一实例的时间图。
图7显示在有关本发明的第二实施型态的pSRAM中输入暂存器写入指令时，信号的时程的一实例的时间图。
图8显示有关本发明的第二实施型态的pSRAM内的信号的时程的一实例的时间图。
图9为显示有关本发明的第三实施型态的pSRAM构成例的结构示意图。
图10为显示有关本发明的第三实施型态的pSRAM内的信号的时程的一实例的时间图。
图11中的(a)为显示指令的位元分配的一实例的示意图，图11中的(b)为显示输入指令时的信号的时程的一实例的时间图。
图12为显示有关本发明的第四实施型态的pSRAM构成例的结构示意图。
图13中的(a)为显示没有在写入指令中检测到错误时，pSRAM内的信号的时程的一实例的时间图，图13中的(b)为显示在写入指令中检测到错误时，pSRAM内的信号的时程的一实例的时间图。
【符号说明】
10:控制部
20:存储单元阵列
101:指令解码器
102:列控制部
103:延迟计数器
104:行控制部
105:预充电信号生成部
105a:移位暂存器
105b:反向器
106:预充电控制部
107:延迟信号生成部
107a:移位暂存器
107b、107c、107d:反向器
108:列地址[n]锁存部
109:列地址[n-1]锁存部
110:比较器
111:反向器
112:写入数据锁存部
113:错误检测部
114:反向器
ACT:活化信号
ADQ:8位元信号
CA:行地址
CLK:外部时脉信号
/CLR:端子
CMD:指令
CS#:芯片选择信号
CSL:行选择线
PRE:预充电信号
PREEN:预充电可否信号
CAS、NLTNCY、RACMP、SA:信号
RA:列地址
RD/WR:读取/写入信号
WL:字元线
WRDATA:写入数据
具体实施方式
(第一实施型态)
图2为显示有关本发明的第一实施型态的pSRAM构成例的结构示意图。本实施型态的pSRAM，被配置为在第一操作中，经过从输入指令以及列地址开始的初期延迟后，进行对应被输入的列地址以及行地址的存储单元的数据的输入或输出。本实施型态的pSRAM包括控制部10以及存储单元阵列20。控制部10以及存储单元阵列20可以各自由专用的硬件装置或逻辑电路构成。存储单元阵列20包括被配置为行列状的复数个存储单元。
控制部10在满足特定条件时，将在第一操作后的第二操作中的延迟控制为比前述初期延迟更短。在本实施型态中，特定条件包括在第一操作中输入特定指令，该特定指令用以使在第二操作中的延迟比初期延迟更短。在本实施型态中，特定指令包括用以指示不进行对应被输入的列地址的字元线的预充电的指令。在本实施型态中，特定指令包括读取或写入指令。
本实施型态的pSRAM是和时脉信号(例如外部时脉信号CLK)同步输入或输出信号的时脉同步型虚拟静态随机存取存储器。由于指令信号、位址信号以及数据信号与时脉信号(为外部时脉信号CLK)同步输入或输出，从输入指令信号以及位址信号，到输入或输出数据信号为止的期间的延迟长度，可以根据时脉周期数被设定。
本实施型态的pSRAM是地址数据多工界面型的虚拟静态随机存取存储器，具有被配置为输入每个位址信号以及数据信号的地址数据端子。由于每个位址信号以及数据信号不是经由独立的端子，而是经由共通的端子(地址数据端子)被输入，因此，可以控制为在操作中不输入其他操作的指令、位址以及数据，可以根据被输入第一操作及/或第二操作中的其他操作，抑制进行延迟的控制。
控制部10包括：指令解码器101、列控制部102、延迟计数器103、行控制部104、预充电信号生成部105、预充电控制部106以及延迟信号生成部107。
指令解码器101，在来自外部输入的芯片选择信号CS#从无效(高位准)变化为有效(低位准)时，与外部时脉信号CLK同步，解码经由地址数据端子输入的指令CMD(如图6中的(a)所示)，生成内部指令。生成的内部指令包含例如活化信号ACT、读取信号RD、写入信号WR等。虽然图式中未显示，指令解码器101生成作为内部指令的更新信号等。
列控制部102根据从指令解码器101输入的活化信号ACT，控制存储单元阵列20内的对应的存储单元的活性化/非活性化。举例而言，列控制部102在有效(高位准)的活化信号ACT从指令解码器101输入时，经由地址数据端子输入的列地址RA(如图6中的(a)所示)，使用以活性化(使的活化)对应的字元线的信号WL有效(高位准)，并输出到存储单元阵列20。另外，列控制部102在有效(高位准)的活化信号ACT从指令解码器101输入时，使用以活性化(使的活化)感应放大器的信号SA有效，并输出到存储单元阵列20。
列控制部102在有效(高位准)的预充电信号PRE从预充电控制部106输入时，在操作结束后(芯片选择信号CS#从有效(低位准)变化为无效(高位准)后)，使信号WL无效(低位准)，并输出到存储单元阵列20。因此，被活性化的字元线在操作结束后被非活性化，进行该字元线的预充电动作。另一方面，列控制部102在无效(低位准)的预充电信号PRE从预充电控制部106输入时，在操作结束后也将信号WL以有效(高位准)的状态输出到存储单元阵列20字元线的活性化状态也被维持，不进行该字元线的预充电。
延迟计数器103在读取信号RD或写入信号WR从指令解码器101输入时，计数从外部输入的外部时脉信号CLK的脉冲数(双态触发数)。接着，延迟计数器103计数的脉冲数达到特定的延迟值时，将经由地址数据端子输入的信号CAS输出到行控制部104，该信号CAS用以指定被输入的行地址CA(如图6中的(a)所示)。
延迟计数器103被配置为根据从延迟信号生成部107输入的信号NLTNCY，设定计数的延迟值。举例而言，信号NLTNCY有效(高位准)时，延迟计数器103判别延迟为初期延迟，将计数的延迟值设定为对应初期延迟的值。另外，信号NLTNCY无效(低位准)时，延迟计数器103判别延迟为比初期延迟更短的短延迟，将计数的延迟值设定为对应短延迟的值(比对应初期延迟的值更小的值)。
对应初期延迟的值以及对应短延迟的值之间的关系的一实例显示于图3，对应初期延迟的值以及对应短延迟的值在每个时脉周期(tCK)被设定。另外，在各时脉周期中，初期延迟的值(外部时脉信号CLK的时脉数)被设定为比短延迟的值(外部时脉信号CLK的时脉数)更大的值。再者，对应初期延迟的值以及对应短延迟的值，时脉周期越短(外部时脉信号CLK的频率越高)被设定得越大。另外，可以将显示像这样的关系的信息，存储于例如记忆pSRAM的运行模式的信息(例如丛发长度等)的模式暂存器等，并通过延迟计数器103进行参照。
另外，延迟计数器103在延迟为初期延迟时(信号NLTNCY有效(高位准)时)，从指令CMD以及列地址RA输入后的外部时脉(在图6中的(a)所示的例子中为第3时脉)开始计数时脉的脉冲数。再者，延迟计数器103在延迟为短延迟时(信号NLTNCY无效(低位准)时)，从指令CMD以及行地址CA输入后的外部时脉(在图6中的(a)所示的例子中为第4时脉)开始计数时脉的脉冲数。
行控制部104在信号CAS从延迟计数器103输入时，使用以活性化(使其活化)由信号CAS指定的行地址CA对应的行选择线的信号有效(高位准)，输出到存储单元阵列20。
预充电信号生成部105，根据经由地址数据端子输入的指令CMD，生成显示是否进行经由地址数据端子输入的列地址RA对应的字元线的预充电可否信号PREEN，输出到预充电控制部106。具体而言，预充电信号生成部105在操作中的第一个外部时脉信号CLK(在图6中的(a)中显示为1stCLK)，以及在第一个外部时脉信号CLK的上升边缘输入的8位元信号ADQ[7:0]之中的ADQ5位元的值输入时，生成预充电可否信号PREEN，输出到预充电控制部106。
图4为显示指令CMD的位元分配的一实例的示意图。指令CMD由在操作中第一个外部时脉信号CLK的上升边缘输入的8位元信号ADQ[7:0]之中的ADQ7位元、ADQ6位元以及ADQ5位元的3个位元构成。ADQ7位元为用以指定指令类型(读取指令或写入指令)的位元。ADQ7位元值为1时，指令CMD为读取指令，ADQ7位元值为0时，指令CMD为写入指令。ADQ6位元为用以指定指令的处理对象(存储单元或暂存器)的位元。ADQ6位元值为1时，对暂存器进行指令处理，ADQ6位元值为0时，对存储单元进行指令处理。ADQ5位元为用以指示是否进行对应经由地址数据端子输入的列地址RA的字元线的预充电的位元。ADQ5位元值为1时，由指令CMD指示不进行字元线的预充电，ADQ5位元值为0时，由指令CMD指示进行字元线的预充电。
图5中的(a)说明预充电信号生成部105的构成。预充电信号生成部105包括移位暂存器105a以及反向器105b。移位暂存器105a在操作中第一个外部时脉信号CLK(1stCLK)作为时脉信号输入时，锁存在第一个外部时脉信号CLK的上升边缘输入的8位元信号ADQ[7:0]之中的ADQ5位元并输出。反向器105b逻辑反转从移位暂存器105a输出的信号，将逻辑反转后的信号作为预充电可否信号PREEN，输出到预充电控制部106以及延迟信号生成部107。另外，在移位暂存器105a的/CLR端子施加例如由控制部10内的其他电路生成的重置信号enable。
预充电控制部106在预充电可否信号PREEN显示进行预充电时(预充电可否信号PREEN为有效(高位准)时)，控制进行对应被输入的列地址的字元线的预充电。在本实施型态中，预充电控制部106在芯片选择信号CS#有效(低位准)时，根据从预充电信号生成部105输入的预充电可否信号PREEN生成预充电信号PRE，将生成的预充电信号PRE输出到列控制部102。举例而言，预充电可否信号PREEN为有效(高位准)时(进行预充电时)，预充电控制部106使预充电信号PRE有效(高位准)，输出到列控制部102。另外，预充电可否信号PREEN为无效(低位准)时(不进行预充电时)，预充电控制部106使预充电信号PRE无效(低位准)，输出到列控制部102。
延迟信号生成部107在预充电可否信号PREEN显示不进行预充电时(预充电可否信号PREEN为无效(低位准)时)，将第二操作中的延迟控制为比初期延迟更短(设为短延迟)。在本实施型态中，延迟信号生成部107根据从预充电信号生成部105输入的预充电可否信号PREEN生成信号NLTNCY，将被生成的信号NLTNCY输出到延迟计数器103。另外，在本实施型态中，延迟信号生成部107为本发明的「延迟控制部」的一实例。
图5中的(b)说明延迟信号生成部107的构成。延迟信号生成部107包括移位暂存器107a以及反向器107b、107C及107d。移位暂存器107a在由反向器107c逻辑反转的芯片选择信号CS#作为时脉信号输入时，输出由反向器107b逻辑反转的预充电可否信号PREEN。反向器107d逻辑反转从移位暂存器107a输出的信号，将被逻辑反转的信号作为信号NLTNCY输出到延迟计数器103。另外，在移位暂存器107a的/CLR端子施加例如由控制部10内的其他电路生成的重置信号enable。
如上述构成的控制部10被配置为：在前面的操作(第一操作)中被存取的字元线被活性化的状态(预充电可否信号PREEN无效(低位准)的状态)下，在后面的操作(第二操作)中该字元线被存取时，使在后面的操作中输入的地址中的列地址RA无效，通过仅使行地址CA有效，使后面的操作中的延迟比初期延迟更短。
图6中的(a)为显示设定初期延迟的状态下，输入读取指令时pSRAM内的信号的时程的一实例的时间图，图6中的(b)为显示设定短延迟的状态下，输入读取指令时pSRAM内的信号的时程的一实例的时间图。
首先，说明图6中的(a)所示的运作。假设的情况为：在读取操作(第一操作)开始前，预充电可否信号PREEN为有效(高位准)(进行预充电)，信号NLTNCY为有效(高位准)(在读取操作中的延迟为初期延迟)。
通过使芯片选择信号CS#有效(低位准)，读取操作开始后，与外部时脉信号CLK同步地输入指令CMD时，预充电信号生成部105根据指令CMD生成预充电可否信号PREEN。另外，假设指令CMD为没有预充电(ADQ5位元的值为1)的读取指令，预充电信号生成部105使预充电可否信号PREEN无效(低位准)，输出到预充电控制部106以及延迟信号生成部107。
另一方面，延迟信号生成部107的移位暂存器107a因为在输入到时脉端子的信号(芯片选择信号CS#的逻辑反转信号)已经为有效(高位准)的状态，不锁存从预充电信号生成部105输出的预充电可否信号PREEN的逻辑反转信号。因此，延迟信号生成部107将有效(高位准)的信号NLTNCY输出到延迟计数器103。
延迟计数器103在有效(高位准)的信号NLTNCY输入时，判别在此读取操作中的延迟为初期延迟，计数外部时脉信号CLK的脉冲数，直到达到对应初期延迟的值为止。另外，列控制部102在初期延迟的期间，活性化对应输入的列地址RA的字元线。
接着，外部时脉信号CLK的脉冲数在达到对应初期延迟的值时，延迟计数器103将信号CAS输出到行控制部104，可以读取对应输入的列地址RA以及行地址CA的存储单元的数据。另外，通过使芯片选择信号CS#无效(高位准)结束读取操作。另外，在此读取操作中，由于输入没有预充电(ADQ5位元的值为1)的读取指令，不进行对应输入的列地址RA的字元线的预充电，使字元线维持活性化的状态。
接着说明图6中的(b)所示的运作。假设在图6中的(a)所示的读取操作之后，进行图6中的(b)所示的读取操作(第二操作)，读取操作开始前，预充电可否信号PREEN为无效(低位准)，信号NLTNCY为有效(高位准)。另外，由于在后面的读取操作中，列地址RA的输入变得无效，在被输入的列地址之中省略列地址RA。
通过使芯片选择信号CS#有效(低位准)，读取操作开始后，与外部时脉信号CLK同步地输入指令CMD时，预充电信号生成部105根据指令CMD生成预充电可否信号PREEN，假设指令CMD为有预充电(ADQ5位元的值为0)的读取指令，预充电信号生成部105使预充电可否信号PREEN有效，输出到预充电控制部106以及延迟信号生成部107。
另一方面，延迟信号生成部107的移位暂存器107a在芯片选择信号CS#有效(低位准)的时序，锁存预充电可否信号PREEN的逻辑反转信号。另外，在芯片选择信号CS#有效(低位准)的时序中，预充电可否信号PREEN为低位准，预充电可否信号PREEN的逻辑反转信号为高位准，延迟信号生成部107将无效(低位准)的信号NLTNCY输出到延迟计数器103。
延迟计数器103在无效(低位准)的信号NLTNCY输入时，判别此读取操作中的延迟为短延迟，计数外部时脉信号CLK的脉冲数，直到达到对应短延迟的值为止。
接着，外部时脉信号CLK的脉冲数在达到对应短延迟的值时，延迟计数器103将信号CAS输出到行控制部104，可以读取对应此读取操作(第二操作)中输入的行地址CA的存储单元的数据。另外，通过使芯片选择信号CS#无效(高位准)结束读取操作。另外，在后面的读取操作(第二操作)中，由于输入有预充电(ADQ5位元的值为0)的读取指令，进行对应第一操作中输入的列地址RA的字元线的预充电。
如此一来，在前面的读取操作(第一操作)中输入特定指令(没有预充电的读取或写入指令)时，可以使后面的读取操作(第二操作)中的延迟比初期延迟更短。因此，由于可以缩短后面的读取操作的时间，可以提升后面的读取操作中的数据传送速度。
(第二实施型态)
本实施型态的pSRAM，虽然在第一操作中输入特定指令时，使第二操作中的延迟比初期延迟更短这一点，与第一时施型态相同，然而在特定指令包含暂存器写入指令与第一实施型态不同。
暂存器写入指令如图7所示，由指令及地址，以及写入模式暂存器的模式暂存器(MR)数据构成。MR数据包含显示是否进行预充电的一个以上的位元数的信息。另外，暂存器写入指令如在第一实施型态中的说明，在操作中第1个外部时脉信号CLK的上升边缘输入的8位元信号ADQ[7:0]之中的ADQ6位元的值设定为1的指令。
控制部10的预充电信号生成部105在输入暂存器写入指令时，取得写入模式暂存器的有关预充电的信息。接着，预充电信号生成部105在显示进行预充电的信息写入模式暂存器时，使预充电可否信号PREEN有效(高位准)，输出到预充电控制部106以及延迟信号生成部107。另外，预充电信号生成部105在显示不进行预充电的信息写入模式暂存器时，使预充电可否信号PREEN无效(低位准)，输出到预充电控制部106以及延迟信号生成部107。
控制部10的延迟信号生成部107在第一操作中暂存器写入指令被写入的情况下，在第一操作后面的第二操作(读取或写入操作)结束时(芯片选择信号CS#的上升边缘)锁存预充电可否信号PREEN，将被锁存的信号作为信号NLTNCY输出到延迟计数器103。
图8显示有关本实施型态的pSRAM内的信号的时程的一实例的时间图。另外，与第一实施同样地，假设在各操作中存取相同的列地址。
在时刻t1前的时序中，以预充电可否信号PREEN为有效(高位准)(进行预充电)、信号NLTNCY为有效(高位准)(在读取操作中，延迟为初期延迟)作为一例进行说明。
在时刻t1输入没有预充电的暂存器写入指令时，预充电信号生成部105参照写入至模式暂存器的有关预充电的信息后，使预充电可否信号PREEN无效(低位准)，输出到预充电控制部106以及延迟信号生成部107。另外，由于不是锁存预充电可否信号PREEN的时序，延迟信号生成部107将有效(高位准)的信号NLTNCY输出到延迟计数器103。
在时刻t2读取或写入操作开始时，延迟计数器103，根据有效(高位准)的信号NLTNCY，将操作中的延迟设定为初期延迟。接着，通过使芯片选择信号CS#无效(高位准)，读取或写入操作结束时，延迟信号生成部107锁存无效(低位准)的预充电可否信号PREEN，将无效(低位准)的信号NLTNCY输出到延迟计数器103。
在时刻t3读取或写入操作开始时，延迟计数器103根据无效(低位准)的信号NLTNCY，将在操作中的延迟设定为短延迟。因此，此读取或写入操作的时间变得比前面的读取或写入操作更短。
在时刻t4输入有预充电的暂存器写入指令时，预充电信号生成部105参照写入模式暂存器的有关预充电的信息后，使预充电可否信号PREEN有效(高位准)，输出到预充电控制部106以及延迟信号生成部107。另外，由于不是锁存预充电可否信号PREEN的时序，延迟信号生成部107将无效(低位准)的信号NLTNCY输出到延迟计数器103。
在时刻t5读取或写入操作开始时，延迟计数器103根据无效(低位准)的信号NLTNCY，将在操作中的延迟设定为短延迟。接着，通过使芯片选择信号CS#无效(高位准)结束读取或写入操作时，延迟信号生成部107锁存有效(高位准)的预充电可否信号PREEN，将有效(高位准)的信号NLTNCY输出到延迟计数器103。
在时刻t6读取或写入操作开始时，延迟计数器103根据有效(高位准)的信号NLTNCY，将操作中的延迟设定为初期延迟。
如此一来，依据在特定的操作(第一操作)中输入的暂存器写入指令，可以将后面的操作(第二操作)中的延迟设定为初期延迟或短延迟。
(第三实施型态)
在本实施型态中，虽然在控制部10满足特定条件时，将在第二操作中的延迟设定为比初期延迟更短这一点与上述各实施型态相同，然而特定条件包含在第一操作与第二操作中输入相同列地址RA，与上述各实施型态不同。
控制部10被配置为在满足特定条件时，在第二操作以后的每一个连续的操作中输入相同列地址RA的期间，控制每一个连续的操作中的延迟比初期延迟更短。
图9为显示有关本实施型态的pSRAM构成例的结构示意图。控制部10包括：指令解码器101；列控制部102；延迟计数器103；行控制部104；列地址[n]锁存部108，锁存在第n个(n为1以上的整数)操作中输入的列地址RA；列地址[n-1]锁存部109，锁存在第n-1个操作中输入的列地址RA；比较器110以及反向器111。指令解码器101、列控制部102、延迟计数器103以及行控制部104的构成，与第一实施型态相同。
列地址[n]锁存部108在每次操作时锁存在操作中输入的列地址RA。接着，列地址[n]锁存部108将显示锁存的列地址RA的值的信号RA[n]输出到列地址[n-1]锁存部109、比较器110以及存储单元阵列20。
列地址[n-1]锁存部109在每次从列地址[n]锁存部108输入信号RA[n]时，锁存输入的信号RA[n]，以及该信号RA[n]的前一个操作中作为RA[n]被输入的信号RA[n-1]。接着，列地址[n-1]锁存部109将信号RA[n-1]输出到比较器110。
比较器110比较从列地址[n]锁存部108输入的信号RA[n]的值以及从列地址[n-1]锁存部109输入的信号RA[n-1]的值。接着，比较器110在两者的值相等时，使显示比较结果的信号RACMP有效(高位准)并输出到反向器111，使预充电信号PRE无效(低位准)并输出到列控制部102。另一方面，比较器110在两者的值相异时，使显示比较结果的信号RACMP无效(低位准)并输出到反向器111，使预充电信号PRE有效(高位准)并输出到列控制部102。
反向器111将从比较器110输出的信号RACMP逻辑反转，将逻辑反转后的信号作为NLTNCY输出到延迟计数器103。意即，反向器111在显示比较结果的信号RACMP显示第n操作中被输入的列地址(信号RA[n]的值)以及第n-1操作中被输入的列地址(信号RA[n-1]的值)为相同列地址时(信号RACMP为有效(高位准)时)，通过将无效(低位准)的信号NLTNCY输出到延迟计数器103，将第n操作中的延迟控制为比初期延迟更短(设为短延迟)。另外，在本实施型态中，反向器111为本发明的「延迟控制部」的一实例。
图10为显示有关本实施型态的pSRAM内的信号的时程的一实例的时间图。假设在时刻t11之前的操作中，对具有0值的列地址RA进行存取，在对该列地址RA的字元线被活性化的状态下，预充电信号PRE为无效(低位准)，信号NLTNCY为有效(高位准)。
在时刻t11中下一个操作开始，具有1值的列地址RA被输入时，列地址[n]锁存部108将具有1值的信号RA[n]输出到列地址[n-1]锁存部109、比较器110以及存储单元阵列20。另一方面，列地址[n-1]锁存部109在具有1值的信号RA[n]被输入时，将具有0值的信号[n-1]输出到比较器110。
比较器110比较信号RA[n]的值与信号RA[n-1]的值，因为两者的值有差异，使信号RACMP无效(低位准)并输出到反向器111，使预充电信号PRE有效(高位准)并输出到列控制部102。此时，列控制部102使对应前面的操作中被输入的列地址RA的字元线(对应具有0值的列地址RA的字元线)预充电，活性化对应具有1值的列地址RA的字元线。
另外，延迟计数器103根据有效(高位准)的信号NLTNCY，将操作中的延迟设定为初期延迟。另外，在操作结束后，维持对应具有1值的列地址RA的字元线的活性化状态。
在时刻t12中下一个操作开始，具有1值的列地址RA被输入时，列地址[n]锁存部108将具有1值的信号RA[n]输出到列地址[n-1]锁存部109、比较器110以及存储单元阵列20。另一方面，列地址[n-1]锁存部109在具有1值的信号RA[n]被输入时，将具有1值的信号[n-1]输出到比较器110。
比较器110比较信号RA[n]的值与信号RA[n-1]的值，因为两者的值相等，使信号RACMP有效(高位准)并输出到反向器111，使预充电信号PRE无效(低位准)并输出到列控制部102。
另外，延迟计数器103根据无效(低位准)的信号NLTNCY，将操作中的延迟设定为短延迟，操作的时间变得比前面的操作更短。
在时刻t13中下一个操作开始，具有1值的列地址RA被输入时，由于被输入的列地址RA的值，与前一个操作中被输入的RA的值相等，进行与前一个操作相同的运作，也将操作中的延迟设定为短延迟。
在时刻t14中下一个操作开始，具有2值的列地址RA被输入时，具有2值的列地址RA被输入时，列地址[n]锁存部108将具有2值的信号RA[n]输出到列地址[n-1]锁存部109、比较器110以及存储单元阵列20。另一方面，列地址[n-1]锁存部109在具有2值的信号RA[n]被输入时，将具有1值的信号[n-1]输出到比较器110。
比较器110比较信号RA[n]的值与信号RA[n-1]的值，因为两者的值有差异，使信号RACMP无效(低位准)并输出到反向器111，使预充电信号PRE有效(高位准)并输出到列控制部102。此时，列控制部102使对应前面的操作中被输入的列地址RA的字元线(对应具有1值的列地址RA的字元线)预充电，活性化对应具有2值的列地址RA的字元线。
另外，延迟计数器103根据有效(高位准)的信号NLTNCY，将操作中的延迟设定为初期延迟。另外，在操作结束后，维持对应具有2值的列地址RA的字元线的活性化状态。
如上所述，在后面的操作(第二操作)中，存取与前面的操作(第一操作)相同的列地址RA时，可以将后面的操作中的延迟设定得比初期延迟更短。另外，在后面的操作(第二操作)以后的每一个连续的操作中，输入与前面的操作(第一操作)相同的列地址RA的期间，可以将后面的操作以后的每一个连续的操作的延迟，设定得比初期延迟更短。
因为被配置为在操作结束后维持字元线的活性化状态，设置用以预充电该字元线的指令CMD。在图11中的(a)中显示指令的数据构成例，指令CMD由在操作中第1个外部时脉信号CLK的上升边缘被输入的8位元信号ADQ[7:0]之中的ADQ7位元、ADQ6位元以及ADQ4位元的3个位元构成。ADQ7位元以及ADQ6位元的内容，与第一实施型态相同。
ADQ4位元为用以指示是否进行对应前一个操作中输入的列地址RA的字元线的预充电的位元。例如，ADQ4位元的值为1时，进行预充电。另外，在输入用以预充电字元线的指令CMD时，如图11中的(b)所示，仅输入指令以及位址，不输入数据。
(第四实施型态)
本实施型态的pSRAM，虽然控制部10在满足特定条件时，将在第二操作中的延迟设定为比初期延迟更短这一点与上述各实施型态相同，然而特定条件包含在第一操作中被输入的写入的数据中检测到错误，与上述各实施型态不同。
图12为显示有关本实施型态的pSRAM构成例的结构示意图。控制部10包括：指令解码器101、列控制部102、延迟计数器103、行控制部104、预充电控制部106、写入数据锁存部112、错误检测部113以及反向器114。指令解码器101、列控制部102、延迟计数器103以及行控制部104的构成，与第一实施型态相同。
在芯片选择信号CS#有效(低位准)的情况下，预充电控制部106在显示从写入数据WRDATA中检测到错误的信号ERR以有效(高位准)的状态从错误检测部113输入时，使预充电信号PRE无效(低位准)并输出到列控制部102。另一方面，预充电控制部106在信号ERR以无效(低位准)的状态(没有从写入数据WRDATA中检测到错误的情况)从错误检测部113输入时，使预充电信号PRE有效(高位准)并输出到列控制部102。
写入数据锁存部112在每一次写入操作时，锁存经由地址数据端子输入的写入数据，将锁存的写入数据WRDATA输出到错误检测部113以及存储单元阵列20。在本实施型态中，从外部输入的写入数据，是以附带错误检测用的检查数据(例如同位码或循环冗余校验(Cyclic Redundancy Checking，CRC)码等)的状态被输入。
错误检测部113在从写入数据锁存部112输入写入数据WRDATA以及检查数据时，对写入数据WRDATA进行利用检查数据的错误检测处理。错误检测部113检测出写入数据WRDATA包含错误时，使信号EER有效(高位准)并输出到反向器114以及预充电控制部106，同时经由错误端子输出到外部。另一方面，错误检测部113检测出写入数据WRDATA没有包含错误时，使信号EER无效(低位准)并输出到反向器114以及预充电控制部106，同时经由错误端子输出到外部。
反向器114逻辑反转从错误检测部113输出的信号EER，将被逻辑反转的信号作为信号NLTNCY输出到延迟计数器103。意即，反向器114在错误检测部113检测到写入数据包含错误时(信号ERR为有效(高位准)时)，通过将无效(低位准)的信号NLTNCY输出到延迟计数器103，将第二操作中的延迟控制为比初期延迟更短(设为短延迟)。另外，在本实施型态中，反向器114为本发明的「延迟控制部」的一实例。
图13中的(a)为显示没有在写入指令中检测到错误时，pSRAM内的信号的时程的一实例的时间图，图13中的(b)为显示在写入指令中检测到错误时，pSRAM内的信号的时程的一实例的时间图。另外，假设在各操作中存取相同的列地址。
参照图13中的(a)，错误检测部113在写入数据WRDATA以及检查数据被输入时，利用检查数据检测写入数据WRDATA中是否包含错误。接着，错误检测部113在检测出写入数据WRDATA没有包含错误时，使信号ERR无效(低位准)并输出到反向器114以及预充电控制部106，同时经由错误端子输出到外部。此时，反向器114使信号NLTNCY有效(高位准)并输出到延迟计数器103。因此，下一个操作中的延迟被设定为初期延迟。另外，预充电控制部106使预充电信号PRE有效(高位准)并输出到列控制部102，在写入操作结束后预充电字元线。
参照图13中的(b)，错误检测部113在检测出写入数据WRDATA包含错误时，使预充电信号ERR有效(高位准)并输出到反向器114以及预充电控制部106，同时经由错误端子输出到外部。此时，反向器114使信号NLTNCY无效(低位准)并输出到延迟计数器103。因此，下一个操作中的延迟被设定为短延迟。另外，预充电控制部106使信号PRE无效(低位准)低输出到列控制部102，在写入操作结束后也维持字元线的活性化状态。
如上所述，在写入操作中被输入的写入数据WRDATA检测到错误时，可以将后面的操作中的延迟设定得比初期延迟更短。
另外，与第三型态同样地，被配置为在写入数据WRDATA检测到错误的操作结束后，维持字元线的活性化状态，设置用以预充电该字元线的指令CMD。该指令CMD被配置为与如图11所示的构成相同。
以上说明的各实施型态，是为了使本发明容易理解而记载，上述记载并非用以限制本发明。因此，上述各实施型态所揭露的各元件，目的为包含属于本发明的技术范围内的所有设计变更或均等物。
上述各实施例型态中，虽然以特定指令包含读取或写入指令，以及用以指示是否进行字元线的预充电的指令作为一实例进行说明，然而本发明不限于此。举例而言，特定指令也可以仅为读取指令或写入指令之中的任一者。此时，在第一操作以及第二操作中输入相同列地址RA的情况下，在第一操作中输入读取指令或写入指令时，可以将在第二操作中的延迟控制为比初期延迟更短。另外，特定指令也可以仅为用以指示是否进行字元线的预充电的指令。再者，特定指令也可以是被配置为将后面的操作(第二操作)中的延迟设定为短延迟得任意指令。

Claims (12)

1.一种虚拟静态随机存取存储器，其特征在于，在第一操作中，经过从输入指令以及列地址开始的初期延迟后，进行对应被输入的列地址以及行地址的存储单元的数据的输入或输出，包括：
控制部，在满足特定条件时，将在所述第一操作后的第二操作中的延迟控制为比所述初期延迟更短。
2.如权利要求1所述的虚拟静态随机存取存储器，其特征在于，所述特定条件包括：在所述第一操作中，输入特定指令，该特定指令用以使在所述第二操作中的延迟比所述初期延迟更短。
3.如权利要求2所述的虚拟静态随机存取存储器，其特征在于，所述特定指令包括：用以指示不进行对应被输入的列地址的字元线的预充电的读取或写入指令。
4.如权利要求3所述的虚拟静态随机存取存储器，其特征在于，所述控制部还包括：
预充电信号生成部，基于输入的指令生成预充电可否信号，所述预充电可否信号显示是否进行对应所述被输入的列地址的字元线的预充电；
预充电控制部，在所述预充电可否信号显示进行预充电时，控制进行对应所述被输入的列地址的字元线的预充电；以及
延迟控制部，在所述预充电可否信号显示不进行预充电时，将在所述第二操作中的延迟控制为比所述初期延迟更短；
其中，所述预充电信号生成部在用以指示不进行所述预充电的暂存器写入指令被输入时，将显示不进行对应所述被输入的列地址的字元线的预充电的所述预充电可否信号输出到所述预充电控制部以及所述延迟控制部。
5.如权利要求2所述的虚拟静态随机存取存储器，其特征在于，所述特定指令包括：暂存器写入指令。
6.如权利要求5所述的虚拟静态随机存取存储器，其特征在于，所述控制部还包括：
预充电信号生成部，基于输入的指令生成预充电可否信号，所述预充电可否信号显示是否进行对应所述被输入的列地址的字元线的预充电；
预充电控制部，在所述预充电可否信号显示进行预充电时，控制进行对应所述被输入的列地址的字元线的预充电；以及
延迟控制部，在所述预充电可否信号显示不进行预充电时，将在所述第二操作中的延迟控制为比所述初期延迟更短；
其中，所述预充电信号生成部在用以指示不进行所述预充电的读取或写入指令被输入时，将显示不进行对应所述被输入的列地址的字元线的预充电的所述预充电可否信号输出到所述预充电控制部以及所述延迟控制部。
7.如权利要求1所述的虚拟静态随机存取存储器，其特征在于，所述特定条件包括：在所述第一操作与所述第二操作中输入相同列地址。
8.如权利要求7所述的虚拟静态随机存取存储器，其特征在于，所述控制部在满足所述特定条件时，在所述第二操作接下来的每个连续的操作中输入所述相同列地址的期间，将在所述每个连续的操作中的延迟控制为比所述初期延迟更短。
9.如权利要求7或8所述的虚拟静态随机存取存储器，其特征在于，所述控制部还包括：
比较器，比较在第n操作中输入的列地址以及在第n-1操作中输入的列地址，并输出比较结果，其中，n为1以上的整数；以及
延迟控制部，在所述比较结果显示所述第n操作中输入的列地址与所述第n-1操作中输入的列地址为相同列地址时，将所述第n操作中的延迟控制为比所述初期延迟更短。
10.如权利要求1所述的虚拟静态随机存取存储器，其特征在于，所述特定条件包括：在所述第一操作中被输入的写入的数据中检测到错误。
11.如权利要求10所述的虚拟静态随机存取存储器，其特征在于，所述控制部还包括：
错误检测部，检测所述第一操作中输入的写入数据是否包含错误；以及
延迟控制部，在所述错误检测部检测到所述写入数据包含错误时，将所述第二操作中的延迟控制为比所述初期延迟更短。
12.如权利要求1所述的虚拟静态随机存取存储器，其特征在于，所述虚拟静态随机存取存储器为下列两者中的任一者：
(i)和时脉信号同步而输入或输出信号的时脉同步型虚拟静态随机存取存储器；或
(ii)地址数据多工界面型虚拟静态随机存取存储器。
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