KR100270346B1 - 스탠바이시의 소비 전력을 저감할 수 있는 동기형 반도체 기억장치 - Google Patents

스탠바이시의 소비 전력을 저감할 수 있는 동기형 반도체 기억장치 Download PDF

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Abstract

본 발명에 있어서 내부 클럭 발생 회로(200)는 칩 선택 신호 (ext./CS)의 활성화에 응답하여 외부 클럭 신호 (Ext.CLK)를 클럭 버퍼 회로(206)에 인가한다. 클럭 버퍼 회로(206)는 외부 클럭 신호 (Ext.CLK)에 동기하여 내부 클럭 신호 (int.CLK)를 발생한다. SDRAM의 내부 회로의 동작의 활성화를 지시하는 내부 회로 활성화 신호 (φACT)의 불활성화에 응답하여 클럭 입력 제어 회로(204)는 외부 클럭 신호 (Ext.CLK)의 전달을 정지시켜 내부 클럭 신호 (int.CLK)의 생성 동작이 정지된다.

Description

스탠바이시의 소비 전력을 저감할 수 있는 동기형 반도체 기억 장치{SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE CAPABLE OF REDUCING ELECTRICITY CONSUMPTION ON STANDBY}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 외부로부터 주기적으로 인가되는 클럭 신호에 동기하여 외부 신호의 취입을 실행하는 동기형 반도체 기억 장치에 관한 것이다. 보다 특정적으로, 본 발명은 랜덤하게 액세스하는 것이 가능한 동기형 다이나믹 랜덤 액세스 메모리(이하, SDRAM라고 칭함)에 관한 것이다.
주기억으로서 이용되는 다이나믹 랜덤 액세스 메모리(이하, DRAM)는 고속화되어 오고 있으나, 그 동작 속도는 여전히 마이크로프로세서(이하, MPU)의 동작 속도를 따르지 못하고 있다. 이 때문에, DRAM의 액세스 타임 및 사이클 타임이 애로 사항(bottle neck)으로 되어, 시스템 전체의 성능이 저하된다는 것이 문제점으로써 지적되고 있다. 최근 고속 MPU를 위한 주기억으로서 클럭 신호에 동기하여 동작하는 SDRAM이 제품화되어 있다.
SDRAM에 있어서는, 고속으로 액세스하기 위하여, 시스템 클럭 신호에 동기하여 연속한, 예를 들면 1개의 데이터 입출력 단자당 8 비트의 연속 비트를 고속 액세스하는 수단이 있다. 데이터 입출력 단자 DQ0 내지 DQ7의 8 비트(1 바이트)의 데이터의 입력 및 출력이 가능한 SDRAM에 있어서, 예를 들면 연속하여 8 비트의 데이터를 판독할 수 있다. 즉, 8 비트×8 = 64 비트의 데이터를 연속하여 판독하는 것이 가능하다.
연속적인 판독 혹은 기입이 실행되는 데이터의 비트수를 버스트 길이라고 부르며, SDRAM에 있어서는 모드 레지스트에 의해 변경하는 것이 가능하다.
SDRAM에 있어서는, 예를 들면 시스템 클럭인 외부로부터의 클럭 신호 Ext.CLK의 상승 에지에서 외부로부터의 제어 신호, 즉 로우 어드레스 스트로브 신호 ext./RAS, 컬럼 어드레스 스트로브 신호 ext./CAS, 어드레스 신호 Add 등이 취입된다.
도 16은 종래의 동기형 다이나믹 랜덤 액세스 메모리에 있어서, 외부 클럭 신호 Ext.CLK를 수신하여 내부 클럭 신호 int.CLK로 변환하는 내부 클럭 발생 회로(2000)의 구성을 나타내는 개략 블럭도이다.
내부 클럭 발생 회로(2000)는 외부 클럭 신호 Ext.CLK를 수신하는 클럭 입력 단자(2002)와, 한쪽의 입력 노드에 클럭 입력 단자(2002)로부터의 Ext.CLK를 수신하고, 다른쪽의 입력 노드에 접지 전위 GND를 수신하는 NAND 회로(2004)와, NAND 회로(2004)의 출력을 수신하는 인버터(2006)와, 인버터(2006)의 출력을 수신하여 소정의 펄스폭의 내부 클럭 신호 int.CLK를 발생하는 클럭 버퍼 회로(2008)를 포함한다.
종래의 내부 클럭 발생 회로(2000)의 구성에서는, SDRAM이 스탠바이 상태로 대기하고 있는 경우, 외부 클럭 신호 Ext.CLK가 항상 클럭 버퍼(2008)에 입력되는 구성으로 되어 있기 때문에, 스탠바이 상태에 있어서도 항상 클럭 버퍼(2008)가 동작 상태로 되어 있어, 상당히 많은 전류 소비가 발생한다. 이 때문에, 스탠바이 상태에 있어서의 SDRAM의 소비 전력을 저감할 수 없다고 하는 문제가 있다.
한편 SDRAM에 있어서, 파워 다운 모드 이외의 상태, 예를 들면 스탠바이 상태에 있어서 소비 전력을 저감시키는 방법이 제안되어 있는데, 예를 들면 일본국 특허 공개 평성 제 7-177015 호 공보에 개시되어 있다. 이 기술에 따르면, SDRAM의 외부 입출력핀에 파워 컷트 회로(power cut circuit)를 마련하고, 스탠바이 상태시에 이 외부 입출력핀의 입력 초단(初段) 회로를 파워 컷트함으로써, 소비 전류의 절감을 도모하고 있다. 그러나, 이 기술은 외부 입출력핀의 입력 초단 회로의 파워 컷트에 관한 것으로, 본원 발명이 취급하는 SDRAM이 고속화하였을 때의 내부 클럭 발생 회로의 소비 전력 삭감이라는 과제와는 전혀 관계가 없는 것이다.
또한, 클럭으로 동작하는 DRAM을 포함하는 마이크로 컴퓨터 시스템에 있어서, 스탠바이 상태시에 클럭 신호를 발생시키지 않고 DRAM의 리프레쉬를 가능하게 함으로써 소비 전력을 저감시키는 방법이 제안되어 있는데, 예를 들면 일본국 특허공개 평성 제 7-182857 호에 개시되어 있다. 그러나, 이 기술은 본원 발명의 대상인 SDRAM에 있어서 외부 클럭 신호를 내부 클럭 신호로 변환하는 내부 클럭 발생 회로와는 전혀 무관하며, SDRAM이 고속화하였을 때의 내부 클럭 발생 회로의 소비 전력의 저감이라는 과제를 고려하는 것은 아니다.
도 17은 도 16에 도시된 종래의 내부 클럭 발생 회로(2000)를 개량한 구성을 갖는 내부 클럭 발생 회로(3000)의 구성을 나타내는 개략 블럭도이다.
내부 클럭 발생 회로(3000)는 외부 클럭 신호 Ext.CLK를 수신하는 클럭 입력 단자(2002)와, 클럭 입력 단자(2002)와 한쪽 입력 노드가 접속하고, 다른쪽 입력 노드가 접지 전위를 수신하는 NAND 회로(3004)와, NAND 회로(3004)의 출력을 수신하는 인버터(3006)와, 인버터(3006)의 출력을 수신하여 제 1 내부 클럭 신호 int.CLK-A를 출력하는 제 1 클럭 버퍼 회로(3008)와, SDRAM이 외부로부터의 제어 신호에 근거하여 메모리 셀의 선택 동작을 실행하는 내부 회로의 동작의 활성화를 지시하는 신호 φACT에 의해 제어되고, 인버터(3006)의 출력을 수신하여 제 2 내부 클럭 신호 int.CLK-B를 출력하는 제 2 클럭 버퍼 회로(3010)를 포함한다.
즉, 종래의 내부 클럭 발생 회로(3000)는, 신호 φACT가 "L" 레벨로서 불활성인 기간동안에는 제 2 내부 클럭 신호 int.CLK-B의 출력 동작을 정지한다. 이에 반하여, 제 1 내부 클럭 신호 int.CLK-A는 상시 발생되어, 이 제 1 내부 클럭 신호 int.CLK-A에 따라 다음 동작을 실행하기 위한 커맨드를 인가하는 외부 제어 신호의 취입이 실행된다.
따라서, 다음 동작을 지정하는 커맨드를 취입하기 위해 제 1 내부 클럭 신호 int.CLK-A는 항상 동작시켜 둘 필요가 있는 데 반하여, 그 밖의 내부 회로 동작을 제어하기 위한 제 2 내부 클럭 신호 int.CLK-B는 신호 φACT의 활성화후에 발생되는 구성으로 되어 있다.
즉, SDRAM이 스탠바이 상태로서, 신호 φACT가 불활성 상태("L" 레벨)인 기간 동안에는 제 2 클럭 버퍼(3010)의 동작이 정지하기 때문에, 스탠바이 상태에 있어서의 소비 전력 저감을 도모하는 것이 가능해진다.
그러나, 종래의 내부 클럭 발생 회로(3000)에 있어서도, 제 1 클럭 버퍼 회로(3008)는 항상 동작하고 있어야 하며, 스탠바이시에 있어서의 소비 전력 저감을 충분히 도모할 수 없다고 하는 문제가 있었다. 또한, 이러한 스탠바이시에서의 클럭 버퍼 회로에 있어서의 소비 전력은 클럭 주파수가 높아지면 높아질수록, 즉 SDRAM을 고속 동작시키고자 하면 할수록 소비 전력이 커지기 때문에, SDRAM을 고성능화하고자 하는 경우, 보다 저소비 전력화를 실행하는 것이 어렵게 된다고 하는 문제점이 있었다.
본 발명의 목적은 스탠바이시에 있어서의 저소비 전력화를 도모할 수 있는 SDRAM을 제공하는 것이다.
본 발명의 그 밖의 목적은 외부 클럭 신호를 고속화시키고, SDRAM을 고속 동작시키는 경우에 있어서도 저소비 전력화와 고속 동작을 양립시키는 것이 가능한 SDRAM을 제공하는 것이다.
도 1은 본 발명의 실시예 1의 SDRAM(1000)의 구성을 나타내는 개략 블럭도,
도 2는 SDRAM(1000)의 판독 동작을 설명하기 위한 타이밍차트,
도 3은 내부 회로 활성화 지시 회로(300)의 구성을 나타내는 개략 블럭도,
도 4는 실시예 1의 내부 클럭 발생 회로(200)의 구성을 나타내는 개략 블럭도,
도 5는 클럭 버퍼(206)의 구성을 나타내는 개략 블럭도,
도 6은 내부 클럭 발생 회로(200)의 동작을 설명하기 위한 타이밍차트,
도 7은 본 발명의 실시예 2의 스탠바이 검지 회로(400)의 구성을 나타내는 개략 블럭도,
도 8은 NOP 커맨드를 인가하기 위한 제어 신호의 시간 변화를 나타내는 타이밍차트,
도 9는 본 발명의 실시예 2의 스탠바이 검지 회로(400)의 동작을 설명하기 위한 타이밍차트,
도 10은 본 발명의 실시예 3의 스탠바이 검지 회로(500)의 구성을 나타내는 개략 블럭도,
도 11은 스탠바이 검지 회로(500)의 동작을 설명하기 위한 타이밍차트,
도 12는 본 발명의 실시예 4의 내부 클럭 발생 회로(600)의 구성을 나타내는 개략 블럭도,
도 13은 내부 클럭 발생 회로(600)의 동작을 설명하기 위한 타이밍차트,
도 14는 본 발명의 실시예 5의 내부 클럭 발생 회로(700)의 구성을 나타내는 개략 블럭도,
도 15는 내부 클럭 발생 회로(700)의 동작을 설명하기 위한 타이밍차트,
도 16은 종래의 내부 클럭 발생 회로(2000)의 구성을 나타내는 개략 블럭도,
도 17은 종래의 내부 클럭 발생 회로의 개량예의 회로 구성을 설명하기 위한 개략 블럭도.
도면의 주요 부분에 대한 부호의 설명
200, 600, 700 : 내부 클럭 발생 회로
202, 400, 500, 602, 702 : 스탠바이 검지 회로
204 : 클럭 입력 제어 회로
206 : 클럭 버퍼
본 발명을 요약하면, 일련의 펄스열로 이루어지는 외부 클럭 신호에 동기하여 제어 신호 및 어드레스 신호를 포함하는 복수의 외부 신호를 취입하고, 또한 기억 데이터를 출력하는 동기형 반도체 기억 장치로서, 메모리 셀 어레이와, 내부 클럭 발생 회로와, 제어 회로와, 선택 회로와, 데이터 입출력 회로를 구비한다.
메모리 셀 어레이는 행렬 형상으로 배치되는 복수의 메모리 셀을 갖는다. 내부 클럭 발생 회로는 상기 외부 클럭 신호를 수신하여 내부 클럭 신호를 발생한다.
상기 내부 클럭 발생 회로는 상기 동기형 반도체 기억 장치와 외부간의 상기 외부 신호의 수수의 허가를 지시하는 칩 선택 신호의 활성화에 응답하여 상기 내부 클럭 신호의 생성 동작을 활성화하고, 상기 메모리 셀의 선택 동작을 활성화하는 내부 회로 활성화 신호의 불활성화에 응답하여 상기 내부 클럭 신호의 생성 동작을 불활성화한다.
제어 회로는, 상기 외부 신호에 따라 상기 내부 회로 활성화 신호를 출력하고, 또한 상기 내부 클럭 신호 및 상기 외부 신호에 따라 상기 동기형 반도체 기억 장치의 데이터 입출력 동작을 제어한다. 선택 회로는 상기 제어 수단에 의해 제어되고, 상기 내부 클럭 신호에 동기하여 외부로부터의 행 어드레스 신호에 따라 상기 메모리 셀 어레이의 대응하는 메모리 셀을 선택한다. 데이터 입출력 회로는 상기 선택된 메모리 셀과 외부와의 사이에서 상기 내부 클럭 신호에 동기하여 기억 데이터의 수수를 실행한다.
바람직하게는, 내부 클럭 발생 회로는 클럭 활성화 신호에 의해 제어되고, 외부로부터 수신한 상기 외부 클럭 신호의 출력을 개시하거나 혹은 정지시키는 클럭 입력 제어 회로와, 상기 칩 선택 신호의 활성화에 응답하여 상기 클럭 활성화 신호를 활성화하고, 상기 내부 회로 활성화 신호의 불활성화에 응답하여 상기 클럭 활성화 신호를 불활성화하는 스탠바이 검지 회로와, 상기 클럭 입력 제어 수단의 출력을 수신하여 내부 클럭 신호로 변환하는 클럭 버퍼 회로를 포함한다.
또다른 바람직한 형태로서는, 상기 제어 회로는 또한 상기 내부 회로 활성화 신호의 불활성 기간중에 있어서, 상기 칩 선택 신호의 활성화와 상기 제어 신호에 응답하여 상기 동기형 반도체 기억 장치의 스탠바이 동작을 지시하는 대기 지시 신호를 출력하고, 내부 클럭 발생 회로는 클럭 활성화 신호에 의해 제어되어 외부로부터 수신한 상기 외부 클럭 신호의 출력을 개시하거나 혹은 정지시키는 클럭 입력 제어 회로와, 상기 칩 선택 신호의 활성화에 응답하여 상기 클럭 활성화 신호를 활성화하고, 상기 내부 회로 활성화 신호의 불활성화 및 상기 대기 지시 신호의 활성화 중 어느 하나에 응답하여 상기 클럭 활성화 신호를 불활성화하는 스탠바이 검지 회로와, 상기 클럭 입력 제어 수단의 출력을 수신하여 내부 클럭 신호로 변환하는 클럭 버퍼 회로를 포함한다.
또한, 다른 바람직한 형태로서는, 상기 내부 클럭 발생 회로는 클럭 활성화 신호에 의해 제어되어, 외부로부터 수신한 상기 외부 클럭 신호의 출력을 개시하거나 혹은 정지시키는 클럭 입력 제어 회로와, 상기 내부 회로 활성화 신호의 활성 기간중에는 상기 클럭 활성화 신호를 활성화하고, 상기 내부 회로 활성화 신호의 불활성 기간중에는 상기 칩 선택 신호의 활성화에 응답하여 상기 클럭 활성화 신호를 활성화하며, 또한 상기 칩 선택 신호의 불활성화에 응답하여 상기 클럭 활성화 신호를 불활성화하는 스탠바이 검지 회로와, 상기 클럭 입력 제어 수단의 출력을 수신하여 내부 클럭 신호로 변환하는 클럭 버퍼 회로를 포함한다.
따라서, 본 발명의 주된 장점은, 내부 클럭 발생 회로가 칩 선택 신호의 활성화에 응답하여 내부 클럭 신호의 생성 동작을 개시하고, 내부 회로 활성화 신호의 불활성화에 응답하여 내부 클럭 신호의 생성을 정지시키기 때문에, 스탠바이 상태에 있어서의 소비 전력을 저감하는 것이 가능한 것이다.
본 발명의 다른 장점은, 스탠바이 상태에 있어서 칩 선택 신호는 활성화되고, 또한 내부 회로 활성화 신호는 활성화되지 않는 것과 같은 외부 신호가 인가된 경우에도, 내부 클럭 발생 회로는 내부 클럭의 생성 동작을 개시하지 않기 때문에, 스탠바이 상태에 있어서의 소비 전력을 더욱 저감하는 것이 가능한 것이다.
본 발명의 또다른 장점은 칩 선택 신호가 활성화된 경우에 있어서, 내부 회로 활성화 신호는 활성화되지 않는 것과 같은 외부 신호가 인가된 경우에도, 내부 클럭 발생 회로가 내부 클럭의 생성 동작을 실행하는 상태로 이행해 버리지 않기 때문에, 스탠바이 상태에 있어서의 소비 전력의 저감을 도모하는 것이 가능한 것이다.
또한, 동기형 반도체 기억 장치의 판독 혹은 기입 동작을 고속화하기 위하여 외부 클럭 신호가 고속화된 경우에 있어서도, 스탠바이 상태에서 내부 클럭 신호를 생성하기 위해 전력이 소비되지 않기 때문에, 스탠바이 상태에 있어서의 저소비 전력화를 도모하는 것이 가능하다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익들은 첨부 도면을 참조로 설명하는 이하의 상세한 설명으로부터 더욱 명백해질 것이다.
발명의 실시예
(실시예 1)
도 1은 본 발명의 SDRAM(1000)의 구성을 나타내는 개략 블럭도이다. 상술한 바와 같이, SDRAM은 외부로부터의 클럭 신호에 동기하여 제어 신호 및 데이터 신호를 취입하는 동기 동작을 실행하기 때문에, 어드레스 신호의 스큐(타이밍 어긋남)에 의한 데이터 입출력 시간에 대한 마진을 확보할 필요가 없다. 따라서, 사이클 타임을 단축할 수 있다고 하는 장점을 갖는다. 이와 같이, 클럭 신호에 동기하여 연속 데이터의 기입 및 판독을 실행할 수 있기 때문에, 연속한 어드레스에 대하여 연속 액세스를 실행하는 경우의 액세스 타임을 단축할 수 있게 된다.
또한, SDRAM을 고속 동작시키기 위한 아키텍처로서, 초이(Choi) 등은 2 비트마다 데이터의 기입/판독을 실행하는 2 비트 프리페치의 SDRAM을 발표하고 있다(1993 Symposium on VLSI circuit).
이하에서는, SDRAM(1000)이 상술한 바와 같은 2 비트 프리페치 동작을 실행하는 것이 가능한 구성을 가지고 있는 것으로 한다.
단, 이하의 설명으로부터 명백한 바와 같이, 본원 발명은, 보다 일반적으로 외부로부터 클럭 신호를 수신하여 내부 클럭 신호를 발생시켜서 내부 회로의 동작을 제어하는 동기형 반도체 기억 장치의 저소비 전력화에 적용하는 것이 가능하다.
도 1에 있어서는, ×16 비트 구성의 SDRAM의 1 비트분에 대응하는 입출력 데이터에 관련된 기능적 부분의 구성이 도시되어 있다. 즉, 각 데이터 입출력 단자에 대응하여 기능 블럭(100)이 마련되며, ×16 비트 구성의 SDRAM의 경우에는 각각의 입출력 단자에 대응하여 기능 블럭(100)을 16개 포함하게 된다. 여기에 예시한 각 기능 블럭(100) 자체는 종래 SDRAM에 있어서 이용되어 온 일반적인 것이며, 이하에 그 구성 및 동작에 대하여 설명한다.
우선 도 1의 기능 블럭(100)에 있어서, 데이터 입출력 단자 DQi에 관련된 메모리 셀 어레이 부분은 뱅크 A를 구성하는 메모리 셀 어레이(71a, 71a')와, 뱅크 B를 구성하는 메모리 셀 어레이(71b, 71b')를 포함한다.
뱅크 A는 어드레스 신호에 따라 선택되는 메모리 셀 어레이 뱅크 A0와 메모리 셀 어레이 뱅크 A1로 분할되고, 메모리 셀 어레이 뱅크 B는 메모리 셀 어레이 뱅크 B0 및 B1로 분할되어 있다.
메모리 셀 어레이 뱅크 A0 및 A1에 대해서는, 각각 어드레스 신호 ext.A0∼ext.Ai를 디코드하고 메모리 셀 어레이(71a)의 대응하는 행을 선택하는 복수의 로우 디코더를 포함하는 X 디코더군(52a)과, 열 어드레스 신호 Y1∼Yk를 디코드하고 메모리 셀 어레이(71a)의 대응하는 열을 선택하는 열 선택 신호를 발생하는 복수의 컬럼 디코더를 포함하는 Y 디코더군(53a)과, 메모리 셀 어레이(71a)의 선택된 행에 접속되는 메모리 셀의 데이터를 검지하여 증폭하는 센스 앰프군(54a)이 마련되어 있다.
X 디코더군(52a)은 메모리 셀 어레이(71a)의 각 워드선에 대응하여 마련되는 로우 디코더를 포함한다. 외부 어드레스 신호 ext.A0∼ext.Ai에 응답하여 발생되는 내부 어드레스 신호 X0∼Xi에 따라서, 대응하는 로우 디코더가 로우 디코더에 대응하여 마련되어 있는 워드선을 선택 상태로 한다.
Y 디코더군(53a)은 메모리 셀 어레이(71a)의 열 선택선 각각에 대응하여 마련되는 컬럼 디코더를 포함한다. 1개의 열 선택선은, 예를 들면 4쌍의 비트선쌍을 선택 상태로 한다. X 디코더군(52a) 및 Y 디코더군(53a)에 의해 메모리 셀 어레이 뱅크 A0 및 A1에 있어서, 각각 4 비트의 메모리 셀이 동시에 선택 상태로 된다. X 디코더군(52a) 및 Y 디코더군(53a)은 각각 뱅크 지정 신호 BA에 의해 활성화된다.
한편, 메모리 셀 어레이 뱅크 B0 및 B1에 대해서도 각각 X 디코더군(52b) 및 Y 디코더군(53b)이 마련되며, 이들은 각각 뱅크 지정 신호 BB에 의해 활성화된다.
뱅크 A에는 또한, 센스 앰프군(54a)에 의해 검지 증폭된 데이터를 전달함과 동시에, 기입 데이터를 메모리 셀 어레이(71a)의 선택된 메모리 셀로 전달하기 위한 내부 데이터 전달선(전역 IO선)이 마련되어 있다.
메모리 셀 어레이 뱅크 A0에 대해서는 전역 IO선 버스 GIO0이 마련되고, 메모리 셀 어레이 뱅크 A1에 대해서는 전역 IO선 버스 GIO1이 마련되어 있다. 1개의 전역 IO선 버스는 동시에 선택된 4 비트의 메모리 셀과 동시에 데이터 수수를 실행하기 위하여 4쌍의 전역 IO선쌍을 포함하고 있다.
메모리 셀 어레이 뱅크 A0에 대한 전역 IO선쌍 GIO0에 대응하여 기입용 레지스터(59a) 및 기입 버퍼군(60a)이 마련되고, 메모리 셀 어레이 뱅크 A1에 대한 전역 IO선쌍 GIO1에 대응하여 기입용 레지스터(59a') 및 기입 버퍼군(60a')이 마련되어 있다.
1 비트폭의 입력 버퍼(58a)는 데이터 입출력 단자 DQi에 인가된 입력 데이터로부터 내부 기입 데이터를 생성한다. 선택기(69a)는 제 2 제어 신호 발생 회로(63)로부터 출력되는 선택기 제어 신호 φSEA에 의해 제어되어, 입력 버퍼(58a)의 출력을 전환한 다음, 2개의 기입용 레지스터(59a) 또는 (59a')로 인가한다.
즉, 입력 버퍼(58a)는 입력 버퍼 활성화 신호 φWDBA에 응답하여 활성화되어 데이터 입출력 단자 DQi에 인가된 입력 데이터로부터 내부 기입 데이터를 생성하고, 선택기(69a)는 어드레스 신호에 따라 제 2 제어 신호 발생 회로(63)로부터 접지 출력된 선택기 제어 신호 φSEA에 응답하여 제어되어, 기입용 레지스터(59a) 및 (59a') 중 어느 하나로 내부 기입 데이터를 출력한다.
기입용 레지스터(59a) 및 (59a')은 각각 레지스터 활성화 신호 φRwA0 또는 φRwA1에 응답하여 활성화되어 선택기(69a)로부터 출력된 기입 데이터를 순차적으로 저장한다. 기입 버퍼군(60a) 및 (60a')은 기입 버퍼 활성화 신호 φWBA0 또는 φWBA1에 응답하여 활성화되어, 대응하는 기입용 레지스터(59a) 또는 (59a')에 저장된 데이터를 증폭하여, 대응하는 전역 IO선쌍 버스 GIO0 또는 GIO1로 전달한다.
2 계통의 전역 IO선쌍 GIO0 및 GIO1에 공통으로 이퀄라이즈 회로(도시하지 않음)가 마련되며, 이 이퀄라이즈 회로는 이퀄라이즈 회로 활성화 신호 φWEQA(도시하지 않음)에 응답하여 활성화되어 전역 IO선쌍 버스 GIO0 및 GIO1 이퀄라이즈를 실행한다.
기입 버퍼군(60a) 및 (60a')와 기입 레지스터(59a) 및 (59a')는 각각 8 비트폭을 갖는다.
메모리 셀 어레이 뱅크 B도 마찬가지로, 메모리 셀 어레이 뱅크 B0 및 B1을 포함한다. 메모리 셀 어레이 뱅크 B0 및 B1은 각각 X 디코더군(52b), Y 디코더군(53b), 센스 앰프 활성화 신호 φSAB에 응답하여 활성화되는 센스 앰프군(54b), 버퍼 활성화 신호 φWBB0 또는 φWBB1에 응답하여 활성화되는 기입 버퍼군(60b) 및 (60b'), 레지스터 활성화 신호 φRwB0 또는 φRwB1에 응답하여 활성화되는 기입용 레지스터(59b) 및 (59b), 선택기 제어 신호 φSEB에 의해 제어되는 선택기(69b, 70b) 및 버퍼 활성화 신호 φWDBB에 응답하여 활성화되는 입력 버퍼(58b)를 포함한다.
뱅크 A의 구성과 뱅크 B의 구성은 동일하다. 기입용 레지스터(59a, 59a', 59b, 59b')를 마련함으로써, 1개의 데이터 입력 단자 DQ1에 대하여 고속의 클럭 신호에 동기하여 데이터의 입출력을 실행하는 것이 가능해진다.
뱅크 A 및 뱅크 B에 대한 각 제어 신호에 대해서는, 뱅크 지정 신호 BA 및 BB에 따라서 어느 한쪽의 뱅크에 대한 제어 신호만이 발생된다.
데이터 판독 신호를 위한 기능 블럭에 있어서, 뱅크 A에 대응하여 마련되는 내부 데이터 전달선(전역 IO선)의 버스 GIO에 대하여 센스 앰프군(54a)에 의해 검지 증폭된 데이터가 전달된다.
데이터 판독을 위하여, 프리앰프 활성화 신호 φRBA0에 응답하여 활성화되어 뱅크 A0에 있어서 전역 IO선 버스 GIO0상의 데이터를 증폭하는 판독 프리앰프(55a)와, 레지스터 활성화 신호 φRrA0에 응답하여 활성화되어 판독 프리앰프(55a)에 의해 증폭된 데이터를 저장하기 위한 판독용 레지스터(56a)가 마련된다.
한편, 프리앰프 활성화 신호 φRBA1에 응답하여 활성화되어 뱅크 A1에 대응하여 마련되는 전역 IO선 버스 GIO01상의 데이터를 증폭하는 판독 프리앰프(55a')와, 레지스터 활성화 신호 φRrA1에 응답하여 활성화되어 판독 프리앰프(55a')에 의해 증폭된 데이터를 저장하기 위한 판독용 레지스터(56a')가 더 마련된다.
도 1에 도시하는 기능 블럭(100)은 또한, 판독용 레지스터(56a) 및 (56a')으로부터의 데이터를 수신해 선택기 신호 φSEA에 응답하여 수신한 데이터 중 어느 한쪽을 순차적으로 출력하는 선택기(70a)와, 선택기(70a)로부터의 출력을 수신하여 데이터를 순차적으로 출력하기 위한 출력 버퍼(57a)를 포함한다.
판독 프리앰프(55a) 및 판독용 레지스터(56a)는 4쌍의 전역 IO선에 대응하여 각각 4 비트폭의 구성을 갖는다. 판독용 레지스터(56a)는 레지스터 활성화 신호 φRrA1에 응답하여 판독 프리앰프(55a)가 출력하는 데이터를 래치하고, 또한 순차적으로 출력한다.
판독 프리앰프(55a'), 판독용 레지스터(56a')의 동작에 대해서도 마찬가지이다.
출력 버퍼(57a)는 출력 인에이블 신호 φOUTA에 응답하여 판독용 선택기(70a)로부터 순차적으로 출력되는 8 비트의 데이터를 데이터 입출력 단자 DQi로 전달한다. 도 1에 있어서는, 데이터 입출력 단자 DQi를 거쳐 데이터 입력 및 데이터 출력이 행해지는 구성으로 되어 있다. 이 데이터 입력 및 데이터 출력은 각각 별개의 단자를 거쳐 행해지는 구성이어도 좋다.
완전히 동일한 구성이 메모리 셀 어레이 뱅크 B에 대응해서도 마련되어 있다. 즉, 메모리 셀 어레이 뱅크 B에 대응하여 판독 프리앰프 활성화 신호 φRBB0, φRBB1에 의해 각각 활성화되는 판독 프리앰프(55b) 및 (55b'), 레지스터 활성화 신호 φRrB0 및 φRrB1에 의해 각각 활성화되는 판독용 레지스터(56b) 및 (56b'), 신호 φSEB에 응답하여 판독용 레지스터(56b) 또는 (56b')의 출력 중 어느 하나를 선택적으로 출력하는 선택기(70b), 신호 φOUTB에 응답하여 선택기(70b)로부터의 출력 데이터를 데이터 입출력 단자 DQi에 대하여 출력하는 출력 버퍼(57b)가 마련된다.
뱅크 A 및 뱅크 B를 거의 동일한 구성으로 하고, 뱅크 지정 신호 BA 및 BB에 의해 한쪽만을 선택함으로써, 뱅크 A 및 뱅크 B는 서로 거의 완전히 독립하여 동작하는 것이 가능해진다.
뱅크 A 및 뱅크 B를 각각 독립적으로 구동하기 위한 제어계로서, 제 1 제어 신호 발생 회로(62), 제 2 제어 신호 발생 회로(63) 및 클럭 카운터(64)가 마련되어 있다.
제 1 제어 신호 발생 회로(62)는, 외부로부터 인가되는 제어 신호, 즉 외부 로우 어드레스 스트로브 신호 ext./RAS, 외부 컬럼 어드레스 스트로브 신호 ext./CAS, 칩 선택 신호 ext./CS 및 외부 기입 인에이블 신호(기입 허가 신호) ext./WE, 클럭 인에이블 신호 CKE를 외부 클럭 신호 Ext.CLK에 동기하여 취입해서, 내부 제어 신호 φxa, φya, φW, φO, φR, 및 C0도 발생한다.
여기서, φO는 출력 버퍼(57a) 또는 출력 버퍼(57b)에 대하여 데이터의 출력 동작을 지시하는 제어 신호 φOUTA 또는 φOUTB를 출력하는 것을 지시하기 위한 신호이다.
신호 φW는 기입 동작이 지시된 것, φR은 판독 동작이 지시된 것을 각각 나타낸다.
칩 선택 신호 ext./CS는 이 신호가 활성 상태("L" 레벨)로 됨에 따라 다른 제어 신호의 취입 허가를 지시하는 신호이다. 즉, 신호 ext./CS가 불활성 상태("H" 레벨)인 기간동안에는 다른 제어 신호의 제 1 제어 신호 발생 회로(62)로의 취입이 금지된다.
신호 C0은 이 신호 ext./CS의 활성화에 응답하여 내부 클럭 신호 int.CLK에 동기하여 발생되는 원샷 펄스 신호이다.
이하의 설명으로부터 명백한 바와 같이, 신호 ext./RAS, 신호 ext./CAS 및 신호 ext./WE의 조합에 의해 SDRAM(1000)의 활성화, 판독 동작, 기입 동작, 프리차지 동작 및 리프레쉬 동작 등이 지시된다.
제 2 제어 신호 발생 회로(63)는 뱅크 지정 신호 BA 및 BB와, 외부로부터의 어드레스 신호의 최하위 비트인 Y0와, 내부 제어 신호 φW, φO, φR 및 C0과, 클럭 카운터(64)의 출력에 응답하여 뱅크 A 및 B를 각각 독립적으로 구동하기 위한 제어 신호, 즉 센스 앰프 활성화 신호 φSAA 및 φSAB, 기입 버퍼 활성화 신호 φWBA0, φWBA1, φWBB0 및 φWBB1과, 기입용 레지스터 활성화 신호 φRwA0, φRwA1, φRwB0 및 φRwB1과, 선택기 제어 신호 φSEA 및 φSEB와, 입력 버퍼 활성화 신호 φWDBA 및 φWDBB와, 판독 프리앰프 활성화 신호 φRBB0, φRBB1, φRBA0, 및 φRBA1과, 판독용 레지스터 활성화 신호 φRrB0, φRrB1, φRrA0, 및 φRrA1과, 출력 버퍼 활성화 신호 φOUTA 및 φOUTB를 발생한다.
SDRAM(1000)은 또한, 주변 회로로서 내부 제어 신호 φxa에 응답하여 외부 어드레스 신호 ext.A0 내지 ext.A1을 취입해서 내부 어드레스 신호 X0 내지 Xj와 뱅크 선택 신호 BA 및 BB를 발생하는 X 어드레스 버퍼(65)와, 내부 제어 신호 φya에 응답하여 활성화되어 열 선택선을 지정하기 위한 열 선택 신호 Y0∼Yk를 출력하는 Y 어드레스 버퍼(66)를 포함한다. SDRAM(1000)은 또한, 주변 회로로서 클럭 신호 CLK에 의해 제어되고, 선택되는 열 어드레스에 대응하는 신호 YE0∼YEk 및 신호 YO0∼YOk를 출력하는 Y 어드레스 동작 회로(68)를 포함한다.
여기서, 신호 YE0∼YEk는 메모리 셀 어레이 뱅크 A0 또는 메모리 셀 어레이 뱅크 B0 중의 열 어드레스에 대응하는 내부 열 어드레스 신호를 나타내며, 신호 YO0∼YOk는 메모리 셀 어레이 뱅크 A1 또는 메모리 셀 어레이 뱅크 B1에 대응하는 열 어드레스를 나타내는 내부 열 어드레스 신호인 것으로 한다.
또, 이상의 설명에 있어서는 뱅크수가 2개인 경우에 대하여 나타내고 있는데, 보다 일반적으로는 뱅크수를 더욱 증가시키고, 그 수만큼 레지스터, 버퍼, I/0선을 구비하는 구성으로 하는 것도 가능하다. 그 경우에 있어서도 뱅크는 각각 독립적으로 액세스하는 것이 가능하다.
데이터는 기입 커맨드가 입력되었을 때 인가되는 어드레스 하위 1 비트에 의해 메모리 셀 어레이 뱅크 A0에 기입될지, 메모리 셀 어레이 뱅크 A1에 기입될지가 나뉘어진다.
그 동작을 간단히 설명하자면, 기입 커맨드가 입력되면 인가된 어드레스에 따라서 Y 디코더가 활성화된다. 최초의 데이터는 레지스터 A0에 저장되고, 그 후 신호 φWBA0의 활성화에 응답하여 레지스터 A0에 저장되어 있는 데이터가 입출력선 GIO0을 거쳐 메모리 셀 어레이 뱅크 A0에 기입된다.
다음 클럭 신호의 상승 에지에서 인가되는 데이터는 레지스터 A1에 저장되고, 그 후 신호 φWBA1의 활성화에 응답하여 입출력선 GIO1을 거쳐 메모리 셀 어레이 뱅크 A1에 기입된다. 2 비트분의 데이터의 기입이 종료되면, 신호 φWBA0와, 신호 φWBA1이 비활성화되고, 메모리 셀 어레이와 버퍼가 접속하는 입출력선 GIO0 및 GIO1의 전위 레벨이 이퀄라이즈되어 다음 데이터의 기입에 대비한다.
SDRAM(1000)은 또한, 제 1 제어 신호 발생 회로에 있어서 내부 회로의 회로 동작의 활성화를 지시하기 위해 발생된 신호 φACT와 칩 선택 신호 ext./CS에 응답하여 제어되며, 내부 클럭 신호 int.CLK를 발생하는 내부 클럭 발생 회로(200)를 포함한다.
즉, 내부 클럭 발생 회로(200)는 칩 선택 신호 ext./CS의 활성화에 응답하여 활성화되고, 외부 클럭 신호 Ext.CLK를 수신해서 이것에 동기하여 소정의 펄스폭을 갖는 내부 클럭 신호 int.CLK의 발생 동작을 개시한다. 또한, 내부 클럭 신호 발생 회로(200)는 신호 φACT의 불활성화에 응답하여 내부 클럭 신호 int.CLK의 생성 동작을 정지시킨다.
즉, 스탠바이 상태에 있는 SDRAM(1000)에 대하여, 임의의 어떤 커맨드를 입력할 때에는 반드시 칩 선택 신호 ext./CS가 활성화되어야 하며, 이에 따라 내부 클럭 발생 회로(200)는 내부 클럭 신호 int.CLK의 생성 동작을 개시한다. 한편, SDRAM(1000)의 활성화가 지시된 다음 데이터의 기입 동작 또는 데이터의 판독 동작이 종료되어 내부 회로가 스탠바이 상태로 이행할 때에는, 내부 회로의 활성화를 지시하는 신호 φACT가 불활성 상태("L" 레벨)로 변화한다. 이에 따라, 내부 클럭 발생 회로(200)는 그 동작을 정지한다. 따라서, SDRAM(1000)이 스탠바이 상태에 있어서는 내부 클럭 신호 int.CLK를 생성하기 위한 회로 동작이 정지하고 있기 때문에, 소비 전력의 저감을 도모하는 것이 가능하게 된다.
도 2는 도 1에 도시한 SDRAM(1000)의 판독 동작을 설명하기 위한 타이밍차트이다.
도 2에 있어서는, 버스트 길이가 8이고, /CS 레이턴시가 3인 경우를 나타내고 있다.
사이클 1에 있어서의 해당 클럭 신호 ExT.CLK의 상승 에지에 있어서, 칩 선택 신호 ext./CS 및 로우 어드레스 스트로브 신호 ext./RAS가 모두 활성 상태("L" 레벨)인 것에 응답하여 행 어드레스 Xa가 SDARM(1000)에 취입된다. 한편, 사이클 1의 외부 클럭 신호 Ext.CLK의 상승 에지에 있어서, 신호 ext.RAS가 "L" 레벨, 신호 ext./CAS 및 신호 ext./WE가 "H" 레벨인 것에 응답하여 내부 회로의 활성화를 지시하는 신호 ZRASE-A의 반전 신호 φACTarray가 활성 상태("H" 레벨)로 되고, 이에 따라 내부 회로의 활성화를 지시하는 신호 φACT가 활성화된다. 즉, 어드레스 신호에 응답하여 뱅크 A가 활성화된다.
계속해서, 사이클 4에 있어서의 외부 클럭 신호 Ext.CLK의 상승 에지에 있어서, 신호 ext./CS 및 신호 ext./CAS가 모두 활성 상태("L" 레벨)인 것에 응답하여 열 어드레스 신호 Yb가 SDRAM(1000)에 취입된다. 이 열 어드레스 신호의 취입이 완료됨에 따라서, 사이클 6에 있어서의 외부 클럭 신호 Ext.CLK의 상승 에지에 있어서 데이터 출력을 지시하는 신호 φO가 활성 상태("H" 레벨)로 된다. 계속해서, 사이클 7에 있어서의 외부 클럭 신호 Ext.CLK의 상승 에지에 있어서 신호 ext./CS, 신호 ext./RAS 및 신호 ext./WE가 활성 상태("H" 레벨)인 것에 응답하여 뱅크 A의 프리차지가 지시되고, 이에 따라 메모리 어레이의 활성화를 지시하는 신호 φACTarray가 불활성 상태("L" 레벨)로 된다.
한편, 판독된 데이터 b0∼b7은 /CS 레이턴시가 3인 것에 응답하여 사이클 4로부터 3 사이클후인 사이클 7에 있어서의 외부 클럭 신호 Ext.CLK의 상승 에지에서 외부 클럭 신호 Ext.CLK에 동기하여 순차적으로 SDRAM의 외부로 출력된다.
사이클 11에 있어서의 외부 클럭 신호 Ext.CLK의 상승 에지에 있어서, 신호 ext./CS 및 신호 ext./RAS가 모두 활성 상태("L" 레벨)인 것에 응답하여 다음 선택되는 행을 지정하는 행 어드레스 신호 Xc가 SDRAM(1000)에 취입된다. 한편, 신호 φACTarray는 활성 상태로 변화하여 뱅크 A가 활성화된다.
사이클 14의 외부 클럭 신호 Ext.CLK의 상승 에지에 응답하여 판독된 데이터 b7의 출력이 종료됨에 따라 신호 φO는 불활성 상태로 변화한다.
또한, 사이클 16에 있어서의 외부 클럭 신호 Ext.CLK의 상승 에지에서, /CSD 레이턴시가 3인 것에 응답하여 사이클 14에 있어서의 외부 클럭 신호 Ext.CLK의 상승 에지에서 3 사이클후인 사이클 17에 있어서의 외부 클럭 신호 Ext.CLK의 상승 에지로부터, 순차적으로 외부 클럭 신호 Ext.CLK에 동기하여 어드레스 신호 Xc 및 YD에 의해 지정된 어드레스로부터 순차 판독된 8 비트분의 데이터 d0∼d7이 출력된다.
한편, 사이클 17에 있어서의 외부 클럭 신호 Ext.CLK의 상승 에지에 있어서, 신호 ext./CS, 신호 ext./RAS 및 신호 ext./WE가 활성 상태("L" 레벨)인 것에 응답하여 뱅크 A의 프리차지 동작이 지정되어 신호 φACTarray가 불활성 상태("L" 레벨)로 변화한다.
판독 데이터 d7의 출력이 완료함에 따라서 신호 φO는 불활성화된다. 따라서, 사이클 25에 있어서의 외부 클럭 신호 Ext.CLK의 상승에 있어서는, 신호 φACTarray및 신호 φO가 모두 불활성 상태이고, 내부 회로의 회로 동작이 불활성화되고 있는 것에 응답하여, 신호 φACT도 불활성 상태("L" 레벨)로 변화한다.
도 3은 내부 회로 활성화 신호 φACT를 발생하는 내부 회로 활성 지시 회로(300)의 구성을 나타내는 개략 블럭도이다.
내부 회로 활성 지시 회로(300)는 신호 ext./CAS, 신호 ext./CS, 신호 ext./RAS, 신호 ext./WE 및 내부 클럭 신호 int.CLK의 논리 합성에 의해, 액트 커맨드 및 프리차지 커맨드를 생성하는 커맨드 디코더(302)와, 액트 커맨드를 세트 신호, 프리차지 커맨드를 리세트 신호로서 수신하여 신호 φACTarray를 출력하는 S-R 플립플롭 회로(306)와, 신호 φACTarray와 신호 φO를 수신하는 NOR 회로(314)와, NOR 회로(314)의 출력을 수신하여 신호 φACT를 출력하는 인버터(316)를 포함한다.
즉, 내부 회로 활성 지시 회로(300)는 신호 ext./CAS 및 신호 ext./WE가 모두 불활성 상태("H" 레벨)이고, 신호 ext./RAS 및 신호 ext./CS가 모두 활성 상태("L" 레벨)인 것에 응답하여, 내부 클럭 int.CLK에 동기해서 신호 φACTarray를 활성 상태로 하고, 신호 ext./CAS가 불활성 상태("H" 레벨)이고, 신호 ext./RAS, 신호 ext./CS 및 신호 ext./WE가 활성 상태("L" 레벨)인 것에 응답하여, 내부 클럭 신호 int.CLK에 동기해서 신호 φACTarray를 불활성 상태로 한다.
또, 프리차지 커맨드는 내부 동작이 완료되었을 때 자동적으로 프리차지가 되는 모드에서의 동작시 발생하는 프리차지 명령을 포함하고 있다.
따라서, 신호 φACT는 신호 φACTarray가 활성화 상태, 즉 어느 하나의 뱅크가 활성 상태인 경우, 신호 φO가 활성 상태, 즉 데이터 출력이 활성 상태로 되어 있는 경우의 2 경우에 응답하여 그 중 어느 하나가 활성 상태이면 활성 상태로 되는 신호이다.
도 4는 도 1에 도시한 내부 클럭 발생 회로(200)의 구성을 보다 상세히 나타내는 개략 블럭도이다.
내부 클럭 발생 회로(200)는 신호 φACT및 신호 ext./CS에 응답하여 SDRAM(1000)에 있어서 스탠바이 상태가 지시되어 있는 것을 검지하고, 스탠바이 상태에 있어서는 클럭 활성화 신호 ZPDE를 불활성 상태로 하는 스탠바이 검지 회로(202)와, 신호 ZPDE에 따라 제어되고, 외부 클럭 신호 Ext.CLK를 수신하여 신호 ZPDE가 활성 상태일 때에는 외부 클럭 신호 Ext.CLK를 그대로 출력하고, 신호 ZPDE가 불활성 상태일 때에는 신호 Ext.CLK의 출력을 정지하는 클럭 입력 제어 회로(204)와, 클럭 입력 제어 회로(204)의 출력을 수신하여 외부 클럭 신호 Ext.CLK에 동기해서 소정의 펄스폭을 갖는 내부 클럭 신호 int.CLK로 변환하여 출력하는 클럭 버퍼(206)를 포함한다.
스탠바이 검지 회로(202)는 한쪽 입력 노드에 칩 선택 신호 ext./CS를 수신하고, 다른쪽 입력 노드에 접지 전위를 수신하는 NOR 회로(210)와, NOR 회로(210)의 출력을 수신하여 반전시켜 출력하는 인버터(212)와, 신호 φACT의 출력을 수신하여 반전시켜 출력하는 인버터(216)와, 인버터(216)의 출력을 수신하여 소정 시간 지연시킨 다음 반전하여 출력하는 지연단(218)과, 인버터(216)의 출력 및 지연단(218)의 출력을 수신하는 NAND 회로(220)와, NAND 회로(220)의 출력 신호인 파워 다운 세트 신호 PDS를 한쪽 입력에 수신하고, 다른쪽 입력에 클럭 활성화 신호 ZPDE를 수신하는 NAND 회로(222)와, NAND 회로(222)의 출력을 한쪽 입력 노드에 수신하고, 다른쪽 입력 노드에 인버터(212)의 출력 신호인 파워 다운 리세트 신호 PDRS를 수신하여 신호 ZPDE를 출력하는 NAND 회로(214)를 포함한다.
클럭 입력 제어 회로(204)는 한쪽 입력 노드에 외부 클럭 신호 Ext.CLK를 수신하고, 다른쪽 입력 노드에 신호 ZPDE를 수신하는 NAND 회로(230)와, NAND 회로(230)의 출력을 수신하여 반전시켜 출력하는 인버터(232)를 포함한다.
도 5는 도 4에 도시한 클럭 버퍼(206)의 구성을 보다 상세히 나타내는 개략 블럭도이다.
클럭 버퍼(206)는 클럭 입력 제어 회로(204)의 출력을 수신하여 소정의 시간 지연시켜 출력하는 기수단의 지연 회로(240)와, 지연 회로(240)의 출력과 클럭 입력 제어 회로(204)의 출력을 수신하는 NAND 회로(242)와, NAND 회로(242)의 출력을 수신하여 반전시켜서 내부 클럭 int.CLK를 출력하는 인버터(244)를 포함한다.
도 6은 도 4에 도시한 내부 클럭 발생 회로의 동작을 설명하기 위한 타이밍차트이다.
시각 t1에 있어서의 외부 클럭 신호 Ext.CLK의 상승 에지에 응답하여 신호 φACTarray및 신호 φO가 모두 불활성 상태로 되어 있는 경우에는, 신호 φACT가 불활성 상태("L" 레벨)로 변화한다.
이에 따라, 스탠바이 검지 회로(202)에 있어서의 파워 다운 세트 신호 PDS가 지연단(218)에 의해 결정되는 소정 시간만큼 활성 상태("L" 레벨)로 된다. 파워 다운 세트 신호 PDS의 활성화에 응답하여 신호 ZPDE는 불활성 상태("L" 레벨)로 변화한다. 이에 따라, 클럭 입력 제어 회로(204)는 클럭 버퍼(206)로의 외부 클럭 신호 Ext.CLK의 출력을 정지한다. 이에 따라, 시각 t2에 있어서 내부 클럭 신호 int.CLK의 출력 동작도 정지한다.
계속해서, 시각 t3에 있어서 칩 선택 신호 ext./CS가 활성 상태("L" 레벨)로 됨에 따라 스탠바이 검지 회로(202)에 있어서의 파워 다운 리세트 신호 PDRS도 활성 상태("L" 레벨)로 된다. 이에 따라, NAND 회로(214)로부터 출력되는 신호 ZPDE는 다시 활성 상태("H" 레벨)로 복귀한다.
신호 ZPDE가 활성 상태로 변화함에 따라, 시각 t4 이후에 있어서 내부 클럭 신호 int.CLK의 출력이 다시 시작된다.
실시예 1의 SDRAM(1000)에 있어서는, 이상 설명한 바와 같이 SDRAM(1000)이 스탠바이 상태인 경우, 외부로부터 SDRAM(1000)에 임의의 어떤 커맨드를 인가하기 위해서, 칩 선택 신호 ext./CS가 활성 상태("L" 레벨)로 됨에 따라 내부 클럭 발생 회로(200)로부터 내부 클럭 신호 int.CLK의 출력이 시작된다. 한편, SDRAM(1000)의 내부에 있어서, 뱅크의 활성화가 행해져 있는지, 혹은 데이터 출력이 행해져 있는지 여부의 상태, 즉 내부 회로가 활성 상태인 기간 동안에는 활성 상태로 되어 있는 신호 φACT의 불활성화에 응답하여 내부 클럭 신호 int.CLK의 출력 동작이 정지된다.
따라서, SDRAM(1000)에 있어서는, 스탠바이 상태에서 내부 클럭 신호 int.CLK를 출력하는 클럭 버퍼(206)가 동작을 행하지 않기 때문에, 스탠바이 상태에 있어서의 소비 전력을 억제하는 것이 가능하다.
또한, 외부 클럭 신호 Ext.CLK 신호에 대한 칩 선택 신호 ext./CS 신호의 셋업 시간은 일반적으로 이 신호 ext./CS가 비동기로 외부로부터 입력되는 신호이기 때문에, 2㎱(혹은 3㎱)라는 규격으로 규정되어 있다. 이 때문에, 신호 ext./CS가 "L" 레벨로 된 다음, 2㎱(혹은 3㎱) 이내에 신호 ZPDE가 활성 상태("H" 레벨)로 복귀하면, 내부 클럭 신호 int.CLK가 출력 동작을 개시하게 되어 규격상의 문제는 발생하지 않는다. 일반적으로 상술한 바와 같은 2㎱(혹은 3㎱)라는 시간은 신호 ext./CS가 비동기로 입력됨에 따라 여유있는 규격으로 되어 있기 때문에, 예를 들면 데이터의 판독 동작이나 데이터의 기입 동작 등이 고속화한 경우에 있어서도 이러한 마진을 확보하는 것은 가능하다.
즉, SDRAM의 동작이 고속화한 경우에 있어서도, 판독 동작이나 기입 동작에 대한 마진에 영향을 미치는 일 없이, SDRAM(1000)의 스탠바이시에 있어서의 저소비 전력화를 도모하는 것이 가능해진다.
이와 같이 비동기로 외부로부터 입력되는 칩 선택 신호에 근거한 본 발명의 동작은, SDRAM의 외부 입출력핀의 입력 초단 회로를 스탠바이 상태시에 파워 컷트하는 종래 기술과 근본적으로 다른 것이며, 또한 단순히 마이크로 컴퓨터 시스템의 DRAM 스탠바이시에 클럭 신호의 발생을 정지시키는 종래 기술과도 근본적으로 다른 것이다.
(실시예 2)
도 7은 본 발명의 실시예 2의 내부 클럭 발생 회로에 있어서의 스탠바이 검지 회로(400)의 구성을 나타내는 개략 블럭도이다.
실시예 2에 있어서의 SDRAM 구성은, 도 7에 도시한 스탠바이 검지 회로(400)의 구성만이 도 1에 도시한 SDRAM(1000)의 구성과 상이한 것으로 한다. 스탠바이 검지 회로(400)는 도 4에 도시한 실시예 1의 스탠바이 검지 회로(202)의 구성과 이하의 점에서 상이하다.
즉, 스탠바이 검지 회로(400)는 칩 선택 신호 ext./CS가 활성 상태로 되어 있는 기간에 있어서, SDRAM에 대하여 스탠바이 동작을 지시하는 커맨드(노 오퍼레이션 커맨드(no operation command), 이하 NOP이라 칭함)가 입력된 경우에 출력 신호를 하이 레벨로 변화시키는 NAND 회로(402)와, NAND 회로(402)의 출력을 수신하여 소정 시간 지연한 뒤 반전시켜 출력하는 지연단(404)과, NAND 회로(402)의 출력 및 지연단(404)의 출력을 수신하여 제 2 파워 다운 세트 신호 PDS2를 출력하는 NAND 회로(406)를 구비하는 구성으로 되어 있는 점이다.
이하에서는, 신호 φACT를 인버터(216)에 의해 반전한 신호를 수신하여 소정 시간 지연시킨 다음 출력하는 지연단(218)의 출력과 인버터(216)의 출력을 수신하는 NAND 회로(220)로부터 출력되는 신호를 제 1 파워 다운 세트 신호 PDS1이라고 부르기로 한다.
또한, 스탠바이 검지 회로(400)에 있어서는, 스탠바이 검지 회로(202)의 구성에 있어서 파워 다운 세트 신호 PDS와 NAND 회로(214)의 출력인 신호 ZPDE를 수신하는 NAND 회로가, 신호 ZPDE와 신호 PDS1과 신호 PDS2를 수신하는 3 입력 NAND 회로(422)로 되어 있는 점에서 스탠바이 검지 회로(202)의 구성과 다르다.
그 밖의 점은 스탠바이 검지 회로(400)의 구성이 도 4에 도시한 스탠바이 검지 회로(202)의 구성과 마찬가지이므로, 동일 부분에는 동일 부호를 부여하고 그 설명은 생략한다.
여기서, NOP의 커맨드를 지정하기 위해서는 외부 클럭 신호 Ext.CLK의 상승 에지에 있어서 칩 선택 신호 ext./CS가 활성 상태("L" 레벨)이고, 신호 ext./RAS가 "H" 레벨, 신호 ext./CS가 "H" 레벨, 신호 ext./WE가 "H" 레벨인 것이 각각 필요하다.
각각의 외부 제어 신호가 상술한 바와 같은 레벨로 되어 있기 때문에, 제 1 제어 신호 발생 회로(62)에 있어서 내부 제어 신호 CS0, ZRAS0 및 ZCAS0이 각각 발생된다.
도 8은 이들 신호의 시간 변화를 나타내기 위한 타이밍차트이다.
시각 t1에 있어서, 외부 클럭 신호 Ext.CLK가 상승할 때 칩 선택 신호 ext./CS가 활성 상태인 것에 응답하여, 내부 클럭 신호 int.CLK에 동기해서 원샷 펄스 CS0이 발생된다. 마찬가지로 시각 t1에 있어서의 외부 클럭 신호 Ext.CLK의 상승 에지에서, 신호 ext./RAS가 불활성 상태인 것에 응답하여, 내부 클럭 신호 int.CLK에 동기해서 원샷 펄스 ZRAS0이 활성 상태로 된다.
또한, 시각 t1에 있어서의 외부 클럭 신호 Ext.CLK의 상승 에지에 있어서, 신호 ext./CAS가 불활성 상태인 것에 응답하여, 내부 클럭 신호 int.CLK에 동기해서 원샷 펄스 ZCAS0이 활성 상태로 된다.
도 7에 도시한 NAND 회로(402)는 이들 신호 CS0, ZRAS0 및 ZCAS0을 수신하고 있기 때문에, 도 8에 설명한 바와 같이 외부 제어 신호의 조합에 의해 NOP의 커맨드가 지정된 경우에는 NAND 회로(402)의 출력 신호가 "L" 레벨로 변화한다. 이에 따라, 지연단(404)에서 정해지는 소정의 펄스폭을 갖는 파워 다운 세트 신호 PDS2가 NAND 회로(406)로부터 출력된다.
도 9는 도 7에 도시한 스탠바이 검지 회로(400)와, 이 스탠바이 검지 회로로부터 출력되는 신호 ZPDE에 의해 제어되어 발생되는 내부 클럭 신호 int.CLK의 시간 변화를 설명하기 위한 타이밍차트이다.
시각 t1에 있어서, 내부 회로의 동작이 종료함과 더불어 신호 φACT가 "H" 레벨의 활성 상태로부터 "L" 레벨의 불활성 상태로 변화한다. 이에 따라, 도 7에 도시한 NAND 회로(220)로부터 출력되는 파워 다운 세트 신호 PDS1이 활성 상태로 된다. 신호 PDS1의 활성화에 응답하여 클럭 활성화 신호 ZPDE가 "L" 레벨로 변화하고, 시각 t2에 있어서 내부 클럭 신호 int.CLK가 하강한 후에는 내부 클럭 신호 int.CLK의 생성 동작은 정지된다.
즉, 실시예 1의 도 6에 있어서 설명한 바와 같이, 내부 회로의 동작 정지에 따라 내부 클럭 신호 int.CLK의 생성 동작은 정지한다.
한편, 상술한 바와 같이, 스탠바이 상태에 있어서 NOP의 커맨드가 SDRAM에 입력된 경우, 칩 선택 신호 ext./CS는 활성 상태로 된다. 따라서, 실시예 1의 스탠바이 검지 회로(200)에 있어서는, 스탠바이 상태에 있어서 NOP 커맨드가 입력된 경우에도 신호 ZPDE가 활성 상태("H" 레벨)로 변화해 버려서 내부 클럭 신호의 생성 동작이 시작되게 된다.
즉, 바꿔 말하면 도 4에 도시한 실시예 1의 스탠바이 검지 회로(202)의 구성에 있어서는, 신호 ext./CS가 "L" 레벨로 되어 게이트(214) 및 (222)로 구성되는 래치 회로가 리세트되고, 신호 ZPDE가 활성 상태로 되는 데 반하여, NOP 커맨드가 인가되었을 뿐인 경우에는 내부 동작을 지시하는 커맨드가 계속해서 입력되는 일은 없다. 이 때문에, 신호 φACT가 불활성 상태("L" 레벨)인 채로 진해되어 신호 ZPDE가 "H" 레벨을 유지하게 된다. 여기서는, 스탠바이 상태에 있어서 NOP의 커맨드가 지정되면, 스탠바이 상태임에도 불구하고 내부 클럭 신호 int.CLK의 생성 동작이 시작되게 된다.
이에 반하여, 도 7에 도시한 스탠바이 검지 회로(400)에 있어서, 이하에 설명하는 바와 같은 동작에 의해, 스탠바이 동작에서 NOP의 커맨드가 지정된 경우에도 내부 클럭 신호 int.CLK의 생성 동작에 있어서 보다 한층 더 전력의 저감을 도모할 수 있게 된다.
즉, 시각 t3에 있어서 NOP의 커맨드가 입력되고, 신호 ext./CS가 불활성 상태("L" 레벨)로 됨에 따라 파워 다운 리세트 신호 PDRS도 활성 상태로 변화한다. 이에 따라, 일단은, 신호 ZPDE가 활성 상태("H" 레벨)로 변화하고, 신호 ZPDE에 의해 제어되어 내부 클럭 신호 int.CLK가 활성 상태로 변화한다.
그런데, 도 8에 있어서 설명한 바와 같이, 내부 클럭 신호 int.CLK가 시각 t4에서 상승하면, 이에 따라 신호 CS0, 신호 ZRAS0, 신호 ZCAS0이 각각 활성 상태("H" 레벨)로 변화한다. 그 후, 신호 CS0, 신호 ZRAS0, 신호 ZCAS0이 내부 클럭 신호 int.CLK의 시각 t5에 있어서의 하강 에지에 응답하여 불활성 상태("L" 레벨)로 변화하면, 이에 따라 도 7에 도시한 NAND 회로(406)로부터 출력되는 파워 다운 세트 신호 PDS2가 활성 상태로 된다. 따라서, NAND 회로(422)와 NAND 회로(214)로 이루어지는 래치 회로의 상태가 세트 상태로 변화하고, 신호 ZPDE는 시각 t6에 있어서 다시 불활성 상태로 변화한다.
이상 설명한 바와 같이, 실시예 2의 SDRAM에 있어서는 스탠바이 상태에서 NOP의 커맨드가 인가된 경우에도 내부 클럭 신호 int.CLK의 생성 동작이 활성 상태로 유지되는 일이 없기 때문에, 소비 전력의 저감을 도모하는 것이 가능하다.
또한, SDRAM의 판독 동작 또는 기입 동작 중의 동작 속도를 향상시키기 위하여, 클럭 속도가 향상된 경우에도 스탠바이 상태에 있어서의 소비 전력의 증대를 초래하지 않는다.
(실시예 3)
도 10은 본 발명의 실시예 3의 스탠바이 검지 회로(500)의 구성을 나타내는 개략 블럭도이다.
실시예 3의 스탠바이 검지 회로(500)의 구성이 도 4에 도시한 실시예 1의 스탠바이 검지 회로(202)의 구성과 다른 점은 이하와 같다.
즉, 스탠바이 검지 회로(500)는 신호 CS0을 수신하여 반전시켜 출력하는 인버터(502)와, 인버터(502)의 출력을 수신하여 소정 시간 지연시킨 다음 반전하여 출력하는 지연 회로(504)와, 인버터(502) 및 지연 회로(504)의 출력을 수신하여 파워 다운 세트 신호 PDS2를 출력하는 NAND 회로(506)를 포함한다.
스탠바이 검지 회로(500)는 스탠바이 검지 회로(202)의 구성에 있어서, NAND 회로(214) 대신에 신호 φACT가 인버터(508)에 의해 반전된 신호를 제 1 입력 노드에, 파워 다운 리세트 신호 PDRS를 제 2 입력 노드에 수신하여 신호 ZPDE를 출력하는 3 입력 NAND 회로(514)를 포함하는 구성으로 되어 있다. 또한, 스탠바이 검지 회로(500)에 있어서는, NAND 회로(222) 대신에 신호 ZPDE와, 파워 다운 세트 신호 PDS1과, 파워 다운 세트 신호 PDS2를 수신하는 3 입력 NAND 회로(522)를 포함하는 구성으로 되어 있다. 3 입력 NAND 회로(522)의 출력이 3 입력 NAND 회로(514)의 제 3 입력 노드에 입력되어 있다.
그 밖의 점에 있어서의 스탠바이 검지 회로(500)의 구성은 도 4에 도시한 실시예 1의 스탠바이 검지 회로(202)의 구성과 마찬가지이므로, 동일 부분에는 동일 부호를 부여하고 그 설명은 생략한다.
도 11은 도 10에 도시한 실시예 3의 스탠바이 검지 회로(500)와, 스탠바이 검지 회로(500)로부터 출력되는 신호 ZPDE에 의해 제어되어 발생하는 내부 클럭 신호 int.CLK의 시간 변화를 설명하기 위한 타이밍차트이다.
시각 t1에 있어서 신호 φACT가 활성 상태로 됨에 따라, 제 1 파워 다운 세트 신호 PDS1이 활성 상태로 되고, 이에 따라 신호 ZPDE가 불활성 상태("L" 레벨)로 되며, 이에 따라 내부 클럭 신호 int.CLK의 생성 동작이 시각 t2에서 정지하는 점은 도 6에 도시한 실시예 1의 내부 클럭 발생 회로의 동작과 마찬가지이다.
다시 도 11을 참조하면, 시각 t3에 있어서 칩 선택 신호 ext./CS가 활성 상태("L" 레벨)로 됨에 따라 파워 다운 리세트 신호 PDRS가 활성 상태로 되고, 이에 따라 신호 ZPDE도 활성 상태("H" 레벨)로 변화한다. 신호 ZPDE에 의해 제어되어 내부 클럭 신호 int.CLK의 생성 동작이 시각 t4에서 시작된다.
시각 t4에 있어서의 내부 클럭 신호 int.CLK의 상승 에지에 응답하여 신호 CS0이 활성 상태로 되고, 시각 t5에 있어서의 내부 클럭 신호 int.CLK의 하강 에지에 응답하여 신호 CS0이 불활성 상태로 변화한다. 이 신호 CS0의 불활성 상태로의 변화에 응답하여 제 2 파워 다운 세트 신호 PDS2가 활성 상태("L" 레벨)로 변화하고, 이에 따라 다시 ZPDE는 불활성 상태("L" 레벨)로 복귀한다.
즉, 실시예 3의 내부 클럭 발생 회로에 있어서, SDRAM의 내부 회로가 동작을 실행하는 도중(φACT는 "H" 레벨)에는 그 반전 신호가 NAND 회로(514)의 제 1 입력 노드에 입력되는 구성으로 되어 있기 때문에, 신호 ZPDE는 반드시 "H" 레벨로 고정된다. 또한, 도 11에 있어서 설명한 바와 같이, 스탠바이 상태에서 신호 ext./CS가 활성 상태("L" 레벨)로 됨에 따라 신호 ZPDE는 일단 "H" 레벨로 변화하지만, 신호 ext./CS가 "H" 레벨로 복귀한 시점에서 내부 회로를 활성화하는 커맨드가 전혀 입력되어 있지 않은 경우에는 신호 φACT가 "L" 레벨을 유지하고 있기 때문에, 신호 ZPDE는 다시 불활성 상태("L" 레벨)로 복귀한다. 이 때문에, 실시예 2의 내부 클럭 발생 회로와 마찬가지로, 스탠바이 상태에 있어서 NOP 커맨드가 외부로부터 인가된 경우에도 내부 클럭 신호의 생성 동작이 시작된 상태가 유지되지 않기 때문에, 스탠바이 상태에 있어서의 소비 전력의 증대가 억제된다.
(실시예 4)
도 12는 본 발명의 실시예 4의 내부 클럭 발생 회로(600)의 구성을 나타내는 개략 블럭도이다.
내부 클럭 발생 회로(600)의 구성 중, 스탠바이 검지 회로(602)의 구성이 도 10에 도시한 실시예 3의 스탠바이 검지 회로(500)의 구성과 다른 점은 이하의 점이다.
즉, 실시예 4의 스탠바이 검지 회로(602)에 있어서는, 파워 다운 리세트 신호 PDRS가, 칩 선택 신호 ext./CS의 반전 신호와 외부 클럭 신호 Ext.CLK의 반전 신호를 수신하는 NOR 회로(604)의 출력을 수신하는 인버터(606)로부터 출력되는 구성으로 되어 있다는 점이다.
그 밖의 점은 도 10에 도시한 실시예 3의 스탠바이 검지 회로(500)의 구성과 마찬가지이므로, 동일 부분에는 동일 부호를 부여하고 그 설명은 생략한다.
즉, 신호 ext./CS는 SDRAM에 대하여 비동기로 입력되기 때문에, 외부 클럭 신호 Ext.CLK가 "H" 레벨인 기간 동안에, 신호 ext./CS가 활성 상태("L" 레벨)로 변화하면, 실시예 3의 스탠바이 검지 회로(500)에 있어서는 즉시 신호 ZPDE가 활성 상태("H" 레벨)로 되어버려, 이하에 설명하는 바와 같이 내부 클럭 신호 int.CLK로서, 불충분한 펄스 길이를 갖는 신호가 잘못 발생되어 버린다고 하는 문제점이 존재한다.
도 13은 도 12에 도시한 내부 클럭 발생 회로의 동작을 설명하기 위한 타이밍차트이다.
시각 t1에 있어서, 신호 φACT가 불활성 상태("L" 레벨)로 하강하는 데 응답하여 파워 다운 세트 신호 PDS1이 활성 상태로 되어, 신호 ZPDE가 "L" 레벨로 하강한다. 이에 따라, 시각 t2에 있어서 내부 클럭 신호 int.CLK의 생성 동작이 정지된다.
여기서, 도 10에 도시한 실시예 3의 스탠바이 검지 회로(500)에 있어서는, 시각 t3'에 있어서, 외부 클럭 신호 Ext.CLK가 "H" 레벨로서, "L"로 될 때까지는 충분한 시간의 여유가 있는 시점에서, 칩 선택 신호 ext./CS가 활성 상태("L" 레벨)로 하강하면, 그것에 응답하여 파워 다운 리세트 신호 PDRS가 활성 상태로 되어 신호 ZPDE는 활성 상태("H" 레벨)로 상승한다. 이에 따라, 내부 클럭 신호 int.CLK가 시각 t4'에 있어서 "H" 레벨로 하강하고, 외부 클럭 신호 Ext.CLK의 하강 에지에 응답하여 시각 t5'에 있어서 내부 클럭 신호 int.CLK가 "L" 레벨로 하강한다.
즉, 외부 클럭 신호 Ext.CLK의 활성화 타이밍과, 칩 선택 신호 ext./CS의 활성화 타이밍에 따라서는, 시각 t4'∼시각 t5'의 기간에 활성 상태로 되는 내부 클럭 신호 int.CLK(도면중 점선으로 나타냄)가 발생되어 버리게 된다.
이에 반하여, 도 13에 있어서 실선으로 도시한 바와 같이, 실시예 4의 스탠바이 검지 회로에 있어서는, 이러한 내부 클럭 신호가 아니라 보다 완전한 내부 클럭 신호를 발생시킬 수 있다.
즉, 시각 t3에 있어서 칩 선택 신호 ext./CS가 활성 상태("L" 레벨)로 변화한 경우에도, 파워 다운 리세트 신호 PDRS는 외부 클럭 신호 Ext.CLK가 하강할 때까지는 활성 상태("L" 레벨)로 변화하지 않는다. 이 때문에, 외부 클럭 신호 Ext.CLK가 불활성 상태로 된 다음에 비로소 신호 ZPDE가 활성 상태("H" 레벨)로 변화한다. 이 때문에, 신호 ZPDE가 활성화함에 따라, 내부 클럭 신호 int.CLK가 활성 상태("H" 레벨)로 변화하는 것은 다음 외부 클럭 신호 Ext.CLK의 상승 에지에 응답하여 발생하게 된다.
이 때문에, 시각 t4에 있어서 내부 클럭 신호 int.CLK가 활성 상태로 하강한 후, 외부 클럭 신호 Ext.CLK가 다시 "L" 레벨로 하강하는 데 응답하여, 시각 t5에 있어서 내부 클럭 신호 int.CLK가 "L" 레벨로 하강한다.
이에 따라, 신호 CS0이 "L" 레벨로 하강하여 파워 다운 세트 신호 PDS2를 활성 상태로 변화시킨다. 신호 PDS2의 활성 상태로의 변화에 응답하여 다시 신호 ZPDE가 불활성 상태("L" 레벨)로 복귀한다.
실시예 4의 내부 클럭 발생 회로에 있어서는, 도 13에 의해 설명한 바와 같이 신호 ext./CS와 신호 Ext.CLK가 모두 "L" 레벨일 때에만 신호 ZPDE가 활성 상태("H" 레벨)로 되도록, 파워 다운 리세트 신호 PDRS는 NOR 회로(604)에 입력하는 신호 Ext.CLK와 신호 ext./CS에 응답하여 발생하는 구성으로 되어 있다.
따라서, 실시예 4에서는 외부 클럭 신호 Ext.CLK와 칩 선택 신호 ext./CS의 활성화 타이밍에 따라서, 내부 클럭 신호 int.CLK가 오발생한다고 하는 문제점이 없다.
(실시예 5)
도 14는 본 발명의 실시예 5의 내부 클럭 발생 회로(700)의 구성을 나타내는 개략 블럭도이다.
내부 클럭 발생 회로(700)의 구성이 도 12에 도시한 내부 클럭 발생 회로(600)의 구성과 다른 점은 이하의 점이다.
즉, 실시예 5의 내부 클럭 발생 회로의 스탠바이 검지 회로(702)에 있어서는 파워 다운 리세트 신호 PDRS가 이하와 같은 구성에 의해 발생된다.
즉, 스탠바이 검지 회로(702)는 한쪽 입력 노드에 칩 선택 신호 ext./CS를 수신하고, 다른쪽 입력 노드에 접지 전위를 수신하는 NOR 회로(703)와, 한쪽 입력 노드에 외부 클럭 신호 Ext.CLK를 수신하고, 다른쪽 입력 노드에 접지 전위를 수신하는 NOR 회로(704)와, NOR 회로(704)의 출력을 수신하여 소정 시간 지연시킨 후에 출력하는 지연 회로(706)와, 지연 회로(706)의 출력과 NOR 회로(703)의 출력을 수신하여 파워 다운 리세트 신호 PDRS를 출력하는 NAND 회로(708)를 포함한다.
그 밖의 점은 도 12에 도시한 실시예 4의 내부 클럭 발생 회로의 구성과 마찬가지이므로, 동일 부분에는 동일 부호를 부여하고 그 설명은 생략한다.
도 12에 도시한 실시예 4의 내부 클럭 발생 회로에 있어서는, 칩 선택 신호 ext./CS가 활성 상태("L" 레벨)로 된 후, 곧바로 외부 클럭 신호 Ext.CLK가 "H" 레벨로 된 경우, 바꿔 말하면 칩 선택 신호 ext./CS의 외부 클럭 신호 Ext.CLK에 대한 셋업이 어려운 경우, 파워 다운 리세트 신호 PDRS가 충분히 발생하지 않게 될 가능성을 부정할 수 없지만, 실시예 5의 스탠바이 검지 회로(702)에 있어서는 이러한 사태가 발생하는 일은 없다.
도 15는 도 14에 도시한 내부 클럭 발생 회로의 동작을 설명하기 위한 타이밍차트이다.
시각 t1에 있어서, 신호 φACT가 불활성 상태("L" 레벨)로 되는 데 응답하여, t2에 있어서 내부 클럭 신호 ext./CS의 생성 동작이 정지되는 점에서는, 도 13에 도시한 실시예 4의 내부 클럭 발생 회로의 동작과 마찬가지이다.
실시예 5의 내부 클럭 발생 회로에 있어서는, 시각 t3에 있어서 칩 선택 신호 ext./CS가 활성 상태로 된 직후에 외부 클럭 신호 Ext.CLK가 "H" 레벨로 된 경우에도, 칩 선택 신호 ext./CS의 하강 에지에 응답하여 시각 t4에 있어서 활성 상태로 변화한 다음 다시 파워 다운 리세트 신호가 불활성 상태("H" 레벨)로 되기까지의 시간 동안에는 외부 클럭 신호 Ext.CLK가 "H" 레벨로 상승한 후 지연 회로(706)에 의해 결정되는 시간분만큼 지연된 것으로 된다.
따라서 이 경우에도 파워 다운 리세트 신호의 활성화 펄스의 펄스 길이가 비정상적으로 짧아진다고 하는 문제는 발생하지 않는다.
시각 t4에 있어서의 파워 다운 리세트 신호 PDRS의 활성화에 응답하여 신호 ZPDE는 "H" 레벨로 상승한다. 이 신호 ZPDE의 활성화와 외부 클럭 신호 Ext.CLK의 "H" 레벨로의 상승에 응답하여, 시각 t5에 있어서 내부 클럭 신호 int.CLK의 생성 동작이 시작된다.
시각 t5에 있어서 내부 클럭 신호 int.CLK가 "H" 레벨로 상승한 뒤, 시각 t6에 있어서 "L" 레벨로 하강하는 데 응답하여 신호 CS0도 "L" 레벨로 하강한다.
이 신호 CS0의 하강 에지에 따라서, 파워 다운 세트 신호 PDS2가 활성 상태("L" 레벨)로 되고, 이것에 응답하여 신호 ZPDE는 다시 불활성 상태("L" 레벨)로 복귀한다.
따라서, 실시예 5에 있어서도, 스탠바이 상태에서 NOP 커맨드가 입력된 경우에 있어서, 내부 클럭 신호 int.CLK의 생성 동작이 시작된 상태는 유지되지 않기 때문에, 스탠바이 상태에 있어서의 소비 전력의 증대를 억제하는 것이 가능하다.
또한, 칩 선택 신호 ext./CS의 활성화 직후에, 외부 클럭 신호 Ext.CLK가 "H" 레벨로 상승한 경우에 있어서도, 파워 다운 리세트 신호 PDRS가 확실히 생성되기 때문에, 스탠바이 검지 회로(702)가 오동작을 하는 일이 없다.
금회 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아닌 것으로 고려되어져야 한다. 본 발명의 범위는 상기에서 설명한 범위에 한정되는 것이 아니고 특허청구의 범위에 의해서 도시되고 특허청구의 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명은 스탠바이시에 있어서의 저소비 전력화를 도모할 수 있는 SDRAM을 제공한다.
또한, 본 발명은 외부 클럭 신호를 고속화시키고, SDRAM을 고속 동작시키는 경우에 있어서도 저소비 전력화와 고속 동작을 양립시키는 것이 가능한 SDRAM을 제공한다.

Claims (3)

  1. 일련의 펄스열로 이루어지는 외부 클럭 신호에 동기하여 제어 신호 및 어드레스 신호를 포함하는 복수의 외부 신호를 취입하고, 또한 기억 데이터를 출력하는 동기형 반도체 기억 장치에 있어서,
    행렬 형상으로 배치되는 복수의 메모리 셀을 갖는 메모리 셀 어레이(71a∼71b')와,
    상기 외부 클럭 신호 (Ext.CLK)를 수신하여 내부 클럭 신호 (int.CLK)를 발생하는 내부 클럭 발생 수단(200)으로서, 상기 내부 클럭 발생 수단은 상기 동기형 반도체 기억 장치와 외부와의 상기 외부 신호의 수수의 허가를 지시하는 칩 선택 신호 (ext./CS)의 활성화에 응답하여 상기 내부 클럭 신호의 생성 동작을 활성화하고, 상기 메모리 셀의 선택 동작을 활성화하는 내부 회로 활성화 신호 (φACT)의 불활성화에 응답하여 상기 내부 클럭 신호의 생성 동작을 불활성화하는, 상기 내부 클럭 발생 수단(200)과,
    상기 외부 신호에 응답하여 상기 내부 회로 활성화 신호를 출력하고, 또한 상기 내부 클럭 신호 및 상기 외부 신호에 응답하여 상기 동기형 반도체 기억 장치의 데이터 입출력 동작을 제어하는 제어 수단(62, 63, 65, 66, 68)과,
    상기 제어 수단에 의해 제어되고, 상기 내부 클럭 신호에 동기하여 외부로부터의 행 어드레스 신호에 응답하여 상기 메모리 셀 어레이의 대응하는 메모리 셀을 선택하는 선택 수단(52a∼52b', 53a∼53b')과,
    상기 선택된 메모리 셀과 외부와의 사이에서 상기 내부 클럭 신호에 동기하여 기억 데이터의 수수를 하는 데이터 입출력 수단을 포함하는 동기형 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 내부 클럭 발생 수단은,
    클럭 활성화 신호 (ZPDE)에 의해 제어되고, 외부로부터 수신한 상기 외부 클럭 신호의 출력을 개시하거나, 혹은 정지시키는 클럭 입력 제어 수단(204)과,
    상기 내부 회로 활성화 신호의 활성 기간중에는 상기 클럭 활성화 신호 (ZPDE)를 활성화하고, 상기 내부 회로 활성화 신호의 불활성 기간중에는 상기 칩 선택 신호의 활성화에 응답하여 상기 클럭 활성화 신호를 활성화하며, 또한 상기 칩 선택 신호의 불활성화에 응답하여 상기 클럭 활성화 신호를 불활성화하는 스탠바이 검지 수단(500, 602, 702)과,
    상기 클럭 입력 제어 수단의 출력을 수신하여 내부 클럭 신호로 변환하는 클럭 버퍼 수단을 포함하는 동기형 반도체 기억 장치.
  3. 제 2 항에 있어서,
    상기 스탠바이 검지 수단은,
    상기 칩 선택 신호가 활성화하고, 또한 외부 클럭 신호가 활성화한 후 소정 시간 경과함에 따라, 파워 다운 리세트 신호를 활성화하는 칩 선택 신호 버퍼(703, 708)와,
    상기 내부 회로 활성화 신호의 불활성화에 응답하여, 소정 펄스 길이의 제 1 파워 다운 세트 신호 (PDS1)을 출력하는 제 1 펄스 발생 수단(216, 218, 220)과,
    상기 칩 선택 신호의 활성화후에 발생하는 내부 클럭 신호의 불활성화의 에지에 응답하여 소정 펄스 길이의 제 2 파워 다운 세트 신호 (PDS2)를 출력하는 제 2 펄스 발생 수단(502, 504, 506)과,
    상기 클럭 활성화 신호 (ZPDE)를 제 1 입력 노드에, 상기 제 1 파워 다운 세트 신호를 제 2 입력 노드에, 상기 제 2 파워 다운 세트 신호를 제 3 입력 노드에 각각 수신하는 제 1의 3 입력 NAND 게이트(522)와,
    상기 내부 회로 활성화 신호의 반전 신호를 제 1 입력 노드에, 상기 파워 다운 리세트 신호를 제 2 입력 노드에, 상기 제 1의 3 입력 NAND 게이트의 출력을 제 3 입력 노드에 각각 수신하여 상기 클럭 활성화 신호를 출력하는 제 2의 3 입력 NAND 게이트(514)를 포함하는 동기형 반도체 기억 장치.
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