KR100954111B1 - 반도체 메모리장치 - Google Patents

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Abstract

본 발명은 반도체 메모리장치 내에서 사용되는 클럭의 특성을 개선하기 위한 기술에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 외부의 클럭을 입력받아 메모리장치 내에 공급하기 위한 클럭 공급부; 상기 클럭 공급부로부터 공급되는 클럭을 메모리장치 각각의 부분에 전달하기 위한 클럭 전달부; 및 상기 클럭 전달부로부터 전달되는 클럭을 사용해 데이터를 출력하는 다수의 데이터 출력부를 포함하고, 상기 클럭 공급부로부터 상기 클럭 전달부까지 상기 클럭은 CML(Current Mode Logic) 레벨로 스윙하는 것을 특징으로 한다.
메모리장치, 클럭, CML

Description

반도체 메모리장치{Semiconductor memory device}
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 반도체 메모리장치의 클럭 분배(clock distribution network)를 개선해 클럭 특성을 향상시키는 기술에 관한 것이다.
도 1은 종래의 초고속 반도체 메모리장치에서의 클럭 분배도(clock distribution network)를 나타낸 도면이다.
클럭 공급부(110)는 칩 외부로부터 입력된 클럭을 메모리장치 내에 공급하기 위한 부분이다. 클럭 공급부(110)는 칩 외부로부터 클럭을 입력받는 버퍼(buffer), 외부에서 공급된 클럭에 지터(jitter)가 많은 경우 깨끗한 클럭을 생성하기 위한 위상고정루프(PLL: Phase Locked Loop), 클럭의 듀티가 틀어진 경우 이를 보정하기 위한 듀티 보정부(DCC: Duty Cycle Correction) 등으로 구성된다.
클럭 전달부(120)는 클럭 공급부로부터 공급되는 클럭을 메모리장치의 각각의 부분에 전달하기 위한 곳으로, 클럭을 전달하기 위한 라인과 라인 중간에 위치 해 클럭을 리피팅(repeating)하기 위한 리피터(121~126)로 구성된다.
그리고 데이터 입/출력부(131~146)는 클럭 전달부(120)를 통해 전달된 클럭을 이용해 데이터를 입/출력한다. 초고속 메모리(예, GDDR5)에서는 별도의 데이터 스트로브 신호(DQS: data strobe signal)가 따로 존재하지 아니하며, 클럭(정확히는 spec 상의 WCK)에 동기해 데이터가 입/출력 되게 된다.
도 2는 CMOS 레벨로 신호를 전달하는 종래의 리피터(121~126)를 도시한 도면이다.
도면에 도시된 바와 같이, 종래의 리피터는 인에이블 신호(EN)와 클럭(CLKIN)을 입력받는 낸드게이트(201)와 인버터(202, 203, 204)로 구성된다.
인에이블 신호(EN)가 '하이'로 인에이블 되어 있는 동안에만 클럭을 자신의 출력단자로 전달하며, 인에이블 신호(EN)가 '로우'로 디스에이블 되어 있는 동안에는 클럭을 자신의 출력단자로 전달하지 아니한다. 즉, 인에이블 신호(EN)가 디스에이블되면 리피터의 출력단은 논리 레벨 '로우'로 고정된다.
도면에는 인버터(202, 203, 204) 내부의 구성을 도시하였는데, 잘 알려진 바와 같이 인버터는 PMOS트랜지스터와 NMOS트랜지스터가 직렬로 연결되어 구성된다. '하이' 신호가 입력되는 경우에는 NMOS트랜지스터가 턴온되어 VSS 레벨을 갖는 '로우' 신호를 자신의 출력단으로 출력하고, '로우' 신호가 입력되는 경우에는 PMOS트랜지스터가 턴온되어 VDD 레벨을 갖는 '하이' 신호를 자신의 출력단으로 출력한다.
이와 같이, '하이' 신호를 VDD로 구동하고 '로우' 신호를 VSS 레벨로 구동하는 것을 CMOS 레벨이라 하는데, 이하에서는 자신이 전달하는 신호를 CMOS 레벨로 전달하는 회로를 CMOS 회로라 부르기로 한다.
종래의 반도체 메모리장치의 클럭 공급부(110) 및 클럭 전달부(120)는 CMOS 회로로 구성된다. 그런데 이러한 CMOS 회로는 노이즈(noise)에 약한 특성을 가지고 있다. 따라서 메모리장치 내부에서 발생하는 파워 노이즈(power noise) 등에 의해 클럭에는 지터 성분이 생기게 된다. 즉, 종래의 메모리장치는 노이즈에 대한 면역성(immunity)이 약한 CMOS 회로를 사용해 클럭을 분배하기 때문에, 클럭의 지터 성분이 증가하게 되며, 이는 메모리장치의 고속 동작시 안정성을 떨어뜨리게 된다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 메모리장치의 클럭 분배 방식을 개선해 클럭 특성을 향상시키고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 외부의 클럭을 입력받아 메모리장치 내에 공급하기 위한 클럭 공급부; 상기 클럭 공급부로부터 공급되는 클럭을 메모리장치 각각의 부분에 전달하기 위한 클럭 전달부; 및 상기 클럭 전달부로부터 전달되는 클럭을 사용해 데이터를 출력하는 다수의 데이터 출력부를 포함하고, 상기 클럭 공급부로부터 상기 클럭 전달부까지 상기 클럭은 CML(Current Mode Logic) 레벨로 스윙하는 것을 특징으로 한다.
즉, 클럭을 사용하는 데이터 출력부 전단까지 클럭이 CML 레벨로 스윙하며 전달되기 때문에, 데이터 출력부는 종래보다 지터가 훨씬 적은 클럭을 사용해 데이터의 출력을 할 수 있게 된다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 클럭의 듀티를 보정해 메모리장치 내에 공급하는 듀티 보정부; 및 듀티 보정된 클럭을 메모리장치의 데이터 패드 영역까지 전달하는 클럭 전달부를 포함하며, 상기 듀티 보정부는 듀티를 감지하기 위해 상기 클럭 전달부를 거친 클럭을 피드백 받는 것을 특징으로 한다.
종래의 듀티 보정부는 자신의 출력단의 클럭을 피드백받아 듀티비를 감지하고, 그 감지결과에 따라 듀티를 보정했다. 그러나 본 발명에서의 듀티 보정부는 클럭 전달부를 거친 클럭(즉, 실제로 클럭을 사용할 블록까지 전달된 클럭)을 피드백 받아 듀티를 감지하고 이에 따라 듀티를 보정한다. 그러므로, 클럭 전달부를 거치며 흐트러진 듀티까지 반영하여 듀티를 보정하는 것이 가능해진다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 외부의 클럭을 입력받아 메모리장치 내에 공급하기 위한 클럭 공급부; 상기 클럭 공급부로부터 공급되는 클럭을 메모리장치 각각의 부분에 전달하기 위한 클럭 전달부; 상기 클럭 전달부로부터 전달되는 클럭을 사용해 토글링하는 데이터를 출력하는 EDC출력부; 및 상기 클럭 전달부로부터 전달되는 클럭을 사용해 데이터를 출력하는 다수의 데이터 출력부를 포함하며, 상기 클럭 공급부는 상기 데이터 출력부보다 상기 EDC출력부에 더 가까이 배치되는 것을 특징으로 한다,
상기 클럭 전달부는, 상기 EDC 출력부에는 항상 상기 클럭을 전달하지만, 상기 데이터 출력부로는 상기 클럭을 선택적으로 전달하는 것을 특징으로 할 수 있다.
이와 같이, 데이터 입/출력부, EDC 출력부, 클럭 공급부를 배치함으로써 클럭의 분배를 더욱 효율적으로 하는 것이 가능해진다.
본 발명에 따른 반도체 메모리장치는, 클럭을 분배하는 과정에서 발생하는 지터를 줄일 수 있기 때문에, 클럭 특성이 개선되며, 이는 메모리장치의 안정적인 동작을 보장해주게 된다.
또한, 듀티 보정부가 클럭 전달부를 거친 클럭을 피드백받게 함으로써, 클럭이 전달되며 발생한 듀티의 흐트러짐도 보정할 수 있다.
또한, 데이터 출력부, EDC 출력부, 클럭 공급부를 효율적으로 배치함으로써, 메모리장치의 각 부분에 전달되는 클럭의 제어를 효율적으로 할 수 있다는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3는 CML 레벨로 동작하는 회로에 대한 설명을 하기 위한 도면이다.
도면에는 CML(Current Logic Mode) 레벨로 동작하는 리피터(301, 302, 303)를 도시하였으며, 그 상단에는 리피터(301 ,302, 303)의 내부 회로를 자세히 도시하였다.
내부 회로를 참조하여 그 동작을 보면, 디퍼런셜(differential)로 입력되는 입력신호(Vin)가 '하이'로 입력되는 경우(Vin='하이', Vinb='로우'), 트랜지스터M0 는 턴온되고 트랜지스터M1은 오프된다. 트랜지스터M1은 오프되기 때문에 출력단 Vout 에는 전류가 흐르지 않는다. 따라서 Vout=VDD의 레벨이 된다. 또한, 트랜지스터M0는 턴온되기 때문에 출력단 Voutb에는 전류 I가 흐른다. 따라서 Voutb=VDD-I*R의 레벨이 된다.
즉, CML 레벨로 동작하는 회로는 논리 '하이'는 VDD의 레벨을 갖고, 논리 '로우'는 VDD-I*R의 레벨을 갖는다.
트랜지스터M2는 인에이블 신호(EN)를 입력받아 리피터(301, 302, 303)의 동작을 인에이블/디스에이블하는 역할을 하며, 트랜지스터M3는 바이어스 전압(nbias)을 입력받아 전류(I)의 양을 조절하는 역할을 한다.
CMOS 레벨과 CML 레벨의 차이를 도 4에 도시하였으므로, 이를 참조하면 두 레벨간의 차이를 이해할 수 있다.
도면에는 여러 CML 회로 중 리피터만을 도시하였으나, 여러 논리 회로가 CML 레벨로 동작하게 설계하는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게는 잘 알려진 내용에 해당하므로, 다른 논리 회로들에 대한 도시는 생략하기로 한다.
이제 내부에서 신호가 CML 레벨로 전달되는 회로, 즉 CML 회로의 특징에 대해 알아본다. CML 회로는 다음과 같은 특징을 가진다.
1. CML 회로는 작은 스윙 레벨(small swing level)을 가진다.
2. 주파수에 상관없이 일정한 전류만을 소모한다. 일반적인 CMOS 회로는 입력신호(클럭)가 토글링할 때마다 전류를 소모하는 구조이기 때문에 주파수가 높아 질수록 전류 소모가 커진다. 그러나 CML 회로는 주파수에 상관없이 항상 전류 I를 소모한다. 따라서 저주파수에서는 CML 회로의 전류소모가 CMOS 회로의 전류소모를 능가하지만, 고주파로 갈수록 이는 역전되어 CML 회로는 CMOS 회로보다 적은 전류를 소모하게 된다.
3. 디퍼런셜(differnetial) 구조를 가지기 때문에 노이즈에 대한 면역성(noise immunity)이 강하다.
4. CML 회로는 다이나믹 전류(dynamic current) 성분을 발생시키지 않기 때문에 주위 회로에 노이즈 발생을 최소화시킨다.
5. 설계가 쉽다(easy design).
6. CML 회로를 설계하면, 이후에는 CMOS 회로와 같이 beta ratio를 유지한 채 사이즈를 키워주는 방법을 사용할 수 있다.
도 5는 본 발명에 따른 클럭 분배 방식(clock distribution network)이 초고속 반도체 메모리장치에 적용된 것을 도시한 도면이다.
먼저 도면에 도시된 각 부분에 대해여 설명한 후, 본 발명의 특징에 대해 알아보기로 한다.
도면에 도시된 바와 같이, 반도체 메모리장치는, 클럭 공급부(510), 클럭 전달부(520), 데이터 입/출력부(541~556), EDC출력부(561, 562), DBI출력부(571, 572)를 포함한다. 실제의 초고속 메모리장치의 칩 하나는 도면과 같은 구성 두개를 포함하여 구성되며, 도면에는 그 절반을 도시하였는데, 도면에 도시되지 않은 나머 지 부분도 도면과 동일하게 구성되므로 이에 대한 도시는 생략하기로 한다(GDDR5와 같은 초고속 메모리장치는 32DQ, 4EDC, 4DBI의 구성을 가지나 도면에는 16DQ, 2EDC, 2DBI의 구성을 도시함).
클럭 공급부(510)는 클럭 패드(CLK, CLKB)를 통해 외부의 클럭을 입력받아 메모리장치 내에 공급하는 부분이다. 즉, 칩 내에서 사용될 클럭이 제일 처음에 거쳐가는 부분이라고 할 수 있다. 클럭 공급부(510)는 칩 외부로부터 클럭을 입력받는 버퍼와, 외부에서 공급된 클럭에 지터가 많은 경우 깨끗한 클럭을 생성하기 위한 위상고정루프(PLL: Phase, 클럭의 듀티를 보정하기 위한 듀티 보정부 등으로 구성된다. 초고속 메모리장치는 외부에서 입력되는 클럭을 그대로 사용하거나, 내부의 위상고정루프의 출력 클럭을 사용한다. 클럭 공급부(510)에 대한 보다 자세한 설명은 내부 도면과 함께 후술하기로 한다.
클럭 전달부(520)는 클럭 공급부로부터 공급되는 클럭을 메모리장치 각각의 부분, 즉 클럭을 사용하는 부분에 전달한다. 클럭 전달부(520)는 클럭을 전달하기 위한 라인과 리피터(521, 522, 523, 524) 및 레벨 변경부(525~536)를 포함하여 구성된다.
데이터 입/출력부(541~556)는 클럭 전달부(520)로 전달된 클럭을 사용해 데이터를 입/출력한다. GDDR5 메모리장치의 경우 데이터 스트로브 신호(DQS)가 따로 구비되지 아니하며, 클럭 공급부(510)에서 공급되는 클럭을 사용하여 데이터를 입/출력한다. DDR2, DDR3 메모리장치의 경우에는 클럭 전달부(520)로부터 공급되는 클럭을 사용하여 데이터를 출력하지만, 데이터를 입력받을 때에는 외부의 칩셋으로부 터 입력되는 클럭에 동기해 데이터를 입력받는다. 따라서 데이터 출력부와 데이터 출력부는 서로 다른 클럭을 사용한다. 즉, 메모리장치의 종류, 스펙에 따라 데이터 입력부와 출력부는 동일한 클럭을 사용할 수도 있으며, 서로 다른 클럭을 사용할 수도 있다. 하지만, 데이터를 출력할 때에는 클럭 공급부(510)로부터 공급되어 클럭 전달부(520)로 전달된 클럭을 사용한다는 것은 대부분의 메모리장치에 있어서 공통적이다.
EDC출력부(561, 562)는 EDC(Error Detection Code) 핀을 통해 항상 토글링(toggling)하는 데이터를 출력한다. EDC 핀을 통해서는 '하이', '로우', '하이', '로우'로 계속 토글링하는 데이터가 출력된다. EDC는 JEDEC의 초고속 메모리에 관한 스펙에 정의되어 있으므로, 여기서는 더 이상의 상세한 설명은 생략하기로 한다.
DBI출력부(571, 572)는 DBI(Data Bus Inversion) 핀을 통해 DBI 정보를 출력한다. DBI 정보란 현재 메모리장치가 출력하는 데이터가 반전된 데이터인지 아닌지를 나타내는 정보를 의미한다. DBI에 관해서도 JEDEC의 초고속 메모리에 관한 스펙에 정의되어 있는 내용에 해당하므로 여기서는 더 이상의 상세한 설명을 생략하기로 한다.
본 발명은 클럭의 특성 등을 향상시키기 위해 크게 3가지의 특징을 가진다.
첫번째 특징으로서, 본 발명은 반도체장치 내부적으로 클럭을 전달할 때 CML 회로를 통해 클럭을 전달한다. 도면의 클럭 공급부(510)와, 클럭 전달부(520)는 CML 회로로 구성된다. 따라서 클럭은 CML 레벨로 스윙하며 전달된다.
반도체장치 내에서 클럭은 CML 회로를 통해 전달된다. 따라서 종래에 CMOS 회로를 통해 전달될 때보다 클럭은 노이즈(noise)에 의한 영향을 적게 받게 되며, 그 결과 클럭의 지터(jitter) 성분이 감소한다.
반도체장치에서 입/출력되는 데이터는 CMOS 레벨로 입/출력된다. 따라서 데이터 입/출력부(541~556)는 CMOS 회로로 구성된다. 그러므로 클럭 전달부(520)의 클럭 출력단에는 레벨 변경부(525~536)가 구비된다. 레벨 변경부(525~536)는 클럭 전달부(520)를 통해 CML 레벨로 전달된 클럭을 CMOS 레벨로 변경시켜 데이터 입/출력부(541~556)로 전달해준다. EDC출력부(561, 562)와 DBI출력부(571, 572)도 데이터 입/출력부(541~556)와 마찬가지로 레벨 변경부(525~536)를 통해 CMOS 레벨로 변경된 클럭을 입력받는다.
레벨 변경부(525~536)는 그 구조상 비교적 많은 전류를 소모한다. 따라서 적어도 2 이상의 데이터 입/출력부(541~556)가 레벨 변경부(525~536)를 공유하게 하면 레벨 변경부(525~536)의 갯수를 줄일 수 있으며, 그 결과 전류 소모를 감소시킬 수 있다. 레벨 변경부(525~536)를 많은 수의 데이터 입/출력부(541~556)가 공유하는 경우에는 메모리장치 내에서 클럭이 CMOS 레벨로 전달되는 경로가 늘어나므로, 몇 개의 데이터 입/출력부(541~556)가 레벨 변경부(525~536)를 공유할 것인지는 적절한 수로 조절될 필요가 있다. 예를 들어, 4개의 데이터 입/출력부(541~544)가 하나의 레벨 변경부(525)를 공유한다면 메모리장치 내에서 클럭이 CMOS 레벨로 전달되는 경로의 길이를 지나치게 늘리게 되므로, 클럭의 지터 성분이 증가될 수 있다.
두번째 특징으로서, 본 발명은 클럭 공급부(510) 내의 듀티 보정부(DCC: Duty Cycle Correction)가 듀티의 감지를 위한 피드백(feedback) 클럭으로서 클럭 전달부(520)를 거친 클럭을 입력받는 것을 특징으로 한다. 클럭 공급부(510) 내에는 클럭의 듀티 보정을 위해 듀티 보정부가 구비된다. 잘 알려진 바와 같이, 듀티 보정부는, 듀티가 틀어진 정도를 감지하기 위한 듀티 감지회로와 듀티 감지회로의 감지 결과에 따라 클럭의 듀티를 보정하는 보정회로를 포함해 구성된다. 그리고 종래의 듀티 감지회로는 보정회로의 출력을 피드백받아 듀티를 감지했다. 그러나 본 발명의 듀티 감지회로는 보정회로의 출력이 아닌 클럭 전달부(520)의 출력을 피드백 받아 클럭의 듀티를 감지한다.
종래의 듀티 보정부는 듀티 보정부 자신의 출력을 피드백 받아 듀티를 감지하고, 그 결과에 따라 듀티를 보정했다. 그러나 본 발명에 따른 듀티 보정부는 자신에게서 출력된 클럭을 바로 피드백 받지 아니하며, 자신에게서 출력된 클럭이 클럭 전달부(520)를 통해 메모리장치의 다른 부분에까지 전달된 클럭을 피드백 받는다. 따라서 본 발명의 듀티 보정부는 클럭이 클럭 전달부(520)를 통과하며 발생하는 듀티의 흐트러짐 까지도 반영하여 듀티를 보정할 수 있게 된다. 그리고 그 결과 메모리장치는 더욱 정확한 듀티비를 갖는 클럭을 사용할 수 있게 된다.
듀티 보정부는 데이터 입/출력부(541~556)까지 전달된 클럭을 피드백 받을 수도 있지만, EDC출력부(561, 562)로 전달된 클럭을 피드백 받는 것이 보다 바람직하다(도면에서는 561로부터 피드백 받는 것을 도시함).
전류의 절약을 위해 데이터 입/출력부(541~556)로는 실제로 데이터가 입/출 력 될때만 클럭이 전달되지만, EDC출력부(561, 562)는 그 특성상 항상 토글링하는 클럭을 입력받기 때문이다. 물론 데이터 입/출력부(541~556)로도 항상 토글링하는 클럭을 전달하는 방식을 사용하는 메모리장치라면, 듀티 보정부가 데이터 입/출력부(541~556)까지 전달된 클럭을 피드백 받더라도 동작에는 아무런 문제가 없다.
세번째 특징으로서, 본 발명은 클럭 공급부(510)가 데이터 입/출력부(541~556)보다 EDC출력부(561, 562)에 더 가까이 배치되는 것을 특징으로 한다.
앞서 설명한 바와 같이, 클럭 전달부(520)는 클럭을 전달하기 위한 라인 및 클럭을 리피팅해주기 위한 리피터(521~524)를 포함하여 구성된다. 그리고 도 2에 도시된 바와 같이 리피터(521~524)는 인에이블 신호(EN)에 응답해 클럭의 전달여부를 제어할 수 있다.
클럭 공급부(510)가 데이터 입/출력부(541~556)보다 EDC출력부(561, 562)에 더 가까이 배치되므로 EDC출력부(561, 562)로 클럭이 전달될 때에는 리피터(521~524)를 거치지 않고 전달된다. 그러므로 인에이블 신호(EN)를 이용해 리피터(521~524)를 디스에이블 시키더라도 EDC출력부(561, 562)에는 항상 클럭이 전달된다. 반면에 리피터(521~524)가 디스에이블된 경우 데이터 입/출력부(541~556)로는 클럭이 전달되지 않는다.
EDC출력부(561, 562)로 전달되는 클럭은 항상 토글링해야 하며, 데이터 입/출력부(541~556)로 전달되는 클럭은 데이터의 입/출력이 실제로 이루어질 때만 토글링하면 된다. 따라서 리피터(521~524)의 인에이블 신호(EN)가 데이터의 입/출력 이 이루어지는 동안에만 인에이블되도록 제어한다면, 효과적인 클럭의 제어가 가능하다.
즉, 상기 세번째 특징에서와 같이 EDC출력부(561, 562), 데이터 입/출력부(541~556)를 배치함으로써 전달되는 클럭의 제어를 효과적으로 하는 것이 가능해진다.
EDC출력부(561, 562) 뿐만이 아니라 DBI출력부(571, 572) 또한 데이터 입/출력부(541~556)보다 클럭 공급부(410)에 더 가까이 배치함으로써 클럭의 제어를 효과적으로 할 수 있게 된다.
즉, 메모리장치의 구성요소 중 항상 토글링하는 클럭을 입력받아야 하는 부분은 클럭 공급부(510)에 가깝게 배치하고, 입력받는 클럭이 항상 토글링될 필요가 없는 부분은 클럭 공급부(510)로부터 멀게 배치함으로써 클럭의 제어를 보다 효과적으로 할 수 있게 된다.
도 6는 도 5의 클럭 공급부(510)의 내부 구성을 도시한 도면이다.
클럭 공급부(510)는 버퍼(610), 분주기(620), 위상고정루프(630), 멀티플렉서(640), 듀티보정부(650)를 포함하여 구성된다.
버퍼(610)는 클럭 패드(CLK, CLKB)로 입력되는 클럭을 입력받는다. 도면의 CML은 버퍼(610)가 CML 회로로 구성되며, 내부에서 클럭이 CML 레벨로 스윙함을 나타낸다.
분주기(620)는 버퍼(610)로 입력받은 클럭(CLK)을 분주한다. 분주기(620)는 입력된 클럭(CLK)의 1/2의 주파수를 갖으며 위상이 각각 다른 4개의 클럭(CLK0, CLK1, CLK2, CLK3)을 생성한다. 클럭을 분주하는 이유는 전류 소모를 줄이고, 클럭의 특성이 저하되는 것을 막기 위해서이다. 일반적으로 메모리장치 내부에서는 분주된 클럭(CLK0, CLK1, CLK2, CLK3)이 전달되며, 분주된 클럭(CLK0, CLK1, CLK2, CLK3)이 아닌 본래의 클럭(CLK)을 사용해야 하는 부분에서는 분주된 클럭(CLK0, CLK1, CLK2, CLK3)을 다시 본래의 클럭(CLK)으로 만들어 사용한다. 도면의 하단에는 입력된 클럭(CLK)이 분주되어 분주된 클럭(CLK0, CLK1, CLK2, CLK3)이 되는 것을 도시하였다. 도면의 CML은 분주기(620)가 CML 회로로 구성되며, 내부에서 클럭이 CML 레벨로 스윙함을 나타낸다.
위상고정루프(630)는 주파수가 일정한 클럭을 생성한다. 기본적으로 입력된 클럭과 동일한 클럭을 생성하기는 하지만, 위상고정루프(630)를 통해서는 고주파의 지터가 제거되고, 위상이 재정렬(re-align)된 클럭이 출력된다. 즉, 위상고정루프(630)에서는 본래 입력된 클럭보다 깨끗한 클럭이 출력된다고 볼 수 있다. 도면의 CML은 위상고정루프(630)가 CML 회로로 구성되며, 내부에서 클럭이 CML 레벨로 스윙함을 나타낸다.
멀티플렉서(640)는 분주기(620)의 출력 클럭 또는 위상고정루프(630)의 출력 클럭 중 하나를 선택해 출력한다. 외부에서 입력된 클럭의 특성이 좋은 경우에는 분주기(620)의 출력 클럭을 선택해 출력하고, 외부에서 입력된 클럭의 특성이 나쁜 경우에는 위상고정루프(630)의 출력 클럭을 선택해 출력한다. 이러한 내용은 초고속 메모리의 JEDEC 스펙상에 규정된 내용에 해당한다. 도면의 CML은 멀티플렉 서(640)가 CML 회로로 구성되며, 내부에서 클럭이 CML 레벨로 스윙함을 나타낸다.
듀티보정부(650)(DCC)는 멀티플렉서에서 출력되는 클럭의 듀티를 보정해 출력한다. 앞서 설명한 바와 같이, 듀티보정부(650)는 듀티를 감지하는 듀티 감지회로와 듀티 감지회로의 감지 결과에 따라 클럭의 듀티를 보정하는 보정회로를 포함해 구성된다. 그리고 본 발명의 듀티 감지회로는 클럭 전달부(520)의 출력을 피드백 받아 클럭의 듀티를 감지한다. 도면에서는 클럭 전달부(520)로부터 EDC출력부(561)로 전달된 클럭이 피드백 되는 것을 도시하였다. 도면의 CML은 듀티보정부(650)가 CML 회로로 구성되며, 내부에서 클럭이 CML 레벨로 스윙함을 나타낸다.
도 6에는, 위상고정루프(630)를 사용해 메모리장치의 각 부분에 클럭을 공급하는 클럭공급부(510)를 도시하였다. GDDR5 메모리장치의 클럭공급부(510)가 이와 같은 구성을 가진다. DDR2, DDR3 메모리장치의 경우 클럭공급부(510)는 PLL 대신에 DLL을 사용한다. 메모리장치의 종류, 스펙에 맞게 클럭공급부(510)를 설계하는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 용이하게 할 수 있는 일에 해당하므로, 이에 대한 더 이상의 상세한 설명은 생략하기로 한다.
도 7은 도 5의 레벨 변경부(525~536)의 내부를 도시한 도면이다.
레벨 변경부(525~536)는 CML 레벨로 입력되는 입력신호를 CMOS 레벨로 바꾸어 주는 역할을 한다. 이러한 레벨 변경부(525~536)는 도면에 도시된 바와 같이, 입력신호(IN, INb)를 입력받는 병렬로 연결된 전류미러(710, 720)와, 전류미러(710, 720)의 출력에 응답하여 출력신호(OUT, OUTb)를 출력하는 병렬로 연결된 전류미러(730, 740)를 포함하여 구성된다.
입력신호(IN, INb, 입력클럭)가 CML 레벨로 스윙하며 레벨 변경부(525~536)로 입력되더라도 출력신호(OUT, OUTb)는 VDD~VSS로 풀스윙하며(즉, CMOS 레벨로) 출력된다.
앞서 설명한 바와 같이, 이러한 레벨 변경부(525~536)는 다수의 전류미러(710~740)를 포함하여 구성되므로, 상대적으로 많은 전류를 소모하게 된다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 도면에 도시된 레벨 변경부(525~536)의 동작에 대해서는 쉽게 알 수 있으므로, 이에 대한 더 이상의 상세한 설명은 생략하기로 한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 본 발명은 DDR 및 그래픽 메모리(GDDR), 모바일 메모리 등 현재 및 향후의 메모리장치에 적용 가능함은 당연하다.
도 1은 종래의 GDDR5 반도체 메모리장치에서의 클럭 분배도(clock distribution network)를 나타낸 도면.
도 2는 CMOS 레벨로 신호를 전달하는 종래의 리피터(121~126)를 도시한 도면.
도 3는 CML 레벨로 동작하는 회로에 대한 설명을 하기 위한 도면.
도 4는 CMOS 레벨과 CML 레벨의 차이를 도시한 도면.
도 5는 본 발명에 따른 클럭 분배 방식(clock distribution network)이 GDDR5 반도체 메모리장치에 적용된 것을 도시한 도면.
도 6는 도 5의 클럭 공급부(510)의 내부 구성을 도시한 도면.
도 7은 도 5의 레벨 변경부(525~536)의 내부를 도시한 도면.

Claims (17)

  1. 외부의 클럭을 입력받아 메모리장치 내에 공급하기 위한 클럭 공급부;
    상기 클럭 공급부로부터 공급되는 클럭을 메모리장치 각각의 부분에 전달하기 위한 클럭 전달부; 및
    상기 클럭 전달부로부터 전달되는 클럭을 사용해 데이터를 출력하는 다수의 데이터 출력부를 포함하고,
    상기 클럭 공급부로부터 상기 클럭 전달부까지 상기 클럭은 CML(Current Mode Logic) 레벨로 스윙하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 클럭 전달부의 클럭 출력단에는,
    CML 레벨의 상기 클럭을 CMOS 레벨로 변경시켜주기 위한 레벨 변경부가 구비되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2항에 있어서,
    상기 레벨 변경부는,
    적어도 2 이상의 상기 데이터 출력부에 의해 공유되는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 1항에 있어서,
    상기 클럭 공급부는,
    상기 클럭의 듀티를 보정하기 위한 듀티 보정부를 포함하며,
    상기 듀티 보정부는 듀티를 감지하기 위해 상기 클럭 전달부를 거친 클럭을 피드백 받는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 1항에 있어서,
    상기 클럭 공급부는,
    상기 외부의 클럭을 버퍼링하는 버퍼;
    주파수가 일정한 클럭을 생성하는 위상고정루프;
    상기 버퍼를 통해 버퍼링된 클럭 또는 상기 위상고정루프의 출력클럭 중 하나를 선택해 출력하는 선택부; 및
    상기 선택부에서 출력되는 클럭의 듀티를 보정해 출력하는 듀티보정부
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  6. 삭제
  7. 클럭의 듀티를 보정해 메모리장치 내에 공급하는 듀티 보정부;
    듀티 보정된 클럭을 메모리장치의 데이터 패드 영역까지 전달하는 클럭 전달부;
    상기 클럭 전달부로부터 전달되는 클럭을 사용해 데이터를 출력하는 다수의 데이터 출력부; 및
    상기 클럭 전달부로부터 전달되는 클럭을 사용해 토글링하는 데이터를 출력하는 EDC 출력부를 포함하며,
    상기 듀티 보정부는 듀티를 감지하기 위해 상기 클럭 전달부를 거친 클럭을 피드백 받으며, 상기 듀티 보정부가 피드백 받는 클럭은 상기 EDC 출력부에서 사용되는 클럭과 동일한 클럭인 것을 특징으로 하는 반도체 메모리장치.
  8. 제 7항에 있어서,
    상기 클럭 전달부는,
    상기 EDC 출력부에는 항상 상기 클럭을 전달하지만, 상기 데이터 출력부로는 상기 클럭을 선택적으로 전달하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제 8항에 있어서,
    상기 클럭 전달부는,
    상기 데이터의 출력이 이루어질 때에 상기 데이터 출력부로 상기 클럭을 전달하는 것을 특징으로 하는 반도체 메모리장치.
  10. 클럭의 듀티를 보정해 메모리장치 내에 공급하는 듀티 보정부; 및
    듀티 보정된 클럭을 메모리장치의 데이터 패드 영역까지 전달하는 클럭 전달부를 포함하며,
    상기 듀티 보정부는 듀티를 감지하기 위해 상기 클럭 전달부를 거친 클럭을 피드백 받고,
    상기 듀티 보정부와 상기 클럭 전달부는 CML 레벨로 동작하는 것을 특징으로 하는 반도체 메모리장치.
  11. 외부의 클럭을 입력받아 메모리장치 내에 공급하기 위한 클럭 공급부;
    상기 클럭 공급부로부터 공급되는 클럭을 메모리장치 각각의 부분에 전달하기 위한 클럭 전달부;
    상기 클럭 전달부로부터 전달되는 클럭을 사용해 토글링하는 데이터를 출력하는 EDC출력부; 및
    상기 클럭 전달부로부터 전달되는 클럭을 사용해 데이터를 출력하는 다수의 데이터 출력부를 포함하며,
    상기 클럭 공급부는 상기 데이터 출력부보다 상기 EDC출력부에 더 가까이 배치되는 것을 특징으로 하는 반도체 메모리장치.
  12. 제 11항에 있어서,
    상기 클럭 전달부는,
    상기 EDC 출력부에는 항상 상기 클럭을 전달하지만, 상기 데이터 출력부로는 상기 클럭을 선택적으로 전달하는 것을 특징으로 하는 반도체 메모리장치.
  13. 제 12항에 있어서,
    상기 클럭 전달부는,
    상기 클럭을 전달하기 위한 라인; 및
    인에이블 신호에 응답해 상기 라인 상의 클럭을 리피팅해 주기 위한 리피터를 포함하며,
    상기 리피터는 상기 클럭 공급부로부터 상기 EDC 출력부보다는 멀리 상기 데이터 출력부 보다는 가깝게 위치하는 것을 특징으로 하는 반도체 메모리장치.
  14. 제 11항에 있어서,
    상기 클럭 공급부와 상기 클럭 전달부는 CML 레벨로 동작하며,
    상기 EDC출력부와 상기 데이터 출력부는 CMOS 레벨로 동작하는 것을 특징으로 하는 반도체 메모리장치.
  15. 제 14항에 있어서,
    상기 클럭 공급부는,
    상기 클럭의 듀티를 보정하기 위한 듀티 보정부를 포함하며,
    상기 듀티 보정부는 듀티를 감지하기 위해 상기 클럭 전달부를 거친 클럭을 피드백 받는 것을 특징으로 하는 반도체 메모리장치.
  16. 제 15항에 있어서,
    상기 듀티 보정부가 피드백 받는 클럭 전달부를 거친 클럭은,
    상기 EDC 출력부에서 사용하는 클럭과 동일한 클럭인 것을 특징으로 하는 반도체 메모리장치.
  17. 제 11항에 있어서,
    상기 반도체 메모리장치는,
    상기 클럭 전달부로부터 전달되는 클럭을 사용해 데이터의 반전 여부를 나타내는 DBI를 출력하는 DBI출력부를 더 포함하며,
    상기 클럭 공급부는 상기 데이터 출력부보다 상기 DBI출력부에 더 가까이 배치되는것을 특징으로 하는 반도체 메모리장치.
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