KR100832030B1 - 데이터 입력블록을 포함하는 반도체메모리소자 - Google Patents

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KR100832030B1
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Abstract

본 발명은 PVT 변동 시에도 데이터의 도메인크로싱 마진을 안정적으로 확보할 수 있는 반도체메모리소자를 제공하기 위한 것으로, 직렬로 인가되는 외부 데이터를 입력받기 위한 데이터 입력버퍼; 외부 데이터스트로브신호를 입력받아 서로 180°의 위상차이를 갖는 폴링-데이터스트로브신호와, 라이징-데이터스트로브신호를 출력하기 위한 DQS 입력버퍼; 상기 폴링-데이터스트로브신호와 상기 라이징-데이터스트로브신호에 응답하여 상기 데이터 입력버퍼의 출력 데이터를 병렬 형태로 정렬하여 복수의 정렬-데이터로 출력하기 위한 데이터 정렬수단; 쓰기플래그와 내부클럭에 응답하여 내부클럭-스트로브신호를 출력하기 위한 도메인크로싱 제어수단; 상기 도메인크로싱 제어수단에 조절된 레벨의 구동전원을 공급하기 위한 구동전원 조절수단; 및 상기 복수의 정렬-데이터를 상기 내부클럭-스트로브신호에 응답하여 해당 글로벌 데이터 버스에 인가하기 위한 GIO 전달수단을 구비하는 반도체메모리소자를 제공한다.
Figure R1020070032059
도메인 크로싱, 지연, 구동전원 레벨, 클럭, 데이터 스트로브신호(DQS)

Description

데이터 입력블록을 포함하는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE WITH DATA INPUT BLOCK}
도 1은 종래기술에 따른 반도체메모리소자 내 외부 데이터를 정렬하기 위한 블록 구성도이다.
도 2는 종래기술에 따른 반도체메모리소자가 외부 데이터를 정렬하는 과정에 따른 동작 파형도.
도 3은 도 1에 도시된 반도체메모리소자의 동작 파형도로서, 특히 도메인크로싱 마진 tDQSS가 최소값을 갖는 경우를 도시한 도면.
도 4는 도 2 및 도 3에 도시된 정렬-데이터를 각각 도시한 것으로, 이는 도메인 크로싱 마진 tDQSS이 최소값을 갖는 경우(A)와 최대값을 갖는 경우(B)를 비교 도시한 도면.
도 5는 본 발명의 제1 실시 예에 따른 반도체메모리소자 내 외부 데이터를 정렬하기 위한 블록 구성도.
도 6은 도 5의 도메인크로싱 생성부의 내부 회로도.
도 7은 도 5의 구동전원 조절부의 내부 회로도.
도 8은 도 7에 도시된 퓨즈-테스트신호 공급부의 내부 회로도.
도 9는 도 7의 디코딩부의 내부 회로도.
도 10은 도 7의 구동전원 공급부의 내부 회로도.
도 11은 본 발명의 제2 실시 예에 따른 반도체메모리소자 내 데이터 정렬을 위한 블록 구성도.
도 12는 도 11의 제2 실시 예에 따른 도메인크로싱 제어부의 내부 회로도.
도 13은 도 11의 지연량 조절부의 내부 회로도.
도 14는 도 13의 지연제어신호 생성부의 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명
400 : 구동전원 조절부
460 : 구동전원 공급부
440 : 디코딩부
420, 720 : 퓨즈-테스트신호 공급부
700 : 지연량 조절부
740 : 지연제어신호 생성부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 입력되는 데이터의 도메인 크로싱 마진을 안정적으로 확보할 수 있는 반도체메모리소자에 관한 것이다.
일반적으로, 반도체메모리소자는 신호에 동기되어 구동되기 때문에, 동기시키는 신호에 따라 복수의 영역으로 나뉜다. 따라서, 특정 영역에서 다음 영역으로 데이터를 전달하기 위해서는, 다음 영역을 동기시키는 신호에 특정 영역 내의 데이터를 동기시키기 위한 과정이 필요하다. 이와같이, 서로 동기시키는 신호가 다른 특정 영역에서 다음 영역으로 데이터를 전달하기 위한 과정을 도메인 크로싱이라고 한다.
다음에서는 반도체메모리소자에서 외부 데이터스트로브신호(DQS)에 동기되어 인가되는 데이터를 내부클럭(INT_CLK)에 동기시켜 4비트 프리-패치하기 위해 데이터를 정렬하는 과정을 통해 구체적으로 살펴보도록 한다.
도 1은 종래기술에 따른 반도체메모리소자 내 외부 데이터를 정렬하기 위한 블록 구성도이다.
도 1을 참조하면, 종래기술은 외부 데이터(DIN)를 입력받기 위한 데이터 입력버퍼(10)와, 외부 데이터스트로브신호(DQS)를 입력받아 서로 180°의 위상차이를 갖는 폴링-데이터스트로브신호(DSFP4)와, 라이징-데이터스트로브신호(DSRP4)를 출력하기 위한 DQS 입력버퍼(20)와, 폴링-데이터스트로브신호(DSFP4)와 라이징-데이터스트로브신호(DSRP4)에 응답하여 데이터 입력버퍼(10)의 출력 데이터(DT_IN)를 병렬 형태로 정렬하여 제1 내지 제4 정렬-데이터(ALGN_DINR0, ALGN_DINF0, ALGN_DINR1, ALGN_DINF1)로 출력하기 위한 데이터 정렬부(30)와, 쓰기플래그(WT_FLG)와 내부클럭(INT_CLK)에 응답하여 내부클럭-스트로브신호(DINSTBP)로 출 력하기 위한 도메인크로싱 제어부(40)와, 제1 내지 제4 정렬-데이터(ALGN_DINR0, ALGN_DINF0, ALGN_DINR1, ALGN_DINF1)를 내부클럭-스트로브신호(DINSTBP)에 응답하여 해당 글로벌 데이터 버스에 인가하기 위한 GIO 전달부(50)를 구비한다.
그리고 데이터 정렬부(30)는 해당 라이징-데이터스트로브신호(DSRP4) 및 폴링-데이터스트로브신호(DSFP4)에 응답하여 입력 데이터를 래치하기 위한 복수의 래치(31, 32, 34, 35, 36, 37)를 직렬 또는 병렬 연결하여 구현된다.
GIO 전달부(50)는 제2, 제3, 제6 및 제7 래치(32, 33, 36, 37)의 출력 데이터인 제1 내지 제4 정렬-데이터(ALGN_DINR0, ALGN_DINF0, ALGN_DINR1, ALGN_DINF1)를 인가받기 위한 입력 제어부(52)와, 내부클럭-스트로브신호(DINSTBP)에 응답하여 입력 제어부(52)의 출력 데이터(DIN5_RDF1, DIN5_RDF0, DIN5_RDR1, DIN5_RDR0)를 감지 및 증폭하여 글로벌 데이터 버스에 전달하기 위한 데이터 감지증폭부(54)를 포함한다.
그러므로, 종래기술에 따른 반도체메모리소자는 외부 데이터스트로브신호(DQS)에 동기되어 직렬 형태로 인가되는 외부 데이터(DIN)를 병렬 형태로 정렬한 뒤, 내부클럭(INT_CLK)에 동기시켜 내부적으로 사용한다. 이와 같이, 구동되는 신호의 변환은 내부클럭(INT_CLK)에 동기되어 생성되는 내부클럭-스트로브신호(DINSTBP)를 통해, GIO 전달부에서 외부 데이터스트로브신호(DQS)에서 내부클럭(INT_CLK)으로 변환한다. 이러한 구동 신호의 변환을 도메인 크로싱이라고 한다.
그리고 도메인 크로싱 마진은 외부 데이터스트로브신호(DQS)와 내부클럭(INT_CLK) 사이의 마진을 의미한다. 즉, 실제적으로 외부 데이터스트로브신 호(DQS)에 동기된 데이터의 활성화 구간이 내부클럭(INT_CLK)의 활성화시점까지 유지되어야 한다. 전술한 도메인크로싱 마진에 관해, 하기 동작 파형도를 참조하여 살펴보도록 한다.
한편, 도 2는 도 1에 도시된 종래기술에 따른 반도체메모리소자가 외부 데이터스트로브신호(DQS)에 동기되어 인가되는 외부 데이터(D0 ∼ D7)를 정렬하는 과정에 따른 동작 파형도로서, 이를 참조하여 동작을 구체적으로 살펴보도록 한다. 참고적으로, 도메인 크로싱 마진 tDQSS는 스펙상 ±0.25tCK 갖는데, 본 경우는 - 0.25tCK인 것으로 가정한다. 또한, DDR2에서 버스트랭스가 4로 설정된 것으로 가정한다.
먼저, 쓰기커맨드(WT)가 인가되고, 외부 데이터스트로브신호(DQS)의 라이징 에지 및 폴링 에지에 동기되어 외부 데이터(D0 ∼ D7)가 인가된다.
이어, DQS 입력버퍼(20)는 외부 데이터스트로브신호(DQS)의 라이징 에지 및 폴링 에지에 동기시켜 서로 180°의 페이즈 차이를 갖는 라이징-데이터스트로브신호(DSRP4) 및 폴링-데이터스트로브신호(DSFP4)를 출력한다. 여기서, 라이징-데이터스트로브신호(DSRP4) 및 폴링-데이터스트로브신호(DSFP4)는 180°의 위상 차이만을 가지며, 외부 데이터스트로브신호(DQS)와는 동일한 주기를 갖는다.
또한, 외부 데이터(D0 ∼ D7)는 데이터 입력버퍼(10)를 통해 내부전압의 레벨을 갖는 신호로 변환되어 출력된다.
이어, 데이터 정렬부(30)는 라이징-데이터스트로브신호(DSRP4) 및 폴링-데이터스트로브신호(DSFP4)에 동기시켜 데이터 입력버퍼(10)의 출력 데이터(DT_IN)를 내부 래치(31 ∼ 37)에 순차적으로 저장한다.
특히, 래치(31 ∼ 37)의 동작을 제어하는 신호로 라이징-데이터스트로브신호(DSRP4) 및 폴링-데이터스트로브신호(DSFP4)를 사용하기 때문에, 데이터 정렬부(30)의 출력신호인 정렬-데이터(ALGN_DINR0, ALGN_DINF0, ALGN_DINR1, ALGN_DINF1)는 외부 데이터스트로브신호(DQS)의 한 주기인 1tCK 동안 유지되는 것을 알 수 있다.
이어, 입력 제어부(52)는 제2, 제3, 제6 및 제7 래치(32, 33, 36, 37)에 저장된 4비트의 정렬-데이터(ALGN_DINF1, ALGN_DINF0, ALGN_DINR1, ALGN_DINR0)를 병렬 형태로 출력(DIN5_RDF1, DIN5_RDF0, DIN5_RDR1, DIN5_RDR0)하며, 제5 내지 제8 데이터(DO5 ∼ DO7)를 다음 4비트의 정렬-데이터(ALGN_DINF1, ALGN_DINF0, ALGN_DINR1, ALGN_DINR0)로 병렬 형태로 출력(DIN5_RDF1, DIN5_RDF0, DIN5_RDR1, DIN5_RDR0)한다.
이어, 도메인크로싱 제어부(40)는 쓰기플래그(WT_FLG)의 활성화 시 내부클럭(INT_CLK)에 동기된 내부클럭-스트로브신호(DINSTBP)를 출력한다. 여기서, 내부클럭-스트로브신호(DINSTBP)는 쓰기레이턴시 + 1.5tCK에서 논리레벨 'H'로 활성화되어, +2.5tCK에서 논리레벨 'L'로 비활성화된다.
이어, 데이터 감지증폭부(54)는 내부클럭-스트로브신호(DINSTBP)에 응답하여 입력 제어부(52)의 출력 데이터(DIN5_RDF1, DIN5_RDF0, DIN5_RDR1, DIN5_RDR0)를 해당 글로벌 데이터 버스 GIO_Q0, GIO_Q1, GIO_Q2, GIO_Q3에 인가한다.
이렇게 안정적으로 정렬-데이터가 해당 글로벌 데이터 버스에 전달되기 위해 서는, 내부클럭-스트로브신호(DINSTBP)가 입력 제어부(52)의 출력 데이터(DIN5_RDF1, DIN5_RDF0, DIN5_RDR1, DIN5_RDR0)의 활성화 구간에서 액티브되어야 한다. 그런데, 외부 스트로브신호와 내부클럭 사이의 마진 tDQSS는 ±0.25tCK를 가지므로, 이와 같이 최대와 최소를 갖는 모든 경우를 만족시킬 수 있는 시점에 내부클럭-스트로브신호(DINSTBP)가 활성화되어야 할 것이다.
<<한편, 데이터가 최종적으로 정렬되는 시점을 살펴보면, 마지막 외부 스트로브신호의 폴링 에지인 것을 알 수 있다. 이러한, 데이터가 최종적으로 정렬되는 시점은 앞서 언급한 바와 같이 도메인크로싱 마진 tDQSS 최소 & 최대에 따라 달라진다.>>
한편, 다음에서는 도메인 크로싱 마진이 최대값, +0.25tCK를 갖는 경우를 도면을 참조하여 살펴보도록 한다.
한편, 도 3은 도 1에 도시된 반도체메모리소자의 동작 파형도로서, 특히 도메인크로싱 마진 tDQSS가 최대값을 갖는 경우를 도시한 도면이다. 구동은 도 2에 도시된 경우와 동일하므로 이에 대한 구체적인 언급은 생략하도록 한다.
도 3을 참조하면, 내부클럭-스트로브신호(DINSTBP)의 활성화 시점이 도 2에 비해, 입력 제어부(52)의 출력 데이터(DIN5_RDF1, DIN5_RDF0, DIN5_RDR1, DIN5_RDR0)의 앞쪽에서 활성화되는 것을 알 수 있다. 이는 tDQSS가 +0.25tCK로 느려졌기 때문이다. 다시 언급하면, 내부클럭-스트로브신호(DINSTBP)는 도 2와 도 3에서 일정한 지연을 가지고 동일한 시점에 활성화되지만, 도 3의 경우 tDQSS가 +0.25tCK로 느려진 만큼 정렬-데이터의 활성화 구간이 느려졌기 때문이다.
도 4는 도 2 및 도 3에 도시된 입력 제어부(52)의 출력 데이터(DIN5_RDF1, DIN5_RDF0, DIN5_RDR1, DIN5_RDR0)를 각각 도시한 것으로, 이는 도메인 크로싱 마진 tDQSS이 최소값을 갖는 경우(A)와 최대값을 갖는 경우(B)를 비교 도시한 도면이다.
도 4에 도시된 바와 같이, 외부 데이터스트로브신호(DQS)에 의해 병렬 형태로 정렬된 정렬-데이터가 안정적으로 내부클럭(INT_CLK)에 동기되기 위해서는, 내부클럭-스트로브신호(DINSTBP)의 활성화 시점이 tDQSS가 최대값을 갖는 경우와 최소값을 갖고 정렬된 데이터(DIN5_RDF1, DIN5_RDF0, DIN5_RDR1, DIN5_RDR0)의 활성화 구간 안에 있어야 한다.
그런데, 점점 높은 주파수의 구동을 요구하는 현재의 추세에 의해, 내부클럭-스트로브신호(DINSTBP)가 갖는 마진이 줄어, 적정한 시점을 찾기가 어렵다. 내부클럭-스트로브신호(DINSTBP)의 활성화 시점은 tDQSS 최소 & 최대을 모두 만족해야 할 뿐 아니라, 공정, 구동 전원, 온도(Process, Voltage, Temperature variation) 등의 변동 시에도 만족시킬 수 있어야 하기 때문에 마진은 더욱 줄어든다.
더욱이, 내부클럭-스트로브신호가 적정한 시점에 활성화되지 못하는 경우 정렬-데이터가 인식되지 못하기 때문에, 데이터 페일이 발생하는 문제점을 갖는다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 입력되는 데이터의 도메인크로싱 마진을 안정적으로 확보할 수 있는 반도체메 모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 직렬로 인가되는 외부 데이터를 입력받기 위한 데이터 입력버퍼; 외부 데이터스트로브신호를 입력받아 서로 180°의 위상차이를 갖는 폴링-데이터스트로브신호와, 라이징-데이터스트로브신호를 출력하기 위한 DQS 입력버퍼; 상기 폴링-데이터스트로브신호와 상기 라이징-데이터스트로브신호에 응답하여 상기 데이터 입력버퍼의 출력 데이터를 병렬 형태로 정렬하여 복수의 정렬-데이터로 출력하기 위한 데이터 정렬수단; 쓰기플래그와 내부클럭에 응답하여 내부클럭-스트로브신호를 출력하기 위한 도메인크로싱 제어수단; 상기 도메인크로싱 제어수단에 조절된 레벨의 구동전원을 공급하기 위한 구동전원 조절수단; 및 상기 복수의 정렬-데이터를 상기 내부클럭-스트로브신호에 응답하여 해당 글로벌 데이터 버스에 인가하기 위한 GIO 전달수단을 구비한다.
본 발명의 다른 측면에 따른 반도체메모리소자는 직렬로 인가되는 외부 데이터를 입력받기 위한 데이터 입력버퍼; 외부 데이터스트로브신호를 입력받아 서로 180°의 위상차이를 갖는 폴링-데이터스트로브신호와, 상기 라이징-데이터스트로브신호를 출력하기 위한 DQS 입력버퍼; 상기 폴링-데이터스트로브신호와 상기 라이징-데이터스트로브신호에 응답하여 상기 데이터 입력버퍼의 출력 데이터를 병렬 형태로 정렬하여 복수의 정렬-데이터로 출력하기 위한 데이터 정렬수단; 쓰기플래그와 내부클럭에 응답하여 내부클럭-스트로브신호로 출력하기 위한 도메인크로싱 제어수단; 상기 도메인크로싱 제어수단의 지연량을 조절하기 위한 지연량 조절수단; 및 상기 복수의 정렬-데이터를 상기 내부클럭-스트로브신호에 응답하여 해당 글로벌 데이터 버스에 인가하기 위한 GIO 전달수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
<제1 실시 예>
도 5는 본 발명의 제1 실시 예에 따른 반도체메모리소자 내 외부 데이터를 정렬하기 위한 블록 구성도이다.
도 5를 참조하면, 본 발명에 따른 반도체메모리소자는 외부 데이터(DIN)를 입력받기 위한 데이터 입력버퍼(100)와, 외부 데이터스트로브신호(DQS)를 입력받아 서로 180°의 위상차이를 갖는 폴링-데이터스트로브신호(DSFP4)와, 라이징-데이터스트로브신호(DSRP4)를 출력하기 위한 DQS 입력버퍼(200)와, 폴링-데이터스트로브신호(DSFP4)와 라이징-데이터스트로브신호(DSRP4)에 응답하여 데이터 입력버퍼(100)의 출력 데이터(DT_IN)를 병렬 형태로 정렬하여 제1 내지 제4 정렬-데이터(ALGN_DINR0, ALGN_DINF0, ALGN_DINR1, ALGN_DINF1)로 출력하기 위한 데이터 정렬부(300)와, 쓰기플래그(WT_FLG)와 내부클럭(INT_CLK)에 응답하여 내부클럭-스트로브신호(DINSTBP)로 출력하기 위한 도메인크로싱 제어부(500A)와, 도메인크로싱 제어부(500A)에 조절된 레벨의 구동전원(VDD_TRIM)을 공급하기 위한 구동전원 조절부(400)와, 제1 내지 제4 정렬-데이터(ALGN_DINR0, ALGN_DINF0, ALGN_DINR1, ALGN_DINF1)를 내부클럭-스트로브신호(DINSTBP)에 응답하여 해당 글로벌 데이터 버스에 인가하기 위한 GIO 전달부(600)를 구비한다.
그리고 데이터 정렬부(300)는 라이징-데이터스트로브신호(DSRP4)에 응답하여 데이터 입력버퍼(100)의 출력 데이터(DT_IN)를 저장하기 위한 제1 래치(310)와, 폴링-데이터스트로브신호(DSFP4)에 응답하여 제1 래치(310)의 출력 데이터를 저장하여 제1 정렬-데이터(ALGN_DINR1)로 출력하기 위한 제2 래치(320)와, 폴링-데이터스트로브신호(DSFP4)에 응답하여 데이터 입력버퍼(100)의 출력 데이터(DT_IN)를 저장하여 제2 정렬-데이터(ALGN_DINF1)로 출력하기 위한 제3 래치(330)와, 라이징-데이터스트로브신호(DSRP4)에 응답하여 제3 래치(330)의 출력 데이터(ALGN_DINR1)를 저장하기 위한 제4 래치(340)와, 라이징-데이터스트로브신호(DSRP4)에 응답하여 제3 래치(330)의 출력 데이터(ALGN_DINF1)를 저장하기 위한 제5 래치(350)와, 폴링-데이터스트로브신호(DSFP4)에 응답하여 제4 래치(340)의 출력 데이터를 저장하여 제3 정렬-데이터(ALGN_DINR0)로 출력하기 위한 제6 래치(360)와, 폴링-데이터스트로브신호(DSFP4)에 응답하여 제5 래치(350)의 출력 데이터를 저장하여 제4 정렬-데이터(ALGN_DINF0)로 출력하기 위한 제7 래치(370)를 구비한다.
또한, GIO 전달부(500A)는 제2, 제3, 제6 및 제7 래치(320, 330, 360, 370)의 출력 데이터인 제1 내지 제4 정렬-데이터(ALGN_DINR0, ALGN_DINF0, ALGN_DINR1, ALGN_DINF1)를 인가받기 위한 입력 제어부(520)와, 내부클럭-스트로브신 호(DINSTBP)에 응답하여 입력 제어부(520)의 출력 데이터(DIN5_RDF1, DIN5_RDF0, DIN5_RDR1, DIN5_RDR0)를 감지 및 증폭하여 글로벌 데이터 버스에 전달하기 위한 데이터 감지증폭부(540)를 포함한다.
이와 같이, 전술한 제1 실시 예에 따른 반도체메모리소자는 구동전원 조절부(400)를 더 포함하여, 도메인크로싱 제어부(500A)에 인가되는 구동전원(VDD_TRIM)의 레벨을 조절한다. 이와 같이, 도메인크로싱 제어부(500A)는 인가되는 구동전원(VDD_TRIM)의 레벨에 따라, 내부클럭-스트로브신호(DINSTBP)의 활성화 시점을 달리한다. 즉, 구동전원의 레벨 조절하면, 지연량이 달라져 내부클럭-스트로브신호(DINSTBP)의 활성화 시점을 미세하게 조절할 수 있다.
그러므로, 제1 실시 예에 따른 반도체메모리소자는 구동전원의 레벨을 조절하여 도메인크로싱 제어부(500A)에 공급하므로서, 내부클럭-스트로브신호(DINSTBP)의 활성화 시점을 조절할 수 있다. 따라서, PVT 변동과, tDQSS의 최소 및 최대 상황을 만족할 수 있도록 조절할 수 있다.
도 6은 도 5의 도메인크로싱 제어부(500A)의 내부 회로도이다.
도 6을 참조하면, 도메인크로싱 제어부(500A)는 쓰기플래그(WT_FLG)와 내부클럭(INT_CLK)을 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 지연 및 반전시켜 내부클럭-스트로브신호(DINSTBP)로 출력하기 위한 인버터 체인(510)을 포함한다.
구동을 간략히 살펴보면, 도메인크로싱 생성부(500A)는 쓰기플래그(WT_FLG)신호와 내부클럭(INT_CLK)신호가 모두 논리레벨 'H'로 활성화되면, 내부클럭-스트 로브신호(DINSTBP)를 논리레벨 'H'로 활성화한다.
앞서 언급한 바와 같이, 도메인크로싱 생성부(500A)에 인가되는 구동전원(VDD_TRIM)에 의해 낸드게이트(ND1)와, 인버터 체인(510)이 구동되는데, 이러한 구동전원(VDD_TRIM)의 레벨이 조절되면 각 소자의 구동속도가 달라진다. 예를 들어, 구동전원(VDD_TRIM)의 레벨이 높아지면, 각 소자의 구동속도가 빨라지기 때문에, 내부클럭-스트로브신호(DINSTBP)의 활성화 시점이 앞당겨지는 것이다. 또한, 구동전원(VDD_TRIM)의 레벨이 낮아지면, 각 소자의 구동속도가 느려져, 내부클럭-스트로브신호(DINSTBP)의 활성화 시점이 미뤄진다. 즉, 낸드게이트(ND1)로 부터 인버터 체인(510)을 거친 전파 지연량이 구동전원(VDD_TRIM)의 레벨에 따라 조절되는 것이다.
도 7은 도 5의 구동전원 조절부(400)의 내부 회로도이다.
도 7을 참조하면, 구동전원 조절부(400)는 퓨즈옵션 또는 테스트신호(TM1, TM2)에 대응되는 제1 및 제2 조절-입력신호(A, B)를 생성하기 위한 퓨즈-테스트신호 공급부(420)와, 제1 및 제2 조절-입력신호(A, B)를 디코딩하여 제1 내지 제4 정/부-레벨-조절신호(BS, BSB, DLYUP1, DLYUP1B, DLYUP2, DLYUP2B, DLYDN1, DLYDN1B)로 출력하기 위한 디코딩부(440)와, 제1 내지 제4 정/부-레벨-조절신호(BS, BSB, DLYUP1, DLYUP1B, DLYUP2, DLYUP2B, DLYDN1, DLYDN1B)에 응답하여 조절된 구동전원(VDD_TRIM)을 공급하기 위한 구동전원 공급부(460)를 구비한다.
도 8은 도 7에 도시된 퓨즈-테스트신호 공급부(420)의 내부 회로도이다.
도 8을 참조하면, 퓨즈-테스트신호 공급부(420)는 퓨즈옵션에 대응되는 각각 퓨즈-옵션신호(C, D)를 출력하기 위한 제1 및 제2 퓨즈신호 공급부(422, 426)와, 인가되는 제1 및 제2 테스트신호(TM1, TM2) 또는 퓨즈-옵션신호(C, D)를 선택하여 제1 및 제2 조절-입력신호(A, B)로 출력하기 위한 제1 및 제2 선택 출력부(424, 428)를 포함한다.
참고적으로, 제1 및 제2 퓨즈신호 공급부(422, 426)는 동일한 회로적 구현을 가지므로, 제1 퓨즈신호 공급부만을 예시로서 살펴보도록 한다. 또한, 제1 및 제2 선택 출력부(424, 428) 역시 입력신호만이 다르고 동일한 회로적 구현을 가지므로, 제1 선택 출력부(424, 428)를 예시적으로 살펴보도록 한다.
먼저, 제1 퓨즈신호 공급부(422)는 전원전압(VDD)의 공급단과 노드 M1 사이에 접속된 퓨즈옵션(FS1)과, 노드 M1과 접지전압의 공급단 사이에 접속된 커패시터(C1)와, 노드 M1에 걸린전압을 반전하여 제1 퓨즈-옵션신호(C)로 출력하기 위한 인버터(I1)와, 인버터(I1)의 출력신호를 게이트 입력으로 가지며 노드 M1과 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)를 포함한다.
그리고 제1 선택 출력부(424)는 제1 테스트신호(TM1)와 퓨즈-옵션신호 C를 입력으로 갖는 노어게이트(NR1)와, 노어게이트(NR1)의 출력신호를 반전하여 제1 조절-입력신호(A)로 출력하기 위한 인버터(I2)를 포함한다.
도 9는 도 7의 디코딩부(440)의 내부 회로도이다.
도 9를 참조하면, 디코딩부(440)는 제1 조절-입력신호(A)를 반전시키기 위한 인버터(I3)와, 제2 조절-입력신호(B)를 반전시키기 위한 인버터(I4)와, 인버터 I3 및 I4의 출력신호를 입력으로 가져 제1 부-레벨-조절신호(BSB)로 출력하기 위한 낸 드게이트(ND2)와, 낸드게이트(ND2)의 출력신호를 반전시켜 제1 정-레벨-조절신호(BS)로 출력하기 위한 인버터(I5)와, 인버터(I4)의 출력신호와 제1 조절-입력신호(A)를 입력으로 가져 제2 부-레벨-조절신호(DLYUP1B)로 출력하기 위한 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 반전시켜 제2 정-레벨-조절신호(DLYUP1)로 출력하기 위한 인버터(I6)와, 인버터(I3)의 출력신호와 제2 조절-입력신호(B)를 입력으로 가져 제3 부-레벨-조절신호(DLYUP2B)로 출력하기 위한 낸드게이트(ND4)와, 낸드게이트(ND4)의 출력신호를 반전시켜 제3 정-레벨-조절신호(DLYUP2)로 출력하기 위한 인버터(I7)와, 제1 및 제2 조절-입력신호(A, B)를 입력으로 가져 제4 부-레벨-조절신호(DLYDN1)로 출력하기 위한 낸드게이트(ND5)와, 낸드게이트(ND5)의 출력신호를 반전시켜 제4 정-레벨-조절신호(DLYDN1B)로 출력하기 위한 인버터(I8)를 구비한다.
한편, 도 8및 도 9에 도시된 퓨즈-테스트신호 공급부(420)와 디코딩부(440)의 구동에 따른, 제1 내지 제4 정/부-레벨-조절신호(BS, BSB, DLYUP1, DLYUP1B, DLYUP2, DLYUP2B, DLYDN1, DLYDN1B)의 활성화 여부는 하기 표 1과 같다.
입력신호 FS1 FS2 TM1 TM2
DLYUP2 NO CUT CUT 0 1
DLYUP1 CUT NO CUT 1 0
BS NO CUT NO CUT 0 0
DLYDN1 CUT CUT 1 1
도 10은 도 7의 구동전원 공급부(460)의 내부 회로도이다.
도 10을 참조하면, 구동전원 공급부(460)는 전원전압(VDD)의 공급단과 접지전압(VSS)의 공급단 사이에 직렬 연결된 제1 내지 제5 저항(R1, R2, R3, R4, R5)과, 제1 내지 제4 정/부-레벨-조절신호(BS, BSB, DLYUP1, DLYUP1B, DLYUP2, DLYUP2B, DLYDN1, DLYDN1B) 중 해당 신호에 응답하여 각 저항의 연결노드(N1, N2, N3, N4)에 걸린전압을 구동전원(VDD_TRIM)으로 출력하기 위한 제1 내지 제4 트랜스퍼 게이트(TG1, TG2, TG3, TG4)를 구비한다.
구동전원 공급부(460)의 구동을 간략히 상기 표 1과 함께 살펴보도록 한다.
먼저, 제1 및 제2 테스트신호(TM1, TM2)가 모두 비활성화되거나, 제1 및 제2 퓨즈옵션(FS1, FS2)이 모두 컷팅되지 않은 경우에는, 퓨즈-테스트신호 입력부(420)가 이에 응답하여 제1 및 제2 입력-조절신호(A, B)를 논리레벨 'L'로 출력한다. 이어, 디코딩부(440)가 제1 및 제2 입력-조절신호(A, B)의 비활성화에 응답하여 제1 정/부-레벨-조절신호(BS, BSB)를 각각 논리레벨 'H'와 'L'로 활성화한다. 따라서, 구동전원 공급부(460) 내 트랜스퍼게이트 TG3가 액티브되어 노드 N3에 걸린전압을 구동전원(VDD_TRIM)으로 공급한다. 즉, 테스트신호(TM1, TM2)나 퓨즈옵션(FS1, FS2)으로 인한 레벨의 조절이 없는 경우에 공급되는 구동전원(VDD_TRIM)으로, 기본적으로 설정된 전압 레벨이다.
또한, 제1 또는 제2 테스트신호(TM1, TM2)가 선택적으로 하나 활성화되거나, 제1 또는 제2 퓨즈옵션이 선택적으로 하나가 컷팅된 경우에는, 제2 또는 제3 정/부-레벨-조절신호(DLYUP1, DLYUP1B, DLYUP2, DLYUP2B)가 활성화되어 노드 N1 또는 N2에 걸린전압이 구동전원(VDD_TRIM)으로 공급된다. 이와 같이, 퓨즈옵션(FS1, FS2)이나 테스트신호(TM1, TM2)가 하나씩 인가 및 컷팅되는 경우에는, 기본으로 공급되는 전원에 비해 높은 구동전원(VDD_TRIM)이 공급되는 것을 알 수 있다.
살펴보면, 구동전원 공급부(460)는 제3 정/부-레벨-조절신호(DLYUP2, DLYUP2B)가 논리레벨 'H'와, 'L'로 활성화되면 트랜스퍼게이트(TG1)가 활성화되어 노드 N1에 걸린 전압을 구동전원(VDD_TRIM)으로 공급한다. 그리고 제2 정/부-레벨-조절신호(DLYUP1, DLYUP1B)가 활성화되면, 트랜스퍼게이트(TG2)가 활성화되어 노드 N2에 걸린 전압을 구동전원(VDD_TRIM)으로 공급한다.
또한, 제1 및 제2 테스트신호(TM1, TM2)가 모두 활성화되거나, 제1 및 제2 퓨즈옵션(FS1, FS2)이 모두 컷팅된 경우에는, 제4 정/부-레벨-조절신호(DLYDN1, DLYDN1B)가 활성화되어, 노드 N4에 걸린전압이 구동전원(VDD_TRIM)으로 공급된다. 즉, 퓨즈옵션이나 테스트신호(TM1, TM2)가 모두 인가 및 컷팅되는 경우에는, 기본으로 공급되는 전원에 비해 낮은 구동전원(VDD_TRIM)이 공급되는 것을 알 수 있다.
이때, 제3 정/부-레벨-조절신호(DLYUP2, DLYUP2B)에 의해 공급되는 구동전원(VDD_TRIM)의 레벨이 가장 높으며, 제4 정/부-레벨-조절신호(DLYDN1, DLYDN1B)에 의해 공급되는 구동전원(VDD_TRIM)의 레벨이 가장 낮다.
이와 같이, 각 레벨-조절신호(BS, BSB, DLYUP1, DLYUP1B, DLYUP2, DLYUP2B, DLYDN1, DLYDN1B)가 활성화되면, 이에 대응되는 트랜스퍼게이트가 활성화되어, 해당 노드에 걸린 전압을 구동전원(VDD_TRIM)으로 공급한다.
그러므로, 제1 실시 예에 따른 반도체메모리소자는 퓨즈옵션(FS1, FS2)과 테스트신호(TM1, TM2)의 인가를 통해 구동전원(VDD_TRIM)의 레벨을 조절함으로써, 내부클럭-스트로브신호(DINSTBP)의 활성화 시점을 조절할 수 있다. 일반적으로 구동전원의 레벨이 상승되면, 전파 지연시간이 줄어들어 내부클럭-스트로브신호(DINSTBP)의 활성화 시점이 앞당겨진다. 또한, 구동전원의 레벨이 하강하면, 전파지연시간이 줄어들어 내부클럭-스트로브신호(DINSTBP)의 활성화 시점이 느려진다.
따라서, PVT 변동 시에도, 적정한 시점에 내부클럭-스트로브신호(DINSTBP)가 활성화되도록, 퓨즈옵션(FS1, FS2)과 테스트신호(TM1, TM2)의 인가를 통해 조절할 수 있다.
<제2 실시 예>
도 11은 본 발명의 제2 실시 예에 따른 반도체메모리소자 내 데이터 정렬을 위한 블록 구성도이다.
도 11을 참조하면, 제2 실시 예에 따른 반도체메모리소자는 외부 데이터(DIN)를 입력받기 위한 데이터 입력버퍼(100)와, 외부 데이터스트로브신호(DQS)를 입력받아 서로 180°의 위상차이를 갖는 폴링-데이터스트로브신호(DSFP4)와, 라이징-데이터스트로브신호(DSRP4)를 출력하기 위한 DQS 입력버퍼(200)와, 폴링-데이터스트로브신호(DSFP4)와 라이징-데이터스트로브신호(DSRP4)에 응답하여 데이터 입력버퍼(100)의 출력 데이터(DT_IN)를 병렬 형태로 정렬하여 제1 내지 제4 정렬-데이터(ALGN_DINR0, ALGN_DINF0, ALGN_DINR1, ALGN_DINF1)로 출력하기 위한 데이터 정렬부(300)와, 쓰기플래그(WT_FLG)와 내부클럭(INT_CLK)에 응답하여 내부클럭-스트로브신호(DINSTBP)로 출력하기 위한 도메인크로싱 제어부(500B)와, 도메인크로싱 제어부(500B)의 지연량을 조절하기 위한 지연량 조절부(700)와, 제1 내지 제4 정렬-데이터(ALGN_DINR0, ALGN_DINF0, ALGN_DINR1, ALGN_DINF1)를 내부클럭-스트로브신호(DINSTBP)에 응답하여 해당 글로벌 데이터 버스에 인가하기 위한 GIO 전달부(600)를 구비한다.
제2 실시 예에 따른 본 발명은 지연량 조절부(700)를 구비하여, 도메인크로싱 제어부(500B)가 갖는 지연량을 조절하여 출력한다. 이에 관해서 다음 도면을 참조하여 구체적으로 살펴보도록 한다.
도 12는 도 11의 제2 실시 예에 따른 도메인크로싱 제어부(500B)의 내부 회로도이다.
도 12을 참조하면, 도메인크로싱 제어부(500B)는 내부클럭(INT_CLK)과 쓰기플래그(WT_FLG)의 활성화를 감지하기 위한 활성화 감지부(520)와, 활성화 감지부(520)의 출력신호를 제1 지연량-조절신호(DL_CTRL1)에 응답하여 서로 다른 지연량을 갖는 제1 또는 제2 지연신호를 출력하기 위한 제1 지연부(530)와, 제2 지연량-조절신호(DL_CTRL2)에 응답하여 제1 또는 제2 지연신호에 조절된 지연을 부여하여 제3 지연신호를 출력하기 위한 제2 지연부(540)와, 제3 지연량-조절신호(DL_CTRL3)에 응답하여 제3 지연신호에 조절된 지연을 부여하여 내부클럭-스트로브신호(DINSTBP)로 출력하기 위한 제3 지연부(550)를 포함한다.
여기서, 활성화 감지부(520)는 내부클럭(INT_CLK)과 쓰기플래그(WT_FLG)를 입력으로 갖는 낸드게이트(ND6)와, 낸드게이트(ND6)의 출력신호를 반전시켜 자신의 출력신호로 출력하기 위한 인버터(I9)를 포함한다.
그리고 제1 지연부(530)는 활성화 감지부(520)의 출력신호를 지연시키기 위한 인버터 체인(535)과, 인버터 체인(535)의 출력신호와 제1 지연량-조절신호(DL_CTRL1)를 입력으로 가져 제1 지연신호로 출력하기 위한 낸드게이트(ND7)와, 제1 지연량-조절신호(DL_CTRL1)를 반전시키기 위한 인버터(I10)와, 인버터(I10)의 출력신호와 활성화 감지부(520)의 출력신호를 입력으로 가져 제2 지연신호로 출력하기 위한 낸드게이트(ND8)를 구비한다.
제2 지연부(540)는 제1 지연부(530)의 제1 지연신호와 제2 지연신호와 제2 지연량-조절신호(DL_CTRL2)를 입력으로 갖는 낸드게이트(ND9)와, 낸드게이트(ND9)의 출력신호와 활성화 감지부(520)의 출력신호를 입력으로 가져 제3 지연신호로 출력하기 위한 낸드게이트(ND10)를 구비한다.
제3 지연부(550)는 제3 지연량-조절신호(DL_CTRL3)에 응답하여 제3 지연신호에 선택적으로 지연을 부여하기 위한 제1 지연소자(552)와, 제3 지연량-조절신호(DL_CTRL3)에 응답하여 제1 지연소자(552)의 출력신호 또는 제3 지연신호에 선택적으로 지연을 부여하여 내부클럭-스트로브신호(DINSTBP)로 출력하기 위한 제2 지연소자(554)를 포함한다.
여기서, 제1 지연소자(552)는 제3 지연신호를 지연시키기 위한 인버터 체인(552a)과 인버터 체인(552a)의 출력신호와 제3 지연량-조절신호(DL_CTRL3)를 입력으로 가져 자신의 출력신호로 출력하기 위한 낸드게이트(ND11)를 구비한다.
제2 지연소자(554)는 제3 지연량-조절신호(DL_CTRL3)를 반전시키기 위한 인버터(I11)와, 인버터(I11)의 출력신호와 제3 지연신호를 입력으로 갖는 낸드게이트(ND12)와, 낸드게이트(ND12)의 출력신호와 제1 지연소자(552)의 출력신호를 입력으로 갖는 낸드게이트(ND13)와, 낸드게이트(ND13)의 출력신호를 반전시켜 내부클럭-스트로브신호(DINSTBP)로 출력하기 위한 인버터(I12)를 포함한다.
한편, 도 13은 도 11의 지연량 조절부(700)의 내부 회로도이다.
도 13을 참조하면, 지연량 조절부(700)는 퓨즈옵션과 테스트신호(TM1, TM2)에 대응되는 제1 및 제2 입력-조절신호(A, B)를 출력하기 위한 퓨즈-테스트신호 공급부(720)와, 제1 및 제2 입력-조절신호(A, B)에 응답하여 제1 내지 제3 지연량-조절신호(DL_CTRL1, DL_CTRL2, DL_CTRL3)를 생성하기 위한 지연제어신호 생성부(740)를 포함한다.
여기서, 퓨즈-테스트신호 공급부(420)는 도 8에 도시된 바와 동일하며, 그 구동은 상기 표 1에 도시된 바와 같다. 따라서, 이에 대한 구체적인 언급은 생략하도록 한다.
도 14는 도 13의 지연제어신호 생성부(740)의 내부 회로도이다.
도 14를 참조하면, 지연제어신호 생성부(740)는 각각 제1 및 제2 입력-조절신호(A, B)에 응답하여 해당 지연량-조절신호(DL_CTRL1, DL_CTRL2, DL_CTRL3)를 출력하기 위한 제1 내지 제3 제어신호 생성부(742, 744, 746)를 구비한다.
제1 제어신호 생성부(742)는 제1 및 제2 입력-조절신호(A, B)를 입력으로 갖는 낸드게이트(ND14)와, 제1 및 제2 입력-조절신호(A, B)를 입력으로 갖는 노어게이트(NR2)와, 노어게이트(NR2)의 출력신호를 반전시키기 위한 인버터(I13)와, 인버터(I13)의 출력신호와 낸드게이트(ND14)의 출력신호를 입력으로 가져 제1 지연량-조절신호(DL_CTRL1)로 출력하기 위한 낸드게이트(ND15)를 포함한다.
제2 제어신호 생성부(744)는 제1 및 제2 입력-조절신호(A, B)를 각각 반전하기 위한 인버터(I14, I15)와, 인버터(I14)의 출력신호와 제2 입력-조절신호(B)를 입력으로 갖는 낸드게이트(ND16)와, 제1 입력-조절신호(A)와 인버터(I15)의 출력신호를 입력으로 갖는 낸드게이트(ND17)와, 낸드게이트 ND16 및 ND17의 출력신호를 입력으로 갖는 낸드게이트(ND18)와, 낸드게이트(ND18)의 출력신호를 반전시켜 제2 지연량-조절신호(DL_CTRL2)로 출력하기 위한 인버터(I16)를 포함한다.
제3 제어신호 생성부(746)는 제2 입력-조절신호(B)를 반전하기 위한 인버터(I17)와, 제1 및 제2 입력-조절신호(A, B)를 입력으로 갖는 낸드게이트(ND19)와, 제1 입력-조절신호(A)와 인버터(I17)의 출력신호를 입력으로 갖는 낸드게이트(ND20)와, 낸드게이트(ND20)의 출력신호를 입력으로 가져 제3 지연량-조절신호(DL_CTRL3)로 출력하기 위한 낸드게이트(ND21)를 포함한다.
다음에서는 도 12 내지 도 14에 도시된 도메인크로싱 제어부(500B) 및 지연량 조절부(700)의 구동을, 상기 표 1과 함께 살펴보도록 한다.
먼저, 제1 및 제2 테스트신호(TM1, TM2)가 모두 비활성화되거나, 제1 및 제2 퓨즈옵션(FS1, FS2)이 모두 컷팅되지 않은 제1 경우, 퓨즈-테스트 신호 공급부(720)는 이에 응답하여 제1 및 제2 조절-입력신호(A, B)를 모두 논리레벨 'L'로 출력한다. 이어, 지연제어신호 생성부(740)는 제1 및 제2 지연량-조절신호(DL_CTRL1, DL_CTRL2)를 논리레벨 'H'로 활성화되고, 제3 지연량-조절신호(DL_CTRL3)는 논리레벨 'L'로 비활성화된다. 이어, 도메인 크로싱 제어부(500B)의 제1 지연부(530)가 제1 지연량-조절신호에 응답하여 인버터 체인(535)과 낸드게이트(ND7)를 거친 제1 지연신호를 출력하며, 제2 지연부(540)가 제2 지연량-조절신호(DL_CTRL2)에 응답하여 제1 지연신호에 2개의 낸드게이트(ND9, ND10)에 의한 추가적인 지연을 부여한 뒤 제3 지연신호로 출력한다. 그리고 제2 지연소자(554)가 제3 지연신호에 낸드게이트(ND12, ND13)와 인버터(I12)를 통한 추가적인 지연을 부여하여 내부클럭-스트로브신호(DINSTBP)를 출력한다.
즉, 테스트신호(TM1, TM2)나 퓨즈옵션(FS1, FS2)으로 인한 지연량의 조절이 없는 경우에, 기본적으로 내부클럭-스트로브신호가 갖는 지연량이다.
또한, 제1 또는 제2 테스트신호(TM1, TM2)가 선택적으로 하나 활성화되거나, 제1 또는 제2 퓨즈옵션이 선택적으로 하나가 컷팅된 경우에는, 퓨즈-테스트 신호 공급부(720)는 이에 응답하여 제1 및 제2 조절-입력신호(A, B)를 각각 신호를 논리레벨 H, L로 출력한다.
이어, 지연제어신호 생성부(740)는 제1 및 제2 조절-입력신호(A, B)가 논리레벨 'H'와 'L'를 갖는 제2 경우, 제1 및 제2 지연량-조절신호(DL_CTRL1, DL_CTRL2)를 논리레벨 'L'로 비활성화하고, 제3 지연량-조절신호(DL_CTRL3)를 논리레벨 'H'로 활성화한다. 이어, 도메인 크로싱 제어부(500B)의 제2 지연부(540)가 제2 지연량-조절신호(DL_CTRL2)에 응답하여 활성화 감지부(520)의 출력신호에 낸드게이트( ND10)에 의한 지연을 부여한 뒤 제3 지연신호로 출력한다. 그리고 제1 및 제2 지연소자(552, 554)가 제3 지연신호에 인버터 체인(552a)과 낸드게이트(ND11, ND12, ND13)와 인버터(I12)를 통한 지연을 부여하여 내부클럭-스트로브신호(DINSTBP)를 출력한다.
앞서 언급한, 제1 및 제2 조절-입력신호(A, B)가 모두 논리레벨 'L'를 갖는 기본 제1 경우와, 조절-입력신호(A, B)가 각각 논리레벨 'H'와 'L'를 갖는 제2 경우를 비교하면, 제2 경우에 제1 및 제2 지연부(530, 540)에 의한 지연이 줄어든 것을 알 수 있다. 따라서, 내부클럭-스트로브신호의 활성화 시점이 앞당겨진다.
그리고 지연제어신호 생성부(740)는 제1 및 제2 조절-입력신호(A, B)가 논리레벨 'L'와 'H'를 갖는 제3 경우, 제1 내지 제3 지연량-조절신호(DL_CTRL1, DL_CTRL2, DL_CTRL3)를 논리레벨 'L'로 비활성화한다. 이어, 도메인 크로싱 제어부(500B)의 제2 지연부(540)가 제2 지연량-조절신호(DL_CTRL2)에 응답하여 활성화 감지부(520)의 출력신호에 낸드게이트(ND10)에 의한 지연을 부여한 뒤 제3 지연신호로 출력한다. 그리고 제2 지연소자(554)가 제3 지연신호에 낸드게이트( ND12, ND13)와 인버터(I12)를 통한 지연을 부여하여 내부클럭-스트로브신호(DINSTBP)를 출력한다.
앞서 언급한, 기본 제1 경우와, 제3 경우를 비교하면, 제1 및 제2 지연부(530, 540)와 제1 지연소자(552)에 의한 지연이 줄어든 것을 알 수 있다. 그리고 제2 경우와 비교하여 보면, 제3 경우에 있어 내부클럭-스트로브신호(DINSTBP)는 제1 지연소자(552)에 의한 지연만큼을 적게 갖고 활성화되는 것을 알 수 있다.
끝으로, 제1 및 제2 테스트신호(TM1, TM2)가 모두 활성화되거나, 제1 및 제2 퓨즈옵션(FS1, FS2)이 컷팅되는 제4 경우, 퓨즈-테스트 신호 공급부(720)는 이에 응답하여 제1 및 제2 조절-입력신호(A, B)를 모두 논리레벨 'H'로 출력한다. 이어, 지연제어신호 생성부(740)는 제1 내지 제3 지연량-조절신호(DL_CTRL1, DL_CTRL2, DL_CTRL3)를 논리레벨 'H'로 활성화한다. 이어, 도메인 크로싱 제어부(500B)의 제1 지연부(530)가 제1 지연량-조절신호에 응답하여 인버터 체인(535)과 낸드게이트(ND7)를 거친 제1 지연신호를 출력하며, 제2 지연부(540)가 제2 지연량-조절신호(DL_CTRL2)에 응답하여 제1 지연신호에 2개의 낸드게이트(ND9, ND10)에 의한 추가적인 지연을 부여한 뒤 제3 지연신호로 출력한다. 그리고 제3 지연부(550)가 제3 지연신호에 인버터 체인(552a)과, 낸드게이트(ND11, ND12, ND13)와 인버터(I12)를 통한 추가적인 지연을 부여하여 내부클럭-스트로브신호(DINSTBP)를 출력한다.
제1 경우와 제4 경우를 비교하여 보면, 제4 경우에 내부클럭-스트로브신호(DINSTBP)가 제1 지연소자(552)에 의한 지연으로 제1 경우에 비해 더 늦게 활성화된다.
제1 내지 제4 경우 중, 제4 경우에 의한 내부클럭-스트로브신호(DINSTBP)가 가장 긴 지연시간을 가지고 활성화된다. 그리고 제3 경우에 의한 내부클럭-스트로브신호(DINSTBP)가 가장 짧은 지연시간을 가지고 활성화된다.
그러므로, 전술한 제2 실시 예에 따른 반도체메모리소자는 지연량-조절신호에 따라 조절된 지연시간을 부여하는 도메인크로싱 제어부(500B)와, 퓨즈옵션과 테스트신호의 인가를 통해 지연량-조절신호를 생성하기 위한 지연량 조절부(700)를 포함한다. 따라서, 퓨즈옵션과 테스트신호(TM1, TM2)의 인가를 통해, 도메인크로싱 제어부(500B)의 지연량이 조절되므로, 이에 출력되는 내부클럭-스트로브신호(DINSTBP)의 활성화 시점이 조절된다. 즉, 종래와 달리, 본 발명은 PVT 변동과 고주파 구동 시에도, 적정한 tDQSS를 갖도록, 내부클럭-스트로브신호(DINSTBP)의 활성화 시점을 퓨즈옵션과 테스트신호(TM1, TM2)의 인가를 통해 조절할 수 있다.
이와 같이, 제1 및 제2 실시 예에 따른 반도체메모리소자는 PVT 변동이나, 고주파 구동 시에도, 데이터를 외부 데이터 스트로브신호로 부터 내부클럭으로 동기시키는 도메인 크로싱이 안정적으로 이뤄진다. 이는 도메인 크로싱을 위한 내부클럭-스트로븝신호의 활성화 시점을 퓨즈옵션과 테스트신호의 인가등으로 통해 미세하게 조절할 수 있기 때문이다. 이러한 안정적 도메인 크로싱은 데이터의 신뢰성을 향상시킨다. 뿐만 아니라, 테스트신호와 퓨즈옵션만을 통해 도메인크로싱 시점을 조절할 수 있으므로, 개발기간이 단축된다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 PVT 변동이나, 고주파 구동 시에도, 데이터를 외부 스트로브신호로부터 내부클럭으로 동기시키는 도메인 크로싱 시점을 퓨즈옵션과 테스트신호의 인가 등을 통해 미세하게 조절할 수 있기 때문에, 데이터의 신뢰성을 향상 및 개발기간 단축의 효과를 갖는다.

Claims (28)

  1. 직렬로 인가되는 외부 데이터를 입력받기 위한 데이터 입력버퍼;
    외부 데이터스트로브신호를 입력받아 서로 180°의 위상차이를 갖는 폴링-데이터스트로브신호와, 라이징-데이터스트로브신호를 출력하기 위한 DQS 입력버퍼;
    상기 폴링-데이터스트로브신호와 상기 라이징-데이터스트로브신호에 응답하여 상기 데이터 입력버퍼의 출력 데이터를 병렬 형태로 정렬하여 복수의 정렬-데이터로 출력하기 위한 데이터 정렬수단;
    쓰기플래그와 내부클럭에 응답하여 내부클럭-스트로브신호를 출력하기 위한 도메인크로싱 제어수단;
    상기 도메인크로싱 제어수단에 조절된 레벨의 구동전원을 공급하기 위한 구동전원 조절수단; 및
    상기 복수의 정렬-데이터를 상기 내부클럭-스트로브신호에 응답하여 해당 글로벌 데이터 버스에 인가하기 위한 GIO 전달수단
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 구동전원 조절수단은,
    퓨즈옵션 또는 복수의 테스트신호에 대응되는 제1 및 제2 조절-입력신호를 생성하기 위한 퓨즈-테스트신호 공급부와,
    상기 제1 및 제2 조절-입력신호를 디코딩하여 제1 내지 제4 정/부-레벨-조절신호로 출력하기 위한 디코딩부와,
    상기 제1 내지 제4 정/부-레벨-조절신호에 응답하여 조절된 상기 구동전원을 공급하기 위한 구동전원 공급부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 구동전원 공급부는,
    제1 전원전압의 공급단과 제2 전원전압의 공급단 사이에 직렬 연결된 제1 내지 제5 저항과,
    상기 제1 내지 제4 정/부-레벨-조절신호 중 해당 신호에 응답하여 상기 제1 내지 제5 저항 사이의 연결노드에 걸린전압을 상기 구동전원으로 출력하기 위한 제1 내지 제4 트랜스퍼 게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 도메인크로싱 제어수단은,
    상기 쓰기플래그와 상기 내부클럭을 입력으로 갖는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호를 지연 및 반전시켜 상기 내부클럭-스트로브신호로 출력하기 위한 인버터 체인을 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 퓨즈-테스트신호 공급부는,
    제1 및 제2 퓨즈옵션에 대응되는 제1 및 제2 퓨즈-옵션신호를 출력하기 위한 제1 및 제2 퓨즈신호 공급부와,
    인가되는 제1 및 제2 테스트신호 또는 상기 제1 및 제2 퓨즈-옵션신호를 선택하여 상기 제1 및 제2 조절-입력신호로 출력하기 위한 제1 및 제2 선택 출력부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 제1 퓨즈신호 공급부는,
    상기 제1 전원전압의 공급단과 노드 M1 사이에 접속된 상기 제1 퓨즈옵션과,
    상기 노드 M1과 상기 제2 전원전압의 공급단 사이에 접속된 커패시터와,
    상기 노드 M1에 걸린전압을 반전하여 상기 제1 퓨즈-옵션신호로 출력하기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호를 게이트 입력으로 가지며 상기 노드 M1과 상기 제2 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    상기 제1 선택 출력부는,
    상기 제1 테스트신호와 상기 제1 퓨즈-옵션신호를 입력으로 갖는 노어게이트와,
    상기 노어게이트의 출력신호를 반전하여 상기 제1 조절-입력신호로 출력하기 위한 제2 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  8. 제7항에 있어서,
    상기 데이터 정렬수단은,
    상기 라이징-데이터스트로브신호에 응답하여 상기 데이터 입력버퍼의 출력 데이터를 저장하기 위한 제1 래치와,
    상기 폴링-데이터스트로브신호에 응답하여 상기 제1 래치의 출력 데이터를 저장하여 상기 제1 정렬-데이터로 출력하기 위한 제2 래치와,
    상기 폴링-데이터스트로브신호에 응답하여 상기 데이터 입력버퍼의 출력 데이터를 저장하여 상기 제2 정렬-데이터로 출력하기 위한 제3 래치와,
    상기 라이징-데이터스트로브신호에 응답하여 상기 제3 래치의 출력 데이터를 저장하기 위한 제4 래치와,
    상기 라이징-데이터스트로브신호에 응답하여 상기 제3 래치의 출력 데이터를 저장하기 위한 제5 래치와,
    상기 폴링-데이터스트로브신호에 응답하여 상기 제4 래치의 출력 데이터를 저장하여 상기 제3 정렬-데이터로 출력하기 위한 제6 래치와,
    상기 폴링-데이터스트로브신호에 응답하여 상기 제5 래치의 출력 데이터를 저장하여 상기 제4 정렬-데이터로 출력하기 위한 제7 래치를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  9. 제8항에 있어서,
    상기 GIO 전달수단은
    상기 제2, 제3, 제6 및 제7 래치의 출력 데이터인 상기 제1 내지 제4 정렬-데이터를 인가받기 위한 입력 제어부와,
    상기 내부클럭-스트로브신호에 응답하여 상기 입력 제어부의 출력 데이터를 감지 및 증폭하여 상기 글로벌 데이터 버스에 전달하기 위한 데이터 감지증폭부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  10. 제9항에 있어서,
    상기 디코딩부는,
    상기 제1 조절-입력신호를 반전시키기 위한 제3 인버터와,
    상기 제2 조절-입력신호를 반전시키기 위한 제4 인버터와,
    상기 제3 및 제4 인버터의 출력신호를 입력으로 가져 상기 제1 부-레벨-조절신호로 출력하기 위한 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 반전시켜 상기 제1 정-레벨-조절신호로 출력하기 위한 제5 인버터와,
    상기 제4 인버터의 출력신호와 상기 제1 조절-입력신호를 입력으로 가져 상기 제2 부-레벨-조절신호로 출력하기 위한 제3 낸드게이트와,
    상기 제3 낸드게이트의 출력신호를 반전시켜 상기 제2 정-레벨-조절신호로 출력하기 위한 제6 인버터와,
    상기 제3 인버터의 출력신호와 상기 제2 조절-입력신호를 입력으로 가져 상기 제3 부-레벨-조절신호로 출력하기 위한 제4 낸드게이트와,
    상기 제4 낸드게이트의 출력신호를 반전시켜 상기 제3 정-레벨-조절신호로 출력하기 위한 제7 인버터와,
    상기 제1 및 제2 조절-입력신호를 입력으로 가져 상기 제4 부-레벨-조절신호로 출력하기 위한 제5 낸드게이트와,
    상기 제5 낸드게이트의 출력신호를 반전시켜 상기 제4 정-레벨-조절신호로 출력하기 위한 제8 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  11. 직렬로 인가되는 외부 데이터를 입력받기 위한 데이터 입력버퍼;
    외부 데이터스트로브신호를 입력받아 서로 180°의 위상차이를 갖는 폴링-데이터스트로브신호와, 상기 라이징-데이터스트로브신호를 출력하기 위한 DQS 입력버퍼;
    상기 폴링-데이터스트로브신호와 상기 라이징-데이터스트로브신호에 응답하여 상기 데이터 입력버퍼의 출력 데이터를 병렬 형태로 정렬하여 복수의 정렬-데이터로 출력하기 위한 데이터 정렬수단;
    쓰기플래그와 내부클럭에 응답하여 내부클럭-스트로브신호로 출력하기 위한 도메인크로싱 제어수단;
    상기 도메인크로싱 제어수단의 지연량을 조절하기 위한 지연량 조절수단; 및
    상기 복수의 정렬-데이터를 상기 내부클럭-스트로브신호에 응답하여 해당 글 로벌 데이터 버스에 인가하기 위한 GIO 전달수단
    을 구비하는 반도체메모리소자.
  12. 제11항에 있어서,
    상기 도메인크로싱 제어수단은,
    상기 내부클럭과 상기 쓰기플래그의 활성화를 감지하기 위한 활성화 감지부와,
    상기 활성화 감지부의 출력신호를 제1 지연량-조절신호에 응답하여 서로 다른 지연량을 갖는 제1 또는 제2 지연신호를 출력하기 위한 제1 지연부와,
    제2 지연량-조절신호에 응답하여 상기 제1 또는 제2 지연신호에 조절된 지연을 부여하여 제3 지연신호를 출력하기 위한 제2 지연부와,
    제3 지연량-조절신호에 응답하여 상기 제3 지연신호에 조절된 지연을 부여하여 상기 내부클럭-스트로브신호로 출력하기 위한 제3 지연부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  13. 제12항에 있어서,
    상기 지연량 조절수단은,
    퓨즈옵션과 복수의 테스트신호에 대응되는 제1 및 제2 입력-조절신호를 출력 하기 위한 퓨즈-테스트신호 공급부와,
    상기 제1 및 제2 입력-조절신호에 응답하여 상기 제1 내지 제3 지연량-조절신호를 생성하기 위한 지연제어신호 생성부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  14. 제13항에 있어서,
    상기 활성화 감지부는,
    상기 내부클럭과 상기 쓰기플래그를 입력으로 갖는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호를 반전시켜 자신의 출력신호로 출력하기 위한 제1 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  15. 제14항에 있어서,
    상기 제1 지연부는,
    상기 활성화 감지부의 출력신호를 지연시키기 위한 제1 인버터 체인과,
    상기 제1 인버터 체인의 출력신호와 상기 제1 지연량-조절신호를 입력으로 가져 상기 제1 지연신호로 출력하기 위한 제2 낸드게이트와,
    상기 제1 지연량-조절신호를 반전시키기 위한 제2 인버터와,
    상기 제2 인버터의 출력신호와 상기 활성화 감지부의 출력신호를 입력으로 가져 상기 제2 지연신호로 출력하기 위한 제3 낸드게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  16. 제15항에 있어서,
    상기 제2 지연부는,
    상기 제1 지연신호와 상기 제2 지연신호와 상기 제2 지연량-조절신호를 입력으로 갖는 제4 낸드게이트와,
    상기 제4 낸드게이트의 출력신호와 상기 활성화 감지부의 출력신호를 입력으로 가져 상기 제3 지연신호로 출력하기 위한 제5 낸드게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  17. 제16항에 있어서,
    상기 제3 지연부는,
    상기 제3 지연량-조절신호에 응답하여 상기 제3 지연신호에 선택적으로 지연을 부여하기 위한 제1 지연소자와,
    상기 제3 지연량-조절신호에 응답하여 상기 제1 지연소자의 출력신호 또는 상기 제3 지연신호에 선택적으로 지연을 부여하여 상기 내부클럭-스트로브신호로 출력하기 위한 제2 지연소자를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  18. 제17항에 있어서,
    상기 제1 지연소자는,
    상기 제3 지연신호를 지연시키기 위한 제2 인버터 체인과,
    상기 제2 인버터 체인의 출력신호와 상기 제3 지연량-조절신호를 입력으로 가져 자신의 출력신호로 출력하기 위한 제6 낸드게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  19. 제18항에 있어서,
    상기 제2 지연소자는,
    상기 제3 지연량-조절신호를 반전시키기 위한 제3 인버터와,
    상기 제3 인버터의 출력신호와 상기 제3 지연신호를 입력으로 갖는 제7 낸드게이트와,
    상기 제7 낸드게이트의 출력신호와 상기 제1 지연소자의 출력신호를 입력으로 갖는 제8 낸드게이트와,
    상기 제8 낸드게이트의 출력신호를 반전시켜 상기 내부클럭-스트로브신호로 출력하기 위한 제4 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  20. 제19항에 있어서,
    상기 지연제어신호 생성부는,
    상기 제1 및 제2 입력-조절신호에 응답하여 상기 제1 내지 제3 지연량-조절신호 중 해당신호를 출력하기 위한 제1 내지 제3 제어신호 생성부를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  21. 제20항에 있어서,
    상기 제1 제어신호 생성부는,
    상기 제1 및 제2 입력-조절신호를 입력으로 갖는 제9 낸드게이트와,
    상기 제1 및 제2 입력-조절신호를 입력으로 갖는 제1 노어게이트와,
    상기 제1 노어게이트의 출력신호를 반전시키기 위한 제5 인버터와,
    상기 제5 인버터의 출력신호와 상기 제9 낸드게이트의 출력신호를 입력으로 가져 상기 제1 지연량-조절신호로 출력하기 위한 제10 낸드게이트를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  22. 제21항에 있어서,
    상기 제2 제어신호 생성부는,
    상기 제1 및 제2 입력-조절신호를 각각 반전하기 위한 제6 및 제7 인버터와,
    상기 제6 인버터의 출력신호와 상기 제2 입력-조절신호를 입력으로 갖는 제11 낸드게이트와,
    상기 제1 입력-조절신호와 제7 인버터의 출력신호를 입력으로 갖는 제12 낸드게이트와,
    상기 제11 및 제12 낸드게이트의 출력신호를 입력으로 갖는 제13 낸드게이트와,
    상기 제13 낸드게이트의 출력신호를 반전시켜 상기 제2 지연량-조절신호로 출력하기 위한 제8 인버터를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  23. 제22항에 있어서,
    상기 제3 제어신호 생성부는,
    상기 제2 입력-조절신호를 반전하기 위한 제9 인버터와,
    상기 제1 및 제2 입력-조절신호를 입력으로 갖는 제14 낸드게이트와,
    상기 제1 입력-조절신호와 제9 인버터의 출력신호를 입력으로 갖는 제15 낸 드게이트와,
    상기 제15 낸드게이트의 출력신호를 입력으로 가져 상기 제3 지연량-조절신호로 출력하기 위한 제16 낸드게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  24. 제23항에 있어서,
    상기 퓨즈-테스트신호 공급부는,
    제1 및 제2 퓨즈옵션에 대응되는 제1 및 제2 퓨즈-옵션신호를 출력하기 위한 제1 및 제2 퓨즈신호 공급부와,
    인가되는 제1 및 제2 테스트신호 또는 상기 제1 및 제2 퓨즈-옵션신호를 선택하여 상기 제1 및 제2 조절-입력신호로 출력하기 위한 제1 및 제2 선택 출력부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  25. 제24항에 있어서,
    상기 제1 퓨즈신호 공급부는,
    상기 제1 전원전압의 공급단과 노드 M1 사이에 접속된 상기 제1 퓨즈옵션과,
    상기 노드 M1과 상기 제2 전원전압의 공급단 사이에 접속된 커패시터와,
    상기 노드 M1에 걸린전압을 반전하여 상기 제1 퓨즈-옵션신호로 출력하기 위한 제10 인버터와,
    상기 제10 인버터의 출력신호를 게이트 입력으로 가지며 상기 노드 M1과 상기 제2 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  26. 제25항에 있어서,
    상기 제1 선택 출력부는,
    상기 제1 테스트신호와 상기 제1 퓨즈-옵션신호를 입력으로 갖는 제2 노어게이트와,
    상기 제2 노어게이트의 출력신호를 반전하여 상기 제1 조절-입력신호로 출력하기 위한 제11 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  27. 제26항에 있어서,
    상기 데이터 정렬수단은,
    상기 라이징-데이터스트로브신호에 응답하여 상기 데이터 입력버퍼의 출력 데이터를 저장하기 위한 제1 래치와,
    상기 폴링-데이터스트로브신호에 응답하여 상기 제1 래치의 출력 데이터를 저장하여 상기 제1 정렬-데이터로 출력하기 위한 제2 래치와,
    상기 폴링-데이터스트로브신호에 응답하여 상기 데이터 입력버퍼의 출력 데이터를 저장하여 상기 제2 정렬-데이터로 출력하기 위한 제3 래치와,
    상기 라이징-데이터스트로브신호에 응답하여 상기 제3 래치의 출력 데이터를 저장하기 위한 제4 래치와,
    상기 라이징-데이터스트로브신호에 응답하여 상기 제3 래치의 출력 데이터를 저장하기 위한 제5 래치와,
    상기 폴링-데이터스트로브신호에 응답하여 상기 제4 래치의 출력 데이터를 저장하여 상기 제3 정렬-데이터로 출력하기 위한 제6 래치와,
    상기 폴링-데이터스트로브신호에 응답하여 상기 제5 래치의 출력 데이터를 저장하여 상기 제4 정렬-데이터로 출력하기 위한 제7 래치를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  28. 제27항에 있어서,
    상기 GIO 전달수단은
    상기 제2, 제3, 제6 및 제7 래치의 출력 데이터인 상기 제1 내지 제4 정렬-데이터를 인가받기 위한 입력 제어부와,
    상기 내부클럭-스트로브신호에 응답하여 상기 입력 제어부의 출력 데이터를 감지 및 증폭하여 상기 글로벌 데이터 버스에 전달하기 위한 데이터 감지증폭부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
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