JP2011222080A - 半導体装置 - Google Patents

Abstract

【課題】データストローブ信号のスルーレートを変更することなくデータストローブ信号のクロスポイントの電位を調整可能な半導体装置を提供する。
【解決手段】半導体装置は、外部クロックに基づき第１内部クロックを発生する発生回路と、第１内部クロックに基づき第２及び第３内部クロックを生成する分割回路であり第３内部クロックの立ち上がり及び立ち下がりの少なくとも一方のタイミングを調整するエッジ調整回路を含む分割回路と、エッジ調整回路にエッジ調整信号を供給する調整情報保持部と、第２内部クロックに応じて第１データストローブ信号を発生し第３内部クロックに応じて第１データストローブ信号と位相が異なる第２データストローブ信号を発生する出力回路を備え、エッジ調整回路はエッジ調整信号に応じて第３内部クロックの立ち上がり及び立ち下がりの少なくとも一方のタイミングを可変に調整する。
【選択図】図１

Description

本発明は、半導体装置に関し、特には、データストローブ信号を使用する半導体装置に関する。

複数の半導体装置間、例えば、半導体メモリ装置とメモリコントローラ間、でのデータ転送の周波数は、年々高くなってきている。このため、データの取り込みタイミングを示すために、データの出力側の半導体装置（例えば、半導体メモリ装置）から、データの受け取り側の半導体装置（例えば、メモリコントローラ）に、データと共に供給される信号であるデータストローブ信号の精度の向上が益々重要となってきている。

特許文献１には、データストローブ信号として、互いに位相が異なる２つのデータストローブ信号（相補データストローブ信号）を用いることで、相補データストローブ信号の立ち上がりに要する時間と立ち下がりに要する時間とが異なる場合であっても、相補データストローブ信号の周期（相補データストローブ信号のクロスポイント間の時間）を一定とすることができる半導体装置が開示されている。

特開２００８−１１２５６５号公報

一般的に、特許文献１に記載のような半導体装置は、相補データストローブ信号のクロスポイントの電位がデータストローブ信号の最大振幅（例えば、電源電位ＶＤＤと接地電位ＶＳＳとの間の振幅）の中間電位（例えば、中間電位Ｖｔｔ）と一致するように設計される。これは、相補データストローブ信号がクロスするタイミングとデータ信号の論理レベルが切り替わるタイミングとを一致させるためである。相補データストローブ信号のクロスポイントの電位が中間電位Ｖｔｔに一致させることで、データを受け取る側の半導体装置は、所定の期間で正確なデータ信号を受け取ることが可能となる。

しかしながら、実際の半導体装置においては、相補データストローブ信号のクロスポイントの電位が、中間電位Ｖｔｔからずれてしまう場合がある。この場合、相補データストローブ信号がクロスするタイミングとデータ信号の論理レベルが切り替わるタイミングとが、ずれてしまう恐れがある、という問題があることを本願発明者は明らかにした。

相補データストローブ信号の周期とデータ信号の周期とがずれてしまうと、データの受け取り側の半導体装置において、データの取り込みに使用できる期間が短くなる、又は、誤ったデータを取り込んでしまうという問題が生じる。

相補データストローブ信号のクロスポイントの電位を調整する方法としては、データストローブ信号の出力回路の駆動能力を調整し、相補データストローブ信号のスルーレートを調整することも考えられる。しかしながら、相補データストローブ信号のスルーレートを変更すると、信号反射の変化等による信号品質の低下が生じる恐れがある。

本発明の半導体装置は、外部クロック信号に基づいて第１の内部クロック信号を発生するクロック発生回路と、前記第１の内部クロック信号に基づいて、第２及び第３の内部クロック信号を生成するクロック分割回路であって、前記第３の内部クロック信号の立ち上がり及び立ち下がりの少なくとも一方のタイミングを調整するエッジ調整回路を含むクロック分割回路と、前記エッジ調整回路にエッジ調整信号を供給する調整情報保持部と、前記第２及び第３の内部クロック信号を受け取り、当該第２の内部クロック信号に応じて第１のデータストローブ信号を発生し、当該第３の内部クロック信号に応じて前記第１のデータストローブ信号と位相が異なる第２のデータストローブ信号を発生するデータストローブ出力回路と、を備え、前記エッジ調整回路は、前記エッジ調整信号に応じて、前記第３の内部クロック信号の立ち上がり及び立ち下がりの少なくとも一方のタイミングを可変に調整する。

本発明によれば、エッジ調整回路は、エッジ調整信号に応じて、第３の内部クロック信号の立ち上がり及び立ち下がりの少なくとも一方のタイミングを可変に調整する。データストローブ出力回路は、第２の内部クロック信号に応じて第１のデータストローブ信号を発生し、第３の内部クロック信号に応じて第２のデータストローブ信号を発生する。このため、データストローブ出力回路の駆動能力を変化させることなく、つまり、第１及び第２のデータストローブ信号のスルーレートを変更することなく、第１及び第２のデータストローブ信号のクロスポイントの電位を調整することが可能になる。

本発明の一実施形態の半導体装置１０の構成を示すブロック図である。 クロック分割部３００の回路図である。 データ入出力部４００の回路図である。 データストローブ入出力部５００の回路図である。 調整情報保持部５３の回路図である。 内部クロック信号と第１及び第２データストローブ信号の一例を示した図である。 内部クロック信号と第１及び第２データストローブ信号の他の例を示した図である。 内部クロック信号と第１及び第２データストローブ信号のさらに他の例を示した図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。
但し、本願の請求内容はこの技術思想に限られず、本願の請求内容は請求項に記載の内容であることは言うまでもない。

以下、本発明の実施形態について図面を参照して説明する。

図１は、本発明の一実施形態の半導体装置１０の構成を示すブロック図である。

本実施形態による半導体装置１０は、ＤＤＲ型のＳＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２、アドレス端子１３、データ入出力端子（データ出力端子）１４、データストローブ端子１５及び電源端子１６ａ，１６ｂを備えている。半導体装置１０は、その他、リセット端子なども備えられているが、これらについては図示を省略してある。

クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，ＣＫＢが供給される端子であり、供給された外部クロック信号ＣＫ，ＣＫＢは、クロック入力回路２１に供給される。

本明細書において信号名の末尾に「Ｂ」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，ＣＫＢは互いに相補の信号である。

クロック入力回路２１は、外部クロック信号ＣＫ，ＣＫＢに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、内部クロック信号ＰｒｅＣＬＫを、ＤＬＬ回路１００に供給する。

ＤＬＬ回路１００は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロック信号ＤＬＬＣＬＫ１（第１の内部クロック信号）を生成し、内部クロック信号ＤＬＬＣＬＫ１を、クロック分割部３００に供給する。

なお、クロック入力回路２１とＤＬＬ回路１００は、クロック発生回路２００に含まれる。クロック発生回路２００は、外部クロック信号ＣＫ，ＣＫＢに基づいて内部クロック信号ＤＬＬＣＬＫ１（第１の内部クロック信号）を発生する。

詳細については後述するが、クロック分割部３００は、単相である内部クロック信号ＤＬＬＣＬＫ１に基づいて、相補の内部クロック信号ＤＬＬＣＬＫ２（第２の内部クロック信号），ＤＬＬＣＬＫ２Ｂ（第３の内部クロック信号）を生成する回路である。後述するように、クロック分割部３００は、エッジ調整回路を含むクロック分割回路を有する（図２参照）。クロック分割回路は、内部クロック信号ＤＬＬＣＬＫ１に基づいて、相補の内部クロック信号ＤＬＬＣＬＫ２，ＤＬＬＣＬＫ２Ｂを生成する。エッジ調整回路は、内部クロック信号ＤＬＬＣＬＫ２Ｂの立ち上がり及び立ち下がりの少なくとも一方のタイミングを調整する。

コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ、チップセレクト信号ＣＳＢ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。また、コマンド端子１２は、テストコマンドを受け付ける。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。

コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、読み出し書き込み制御部５１及びモードレジスタ５２に供給される。コマンドデコーダ３２は、テストコマンドを受け付けると、そのテストコマンドをモードレジスタ５２に供給する。

読み出し書き込み制御部５１は、カラム系制御回路、ロウ系制御回路、カラムデコーダ、ロウデコーダ、センス回路、データアンプ及びＦＩＦＯ回路を含む。読み出し書き込み制御部５１では、内部コマンドＩＣＭＤは、ロウ系制御回路及びカラム系制御回路に供給される。

アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについては、読み出し書き込み制御部５１内のロウ系制御回路に供給され、カラムアドレスについては、読み出し書き込み制御部５１内のカラム系制御回路に供給される。また、半導体装置１０がモードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５２に供給され、これによってモードレジスタ５２の内容が更新される。また、アドレス端子１３には、テストコードが供給され、供給されたテストコードは、アドレス入力回路４１及びアドレスラッチ回路４２を介して、モードレジスタ５２に供給される。

モードレジスタ５２は、コマンドデコーダ３２からテスト動作を示す内部コマンド（テストコマンド）が入力されると、アドレス端子１３から入力されるテストコードに応じて、それぞれのテストコードに応じた論理レベルのテストコード信号ＴＥＳＴを、調整情報保持部５３に供給する。また、モードレジスタ５２は、半導体装置１０の初期化時（イニシャライズ時）に、ヒューズロード信号ＦＵＳＥ＿ＬＯＡＤ＿Ｂを調整情報保持部５３に供給する。

調整情報保持部５３は、テストコード信号ＴＥＳＴに基づいてエッジ調整信号を生成し、このエッジ調整信号を、クロック分割部３００内のエッジ調整回路に供給する。

クロック分割部３００内のエッジ調整回路は、エッジ調整信号に応じて、内部クロック信号ＤＬＬＣＬＫ２Ｂの立ち上がり及び立ち下がりの少なくとも一方のタイミングを可変に調整する。内部クロック信号ＤＬＬＣＬＫ２，ＤＬＬＣＬＫ２Ｂは、データ入出力部４００及びデータストローブ入出力部５００に供給される。

データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力部４００に接続されている。データ入出力部４００にはクロック分割部３００によって生成される相補の内部クロック信号ＤＬＬＣＬＫ２，ＤＬＬＣＫ２Ｂが供給されており、リード動作時においては内部クロック信号ＤＬＬＣＬＫ２，ＤＬＬＣＫ２Ｂに同期してリードデータＤＱをバースト出力する。

尚、データ入出力端子１４の数は適宜変更可能であり、例えば、後述する具体例（図３参照）では、データ入出力端子１４の数が８個である場合を図示している。後述するように、データ入出力端子１４を複数個設ける場合には、クロック分割部３００内のクロック分割回路（図２参照）及びデータ入出力部４００内のデータ出力回路（図３参照）及びデータ入力回路を、データ入出力端子１４と同数設ける必要がある。

データストローブ入出力部５００は、内部クロック信号ＤＬＬＣＬＫ２，ＤＬＬＣＬＫ２Ｂを受け取る。データストローブ入出力部５００は、後述するように、データストローブ入力回路とデータストローブ出力回路とを含む。

データストローブ出力回路は、内部クロック信号ＤＬＬＣＬＫ２，ＤＬＬＣＬＫ２Ｂを受け取り、内部クロック信号ＤＬＬＣＬＫ２に応じて第１のデータストローブ信号ＤＱＳを発生し、内部クロック信号ＤＬＬＣＬＫ２Ｂに応じて第１のデータストローブ信号ＤＱＳと位相が異なる第２のデータストローブ信号ＤＱＳＢを発生する。第１のデータストローブ信号ＤＱＳと第２のデータストローブ信号ＤＱＳＢは、データストローブ端子１５から出力される。

読み出し書き込み制御部５１は、アドレスラッチ回路４２からのアドレス信号ＡＤＤと、コマンドデコーダ３２からの内部コマンドＩＣＭＤと、データ入出力部４００からの信号と、に基づいて、メモリセル７０からのデータの読み出し、及びメモリセル７０へのデータの書き込みを行う。

例えば、読み出し書き込み制御部５１内のロウ系制御回路の出力は、読み出し書き込み制御部５１内のロウデコーダに供給される。ロウデコーダは、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、読み出し書き込み制御部５１内のセンス回路内の対応するセンスアンプＳＡに接続されている。

また、読み出し書き込み制御部５１内のカラム系制御回路の出力は、読み出し書き込み制御部５１内のカラムデコーダに供給される。カラムデコーダは、読み出し書き込み制御部５１内のセンス回路に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダによって選択されたセンスアンプＳＡは、読み出し書き込み制御部５１内のデータアンプに接続される。

データアンプは、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳを介して、これを、読み出し書き込み制御部５１内のＦＩＦＯ回路に供給する。一方、ライト動作時においては、データアンプは、リードライトバスＲＷＢＳを介してＦＩＦＯ回路から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。ＦＩＦＯ回路は、データ入出力部４００に接続されている。

電源端子１６ａ，１６ｂは、それぞれ外部電源電位ＶＤＤ及び接地電位ＶＳＳが供給される端子である。本明細書においては、外部電源電位ＶＤＤ及び接地電位ＶＳＳ間の電圧を単に「外部電圧ＶＤＤ」と呼ぶことがある。

図１に示す各回路には、外部電圧ＶＤＤが供給されており、図１に示す各回路は、外部電圧ＶＤＤを電源として動作する。したがって、図１に示す各回路が取り扱う信号の電圧の振幅値は外部電圧ＶＤＤと一致する。例えば、内部クロックＤＬＬＣＬＫ１は、外部電源電位ＶＤＤと接地電位ＶＳＳの間で振動する。尚、メモリセルアレイ７０においては、アレイ電圧（ＶＡＲＡＹ）や外部電圧ＶＤＤを超える高電圧（ＶＰＰ）、さらには負電圧（ＶＢＢ）なども用いられるが、これについては本発明の要旨とは直接関係ないことから、説明を省略する。尚、外部電圧ＶＤＤに応じて、半導体装置１０内部で内部電圧ＶＰＥＲＩを生成し、図１に示す各回路の少なくとも一部を内部電圧ＶＰＥＲＩに応じて動作する構成とすることもできる。

図２は、クロック分割部３００の回路図である。

図２に示すように、クロック分割部３００は、複数のクロック分割回路３０１を含む。複数のクロック分割回路３０１のそれぞれは、複数のデータ出力回路（後述）と複数のデータストローブ出力回路（後述）とのうちの対応する１つに、内部クロック信号ＤＬＬＣＬＫ２ｎ（ｎ＝０−７，Ｓ０，Ｓ１）（第２の内部クロック信号）と、内部クロック信号ＤＬＬＣＬＫ２Ｂｎ（ｎ＝０−７，Ｓ０，Ｓ１）（第３の内部クロック信号）と、を供給する。互いに対応する内部クロック信号ＤＬＬＣＬＫ２ｎと内部クロック信号ＤＬＬＣＬＫ２Ｂｎとは、相補の信号である。

それぞれのクロック分割回路３０１は、エッジ調整回路３０２と、生成回路３０３と、インバータＩ１（第２のドライバ回路）及びＩ２（第１のドライバ回路）を含む。生成回路３０３は、インバータ３０３ａ−３０３ｄを有する。

生成回路３０３は、内部クロック信号ＤＬＬＣＬＫ１に基づいて、相補の内部クロック信号ＤＬＬＣＬＫ３０，ＤＬＬＣＬＫ３Ｂ０（互いに位相の異なる第４及び第５の内部クロック信号）を生成する。

エッジ調整回路３０２は、図１に示した調整情報保持部５３から供給されるエッジ調整信号に応じて、相補の内部クロック信号ＤＬＬＣＬＫ３０，ＤＬＬＣＬＫ３Ｂ０の一方の内部クロック信号（本実施形態では、内部クロック信号ＤＬＬＣＬＫ３Ｂ０）の立ち上がり時間及び立ち下がり時間の少なくとも一方の時間を可変に調整する。

エッジ調整回路３０２は、内部クロック信号ＤＬＬＣＬＫ２Ｂｎ（ｎ＝０−７，Ｓ０，Ｓ１）を生成するために使用される経路（信号線）３０２ａと、一方の導電型であるＰ型のＭＯＳ容量であるＰ０，Ｐ１（容量素子）と、他方の導電型であるＮ型のＭＯＳ容量Ｎ０，Ｎ１（容量素子）と、を含み、図１に示した調整情報保持部５３から供給されるエッジ調整信号に応じて動作する。

ＭＯＳ容量Ｐ０，Ｐ１とＭＯＳ容量Ｎ０，Ｎ１とは、それぞれ、一端（ゲート；制御電極）が経路３０２ａに接続され、他端（ソース及びドレイン；第１及び第２の電極）にエッジ調整信号が供給される。

ＭＯＳ容量Ｐ０，１は、それぞれ、エッジ調整信号ＥＡＤＪＰ０，１が、一方の論理レベルであるＨ（ハイ）レベルを取るときに、活性化され（容量として機能し）、他方の論理レベルであるＬ（ロー）レベルを取るときには、非活性化される（容量として機能しない）。

ＭＯＳ容量Ｎ０，１は、それぞれ、エッジ調整信号ＥＡＤＪＮ０，１が、一方の論理レベルであるＨ（ハイ）レベルを取るときに、非活性化され（容量として機能しない）、他方の論理レベルであるＬ（ロー）レベルを取るときには、活性化される（容量として機能する）。

ＭＯＳ容量Ｐ０，１は、活性化された場合（容量として機能する場合）、内部クロック信号ＤＬＬＣＬＫ３Ｂの一方のエッジである立ち下がり（Ｆａｌｌ）エッジのスルーレートを変更するが、内部クロック信号ＤＬＬＣＬＫ３Ｂの他方のエッジである立ち上がり（Ｒｉｓｅ）エッジには作用しない（立ち上がりエッジのスルーレートを変更しない）。

一方、ＭＯＳ容量Ｎ０，１は、活性化された場合（容量として機能する場合）、内部クロック信号ＤＬＬＣＬＫ３Ｂの他方のエッジである立ち上がりエッジのスルーレートを変更するが、内部クロック信号ＤＬＬＣＬＫ３Ｂの一方のエッジである立ち下がりエッジには作用しない（立ち上がりエッジのスルーレートを変更しない）。

これは、ＭＯＳ容量の容量（キャパシタンス）のゲート電圧依存性が、基板の導電型によって異なるためである。

このように、エッジ調整回路３０２は、ＭＯＳ容量Ｐ０，１及びＮ０，１の他端に供給される電圧（ＨレベルかＬレベル）に応じて、内部クロック信号ＤＬＬＣＬＫ３０，ＤＬＬＣＬＫ３Ｂ０の一方の内部クロック信号（本実施形態では、内部クロック信号ＤＬＬＣＬＫ３Ｂ０）の立ち上がり時間及び立ち下がり時間の少なくとも一方の時間を可変に調整する。

なお、エッジ調整回路３０２は、内部クロック信号ＤＬＬＣＬＫ３Ｂ０ではなく、内部クロック信号ＤＬＬＣＬＫ３０の立ち上がり時間及び立ち下がり時間の少なくとも一方の時間を可変に調整してもよい。この場合、エッジ調整回路３０２は、インバータＩ１の前段ではなく、インバータＩ２の前段に設けられる。

内部クロック信号ＤＬＬＣＬＫ３Ｂが入力されるインバータＩ１（第２のドライバ回路）は、内部クロック信号ＤＬＬＣＬＫ３Ｂのスルーレートが変化しても、その出力である内部クロック信号ＤＬＬＣＬＫ２Ｂのスルーレートが変化しない程度に、大きな駆動能力を有する。これにより、内部クロック信号ＤＬＬＣＬＫ３Ｂのスルーレートを変化させた場合、内部クロック信号ＤＬＬＣＬＫ２Ｂのスルーレートは変化せずに、内部クロック信号ＤＬＬＣＬＫ２Ｂの立ち上がり又は立ち下がりのタイミングを変化させることができる。

特に限定されないが、クロック分割回路３０１は、設計時にＭＯＳ容量Ｐ０及びＮ０を活性化させた状態で、内部クロック信号ＤＬＬＣＬＫ２と内部クロック信号ＤＬＬＣＬＫ２Ｂの遅延時間が実質的に同一になるように、それぞれのインバータ３０３ａ〜ｄ、Ｉ１、Ｉ２のサイズが設計される。

このように設計することで、内部クロック信号ＤＬＬＣＬＫ２Ｂの立ち上がり又は立ち下がりのタイミングを速くしたい場合には、ＭＯＳ容量Ｐ０及びＮ０のうちの対応する容量を非活性化し、内部クロック信号ＤＬＬＣＬＫ３Ｂの立ち上がりエッジ又は立ち下がりエッジのスルーレートを速くすればよい。逆に、内部クロック信号ＤＬＬＣＬＫ２Ｂの立ち上がり又は立ち下がりのタイミングを遅くしたい場合には、ＭＯＳ容量Ｐ１及びＮ１のうちの対応する容量を活性化し、内部クロック信号ＤＬＬＣＬＫ３Ｂの立ち上がりエッジ又は立ち下がりエッジのスルーレートを遅くすればよい。

図３は、データ入出力部４００の回路図である。なお、データ入出力部４００は、データ出力回路とデータ入力回路とを含むが、図３では、データ出力回路４００Ａのみ示している。これは、データ入力回路が、本発明と直接関係ないためである。

図３に示すように、データ出力回路４００Ａは、データ配線４０１，４０２を介してそれぞれ供給される内部データ信号ＣＤ，ＣＥを受けるマルチプレクサ４１０と、マルチプレクサ４１０の出力である信号ＤＱ０Ｐ，ＤＱ０Ｎを受け、これに基づいてリードデータ（外部データ信号）ＤＱ０をデータ入出力端子１４から出力する出力バッファ４２０とを含んでいる。

マルチプレクサ４１０は、データ配線４０１を介して供給される内部データ信号ＣＤの反転信号を内部クロック信号ＤＬＬＣＬＫ２の立ち上がりエッジに同期して出力するクロックドドライバであるとともに、データ配線４０２を介して供給される内部データ信号ＣＥの反転信号を内部クロック信号ＤＬＬＣＬＫ２Ｂの立ち上がりエッジに同期して出力する。

マルチプレクサ４１０の出力である信号ＤＱ０Ｐ，ＤＱ０Ｎは、出力バッファ４２０を構成するＰチャンネル型ＭＯＳトランジスタ４２１（出力トランジスタ）及びＮチャンネル型ＭＯＳトランジスタ４２２（出力トランジスタ）のゲート電極にそれぞれ供給される。これにより、内部クロック信号ＤＬＬＣＬＫ２の立ち上がりエッジにおいては、内部データ信号ＣＤの反転信号の論理レベルに基づいてトランジスタ４２１，４２２のいずれか一方がオンし、ハイレベル又はローレベルの外部データ信号ＤＱが出力される。同様に、内部クロック信号ＤＬＬＣＬＫ２Ｂの立ち上がりエッジにおいては、内部データ信号ＣＥの反転信号の論理レベルに基づいてトランジスタ４２１，４２２のいずれか一方がオンし、ハイレベル又はローレベルの外部データ信号ＤＱが出力される。これにより、データ入出力端子１４からは、外部データ信号ＤＱ０が連続的に出力される。

尚、図３においては、一例として、データ入出力端子１４が８個設けられている場合を示している。つまり、本例では、８ビットのリードデータＤＱ０〜ＤＱ７が並列に出力される。図３に示すように、データ入出力端子１４が８個設けられている場合、クロック分割回路３００及びデータ出力回路４００Ａについても８セット設けられる。

図４は、データストローブ入出力部５００の回路図である。なお、データストローブ入出力部５００は、データストローブ出力回路とデータストローブ入力回路とを含むが、図４では、データストローブ出力回路５００Ａ及び５００Ｂのみ示している。これは、データストローブ入力回路が、本発明と直接関係ないためである。

データストローブ出力回路５００Ａ及び５００Ｂは、マルチプレクサ５１０と、出力バッファ５２０と、を含む。データストローブ出力回路５００Ａは、図３に示したデータ入力回路４００Ａと比較して、データ信号ＣＤ、ＣＥに対応する信号が電源電位（ＶＤＤ、ＶＳＳ）に固定されている点が、データ入力回路４００Ａと異なる。具体的には、正相データストローブ信号ＤＱＳを発生するデータストローブ出力回路５００Ａでは、データ信号ＣＤに対応する信号がＶＳＳに、データ信号ＣＥに対応する信号がＶＤＤにそれぞれ固定されている。これに対し、逆相データストローブ信号ＤＱＳＢを発生するデータストローブ出力回路５００Ｂでは、データ信号ＣＤに対応する信号がＶＤＤに、データ信号ＣＥに対応する信号がＶＳＳにそれぞれ固定されている。

データストローブ出力回路５００Ａは、内部クロック信号ＤＬＬＣＬＫ２の立ち上がりエッジに応じて、正相データストローブ信号ＤＱＳを、一方のレベルであるＬレベルから他方のレベルであるＨレベルに遷移させ、内部クロック信号ＤＬＬＣＬＫ２の立ち下がりエッジに応じて、正相データストローブ信号ＤＱＳを、他方のレベルであるＨレベルから一方のレベルであるＬレベルに遷移させる。つまり、正相データストローブ信号ＤＱＳの遷移には、内部クロック信号ＤＬＬＣＬＫ２Ｂは影響しない。

データストローブ出力回路５００Ｂは、内部クロック信号ＤＬＬＣＬＫ２Ｂの立ち上がりエッジに応じて、逆相データストローブ信号ＤＱＳＢを、一方のレベルであるＬレベルから他方のレベルであるＨレベルに遷移させ、内部クロック信号ＤＬＬＣＬＫ２Ｂの立ち下がりエッジに応じて、逆相データストローブ信号ＤＱＳＢを、他方のレベルであるＨレベルから一方のレベルであるＬレベルに遷移させる。つまり、逆相データストローブ信号ＤＱＳＢの遷移には、内部クロック信号ＤＬＬＣＬＫ２は影響しない。

図５は、調整情報保持部５３の回路図である。調整情報保持部５３は、複数の調整情報保持回路５３０を備える。調整情報保持回路５３０は、ＰＭＯＳトランジスタＰＭＯＳ１及びＰＭＯＳ２と、ヒューズ素子Ｆｕｓｅと、インバータ５３０ａ及び５３０ｂと、ＮＡＮＤゲート５３０ｃと、を含む。ここで、複数の調整情報保持回路５３０は、供給されるテストコード信号ＴＥＳＴＰ０，１、Ｎ０，１がそれぞれ異なる点を除いて、互いに同一の構成を備える。

ヒューズ素子Ｆｕｓｅは、アルミ等で構成され、レーザーの照射によって切断可能なレーザーヒューズである。レーザーによって切断されるヒューズに変えて、電気的に破壊が可能なアンチヒューズを、ヒューズ素子Ｆｕｓｅとして用いることもできる。ヒューズ素子Ｆｕｓｅを切断しなければ、ノードＮＥＴは接地電位ＶＳＳにショートしており、ヒューズ素子Ｆｕｓｅが切断されていれば、ノードＮＥＴは接地電位ＶＳＳから切り離される（ＶＳＳにショートしていない）。

ヒューズロード信号ＦＵＳＥ＿ＬＯＡＤ＿Ｂは、図１に示したモードレジスタ５２から複数の調整情報保持回路５３０に共通に供給される信号である。ヒューズロード信号ＦＵＳＥ＿ＬＯＡＤ＿Ｂは、半導体装置１０の初期化時（イニシャライズ時）に所定のわずかな時間、活性状態であるＬレベルをとり、ノードＮＥＴに微小時間電荷を供給するための信号である。

テストコード信号ＴＥＳＴＰ０，１、Ｎ０，１は、図１に示したモードレジスタ５２からそれぞれ対応する１つの調整情報保持回路に供給されるテストコード信号である。

モードレジスタ５２は、半導体装置１０がテスト動作モードの場合、外部から供給されるテストコードに応じて、複数のテストコード信号ＴＥＳＴＰ０，１、Ｎ０，１のそれぞれを、活性レベルのＨレベル又は非活性レベルのＬレベルのいずれか一方に設定する。また、モードレジスタ５２は、半導体装置１０が通常動作モードの場合、テストコード信号ＴＥＳＴＰ０，１、Ｎ０，１を非活性レベルのＬレベルに設定する。

ここで、ヒューズ素子Ｆｕｓｅが切断されていない場合と切断されている場合とのそれぞれにおける調整情報保持回路５３０の動作を、テストコード信号ＴＥＳＴＰ０が供給される調整情報保持回路５３０を例に、説明する。

ヒューズ素子Ｆｕｓｅが切断されていない場合、ヒューズロード信号ＦＵＳＥ＿ＬＯＡＤ＿Ｂによりチャージされた電荷がＶＳＳに抜けるため、ＥＡＤＪＰ０ＢはＨレベルとなる。よって、テストコード信号ＴＥＳＴＰ０がＬレベル（通常動作モード時）であれば、ＥＡＤＪＰ０はＨレベルとなる。

ヒューズ素子Ｆｕｓｅが切断されている場合、 ヒューズロード信号ＦＵＳＥ＿ＬＯＡＤ＿Ｂによりチャージされた電荷がＶＳＳに抜けないため、ＥＡＤＪＰ０ＢはＬレベルとなり、帰還しているＰＭＯＳトランジスタＰＭＯＳ１により、ノードＮＥＴはＨレベルに固定される。よって、この場合、テストコード信号ＴＥＳＴＰ０に依存せず、ＥＡＤＪＰはＬレベルとなる。

図５において、それぞれの調整情報保持回路５３０のヒューズ素子Ｆｕｓｅが切断されておらず、かつ、それぞれのテストコード信号Ｐ０が非活性状態である場合には、エッジ調整信号ＥＡＤＪＰ０、ＥＡＤＪＮ１がＨレベルとなり、エッジ調整信号ＥＡＤＪＰ１、ＥＡＤＪＰ０がＬレベルとなる（初期状態）。従って、この構成では、初期状態において、エッジ調整回路３０２のＭＯＳ容量Ｐ０、Ｎ０が活性状態となっている。

また、それぞれの調整情報保持回路５３０のヒューズ素子Ｆｕｓｅが切断された場合、又は、それぞれのテストコード信号が活性化状態である場合には、エッジ調整信号ＥＡＤＪＰ０、ＥＡＤＪＮ１は、Ｌレベルとなり、エッジ調整信号ＥＡＤＪＰ１、ＥＡＤＪＮ０は、Ｈレベルとなる。

このように、調整情報保持回路５３０は、ヒューズ素子Ｆｕｓｅの切断状態又はテストコード信号の活性／非活性状態に応じて、エッジ調整回路３０２のＭＯＳ容量の活性状態と非活性状態とを可変に切り替えることができる。

上述したように、本実施形態による半導体装置１０は、外部クロック信号に基づいて第１の内部クロック信号を発生するクロック発生回路２００と、第１の内部クロック信号に基づいて、第２及び第３の内部クロック信号を生成するクロック分割回路３０１であって第３の内部クロック信号の立ち上がり及び立ち下がりの少なくとも一方のタイミングを調整するエッジ調整回路３０２を含むクロック分割回路３０１と、エッジ調整回路３０２にエッジ調整信号を供給する調整情報保持部５３と、第２及び第３の内部クロック信号を受け取り、第２の内部クロック信号に応じて第１のデータストローブ信号を発生し、第３の内部クロック信号に応じて第１のデータストローブ信号と位相が異なる第２のデータストローブ信号を発生するデータストローブ出力回路５００と、を備え、エッジ調整回路３０２は、エッジ調整信号に応じて、第３の内部クロック信号の立ち上がり及び立ち下がりの少なくとも一方のタイミングを可変に調整する。

また、本実施形態では、クロック分割回路３０１は、第１の内部クロック信号を略一定の遅延時間遅らせて第２の内部クロック信号を生成する。

また、本実施形態では、クロック分割回路３０１は、さらに、第１の内部クロック信号に基づいて、互いに位相の異なる第４及び第５の内部クロック信号を生成する生成回路３０３を含み、エッジ調整回路３０２は、エッジ調整信号に応じて、第５の内部クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方の時間を可変に調整する。

また、本実施形態では、クロック分割回路３０１は、さらに、第４の内部クロック信号を受け取り第２の内部クロック信号を発生し第２の内部クロック信号をデータストローブ出力回路５００に供給する第１のドライバ回路Ｉ２と、第５の内部クロック信号を受け取り第３の内部クロック信号を発生し第３の内部クロック信号をデータストローブ出力回路に供給する第２のドライバ回路Ｉ１とを含み、エッジ調整回路３０２は、生成回路３０３と第２のドライバ回路Ｉ１との間に配置される。

また、本実施形態では、第２のドライバ回路Ｉ１は、第５の内部クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方の時間が変化しても、第３のクロック信号の立ち上がり時間及び立ち下がり時間を一定にする。

また、本実施形態では、エッジ調整回路３０２は、第５の内部クロック信号を伝播する信号線３０２ａと、一端が信号線３０２ａに接続され他端にエッジ調整信号が供給される容量素子Ｐ０，１、Ｎ０，１と、を含む。

また、本実施形態では、容量素子Ｐ０，１、Ｎ０，１は、一端に供給される電位に応じて容量値が変化する。

また、本実施形態では、容量素子Ｐ０，１、Ｎ０，１は、一端として信号線３０２ａに接続される制御電極と、他端としてエッジ調整信号が共通に供給される第１及び第２の電極を有するトランジスタを含む。

次に、相補データストローブ信号のクロスポイントの電位の調整方法を説明する。

Ａ．コマンド端子１２からテストコマンドが入力され、半導体装置１０がテストモードにされ、相補データストローブ信号（正相データストローブ信号ＤＱＳと逆相データストローブ信号ＤＱＳＢ）のクロスポイントの電位が外部のテスト装置等で測定される。

Ｂ．相補データストローブ信号のクロスポイントの電位がデータストローブ信号の最大振幅の中間電位Ｖｔｔからずれていて、調整が必要な場合、アドレス端子１３を介して所定のテストコードが入力される。これにより、半導体装置１０は、以下のテスト調整動作を実行する。

所定のテストコードは、モードレジスタ５２に供給され、モードレジスタ５２が、テストコード信号ＴＥＳＴＰ０，１、Ｎ０，１のそれぞれを、所定のテストコードに対応した論理レベル（活性状態／非活性状態の選択）に設定し、これらのテストコード信号を、調整情報保持部５３に供給する。

調整情報保持部５３は、テストコード信号の供給を受け付けると、エッジ調整信号ＥＡＤＪＰ、ＥＡＤＪＮを、テストコード信号の論理レベルに応じた論理レベルとし、これらエッジ調整信号ＥＡＤＪＰ、ＥＡＤＪＮを、クロック分割部３００に供給する。

クロック分割部３００内のそれぞれのクロック分割回路３０１内のエッジ調整回路３０２は、エッジ調整信号ＥＡＤＪＰ、ＥＡＤＪＮを受け付けると、ＭＯＳ容量Ｐ０，１、Ｎ０，１の活性／非活性状態を、エッジ調整信号ＥＡＤＪＰ，ＥＡＤＪＮの論理レベルに対応した状態に切り替える。

ＭＯＳ容量Ｐ０，１、Ｎ０，１の活性／非活性状態が切り替わると、内部クロック信号ＤＬＬＣＬＫ３Ｂの立ち上がりエッジ及び立ち下がりエッジのうちの、状態が切り替わったＭＯＳ容量Ｐ０，１、Ｎ０，１に対応するエッジ（例えば、ＭＯＳ容量Ｐ０，１の状態が変化した場合は立ち下がりエッジ、ＭＯＳ容量Ｎ０，１の状態が変化した場合は立ち上がりエッジ）のスルーレートが変化し、これに応じて、内部クロック信号ＤＬＬＣＬＫ２Ｂの立ち上がり及び立ち下がりのタイミングのうち、内部クロック信号ＤＬＬＣＬＫ３Ｂのスルーレートが変化したエッジに対応するタイミングが変化する。この際、内部クロック信号ＤＬＬＣＬＫ２Ｂの立ち上がりエッジ及び立ち下がりエッジのスルーレートは変化しない。

内部クロック信号ＤＬＬＣＬＫ２Ｂの立ち上がり及び立ち下がりのタイミングが変化すると、逆相データストローブ信号ＤＱＳＢのうちの立ち上がり又は立ち下がりタイミングのうち、内部クロック信号ＤＬＬＣＬＫ２Ｂの立ち上がり及び立ち下がりのタイミングのうち変化したタイミングに対応するタイミングが変化し、これにより、相補データストローブ信号のクロスポイントが変化する。ここまでが、テスト調整動作である。

Ｃ．再び、相補データストローブ信号のクロスポイントの電位が測定される。相補データストローブ信号のクロスポイントの電位が、中間電位Ｖｔｔからずれている場合は、上記Ｂの動作が、テストコードを変えて繰り返えされ、この動作が、相補データストローブ信号のクロスポイントの電位が中間電位Ｖｔｔと略一致するまで繰り返えされる。

Ｄ．相補データストローブ信号のクロスポイントの電位が、中間電位Ｖｔｔと略一致した場合、具体的には、中間電位Ｖｔｔからクロスポイントの電位までのずれ幅が所定のずれ幅内に収まった場合、調整情報保持部５３内のヒューズ素子Ｆｕｓｅが切断される。具体的には、活性状態のテストコード信号が供給されている調整情報保持回路５３０内のヒューズ素子Ｆｕｓｅが切断され、非活性状態のテストコード信号が供給されている調整情報保持回路５３０内のヒューズ素子Ｆｕｓｅは切断されない。

図６は、図２に示したクロック分割回路３０１からの内部クロック信号ＤＬＬＣＬＫ２Ｂ０と内部クロック信号ＤＬＬＣＬＫ２０とのクロスポイントの電位が中間電位Ｖｔｔからずれることで、第１データストローブ信号ＤＱＳと第２データストローブ信号ＤＱＳＢのクロスポイントの電位が中間電位Ｖｔｔからずれた場合の波形を示した図である。

内部クロック信号ＤＬＬＣＬＫ３Ｂ０のスルーレートを変動させると、内部クロック信号ＤＬＬＣＬＫ３Ｂ０の起動点は変化せず、内部クロック信号ＤＬＬＣＬＫ３Ｂ０のスルーレートだけが変更するため、次段である内部クロック信号ＤＬＬＣＬＫ２Ｂ０が遅れ、内部クロック信号ＤＬＬＣＬＫ２Ｂ０と内部クロック信号ＤＬＬＣＬＫ２０とのクロスポイントの電位を中間電位Ｖｔｔに合わせ込むことができる。よって、内部クロック信号ＤＬＬＣＬＫ２Ｂ０と内部クロック信号ＤＬＬＣＬＫ２０とのクロスポイントの電位を調節した条件で、第１データストローブ信号ＤＱＳと第２データストローブ信号ＤＱＳＢを調節することが可能となる。

一方、図７は、図２に示したクロック分割回路３０１からの内部クロック信号ＤＬＬＣＬＫ２Ｂ０と内部クロック信号ＤＬＬＣＬＫ２０とのクロスポイントの電位は中間電位Ｖｔｔと一致しているが、図４に示したデータストローブ出力回路５００Ａ、５００Ｂ中で、第１データストローブ信号ＤＱＳと第２データストローブ信号ＤＱＳＢのクロスポイントの電位が中間電位Ｖｔｔからずれた場合の波形を示した図である。この場合、図２に示したクロック分割回路３０１からの内部クロック信号ＤＬＬＣＬＫ２Ｂ０と内部クロック信号ＤＬＬＣＬＫ２０の出力をわざとずらすことで、第１データストローブ信号ＤＱＳと第２データストローブ信号ＤＱＳＢのクロスポイントの電位を調節する。

内部クロック信号ＤＬＬＣＬＫと第１データストローブ信号ＤＱＳと第２データストローブ信号ＤＱＳＢの特性は、当然設計では、完全に合わせこむよう設計するものの、数１０ｍＶレベルの誤差も許さない設計は困難であり、それを補正する必要が生じる。本実施形態を使用することで、内部クロック信号ＤＬＬＣＬＫと第１データストローブ信号ＤＱＳと第２データストローブ信号ＤＱＳＢの補正を１箇所で実施することが可能となる。

図８は、図２に示したクロック分割回路３０１で内部クロック信号ＤＬＬＣＬＫ２Ｂ０と内部クロック信号ＤＬＬＣＬＫ２０との片側のクロスポイントの電位のみが中間電位Ｖｔｔからずれた場合の波形を示した図である。

内部クロック信号ＤＬＬＣＬＫ３Ｂ０の立ち上がりを調整するための容量がＮ型のＭＯＳ容量のみであるため、信号のＬからＨへの遷移の場合のスルーレートに影響が及ぶ。よって、内部クロック信号ＤＬＬＣＬＫ３Ｂ０の立ち上りのみ鈍って、結果として内部クロック信号ＤＬＬＣＬＫ２Ｂ０のＤｕｔｙ（Ｈ幅、Ｌ幅の比率）が変動する。この結果、第１データストローブ信号ＤＱＳと第２データストローブ信号ＤＱＳＢのクロスポイントの電位を調節することが可能となる。

本実施形態によれば、エッジ調整回路３０２は、エッジ調整信号に応じて、第３の内部クロック信号の立ち上がり及び立ち下がりの少なくとも一方のタイミングを可変に調整する。データストローブ入出力部５００は、第２の内部クロック信号に応じて第１のデータストローブ信号を発生し、第３の内部クロック信号に応じて第２のデータストローブ信号を発生する。このため、データストローブ入出力部５００の駆動能力を変化させることなく、つまり、第１及び第２のデータストローブ信号のスルーレートを変更することなく、第１及び第２のデータストローブ信号のクロスポイントの電位を調整することが可能になる。

また、本実施形態では、クロック分割回路３０１は、第１の内部クロック信号を略一定の遅延時間遅らせて第２の内部クロック信号を生成する。また、クロック分割回路３０１は、さらに、第１の内部クロック信号に基づいて、互いに位相の異なる第４及び第５の内部クロック信号を生成する生成回路３０３を含み、エッジ調整回路３０２は、エッジ調整信号に応じて、第５の内部クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方の時間を可変に調整する。また、クロック分割回路３０１は、さらに、第４の内部クロック信号を受け取り第２の内部クロック信号を発生し第２の内部クロック信号をデータストローブ出力回路５００に供給する第１のドライバ回路Ｉ２と、第５の内部クロック信号を受け取り第３の内部クロック信号を発生し第３の内部クロック信号をデータストローブ出力回路に供給する第２のドライバ回路Ｉ１とを含み、エッジ調整回路３０２は、生成回路３０３と第２のドライバ回路Ｉ１との間に配置される。第２のドライバ回路Ｉ１は、第５の内部クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方の時間が変化しても、第３のクロック信号の立ち上がり時間及び立ち下がり時間を一定にする。

本実施形態によれば、第５の内部クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方の時間を可変に調整することによって、第３の内部クロック信号の一方の内部クロック信号の立ち上がり及び立ち下がりの少なくとも一方のタイミングを可変に調整することが可能になる。

また、本実施形態では、エッジ調整回路３０２は、第５の内部クロック信号を伝播する信号線３０２ａと、一端が信号線３０２ａに接続され他端にエッジ調整信号が供給される容量素子Ｐ０，１、Ｎ０，１と、を含む。容量素子Ｐ０，１、Ｎ０，１は、一端に供給される電位に応じて容量値が変化する。容量素子Ｐ０，１、Ｎ０，１は、一端として信号線３０２ａに接続される制御電極と、他端としてエッジ調整信号が共通に供給される第１及び第２の電極を有するトランジスタを含む。

本実施形態によれば、容量素子Ｐ０，Ｐ１，Ｎ０，Ｎ１に供給される電圧を制御することによって、第３の内部クロック信号の立ち上がり及び立ち下がりの少なくとも一方のタイミングを可変に調整することが可能になる。

なお、上記実施形態は、クロック分割部３００内の複数のクロック分割回路３０１に、共通にエッジ調整信号ＥＡＤＪＰ、Ｎを供給する構成とした。このような構成は、相補データストローブ信号のクロスポイントの電位の中間電位Ｖｔｔからのズレが、内部クロック信号ＤＬＬＣＬＫ２、ＤＬＬＣＬＫ２Ｂがデータ出力回路４００Ａ及びデータストローブ入出力部５００に供給される前のノイズ等に起因する場合には、調整情報保持回路５３０の面積や、エッジ調整信号の配線本数を少なくすることが出来るため、有用である。

一方、相補データストローブ信号のクロスポイントの電位の中間電位Ｖｔｔからのズレが、内部クロック信号ＤＬＬＣＬＫ２、ＤＬＬＣＬＫ２Ｂがデータ出力回路４００Ａ及びデータストローブ入出力部５００に供給された後のノイズ等に起因する場合には、データ出力回路４００Ａに供給される内部クロック信号ＤＬＬＣＬＫ２Ｂとデータストローブ入出力部５００に供給される内部クロック信号ＤＬＬＣＬＫ２Ｂとを、個別に調整した方がよい場合がある。

具体的には、データ出力回路４００Ａからのデータ出力タイミングは設計通りであり、一方、相補データストローブ信号のクロスポイントの電位は、中間電位Ｖｔｔからズレている場合である。

この場合、クロック分割回路３０１として、データ出力回路４００Ａへ内部クロック信号を供給するクロック分割回路３０１と、データストローブ入出力部５００へ内部クロック信号を供給するクロック分割回路３０１とが、設けられ、個別にエッジ調整信号を供給するように構成すればよい。この場合、調整情報保持部５３も、データ出力回路用の調整情報保持回路５３０と、データストローブ入出力部５００用の調整情報保持回路５３０と、を含む構成とする。

上記実施形態では、１組の相補データストローブ信号を出力する半導体装置１０についてのべたが、相補データストローブ信号の組数は、１組に限定されるものではない。複数組の相補データストローブ信号を出力する半導体装置にも本発明を適用することができる。複数組の相補データストローブ信号を用いる場合、それぞれの組でエッジ調整信号を共通とすることもできるし、それぞれの組についてエッジ調整信号を個別とすることもできる。それぞれの組についてエッジ調整信号を個別とする場合、組ごとにクロック分割回路３０１を設け、組ごとに調整情報保持回路５３０を設ける構成とする。

上記実施形態では、それぞれのエッジ調整回路３０２内のＭＯＳ容量の個数をＰ型ＭＯＳ容量２個、Ｎ型ＭＯＳ容量２個としたが、ＭＯＳ容量の個数はこれに限定されるものではない。ＭＯＳ容量の個数を増やすことで、より細かい調整が可能となる。

上記実施形態では、データ端子をＤＱ０〜７の８個としたが、データ端子の数は、これに限定されるものではない。

上記実施形態では、図１に示した各回路が外部電圧ＶＤＤを電源として用いて動作したが、外部電圧ＶＤＤを利用して外部電圧ＶＤＤよりも低い内部電圧を生成する内部電圧生成回路をさらに設け、図１に示した回路のうち、例えば、コマンドデコーダ３２、アドレスラッチ回路４２、読み出し書き込み制御回路５１及びＤＬＬ回路１００が、生成された内部電圧を電源として用いて動作してもよい。この場合、ＤＬＬ回路１００とクロック分割部３００との間、及び、読み出し書き込み制御部５１とデータ入出力部４００との間に、内部電圧の振幅値を有する信号を外部電圧ＶＤＤの振幅値を有する信号に変換するレベルシフト回路が設けられることが望ましい。

以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。

１０ 半導体装置
１１ａ，１１ｂ クロック端子
１２ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ データストローブ端子
１６ａ，１６ｂ 電源端子
２１ クロック入力回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ 読み出し書き込み制御部
５２ モードレジスタ
５３ 調整情報保持部
５３０ 調整情報保持回路
ＰＭＯＳ１，ＰＭＯＳ２ ＰＭＯＳトランジスタ
Ｆｕｓｅ ヒューズ素子
ＮＥＴ ノード
５３０ａ、５３０ｂ、５３ａ インバータ
５３０ｃ ＮＡＮＤゲート
１００，１００ａ ＤＬＬ回路
２００ クロック発生回路
３００ クロック分割部
３０１ クロック分割回路
３０２ エッジ調整回路
３０２ａ 信号線
３０３ 生成回路
３０３ａ〜３０３ｄ、Ｉ１，Ｉ２ インバータ
Ｐ０，Ｐ１，Ｎ０，Ｎ１ ＭＯＳ容量
４００ データ入出力回路
４００Ａ データ出力回路
４０１，４０２ データ配線
４１０ マルチプレクサ
４２０ 出力バッファ
５００ データストローブ入出力部
５００Ａ，５００Ｂ データストローブ出力回路
５１０ マルチプレクサ
５２０ 出力バッファ

Claims (8)

1. 外部クロック信号に基づいて第１の内部クロック信号を発生するクロック発生回路と、
   前記第１の内部クロック信号に基づいて、第２及び第３の内部クロック信号を生成するクロック分割回路であって、前記第３の内部クロック信号の立ち上がり及び立ち下がりの少なくとも一方のタイミングを調整するエッジ調整回路を含むクロック分割回路と、
   前記エッジ調整回路にエッジ調整信号を供給する調整情報保持部と、
   前記第２及び第３の内部クロック信号を受け取り、当該第２の内部クロック信号に応じて第１のデータストローブ信号を発生し、当該第３の内部クロック信号に応じて前記第１のデータストローブ信号と位相が異なる第２のデータストローブ信号を発生するデータストローブ出力回路と、を備え、
   前記エッジ調整回路は、前記エッジ調整信号に応じて、前記第３の内部クロック信号の立ち上がり及び立ち下がりの少なくとも一方のタイミングを可変に調整することを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記クロック分割回路は、前記第１の内部クロック信号を略一定の遅延時間遅らせて前記第２の内部クロック信号を生成する、半導体装置。
3. 請求項１に記載の半導体装置において、
   前記クロック分割回路は、さらに、前記第１の内部クロック信号に基づいて、互いに位相の異なる第４及び第５の内部クロック信号を生成する生成回路を含み、
   前記エッジ調整回路は、前記エッジ調整信号に応じて、前記第５の内部クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方の時間を可変に調整する、半導体装置。
4. 請求項３に記載の半導体装置において、
   前記クロック分割回路は、さらに、前記第４の内部クロック信号を受け取り前記第２の内部クロック信号を発生し当該第２の内部クロック信号を前記データストローブ出力回路に供給する第１のドライバ回路と、前記第５の内部クロック信号を受け取り前記第３の内部クロック信号を発生し当該第３の内部クロック信号を前記データストローブ出力回路に供給する第２のドライバ回路とを含み、前記エッジ調整回路は、前記生成回路と前記第２のドライバ回路との間に配置される、半導体装置。
5. 請求項４に記載の半導体装置において、
   前記第２のドライバ回路は、前記第５の内部クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方の時間が変化しても、前記第３のクロック信号の立ち上がり時間及び立ち下がり時間を一定にする、半導体装置。
6. 請求項３に記載の半導体装置において、
   前記エッジ調整回路は、前記第５の内部クロック信号を伝播する信号線と、
   一端が前記信号線に接続され他端に前記エッジ調整信号が供給される容量素子と、を含む、半導体装置。
7. 請求項６に記載の半導体装置において、
   前記容量素子は、前記一端に供給される電位に応じて容量値が変化する、半導体装置。
8. 請求項６に記載の半導体装置において、
   前記容量素子は、前記一端として前記信号線に接続される制御電極と、前記他端として前記エッジ調整信号が共通に供給される第１及び第２の電極を有するトランジスタを含む、半導体装置。

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