JP4936421B2 - Dram、入力制御回路、及び入力制御方法 - Google Patents
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Description
DDR型メモリは、図1に示すように、アドレス端子群10、アドレス入力回路11、アドレス取り込み回路12、アドレスバッファ13、アドレスデコーダ14、メモリセル15、センスアンプ16、コマンド入力端子群(/CS、/RAS、/CAS、/WE)17、コマンド入力回路18、コマンドデコーダ及びモードレジスタ19、制御回路(1)20、制御回路(2)21、CK(クロック)端子22、/CK(クロックバー)端子23、CK、/CK入力回路及び内部クロック信号生成回路24、DLL回路25、DQ(データ)端子26、DQS(データストローブ)端子27、VREF端子28、データバッファ及びデータアンプ29、DQ入力回路30、DQS入力回路31、データ取り込み回路32、DQ出力回路33、DQS出力回路34を備えている。なお、DQ端子は、通常複数存在するが、ここでは便宜上1つしか図示しない。
コマンド入力端子群(/CS、/RAS、/CAS、/WE)17、コマンド入力回路18、コマンドデコーダ及びモードレジスタ19は直列に接続されている。コマンドデコーダ及びモードレジスタ19は、制御回路(1)20、制御回路(2)21とそれぞれ接続されている。なお、アドレス取り込み回路12は、コマンドデコーダ及びモードレジスタ19に接続されている。制御回路(1)20と制御回路(2)21は、共にアドレスバッファ13に接続されている。また、制御回路(1)20は、センスアンプ16に接続されている。センスアンプ16と制御回路(2)21は、データバッファ及びデータアンプ29に接続されている。なお、制御回路(2)21は、DQ入力回路30、DQS入力回路31、DQ出力回路33、DQS出力回路34に接続されている。
CK(クロック)端子22と/CK(クロックバー)端子23は、共にCK、/CK入力回路及び内部クロック信号生成回路24、及び、DLL回路25に接続されている。また、CK、/CK入力回路及び内部クロック信号生成回路24は、アドレス取り込み回路12、コマンドデコーダ及びモードレジスタ19、制御回路(2)21、データ取り込み回路32に接続されている。データ取り込み回路32は、データバッファ及びデータアンプ29に接続されている。データバッファ及びデータアンプ29は、DQ出力回路33に接続されている。DLL回路25は、DQ出力回路33、DQS出力回路34に接続されている。
DQ(データ)端子26は、DQ入力回路30、DQ出力回路33に接続されている。DQS(データストローブ)端子27は、DQS入力回路31、DQS出力回路34に接続されている。VREF端子28は、DQ入力回路30、DQS入力回路31、アドレス入力回路11、コマンド入力回路18に接続されている。
CK端子22と/CK端子23に入力された外部クロック信号と外部クロックバー信号からCK、/CK入力回路と内部クロック信号生成回路24で内部動作の基準となる内部クロック信号(内部CK信号S1、内部/CK信号S2)が生成される。アドレス端子群10に入力されたアドレス信号は、入力回路11を通して取り込み回路12で内部CK信号S1によって取り込まれ、アドレスバッファ13、アドレスデコーダ14で選択するメモリセルのアドレスが生成される。コマンド端子群17に入力されたコマンド信号は、コマンド入力回路18を通してコマンドデコーダ及びモードレジスタ19で内部CK信号S1に同期して各種動作の信号が生成され、更に、制御回路(1)20、制御回路(2)21で各種コマンドに対する動作モードを制御する信号が生成される。書き込み動作時はDQ入力回路30に入力されたデータが、DQS入力回路31の出力信号S4によってデータ取り込み回路32で取り込まれ、そのデータはデータバッファ29から選択されたメモリセルに書き込まれる。読み出し動作時はメモリセルのデータはセンスアンプ16と、データアンプ29で増幅され、そのデータがDQ出力回路33でDLL回路25の出力信号によってDQ端子26に出力される。
DDR型メモリではDQ端子のデータ有効幅が従来のSDRAMの半分である0.5クロックサイクルしかない。通常、メモリとメモリコントローラ間のデータの転送には各DQ端子間の信号タイミングずれなどが存在しタイミング余裕が少なくなる。従って、クロックサイクルが小さくなればなるほどデータ取り込みに対する時間的余裕が小さくなる。そのためにデータ取り込み信号としてデータストローブ(DQS)端子が設けられている。DQSは書き込み時はDDR型メモリの中でDQ端子のデータを取り込む信号として使用される。読み出し時はDQ端子から出力されるデータに同期してDDR型メモリから出力されメモリコントローラー側でDQ端子のデータを取り込む信号として使用される。
図2(D)の書き込み時のDQSは、図2(C)の書き込みコマンド(WRITE)の入力から所定時間後にローレベルとなり、図2(E)の最初のデータD1の入力の期間にDQに対し入力セットアップ時間、入力ホールド時間を確保したタイミングでハイレベルに立ち上がる。この最初のローレベルの期間をプリアンブルと言う。その後、データD2、D3、D4の入力に合わせてDQSはトグルし、最後のデータD4の入力が終了するとローレベルからハイインピーダンスに戻る。この最後のローレベルの期間をポストアンブルと言う。読み出し時は、図2(H)の読み出しコマンド(READ)が入力された後、図2(J)に示すように、モード設定コマンドによりモードレジスタで設定されるCASレーテンシー後に、DQ端子からバースト4発分のデータD1、D2、D3、D4が出力され、DQに同期して図2(I)のDQSも図示のようにプリアンブル後にトグルし、ポストアンブルを経てハイインピーダンスに戻る。
図3はデータ取り込み部のブロック図である。データ取り込み部は、DQ入力回路30、DQS入力回路31、データ取り込み回路32を備えている。更に、データ取り込み回路32は、D型フリップフロップ回路321、322、323、324、325を含む構成となっている。
Pチャネル型MOSトランジスタ100とPチャネル型MOSトランジスタ101は、カレントミラー回路(Current mirror circuit)を形成している。Pチャネル型MOSトランジスタ100とNチャネル型MOSトランジスタ102は接続されている。同様に、Pチャネル型MOSトランジスタ101とNチャネル型MOSトランジスタ103は接続されている。Nチャネル型MOSトランジスタ104は、Nチャネル型MOSトランジスタ102及びNチャネル型MOSトランジスタ103を接地させるように設けられる。更に、Pチャネル型MOSトランジスタ101とNチャネル型MOSトランジスタ103の接続点からの延長線上に、Pチャネル型MOSトランジスタ105とインバータ論理素子106が設けられている。
書き込み制御回路1は、NOR論理素子2に接続されている。NOR論理素子2は、インバータ論理素子3に接続されている。
図8(A)のCKは外部クロック信号、図8(B)の/CKは外部クロックバー信号である。DDR型メモリ内ではCKと/CKの入力によりCK入力回路及び内部クロック信号生成回路24において、図8(F)に示すように、CKの立ち上がりと/CKの立下りに同期した内部CK信号S1と、図8(G)に示すように、CKの立ち下がりと/CKの立ち上がりに同期した内部/CK信号S2を生成する。次に、図8(C)の書き込みコマンド(WRITE)が時刻t0で入力されると、図8(H)に示す1クロックサイクル分の信号幅の書き込みコマンド信号がコマンドデコーダで生成され、次に、書き込みコマンド信号とモード設定コマンドによりモードレジスタで生成されたバースト長を示すモード信号によって、図8(I)に示すバースト長の0.5倍のクロックサイクルの信号幅の入力制御信号S9と、図8(J)に示す入力制御信号S9をWRITEレーテンシー+1クロックサイクル遅らせた書き込み制御信号S10が生成される。書き込み制御信号S10はデータをメモリセルに書き込む期間に活性化される信号である。
書き込み動作時、DQ端子にDQSの立ち上がりと同時に入力されたデータD1、D3は、図8(M)のDQ入力回路出力信号S3としてD型フリップフロップ回路321に入力され、図8(L)のDQS入力回路出力信号S4の立ち上がりで取り込まれ、図8(N)の信号S6に出力される。図8(N)の信号S6のデータはその後、図8(G)の内部/CK信号S2の立ち上がりでD型フリップフロップ回路322で再度取り込まれ、図8(P)の信号S8としてD型フリップフロップ回路323に転送された後、図8(F)の内部CK信号S1の立ち上がりで取り込まれ、図8(Q)に示すデータ線(1)に送られる。また、DQ端子にDQSの立ち下がりと同時に入力されるデータD2、D4は、図8(M)のDQ入力回路出力信号S3としてD型フリップフロップ回路324に入力され、図8(L)のDQS入力回路出力信号S4の立ち下がりで取り込まれた図8(O)の信号S7に出力された後、D型フリップフロップ回路325で図8(F)の内部CK信号S1の立ち上がりで取り込まれ、図8(R)に示すデータ線(2)に送られる。
図9で点線の円で囲んだ部分がDQSのグリッジ波形である。DQS信号の入力回路21は時刻t6付近のDQSグリッジ波形に対し応答し、図9(H)に示すDQS入力回路出力信号S4を時刻t6付近で変化させてしまう。また、DDR型メモリではDQSはCKに対し左右にずれることを許容されており、DDR1と呼ばれるDDR型メモリでは0.3クロックサイクルのずれが許容されている。図9ではDQSグリッジ波形に対する誤動作が発生しやすいようにDQSをCKに対し左にずらした信号波形図となっている。
この半導体記憶装置は、データを取り込むための同期信号を入力し、内部同期信号を出力する同期信号入力手段と、前記内部同期信号に同期して、データを取り込む取り込み手段と、前記データを記憶する記憶手段と、前記データの前記記憶手段への書き込みを指示するライトコマンドの入力に応答して、前記同期信号入力手段のイネーブル又はディセーブルを制御する制御手段とを有する。
前記制御手段は、前記ライトコマンドが入力された時、前記同期信号入力手段をイネーブルにして前記内部同期信号を出力させるとともに、前記内部同期信号のクロッキング回数のカウントを開始し、カウント数が所定の基準回数に達した時、前記同期信号入力手段をディセーブルにする。
この半導体装置は、データストローブ信号に同期して、外部からのデータ信号としてのシリアルデータ信号を連続的に取り込み、前記シリアルデータ信号の最終ビットに対応する前記データストローブ信号の変化タイミングに応答して、前記シリアルデータ信号の内部回路への取り込みを禁止する手段を有することを特徴とする。
この半導体記憶装置は、外部クロック信号に含まれるN対(但し、Nは自然数である)の前縁及び後縁に同期して連続的に入力される2N個のデータ信号と、前記2N個のデータ信号に同期したN対の前縁及び後縁を有し、最後の後縁に続くポストアンブル期間の経過後に基準電位される外部データストローブ信号とを受け、前記外部データストローブ信号に含まれるN対の前縁及び後縁に同期して前記2N個のデータ信号を取り込む。更に、前記外部データストローブ信号に従って、内部データストローブ信号を出力する入力バッファ、前記入力バッファから出力された内部データストローブ信号を受け、第1の制御信号が非活性化レベルにされたことに応じて前記内部データストローブ信号の通過を禁止するゲート回路、前記ゲート回路を通過した内部データストローブ信号に含まれる前縁及び後縁の各々に応答して前記2N個のデータ信号を順次ラッチするラッチ回路、及び前記内部データストローブ信号のN個目の後縁に応答して前記第1の制御信号を非活性化レベルにする制御回路を備える。
この問題が発生する原因は、DQSのポストアンブル後のグリッジ波形にDQS入力回路が応答してしまうことによってDQSの立ち下がりで最後に取り込んだデータがDQSグリッジ波形によって生成されたDQS入力回路出力信号の立ち下がりで誤データを再度取り込んでしまうため書き込むべきデータに誤データが上書きされてしまうことに起因する。
本発明の目的は、書き込み制御回路で生成された信号を外部クロック信号の立ち下がりに同期した信号で取り込む第一のラッチ回路と、第一のラッチ回路の出力信号をDQS入力回路の出力信号のローレベル期間に通過させる第二のラッチ回路を有し、第二のラッチ回路の出力信号でDQS入力回路の活性状態から非活性状態への切り替えを制御するDRAM、入力制御回路、及び入力制御方法を提供することである。
この時、前記DQ制御信号(S11)と前記DQS制御信号(S14)とは、それぞれ独立になっている。
前記第二のラッチ回路(5)は、前記第二のラッチ回路(5)の出力信号(S14)で前記DQS回路(31)の活性状態から非活性状態への切り替えを制御する。
図10は本発明の第1の実施例によるDQ/DQS入力制御回路を示すブロック図である。これは図7と同様に、図1の制御回路(2)21の一部に相当する。
本発明のDQ/DQS入力制御回路は、図10に示すように、書き込み制御回路1、NOR論理素子2、インバータ論理素子3、D型フリップフロップ回路4、D型ラッチ回路5、NOR論理素子6、インバータ論理素子7を備える。
書き込み制御回路1は、NOR論理素子2、D型フリップフロップ回路4、NOR論理素子6に接続されている。NOR論理素子2は、インバータ論理素子3に接続されている。D型フリップフロップ回路4は、D型ラッチ回路5に接続されている。D型ラッチ回路5は、NOR論理素子6に接続されている。NOR論理素子6は、インバータ論理素子7に接続されている。
D型ラッチ回路5は、図11に示すように、Pチャネル型MOSトランジスタとNチャネル型MOSトランジスタで構成されたスイッチ128、129とインバータ論理素子130、131、132、133で構成される。
データ取り込み部は、DQ入力回路30、DQS入力回路31、データ取り込み回路32を備えている。更に、データ取り込み回路32は、321、322、323、324、325のD型フリップフロップ回路で構成されている。
DQ入力回路30、DQS入力回路31は、D型フリップフロップ回路321、D型フリップフロップ回路324にそれぞれ接続されている。D型フリップフロップ回路321は、D型フリップフロップ回路322に接続されている。D型フリップフロップ回路322は、D型フリップフロップ回路323に接続されている。D型フリップフロップ回路324は、D型フリップフロップ回路325に接続されている。
図13はバースト長は4、WRITEレーテンシーは1、データ入力からメモリセルへの書き込み動作開始は1クロックサイクルの場合の信号波形図である。
従来例の図8の信号波形図と同様にCKは外部クロック信号で/CKはCKの逆相信号である。DDR型メモリ内ではCKと/CKの入力によりCK入力回路及び内部クロック信号生成回路において、図13(F)に示すように、CKの立ち上がりと/CKの立ち下がりに同期した内部CK信号S1と、図13(G)に示すように、CKの立ち下がりと/CKの立ち上がりに同期した内部/CK信号S2を生成する。
図13と同様にバースト長は4、データ入力からメモリセルへの書き込み動作開始は1クロックサイクルである。通常、WRITEレーテンシーは固定かモード設定コマンドで予め設定されている。WRITEレーテンシーが2の場合は、図14(C)の書き込みコマンド(WRITE)とDQ端子にデータを入力する間隔が2クロックサイクルである。従って、図14(C)の書き込みコマンドがt0に入力された場合、DQ端子に入力されるデータはt4からt7の期間になる。図14(C)の書き込みコマンド(WRITE)が時刻t0で入力されると、図14(I)に示す1クロックサイクル分の信号幅の書き込みコマンド信号がコマンドデコーダで生成され、次に、図14(I)の書き込みコマンド信号とモード設定コマンドでモードレジスタで生成されたバースト長を示すモード信号によってバースト長の0.5倍のクロックサイクル分の信号幅の信号が生成される。この信号を書き込みカウンタ回路によってWRITEレーテンシーのクロックサイクル数、更に、図14(K)に示すように、データ入力からメモリセルへの書き込み動作開始までのクロックサイクル数を遅らせた書き込み制御信号S10が生成される。WRITEレーテンシーが2の場合、図14(J)の入力制御信号S9は図14(K)の書き込み制御信号S10を生成するカウンタ回路の途中の信号であり、図14(C)の書き込みコマンドから1クロックサイクル分WRITEレーテンシーが1の場合より遅れた2クロックサイクル分の幅の信号となる。
通常、入力回路には入力セットアップ時間、入力ホールド時間を調整するための遅延素子が接続されている。DQのDQSに対する入力セットアップ時間と入力ホールド時間を調整する場合、DQ入力回路30に調整可能な遅延素子を設ければ良いが、DQ入力回路30のみではなくDQS入力回路31にも設けられている場合がある。その際、遅延素子の遅延時間の分だけDQS入力回路出力信号が切り替わるのが遅れるため、DQS入力制御信号S14も遅れてしまい、DQS入力回路31を停止するまでに余分な時間がかかってしまう。そうなるとDQSのグリッジ波形が入力される時間に間に合わなくなる可能性がある。
図15の入力回路は、Pチャネル型MOSトランジスタ100、101、105と、Nチャネル型MOSトランジスタ102、103、104と、インバータ論理素子106と、遅延時間を調整可能な遅延素子(遅延回路)107で構成されている。
図15の遅延素子107を通過するDQS入力回路出力信号(1)S15は、図17のデータ取り込み回路のD型フリップフロップ回路321,324でデータ取り込み信号として使用する。
遅延素子107を通過しないDQS入力回路出力信号(2)S16は、図16のDQ/DQS入力制御回路のD型ラッチ回路5の取り込み信号として使用する。そうすれば、DQS入力回路出力信号(1)S15が遅延素子107で遅れたとしても、DQS入力制御信号S14は遅れることはない。その結果、DQS入力回路31において遅延素子107の遅延時間に関係なく、DQS入力回路出力信号(2)S16によって最小の遅延時間でDQS入力制御信号S14がハイレベルからローレベルに切り替わり、DQS入力回路31を停止することができる。
2… NOR論理素子
3… インバータ論理素子
4… D型フリップフロップ回路
5… D型ラッチ回路
6… NOR論理素子
7… インバータ論理素子
10… アドレス端子群
11… アドレス入力回路
12… アドレス取り込み回路
13… アドレスバッファ
14… アドレスデコーダ
15… メモリセル
16… センスアンプ
17… コマンド入力端子群(/CS、/RAS、/CAS、/WE)
18… コマンド入力回路
19… コマンドデコーダ及びモードレジスタ
20… 制御回路(1)
21… 制御回路(2)
22… CK(クロック)端子
23… /CK(クロックバー)端子
24… CK、/CK入力回路及び内部クロック信号生成回路
25… DLL回路
26… DQ(データ)端子
27… DQS(データストローブ)端子
28… VREF端子
29… データバッファ及びデータアンプ
30… DQ入力回路
31… DQS入力回路
32… データ取り込み回路
33… DQ出力回路
34… DQS出力回路
100… Pチャネル型MOSトランジスタ
101… Pチャネル型MOSトランジスタ
102… Nチャネル型MOSトランジスタ
103… Nチャネル型MOSトランジスタ
104… Nチャネル型MOSトランジスタ
105… Pチャネル型MOSトランジスタ
106… インバータ論理素子
107… 遅延素子(遅延回路)
110… スイッチ
111… スイッチ
112… スイッチ
113… スイッチ
114… インバータ論理素子
115… インバータ論理素子
116… インバータ論理素子
117… インバータ論理素子
118… インバータ論理素子
119… スイッチ
120… スイッチ
121… スイッチ
122… スイッチ
123… インバータ論理素子
124… インバータ論理素子
125… インバータ論理素子
126… インバータ論理素子
127… インバータ論理素子
128… スイッチ
129… スイッチ
130… インバータ論理素子
131… インバータ論理素子
132… インバータ論理素子
133… インバータ論理素子
321… D型フリップフロップ回路
322… D型フリップフロップ回路
323… D型フリップフロップ回路
324… D型フリップフロップ回路
325… D型フリップフロップ回路
Claims (8)
- データ(DQ)が入力されるDQ回路と、
データストローブ信号(DQS)が入力されるDQS回路と、
前記DQ回路を制御するためのDQ制御信号を前記DQ回路に出力し、前記DQS回路を制御するためのDQS制御信号を前記DQS回路に出力する制御回路と、
前記DQS回路から入力された前記データストローブ信号に応答して、前記DQ回路から前記データを取り込むデータ取り込み回路と
を具備し、
前記DQ制御信号と前記DQS制御信号とが、それぞれ独立になっている入力制御回路であって、
前記制御回路は、
動作モード設定回路により予め設定されている信号を用いて、書き込みコマンド信号の立ち上がりに応じて立ち上がり、書き込みコマンドの立ち上がりから外部クロック信号の立ち上がりに応じて立ちあがる第1の内部クロック信号をカウント後に足り下がる第1の信号を生成する書き込み制御回路と、
前記第1の信号を前記外部クロック信号の立ち下がりに応じて立ち上がる第2の内部クロック信号で取り込み第2の信号を生成するD型フリップフロップ回路と、
前記第2の信号を前記データストローブ信号のローレベル期間に相当する内部データストローブ信号により通過させるD型ラッチ回路と
を具備する
入力制御回路。 - 請求項1に記載の入力制御回路において、
前記動作モード設定回路により予め設定されている信号は、前記データの数を表す信号である
入力制御回路。 - 請求項1又は2に記載の入力制御回路において、
前記DQS回路の出力信号は、前記データストローブ信号のタイミングを調整する遅延回路の有無により複数存在し、前記遅延回路を通過するデータストローブ信号が入力される前記DQS回路の第1の出力信号を前記データ取り込み回路に使用し、前記遅延回路を通過しない前記DQS回路の第2の出力信号を前記制御回路に使用する
入力制御回路。 - (a)データ(DQ)を入力するステップと、
(b)データストローブ信号(DQS)を入力するステップと、
(c)前記データストローブ信号によって前記データを取り込むステップと、
(d)前記データの入力を制御するためのDQ制御信号、及び、前記データストローブ信号の入力を制御するためのDQS制御信号を、それぞれ独立に生成するステップと
を具備し、
前記(d)ステップは、
(d1)予め設定されている信号を用いて、書き込みコマンド信号の立ち上がりに応じて立ち上がり、書き込みコマンド信号の立ち上がりから外部クロック信号の立ち上がりに応じて立ち上がる第1の内部クロック信号をカウント後に立ち下がる第1の信号を生成するステップと、
(d2)前記第1の信号を前記外部クロック信号の立ち下がりに応じて立ち上がる第2の内部クロック信号で取り込み第2の信号を生成するステップと、
(d3)前記第2の信号を前記データストローブ信号のローレベル期間に相当する内部データストローブ信号により通過させるステップと
を具備する
入力制御方法。 - 請求項4に記載の入力制御方法において、
前記予め設定されている信号は、前記データの数を表す信号である
入力制御方法。 - 請求項4又は5に記載の入力制御方法において、
(e)遅延回路を通過するデータストローブ信号が入力されるDQS回路の第1の出力信号をデータ取り込み回路に使用するステップと、
(f)前記遅延回路を通過しない前記DQS回路の第2の出力信号を制御回路に使用するステップと
を更に具備する
入力制御方法。 - データ及びDQ入力制御信号を受けて、前記DQ入力制御信号の活性化期間に前記データを入力して内部データ信号を出力するDQ回路と、
データストローブ信号及びDQS入力制御信号を受けて、前記DQS入力制御信号の活性化期間に前記データストローブ信号を入力して内部データストローブ信号を出力するDQS回路と、
前記内部データストローブ信号に応答して前記内部データ信号を取り込むデータ取り込み回路と、
前記DQ入力制御信号及び前記DQS入力制御信号を其々独立に出力する制御回路と
を備え、
前記制御回路は、
書き込みコマンド信号の活性化に伴って活性化し、前記書き込みコマンド信号の活性化から内部クロック信号を所定数カウントした後に非活性化する入力制御信号を出力する書き込み制御回路と、
前記入力制御信号を前記内部クロック信号に応答して取り込み、第1の出力信号として出力するフリップフロップ回路と、
前記第1の出力信号を前記内部データストローブ信号の非活性化に応答して取り込み、第2の出力信号として出力するラッチ回路と、
前記入力制御信号の活性化に応じて活性化し、前記第2の出力信号の非活性化に応じて非活性化する前記DQS入力制御信号を出力する論理回路と
を具備する
入力制御回路。 - 請求項7に記載の入力制御回路において、
前記内部クロック信号の前記所定数を表すモード信号を、前記書き込み制御回路に出力する動作モード設定回路を更に備え、
前記所定数は、前記書き込みコマンドに対応して前記DQ回路が受ける前記データの数によって決定される
入力制御回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005266614A JP4936421B2 (ja) | 2005-09-14 | 2005-09-14 | Dram、入力制御回路、及び入力制御方法 |
US11/517,315 US7372745B2 (en) | 2005-09-14 | 2006-09-08 | Semiconductor memory device with no latch error |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005266614A JP4936421B2 (ja) | 2005-09-14 | 2005-09-14 | Dram、入力制御回路、及び入力制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007080383A JP2007080383A (ja) | 2007-03-29 |
JP4936421B2 true JP4936421B2 (ja) | 2012-05-23 |
Family
ID=37854924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005266614A Expired - Fee Related JP4936421B2 (ja) | 2005-09-14 | 2005-09-14 | Dram、入力制御回路、及び入力制御方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7372745B2 (ja) |
JP (1) | JP4936421B2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6922367B2 (en) * | 2003-07-09 | 2005-07-26 | Micron Technology, Inc. | Data strobe synchronization circuit and method for double data rate, multi-bit writes |
US7082073B2 (en) | 2004-12-03 | 2006-07-25 | Micron Technology, Inc. | System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices |
KR100755371B1 (ko) * | 2005-05-03 | 2007-09-04 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 스트로우브 신호발생방법 |
KR100920830B1 (ko) * | 2007-04-11 | 2009-10-08 | 주식회사 하이닉스반도체 | 라이트 제어 신호 생성 회로 및 이를 이용하는 반도체메모리 장치 및 그의 동작 방법 |
US7881147B2 (en) * | 2007-05-31 | 2011-02-01 | Qualcomm Incorporated | Clock and control signal generation for high performance memory devices |
JP4967850B2 (ja) * | 2007-06-26 | 2012-07-04 | ソニー株式会社 | メモリインタフェース回路 |
JP5106942B2 (ja) * | 2007-07-31 | 2012-12-26 | ルネサスエレクトロニクス株式会社 | メモリリード制御回路 |
KR100935728B1 (ko) * | 2007-12-28 | 2010-01-08 | 주식회사 하이닉스반도체 | 스트로브 신호 제어 회로 |
KR101040242B1 (ko) * | 2008-10-13 | 2011-06-09 | 주식회사 하이닉스반도체 | 데이터 스트로브 신호 생성장치 및 이를 이용하는 반도체 메모리 장치 |
JP5687412B2 (ja) | 2009-01-16 | 2015-03-18 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体記憶装置及びそのリード待ち時間調整方法、メモリシステム、並びに半導体装置 |
JP2010282511A (ja) * | 2009-06-05 | 2010-12-16 | Elpida Memory Inc | メモリモジュール及びこれを備えるメモリシステム |
JP2011170516A (ja) | 2010-02-17 | 2011-09-01 | Elpida Memory Inc | メモリコントローラ、半導体記憶装置およびこれらを備えるメモリシステム |
JP2011222080A (ja) * | 2010-04-09 | 2011-11-04 | Elpida Memory Inc | 半導体装置 |
KR20120052567A (ko) * | 2010-11-16 | 2012-05-24 | 에스케이하이닉스 주식회사 | 신호 동기화 방법 및 데이터 처리방법 |
KR102235521B1 (ko) | 2015-02-13 | 2021-04-05 | 삼성전자주식회사 | 특정 패턴을 갖는 저장 장치 및 그것의 동작 방법 |
US11545200B1 (en) * | 2021-10-12 | 2023-01-03 | Elite Semiconductor Microelectronics Technology Inc. | Data control circuit for increasing maximum and minimum tolerance values of skew between DQS signal and clock signal during write operation and associated memory device |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3695902B2 (ja) * | 1997-06-24 | 2005-09-14 | 富士通株式会社 | 半導体記憶装置 |
JP3746161B2 (ja) * | 1998-11-19 | 2006-02-15 | 富士通株式会社 | 半導体装置 |
JP3317912B2 (ja) * | 1999-01-28 | 2002-08-26 | エヌイーシーマイクロシステム株式会社 | 半導体記憶装置 |
JP4216415B2 (ja) * | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
JP5568204B2 (ja) * | 1999-10-19 | 2014-08-06 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置 |
JP4684394B2 (ja) * | 2000-07-05 | 2011-05-18 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
JP2003059267A (ja) * | 2001-08-08 | 2003-02-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP4308461B2 (ja) * | 2001-10-05 | 2009-08-05 | ラムバス・インコーポレーテッド | 半導体記憶装置 |
JP2003272379A (ja) | 2002-03-14 | 2003-09-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2005
- 2005-09-14 JP JP2005266614A patent/JP4936421B2/ja not_active Expired - Fee Related
-
2006
- 2006-09-08 US US11/517,315 patent/US7372745B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7372745B2 (en) | 2008-05-13 |
JP2007080383A (ja) | 2007-03-29 |
US20070058459A1 (en) | 2007-03-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070613 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100527 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100610 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100805 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120215 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120217 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150302 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |