JP5106942B2 - メモリリード制御回路 - Google Patents
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Description
12 メモリリード制御回路
13、13a DQS検出回路
14 アップダウンカウンタ
AND1、AND2、AND3、AND4 AND回路
BUF、BUFa バッファ回路
FF1、FF2、FF3、FF3a、FF4〜FF8 フリップフロップ回路
OR1 OR回路
R1、R2 抵抗素子
Claims (3)
- メモリから出力されるデータストローブ信号のプリアンブルを検出するデータストローブ検出回路と、
前記データストローブ信号をマスク信号でマスク可能とするマスク回路と、
前記メモリに対するデータリード要求に係るデータリード数の情報を入力し、前記データストローブ信号が前記プリアンブルの後に所定の回数の遷移を繰り返したことを、該データリード数の情報を元に判断して前記マスク信号をマスク状態とするように制御するマスク制御回路と、
を備え、
前記マスク制御回路は、
前記データリード数の情報として、前記データストローブ信号の継続長を表す信号を入力し、
前記データストローブ信号の継続長を表す信号がアクティブである期間におけるクロック数をカウントアップまたはカウントダウンし、前記データリード要求に対応するデータストローブ信号の一方のエッジの数をカウントダウンまたはカウントアップし、前記クロック数と前記一方のエッジ数との一致を検出するアップダウンカウンタを含み、
前記クロック数と前記一方のエッジ数とが一致したことに基づいて、前記マスク信号をマスク状態とするように制御することを特徴とするメモリリード制御回路。 - 前記データリード数は、リードコマンド数であることを特徴とする請求項1記載のメモリリード制御回路。
- 前記データストローブ検出回路は、サンプリングクロック信号を入力し、該サンプリングクロック信号で前記データストローブ信号のプリアンブル期間を計数して計数値が所定値となった場合に、前記マスク制御回路における前記データストローブ信号の一方のエッジのカウントを開始することを特徴とする請求項1記載のメモリリード制御回路。
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