JP6190697B2 - 半導体装置 - Google Patents
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Description
[第1の実施形態]
図1は、第1の実施形態の半導体装置101の構成を表わす図である。
DQS受信回路102は、入力端子81と、入力端子82と、終端回路103と、第1の比較回路104と、ゲート回路105と、制御回路106、第2の比較回路107とを備える。
入力端子82は、メモリから出力される反転データストローブ信号DQSBを受ける。
図3は、第2の実施形態の半導体装置500の構成を表わす図である。
システムバス4は、CPU1と、DDRメモリコントローラ3とを接続するバスである。
DDR−PHY2は、DQ受信回路92と、DQS受信回路91とを備える。
ライズ用第1キャプチャーF/F34は、DLL回路18の出力である第1の補正データストローブ信号dqs90の立ち上りエッジで、遅延回路16からの出力をラッチする。フォール用第1キャプチャーF/F35は、 DLL回路19の出力である第2の補正データストローブ信号dqs270の立ち上りエッジで、遅延回路16からの出力をラッチする。
DQS−IO12は、差動レシーバ回路21と、シングルレシーバ回路22と、終端回路53とを備える。終端回路53は、信号反射を抑えるためのものであって、電源電圧VCCQ(たとえば、1.5V)を有するVCCQ終端と接続するスイッチSW1,SW2と抵抗R1,R2とを備える。
NAND回路25は、DQS入力信号DQSINと、DQSマスク信号EWとの否定論理積であるゲートDQS信号gated_DQSBを出力する。ゲートDQS信号gated_DQSBは、DQSマスク信号EWがハイレベルのときには(マスク解除状態)、データストローブ信号DQSを反転した信号となる。ゲートDQS信号gated_DQSBは、DQSマスク信号EWがロウレベルのときには(マスク設定状態)、データストローブ信号DQSに係らずハイレベルの信号となる。
EWオープン制御回路24は、DQS−IO12から出力されるODT状態検出信号ODT_DETが最初にハイレベルからロウレベルに変化するタイミングをDQS/DQSBプリアンブルの開始タイミングであると識別して、そのタイミングでEWオープン信号EW_openをロウレベルに設定する。
DLL18は、インバータ17の出力(ゲートDQS信号gated_DQSBを論理反転させた信号)をさらに90度の位相遅延させた第1の補正データストローブ信号dqs90を出力する。第1の補正データストローブ信号dqs90は、データストローブ信号DQSに対して90度だけ位相が遅延した信号である。
図6は、第2の実施形態におけるDDR−SDRAM6からのデータの読出し時のタイミングチャートである。
本実施の形態では、DQS/DQSBプリアンブルが開始する前に、ODTイネーブル信号DQS_ODTEをハイレベルに活性化することによって入力端子81,82をプルアップして、入力される相補のデータストローブ信号DQS/DQSBをハイレベル/ハイレベルに設定した。これによって、DQS/DQSBプリアンブルの期間では、データストローブ信号DQSには、反射の影響によるノイズが混入されるのを防止することができた。
図8は、第3の実施形態のDDR−PHY302の構成を表わす図である。
DQS−IO40は、差動レシーバ回路21と、シングルレシーバ回路41と、終端回路54とを備える。終端回路54は、信号反射を抑えるためのものであって、グランドと接続するスイッチSW1,SW2と抵抗R1,R2とを備える。
時点(2)において、読出し制御ロジック15が、ODTイネーブル信号DQS_ODTEをハイレベルに活性化すると、終端回路54内のスイッチSW1,SW2がオンとなる。
Claims (7)
- データストローブ受信回路を備える半導体装置であって、
前記データストローブ受信回路は、
メモリから出力されるデータストローブ信号および反転データストローブ信号を受ける入力端子を前記データストローブ信号および前記反転データストローブ信号のプリアンブルの開始前のタイミングから終端電位に接続する終端回路と、
前記入力端子が前記終端電位に接続された後前記プリアンブルの開始前のタイミングから前記データストローブ信号と前記反転データストローブ信号との差分を出力する第1の比較回路と、
前記データストローブ信号または前記反転データストローブ信号のレベルを基準電圧と比較し、比較結果を表わす信号を出力する第2の比較回路と、
前記第1の比較回路の出力信号をマスク信号でマスクするゲート回路と、
前記マスク信号のレベル変化を制御する制御回路とを含み、
前記制御回路は、前記第2の比較回路から出力される信号に基づいて、前記プリアンブルの開始のタイミングを識別し、前記プリアンブルの開始前において前記マスク信号をマスク状態に設定し、前記プリアンブルの開始のタイミングから前記マスク信号をマスク解除状態に設定する、半導体装置。 - 前記制御回路は、前記データストローブ信号および前記反転データストローブ信号のポストアンブルの終了のタイミング以降において前記マスク信号をマスク状態に設定する、請求項1記載の半導体装置。
- 前記ポストアンブルの開始前のタイミングでマスク設定許可信号を前記ゲート回路へ出力する読出し制御ロジックを備え、
前記制御回路は、前記プリアンブルの開始のタイミングでマスク解除指示信号を前記ゲート回路へ出力し、
前記ゲート回路は、
前記第1の比較回路の出力と、前記マスク信号との論理演算を実行する論理回路と、
前記マスク解除指示信号に基づいて、前記プリアンブルの開始のタイミングから前記マスク信号をマスク解除状態に設定し、前記マスク設定許可信号に基づいて、前記ポストアンブルの終了のタイミング以降において前記マスク信号をマスク状態に設定するマスク信号生成部とを含む、請求項2記載の半導体装置。 - 前記制御回路は、前記第2の比較回路から出力される信号のレベルが最初に変化するタイミングを前記プリアンブルの開始のタイミングであると識別する、請求項1記載の半導体装置。
- 前記第2の比較回路は、前記データストローブ信号のレベルを前記基準電圧と比較し、前記終端電位は、電源電圧である、請求項1記載の半導体装置。
- 前記第2の比較回路は、前記反転データストローブ信号のレベルを前記基準電圧と比較し、前記終端電位は、接地電位である、請求項1記載の半導体装置。
- 前記読出し制御ロジックは、前記半導体装置に含まれるCPUに供給されるクロックと同一のクロックで動作する、請求項3記載の半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013231020A JP6190697B2 (ja) | 2013-11-07 | 2013-11-07 | 半導体装置 |
US14/526,483 US9263108B2 (en) | 2013-11-07 | 2014-10-28 | Semiconductor device |
CN201811113924.7A CN109584917B (zh) | 2013-11-07 | 2014-11-07 | 半导体器件 |
CN201410638738.0A CN104637526B (zh) | 2013-11-07 | 2014-11-07 | 半导体器件 |
US14/987,534 US9378804B2 (en) | 2013-11-07 | 2016-01-04 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013231020A JP6190697B2 (ja) | 2013-11-07 | 2013-11-07 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017151405A Division JP6466529B2 (ja) | 2017-08-04 | 2017-08-04 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015090723A JP2015090723A (ja) | 2015-05-11 |
JP6190697B2 true JP6190697B2 (ja) | 2017-08-30 |
Family
ID=53006927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013231020A Active JP6190697B2 (ja) | 2013-11-07 | 2013-11-07 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US9263108B2 (ja) |
JP (1) | JP6190697B2 (ja) |
CN (2) | CN109584917B (ja) |
Cited By (1)
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JP2017220281A (ja) * | 2017-08-04 | 2017-12-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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- 2014-10-28 US US14/526,483 patent/US9263108B2/en active Active
- 2014-11-07 CN CN201811113924.7A patent/CN109584917B/zh active Active
- 2014-11-07 CN CN201410638738.0A patent/CN104637526B/zh active Active
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Publication number | Publication date |
---|---|
CN104637526A (zh) | 2015-05-20 |
CN104637526B (zh) | 2018-10-26 |
US20160118103A1 (en) | 2016-04-28 |
CN109584917B (zh) | 2023-04-28 |
JP2015090723A (ja) | 2015-05-11 |
US9263108B2 (en) | 2016-02-16 |
US20150124539A1 (en) | 2015-05-07 |
CN109584917A (zh) | 2019-04-05 |
US9378804B2 (en) | 2016-06-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160926 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170608 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170711 |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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