JP4513323B2 - 半導体装置 - Google Patents
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Description
技術分野
本発明は半導体装置に係わり、特に高い周波数で信号を入出力可能な半導体集積回路装置に関する。さらには信号入力バッファ回路に関する。
背景技術
この明細書で参照される文献は以下の通りであり、文献はその文献番号によって参照することとする。［文献１］：Ｂ．Ｋｅｅｔｈ ａｎｄ Ｒ．Ｊ．Ｂａｋｅｒ，’ＤＲＡＭ ｃｉｒｃｕｉｔ ｄｅｓｉｇｎ：ａ ｔｕｔｏｒｉａｌ，’ＩＥＥＥ Ｐｒｅｓｓ，ｐｐ．１６−２２，（２００１）．［文献２］：特開２０００−２３１７８７。［文献３］：Ｉ．Ａ．Ｙｏｕｎｇ，Ｊ．Ｋ．Ｇｒｅａｓｏｎ ａｎｄ Ｋ．Ｌ．Ｗｏｎｇ．″Ａ ＰＬＬ ｃｌｏｃｋ ｇｅｎｅｒａｔｏｒ ｗｉｔｈ ５ ｔｏ １０ ＭＨｚ ｏｆ ｌｏｃｋ ｒａｎｇｅ ｆｏｒ ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ，″ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ｖｏｌ．２７，ｎｏ．１１，ｐｐ．１５９９−１６０７（Ｎｏｖ．１９９２）．［文献４］：Ｔ．Ｓａｋａｔａ，ｅｔ ａｌ．，″ＡＤＤＲ／ＳＤＲ−Ｃｏｍｐａｔｉｂｌｅ ＳＤＲＡＭ Ｄｅｓｉｇｎ ｗｉｔｈ ａ Ｔｈｒｅｅ−Ｓｉｚｅ Ｆｌｅｘｉｂｌｅ Ｃｏｌｕｍｎ Ｒｅｄｕｎｄａｎｃｙ，″２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．１１６−１１９，（Ｊｕｎｅ ２０００）．
近年の半導体集積回路では、外部との信号の授受を外部クロックと同期させて行っている。例えば、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）でも、文献１のＦｉｇ．１．１８に示されているようなＳＤＲＡＭ（シンクロナスＤＲＡＭ）が主流となっている。図２に、同期式インタフェースの半導体装置の入力部の構成例を模式的に示す。入力信号ＩＮ０，ＩＮ１，…及び外部クロックＣＬＫにそれぞれ対応して入力バッファＩＢＵＦを設け、基準電圧Ｖｒｅｆと比較して内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…及び内部クロックＣＫＩを得る。内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…をラッチ回路ＬＣに入力し、ラッチ回路の動作を内部クロックＣＫＩにより制御する。ラッチ回路ＬＰの出力信号ＩＮ０Ｌ，ＩＮ１Ｌ，…を、半導体装置の内部回路の動作に用いる。
図３は、図２に示したような入力部を用いる際の入力タイミング仕様を示している。入力信号のセットアップ時間ｔｓとホールド時間ｔｈを、クロックの立ち上がりに対して定義している。すなわち、ロウレベルからハイレベルに立ち上がり’１’となる入力信号ＩＮｒ１に対し、入力信号ＩＮｒ１の立ち上がりで基準電圧Ｖｒｅｆを横切ってから、クロックＣＬＫの立ち上がりで基準電圧Ｖｒｅｆを横切るまでに、セットアップ時間ｔｓ以上の時間があれば、入力信号ＩＮｒ１を’１’と判別することを保証する。また、’１’の状態であるハイレベルからロウレベルに立ち下がる入力信号ＩＮｆ１に対し、クロックＣＬＫの立ち上がりで基準電圧Ｖｒｅｆを横切ってから、入力信号ＩＮｆ１の立ち下がりで基準電圧Ｖｒｅｆを横切るまでに、ホールド時間ｔｈ以上の時間があれば、入力信号ＩＮｆ１を’１’と判別することを保証する。同様に、立ち下がり’０’となる入力信号ＩＮｆ０のセットアップ時間ｔｓを、クロックＣＬＫの立ち上がりよりもどれだけ早く立ち下がれば良いかで規定する一方、’０’の状態から立ち上がる入力信号ＩＮｒ０のホールド時間は、クロックＣＬＫの立ち上がりからどれだけ後なら立ち上がって良いかで規定する。
実際には、図３のような理想的な波形は得られず、図４に示すような信号伝送の状態も有りうる。この図で、ＩＮｒは立ち上がりの入力信号、ＩＮｒＩはＩＮｒを入力バッファで受けて発生した内部信号、ＩＮｆは立ち下がりの入力信号、ＩＮｆＩはＩＮｆを入力バッファで受けて発生した内部信号である。まず、入力信号の立ち上がり時間ｔｒと立ち下がり時間ｔｆは、該信号を駆動する半導体集積回路の出力バッファの駆動能力などに依存し、同じとは限らない。ここでは、立ち上がり時間ｔｒに比べ、立ち下がり時間ｔｆが長い場合を示している。また、入力信号のハイレベルＶＩＨとロウレベルＶＩＬに対し、参照電圧Ｖｒｅｆが半分の電圧（ＶＩＨ＋ＶＩＬ）／２に設定されるとは限らない。抵抗で（ＶＩＨ＋ＶＩＬ）／２に終端している場合などは、入力バッファでの貫通電流を低減するために、意図的に参照電圧Ｖｒｅｆを（ＶＩＨ＋ＶＩＬ）／２からずらすこともある。ここでは、参照電圧Ｖｒｅｆが半分の電圧（ＶＩＨ＋ＶＩＬ）／２よりも低い場合を示している。この場合、立ち上がりの信号ＩＮｒに比べ、立ち下がりの信号ＩＮｆが参照電圧Ｖｒｅｆに到達するまでの時間が長くなる。さらに、入力信号を受けた入力バッファの遅延時間も、’１’に変化する時と’０’に変化する時とで遅延時間を同じにするのは困難である。ここでは、’１’に変化する時の遅延時間ｔ１に比べ、’０’に変化する時の遅延時間ｔ０が大きい場合を示している。以上により、立ち上がりの内部信号ＩＮｒＩと立ち下がりの内部信号ＩＮｆＩとに遅延時間差Δｔが生じる。ここでは、立ち上がりの内部信号ＩＮｒＩより立ち下がり内部信号ＩＮｆＩが遅れる場合を示しているが、反対の場合も当然有り得る。図３に示したようなタイミング仕様は、この遅延時間差Δｔがあっても正常動作できるようにしなければならない。そのため、入力信号のセットアップ時間ｔｓとホールド時間ｔｈを小さくできない。
文献２では、入力バッファの出力の立ち上がり時間と立ち下がり時間の差を小さくする手法を提案しているが、入力信号自体の遅延時間差は考慮されていない。したがって、文献２の方式では、入力信号のセットアップ時間とホールド時間を小さくできる効果は小さい。
高い周波数でのインタフェースを実現するため、ダブルデータレート（ＤＤＲ）ＳＤＲＡＭでは、図５に示すような差動クロックを用いている。トゥルーのクロックＣＬＫｔ（トゥルークロック）とバーのクロックＣＬＫｂ（バークロック）を、入力バッファＩＢＵＦで比較して、内部クロックＣＫＩｄを発生する。図６は、この場合の入力タイミング仕様を示している。入力信号のセットアップ時間ｔｓとホールド時間ｔｈを、差動クロックＣＬＫｔ，ＣＬＫｂの交点に対して定義している。この方式でも、図７に示すように遅延時間差が発生してしまう。まず、入力信号の立ち上がり時間ｔｒと立ち下がり時間ｔｆに差が有るとき、交点までの時間は、１／（１／ｔｒ＋１／ｔｆ）となり、立ち上がり時間ｔｒと立ち下がり時間ｔｆの短い方の影響が強い。また、参照電圧Ｖｒｅｆが半分の電圧（ＶＩＨ＋ＶＩＬ）／２からずれている時、クロックだけ影響を受けず、他の信号と遅延時間差が生じる。さらに、入力バッファの遅延時間についても、クロックだけ差動であることにより差動信号振幅が大きく、同じ構成の入力バッファを用いると、クロックの遅延時間ｔｄだけ短くなる。これらにより、立ち上がりと立ち下がりの信号伝送の遅延時間差の影響は、必ずしも小さくならず、むしろ大きくなる場合もある。そのため、差動クロックを用いても、入力信号のセットアップ時間ｔｓとホールド時間ｔｈを小さくできない。
そこで本願発明の目的は、信号の立ち上がりと立ち下がりに遅延時間差があっても、短いセットアップ時間とホールド時間で安定動作し、高い周波数で信号を入出力可能な半導体装置を提供することにある。
発明の開示
本願発明の代表的な構成を示せば以下の通りである。入力信号ＩＮ０，ＩＮ１，…及び外部クロック対ＣＬＫｔ，ＣＬＫｂが入力され、それらにそれぞれ対応して入力バッファＩＢＵＦを設け、内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…及び内部クロック対ＣＫＩｔ，ＣＫＩｂを得て、内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…をラッチ回路ＬＰに入力し、ラッチ回路の動作を内部クロック対ＣＫＩｔ，ＣＫＩｂにより制御し、ラッチ回路ＬＰの出力信号ＩＮ０Ｌ，ＩＮ１Ｌ，…を内部回路の動作に用いる半導体装置を構成する。
望ましくは、前記ラッチ回路は、第１ＮＭＯＳトランジスタＭＮ１と第１ＰＭＯＳトランジスタＭＰ１と第２ＮＭＯＳトランジスタＭＮ２と第２ＰＭＯＳトランジスタＭＰ２を含むトライステートインバータを有し、前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタのゲートに、前記内部信号に応じた信号Ｄｂを入力し、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタのゲートに、前記内部クロック対をそれぞれ入力する構成として、前記半導体装置を構成する。
発明を実施するための最良の形態
以下、本発明の実施例について図面を用いて詳細に説明する。実施例の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。図面で、ＰＭＯＳトランジスタにはボディに矢印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。また、特に断りの無い場合、信号のロウレベルを’０’，ハイレベルを’１’とする。
図１に、本発明による半導体装置の入力部を模式的に示す。トゥルーとバーの外部クロック対ＣＬＫｔ，ＣＬＫｂから、それぞれ発生した内部クロック対ＣＫＩｔ，ＣＫＩｂにより、入力信号ＩＮ０，ＩＮ１，…のラッチ回路ＬＰを制御することが特長である。入力信号ＩＮ０，ＩＮ１，…及び外部クロック対ＣＬＫｔ，ＣＬＫｂにそれぞれ対応して入力バッファＩＢＵＦを設け、基準電圧Ｖｒｅｆと比較して内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…及び内部クロック対ＣＫＩｔ，ＣＫＩｂを得る。内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…を、一時記憶回路であるラッチ回路ＬＰに入力し、ラッチ回路の動作を内部クロック対ＣＫＩｔ，ＣＫＩｂにより制御する。ラッチ回路ＬＰの出力信号ＩＮ０Ｌ，ＩＮ１Ｌ，…を、半導体装置の内部回路の動作に用いる。なお、ここでは図示していないが、必要であれば、クロックドライバを内部クロック対ＣＫＩｔ，ＣＫＩｂのために設ける。
このように、トゥルーとバーの外部クロック対ＣＬＫｔ，ＣＬＫｂをそれぞれ、他の入力信号と同様な入力バッファで受け内部クロック対ＣＫＩｔ，ＣＫＩｂを発生し、その両方を入力信号のラッチ回路ＬＰに用いることにより、外部クロックの立ち上がりと立ち下がりの両方を、ラッチ回路ＬＰのタイミング制御に用いることができる。それにより、入力信号の立ち上がりを外部クロックの立ち上がりで判定し、入力信号の立ち下がりを外部クロックの立ち下がりで判定することができる。
図８は、図１に示したような入力部を用いる際の入力タイミング仕様を示している。入力信号のセットアップ時間とホールド時間を、立ち上がりはクロックの立ち上がりに対して、立ち下がりはクロックの立ち下がりに対して、定義していることが特長である。ここでは、クロックＣＬＫｔの立ち上がり，クロックＣＬＫｂの立ち下がりで、入力信号をラッチするとしている。また、クロック及び入力信号の立ち下がりが立ち上がりよりも遅くなる場合を示している。ロウレベルからハイレベルに立ち上がり’１’となる入力信号ＩＮｒ１のセットアップ時間ｔｓ１を、トゥルーのクロックＣＬＫｔの立ち上がりよりもどれだけ早く立ち上がれば良いかで規定する。すなわち、入力信号ＩＮｒ１の立ち上がりで基準電圧Ｖｒｅｆを横切ってから、クロックＣＬＫｔの立ち上がりで基準電圧Ｖｒｅｆを横切るまでに、セットアップ時間ｔｓ１以上の時間があれば、入力信号ＩＮｒ１を’１’と判別することを保証する。一方、’１’の状態であるハイレベルからロウレベルに立ち下がる入力信号ＩＮｆ１のホールド時間は、バーのクロックＣＬＫｂの立ち下がりからどれだけ後なら立ち下がって良いかで規定する。すなわち、クロックＣＬＫｔの立ち下がりで基準電圧Ｖｒｅｆを横切ってから、入力信号ＩＮｆ１の立ち下がりで基準電圧Ｖｒｅｆを横切るまでに、ホールド時間ｔｈ１以上の時間があれば、入力信号ＩＮｆ１を’１’と判別することを保証する。同様に、立ち下がり’０’となる入力信号ＩＮｆ０のセットアップ時間ｔｓ０を、バーのクロックＣＬＫｂの立ち下がりよりもどれだけ早く立ち下がれば良いかで規定する一方、’０’の状態から立ち上がる入力信号ＩＮｒ０のホールド時間は、トゥルーのクロックＣＬＫｔの立ち上がりからどれだけ後なら立ち上がって良いかで規定する。
このように、入力信号のタイミング仕様を、立ち上がりについてはクロックの立ち上がりで、立ち下がりについてはクロックの立ち下がりで規定することにより、立ち上がりと立ち下がりで遅延時間に差があっても、入力信号のパスとクロック信号のパスとで揃っていれば補償される。その結果、セットアップ時間とホールド時間の仕様を短くでき、クロックのサイクル時間を短くできる。なお、図８では’１’と’０’とで、セットアップ時間とホールド時間を別な記号で示しているが、一般には長く必要な方に合せて同じ時間にすることが望ましい。
図９は、図１中のラッチ回路ＬＰの構成例を示している。トゥルーとバーの内部クロック対ＣＫｔ，ＣＫｂを入力し、トライステートインバータのＮＭＯＳトランジスタとＰＭＯＳトランジスタを別々に制御することが特長である。同図で、ＩＮＶ０，ＩＮＶ５は周知のＣＭＯＳインバータであり、ＮＭＯＳトランジスタとＰＭＯＳトランジスタ１個ずつにより構成される。ＰＭＯＳトランジスタＭＰ１，ＭＰ２とＮＭＯＳトランジスタＭＮ１，ＭＮ２は、ラッチ回路がトランスペアレント（もしくは、スルー）状態かラッチ状態かを定める第１のトライステートインバータを構成している。また、ＰＭＯＳトランジスタＭＰ３，ＭＰ４とＮＭＯＳトランジスタＭＮ３，ＭＮ４は、ラッチ状態でレベルを保持するために正帰還となる第２のトライステートインバータを構成している。内部クロック対ＣＫｔ，ＣＫｂが、図１の内部クロック対ＣＫＩｔ，ＣＫＩｂに対応する。入力Ｄに、図１の入力信号ＩＮ０，ＩＮ１，…のいずれかが入力され、出力Ｑが図１の出力信号ＩＮ０Ｌ，ＩＮ１Ｌ，…のいずれか対応する信号となる。
トゥルーの内部クロックＣＫｔがロウでバーの内部クロックＣＫｂがハイの時には、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２がオン（導通状態）となり、第１のトライステートインバータがインバータとして動作し、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ４がオフ（非導通状態）となり、第２のトライステートインバータはハイインピーダンス状態となる。その結果、このラッチ回路はトランスペアレント状態となり、入力Ｄがそのまま出力Ｑに伝達される。トゥルーの内部クロックＣＫｔがハイでバーの内部クロックＣＫｂがロウの時には、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２がオフとなり、第１のトライステートインバータがハイインピーダンス状態となり、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ４がオンとなり、第２のトライステートインバータはインバータとして動作する。その結果、このラッチ回路はラッチ状態となり、入力Ｄからのパスが遮断され出力Ｑの状態が維持される。
ここで、このラッチ回路がトランスペアレント状態からラッチ状態に切り換わるタイミングについて説明する。トゥルーの内部クロックＣＫｔの立ち上がりとバーの内部クロックＣＫｂの立ち下がりが実質的に同時であれば、そのタイミングでラッチ状態に切り換わる。しかし、図１に示したような入力部の構成では、外部クロック対ＣＬＫｔ，ＣＬＫｂのパスでの立ち上がりと立ち下がりの遅延時間差により、トゥルーの内部クロックＣＫｔの立ち上がりとバーの内部クロックＣＫｂの立ち下がりとに時間差が生じる。例えば、トゥルーの内部クロックＣＫｔの立ち上がりに対して、バーの内部クロックＣＫｂの立ち下がりが遅いとする。この場合、トゥルーの内部クロックＣＫｔとバーの内部クロックＣＫｂが両方ハイレベルの期間に、ラッチ回路の内部ノードＤｂが変化した時に、それが出力Ｑに伝えられるかが問題である。
まず、図１０に示すように、入力Ｄが立ち上がり、内部クロック対ＣＫｔ，ＣＫｂが両方ハイレベルの期間に、内部ノードＤｂが立ち下がる場合を考える。トゥルーの内部クロックＣＫｔがロウレベルでトランスペアレント状態となっているときに、内部ノードＤｂがハイレベルであるため、出力Ｑはロウレベル、内部ノードＱｂはハイレベルとなっている。トゥルーの内部クロックＣＫｔがハイレベルになることにより、ＰＭＯＳトランジスタＭＰ２がオフになり、ＮＭＯＳトランジスタＭＮ４がオンになる。内部ノードＱｂがハイレベルとなっているため、ＮＭＯＳトランジスタＭＮ３はオンになっており、出力Ｑをロウレベルに保つ正帰還が働く。内部ノードＤｂが立ち下がり、ＰＭＯＳトランジスタＭＰ１がオンになっても、ＰＭＯＳトランジスタＭＰ２がオフなので、出力Ｑはロウレベルを保つ。すなわち、入力Ｄの立ち上がりに対しては、トゥルーの内部クロックＣＫｔの立ち上がりで、ラッチ状態になっている。
次に、図１１に示すように、入力Ｄが立ち下がり、内部クロック対ＣＫｔ，ＣＫｂが両方ハイレベルの期間に、内部ノードＤｂが立ち上がる場合を考える。トゥルーの内部クロックＣＫｔがロウレベルでトランスペアレント状態となっているときに、内部ノードＤｂがロウレベルであるため、出力Ｑはハイレベル、内部ノードＱｂはロウレベルとなっている。トゥルーの内部クロックＣＫｔがハイレベルになることにより、ＰＭＯＳトランジスタＭＰ２がオフになり、ＮＭＯＳトランジスタＭＮ４がオンになる。内部ノードＱｂがロウレベルとなっているため、ＮＭＯＳトランジスタＭＮ３はオフになっており、出力Ｑはフローティング状態となり、インバータＩＮＶ５の入力容量などでハイレベルを保つ。内部ノードＤｂが立ち上がり、ＮＭＯＳトランジスタＭＮ１がオンになると、バーの内部クロックＣＫｂがハイレベルであるため、ＮＭＯＳトランジスタＭＮ２はオンなので、出力Ｑはロウレベルとなる。インバータＩＮＶ５により、内部ノードＱｂがハイレベルとなり、ＮＭＯＳトランジスタＭＮ３はオンになっており、出力Ｑをロウレベルに保つ正帰還が働く。すなわち、入力Ｄの立ち下がりに対しては、バーの内部クロックＣＫｂの立ち下がりまで、トランスペアレント状態になっている。
同様に、バーの内部クロックＣＫｂの立ち下がりに対して、トゥルーの内部クロックＣＫｔの立ち上がりが遅い場合には、入力Ｄの立ち下がりに対しては、バーの内部クロックＣＫｂの立ち下がりで、ラッチ状態になり、入力Ｄの立ち上がりに対しては、トゥルーの内部クロックＣＫｔの立ち上がりまで、トランスペアレント状態になっている。したがって、このラッチ回路がトランスペアレント状態からラッチ状態に切り換わるタイミングは、入力Ｄの立ち上がりについてはトゥルーの内部クロックＣＫｔの立ち上がりで、入力Ｄの立ち下がりについてはバーの内部クロックＣＫｂの立ち下がりで定まる。これにより、入力信号の立ち上がりを外部クロックの立ち上がりで判定し、入力信号の立ち下がりを外部クロックの立ち下がりで判定することができる。
図１中のラッチ回路は、図９の構成に限らず、種々の変形が可能である。図１２は、ラッチ回路の別な構成例を示しており、ダイナミック回路にしていることが特徴である。インバータＩＮＶ０と、第１のトライステートインバータを構成するＰＭＯＳトランジスタＭＰ１，ＭＰ２及びＮＭＯＳトランジスタＭＮ１，ＭＮ２からなり、図９のラッチ回路から第２のトライステートインバータとインバータＩＮＶ５を取り除いた構成となっている。このラッチ回路も、図９のラッチ回路と同様に、トランスペアレント状態からラッチ状態に切り換わるタイミングは、入力Ｄの立ち上がりについてはトゥルーの内部クロックＣＫｔの立ち上がりで、入力Ｄの立ち下がりについてはバーの内部クロックＣＫｂの立ち下がりで定まる。ただし、ラッチ状態で、図９のラッチ回路では正帰還により出力Ｑの電圧を維持するが、この回路ではトライステートインバータがハイインピーダンスとなり出力Ｑの容量により電圧を維持する。ダイナミック回路のため、ラッチ状態で出力を維持できる期間に上限があるが、内部クロック対ＣＫｔ，ＣＫｂのサイクル時間を特に長くしなければ問題ない。図９のラッチ回路に比べ、半分の素子数で構成されており、レイアウト面積を小さくできる。また、内部クロック対ＣＫｔ，ＣＫｂが、それぞれトランジスタ１個ずつに入力されるだけなので、内部クロック対ＣＫｔ，ＣＫｂの負荷容量が小さく、高い周波数での分配が容易であり、消費電力が小さくて済む。
図１３は、ラッチ回路のさらに別な構成例を示しており、トランスペアレント状態でも正帰還をかけていることが特徴である。３個のインバータＩＮＶ０，ＩＮＶ３，ＩＮＶ５と、第１のトライステートインバータを構成するＰＭＯＳトランジスタＭＰ１，ＭＰ２及びＮＭＯＳトランジスタＭＮ１，ＭＮ２からなり、図９のラッチ回路の第２のトライステートインバータの代わりにインバータＩＮＶ３を設けた構成となっている。このインバータを構成するＭＯＳトランジスタは、ゲート幅を小さくし、場合によってはゲート長を長くするなどして、駆動能力を小さく設定する。このラッチ回路も、図９あるいは図１２のラッチ回路と同様に、トランスペアレント状態からラッチ状態に切り換わるタイミングは、入力Ｄの立ち上がりについてはトゥルーの内部クロックＣＫｔの立ち上がりで、入力Ｄの立ち下がりについてはバーの内部クロックＣＫｂの立ち下がりで定まる。ただし、トランスペアレント状態でも、インバータＩＮＶ５，ＩＮＶ３の正帰還が働き、トライステートインバータの駆動能力がインバータＩＮＶ３を上回ることにより出力Ｑを駆動する。図９の回路では、図１１に関して説明したように、トゥルーの内部クロックＣＫｔの立ち上がりとバーの内部クロックＣＫｂの立ち上がりとの時間差で出力がフローティング状態になる。この回路では、クロックの立ち上がりと立ち下がりの遅延時間差が大きくても、常時正帰還が働き出力Ｑがフローティングにならないため、安定な動作が可能である。また、図１２のラッチ回路と同様に、内部クロック対ＣＫｔ，ＣＫｂが、それぞれトランジスタ１個ずつに入力されるだけなので、内部クロック対ＣＫｔ，ＣＫｂの負荷容量が小さく、高い周波数での分配が容易であり、消費電力が小さくて済む。
図１について、内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…をラッチ回路ＬＰでラッチすると説明したが、ラッチ回路ではなくフリップフロップ回路でとりこむ構成も可能である。図１４は、その場合に好適なマスタスレーブ型フリップフロップ回路の構成例を示している。マスタ（ＭＡＳ）は、図９のラッチ回路と同じ構成で、２個のインバータＩＮＶ０，ＩＮＶ５と、ＰＭＯＳトランジスタＭＰ１，ＭＰ２及びＮＭＯＳトランジスタＭＮ１，ＭＮ２からなる第１のトライステートインバータと、ＰＭＯＳトランジスタＭＰ３，ＭＰ４及びＮＭＯＳトランジスタＭＮ３，ＭＮ４からなる第２のトライステートインバータで構成される。入力Ｄは、インバータＩＮＶ０と第１のトライステートインバータの２段により、中間ノードＮｔに伝達される。スレーブ（ＳＬＡ）は、ＰＭＯＳトランジスタＭＰ６，ＭＰ７及びＮＭＯＳトランジスタＭＮ６，ＭＮ７からなる第３のトライステートインバータと、ＰＭＯＳトランジスタＭＰ８，ＭＰ９及びＮＭＯＳトランジスタＭＮ８，ＭＮ９からなる第４のトライステートインバータと、インバータＩＮＶ１０で構成される。ここで、内部クロック対ＣＫｔ，ＣＫｂの接続が、第３のトライステートインバータは第１のトライステートインバータと逆、第４のトライステートインバータは第２のトライステートインバータと逆になっている。中間ノードＮｔの信号は、第３のトライステートインバータとインバータＩＮＶ１０の２段を介して、出力Ｑに伝達される。
図１５を用いて、図１４のフリップフロップ回路の動作を説明する。ここでは、クロックの立ち上がりに比べ立ち下がりの遅延時間が大きく、トゥルーの内部クロックＣＫｔとバーの内部クロックＣＫｂが両方ハイレベルとなるオーバーラップ期間がある場合を示している。マスタは、トゥルーの内部クロックＣＫｔがロウレベルでバーの内部クロックＣＫｂがハイレベルの期間はトランスペアレント状態（ＴＲＡ）となり、トゥルーの内部クロックＣＫｔがハイレベルでバーの内部クロックＣＫｂがロウレベルの期間はラッチ状態（ＬＡＴ）となる。内部クロック対ＣＫｔ，ＣＫｂが両方ハイレベルとなるオーバーラップ期間は、入力Ｑに依存し、立ち上がりに対してはラッチ状態で、立ち下がりに対してはトランスペアレント状態である。一方、スレーブは、内部クロック対ＣＫｔ，ＣＫｂの接続関係がマスタと反対であるので、トゥルーの内部クロックＣＫｔがロウレベルでバーの内部クロックＣＫｂがハイレベルの期間はラッチ状態となり、トゥルーの内部クロックＣＫｔがハイレベルでバーの内部クロックＣＫｂがロウレベルの期間はトランスペアレント状態となる。内部クロック対ＣＫｔ，ＣＫｂが両方ハイレベルとなるオーバーラップ期間では、中間ノードＮｔの信号に依存し、立ち上がりに対してはトランスペアレント状態で、立ち下がりに対してはラッチ状態である。この期間で、マスタがトランスペアレント状態となる入力Ｄの立ち下がりは、中間ノードＮｔの立ち下がりとして伝達され、スレーブはラッチ状態となる。そのため、マスタとスレーブが両方トランスペアレント状態となることはなく、入力Ｄから出力Ｑへ信号が突き抜ける恐れがない。したがって、このフリップフロップ回路は、入力Ｄを、立ち上がりについてはトゥルーの内部クロックＣＫｔの立ち上がりで、立ち下がりについてはバーの内部クロックＣＫｂの立ち下がりで取り込み、トゥルーの内部クロックＣＫｔの立ち上がりとバーの内部クロックＣＫｂの立ち下がりの遅い方から、次のサイクルでの早い方まで出力Ｑを保持する。ここでは説明を省略するが、クロックの立ち下がりに比べ立ち上がりの遅延時間が大きく、トゥルーの内部クロックＣＫｔとバーの内部クロックＣＫｂが両方ロウレベルとなるオーバーラップ期間がある場合にも同様な動作となる。すなわち、出力Ｑのバリッド状態（ＶＡＬ）の期間は、内部クロック対ＣＫｔ，ＣＫｂのサイクル時間からから内部クロック対ＣＫｔ，ＣＫｂのオーバーラップ期間を引いた時間となる。図９，図１２，図１３のラッチ回路に比べ、出力Ｑのバリッド期間が長く、内部回路とのタイミング整合をとることが容易である。
図１６は、本発明による入力部に好適なフリップフロップ回路の別な構成例を示している。内部クロック対ＣＫｔ，ＣＫｂの論理をとり、スレーブ制御用クロック対ＣＫＳｔ，ＣＫＳｂを発生することが特徴である。マスタ（ＭＡＳ）は、３個のインバータＩＮＶ０，ＩＮＶ５，ＩＮＶ１１と、ＰＭＯＳトランジスタＭＰ１，ＭＰ２及びＮＭＯＳトランジスタＭＮ１，ＭＮ２からなる第１のトライステートインバータと、ＰＭＯＳトランジスタＭＰ３，ＭＰ４及びＮＭＯＳトランジスタＭＮ３，ＭＮ４からなる第２のトライステートインバータで構成される。スレーブ（ＳＬＡ）も図１４のフリップフロップ回路と同じく、ＰＭＯＳトランジスタＭＰ６，ＭＰ７及びＮＭＯＳトランジスタＭＮ６，ＭＮ７からなる第３のトライステートインバータと、ＰＭＯＳトランジスタＭＰ８，ＭＰ９及びＮＭＯＳトランジスタＭＮ８，ＭＮ９からなる第４のトライステートインバータと、インバータＩＮＶ１０で構成される。ただし、内部クロック対ＣＫｔ，ＣＫｂではなくスレーブ制御用クロック対ＣＫＳｔ，ＣＫＳｂにより、第３及び第４のトライステートインバータが制御される。スレーブ制御用クロック対ＣＫＳｔ，ＣＫＳｂは、２個のインバータＩＮＶ１２，ＩＮＶ１３と、ＮＡＮＤゲートＮＡ１４とＮＯＲゲートＮＯ１４により、内部クロック対ＣＫｔ，ＣＫｂの論理をとることにより発生する。なお、このスレーブ制御用クロック発生用論理回路は、フリップフロップ回路毎に設けず、複数のフリップフロップ回路で共有することも可能であり、それにより素子数を低減し、レイアウト面積を縮小できる。
図１７を用いて、図１６のフリップフロップ回路の動作を説明する。ここでも図１５と同様、トゥルーの内部クロックＣＫｔとバーの内部クロックＣＫｂが両方ハイレベルとなるオーバーラップ期間がある場合を示している。マスタは、図１４のフリップフロップ回路と同様に、トランスペアレント状態（ＴＲＡ）とラッチ状態（ＬＡＴ）の間で、内部クロック対ＣＫｔ，ＣＫｂが両方ハイレベルとなるオーバーラップ期間には、入力Ｑに依存し、立ち上がりに対してはラッチ状態で、立ち下がりに対してはトランスペアレント状態である。一方、スレーブは、トゥルーのスレーブ制御用クロックＣＫＳｔがロウレベルでバーのスレーブ制御用クロックＣＫＳｂがハイレベルの期間はラッチ状態となり、トゥルーのスレーブ制御用クロックＣＫｔがハイレベルでバーのスレーブ制御用クロックＣＫＳｂがロウレベルの期間はトランスペアレント状態となる。ここで、スレーブ制御用クロック対ＣＫＳｔ，ＣＫＳｂは、トゥルーの内部クロックＣＫｔがハイレベルでバーの内部クロックＣＫｂがロウレベルの期間のみ、トゥルーのＣＫＳｔがハイレベル，バーのＣＫＳｂがロウレベルとなる。その他の期間は、トゥルーのＣＫＳｔがロウレベル，バーのＣＫＳｂがハイレベルとなる。原則的に、スレーブ制御用クロック対ＣＫＳｔ，ＣＫＳｂは、同じタイミングで切り換わりオーバーラップすることはない。その結果、スレーブは、マスタがラッチ状態の期間のみトランスペアレント状態となり、その他の期間はラッチ状態となる。これにより、マスタとスレーブが両方トランスペアレント状態となることはなく、入力Ｄから出力Ｑへ信号が突き抜ける恐れがない。なお、スレーブ制御用クロックの発生のために、インバータＩＮＶ１２あるいはＩＮＶ１３と、ＮＡＮＤゲートＮＡ１４あるいはＮＯＲゲートＮＯ１４の、２段分の遅延時間があるが、マスタでの遅延時間を、インバータＩＮＶ５，ＩＮＶ１１の２段分だけ、図１４の構成よりも大きくしており、問題ない。したがって、このフリップフロップ回路は、入力Ｄを、立ち上がりについてはトゥルーの内部クロックＣＫｔの立ち上がりで、立ち下がりについてはバーの内部クロックＣＫｂの立ち下がりで取り込み、トゥルーの内部クロックＣＫｔの立ち上がりとバーの内部クロックＣＫｂの立ち下がりの遅い方から、次のサイクルでの遅い方まで出力Ｑを保持する。ここでは説明を省略するが、クロックの立ち下がりに比べ立ち上がりの遅延時間が大きく、トゥルーの内部クロックＣＫｔとバーの内部クロックＣＫｂが両方ロウレベルとなるオーバーラップ期間がある場合にも同様な動作となる。すなわち、出力Ｑのバリッド状態（ＶＡＬ）の期間は、内部クロックＣＫｔ，ＣＫｂのサイクル時間となる。図１４のフリップフロップ回路よりも、内部クロック対ＣＫｔ，ＣＫｂがオーバーラップする期間分だけ、出力Ｑのバリッド期間が長く、内部回路とのタイミング整合をとることがさらに容易である。
図１８は、本発明による入力部の別な構成例を模式的に示している。内部クロック対ＣＫＲｔ，ＣＫＲｂの発生に、クロック再生回路ＰＬＬを用いていることが特徴である。図１に示した構成と同様に、入力信号ＩＮ０，ＩＮ１，…及び外部クロック対ＣＬＫｔ，ＣＬＫｂにそれぞれ対応して入力バッファＩＢＵＦを設け、基準電圧Ｖｒｅｆと比較して内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…及び内部クロック対信号ＣＬＫＩｔ，ＣＬＫＩｂを得る。内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…をラッチ回路ＬＰに入力し、それの出力信号ＩＮ０Ｌ，ＩＮ１Ｌ，…を、半導体装置の内部回路の動作に用いる。ラッチ回路の動作は、クロック再生回路である２個のフェーズロックトループＰＬＬにより発生した内部クロック対ＣＫＲｔ，ＣＫＲｂにより制御する。フェーズロックトループＰＬＬは、内部クロック信号ＣＬＫＩｔあるいはＣＬＫＩｂと内部クロックＣＫＲｔあるいはＣＫＲｂを比較する位相・周波数比較器ＰＦＤ，位相・周波数検出器ＰＦＤの出力に応じて制御電圧ＶｃｔあるいはＶｃｂを発生するチャージポンプ回路ＣＰ，制御電圧ＶｃｔあるいはＶｃｂにより制御される電圧制御発信器ＶＣＯ，電圧制御発信器ＶＣＯの出力を内部クロックＣＫＲｔあるいはＣＫＲｂとして駆動するクロックドライバＣＫＤを含んで構成される。クロックドライバＣＫＤは、偶数段のＣＭＯＳインバータを徐々に駆動能力が大きくなるよう接続した周知のカスコードドライバなどで実現できる。以下、他の回路ブロックの要部を、簡単に説明する。
図１９は、位相・周波数検出器ＰＦＤの構成例の回路図である。８個のインバータＩＮＶ００〜ＩＮＶ０７，６個の２入力ＮＡＮＤゲートＮＡ１００〜ＮＡ１０５，２個の３入力ＮＡＮＤゲートＮＡ１０６，ＮＡ１０７，４入力ＮＡＮＤゲートＮＡ１０８からなり、ＣＭＯＳ論理ゲートの組み合わせで構成されている。内部クロック信号ＣＬＫＩと内部クロックＣＫＲの位相及び周波数に応じて、制御信号ＵＰ１，ＤＮ１を発生する。
図２０は、チャージポンプ回路ＣＰの構成例の回路図である。インバータＩＮＶ１０８と、２個のＰＭＯＳトランジスタＭＮ１００，ＭＰ１０１と、２個のＮＭＯＳトランジスタＭＮ１００，ＭＮ１０１と、２個の容量Ｃ１００，Ｃ１０１と、抵抗Ｒ１００により構成されている。ＰＭＯＳトランジスタＭＰ１００とＮＭＯＳトランジスタＭＮ１００は、ゲートにそれぞれバイアス電圧Ｖｂｐ１，Ｖｂｎ１が印加され、制御電圧Ｖｃのノードに電源電圧ＶＣＣから流れ込む電流あるいはＶＳＳへ引き抜く電流の大きさを制限する。ＰＭＯＳトランジスタＭＰ１０１とＮＭＯＳトランジスタＭＮ１０１は、位相・周波数検出器ＰＦＤの出力である制御信号ＵＰ１とＤＮ１が、ゲートにそれぞれ印加され、制御電圧Ｖｃのノードに電流を流し込む期間あるいは引き抜く期間を制御する。容量Ｃ１００，Ｃ１０１と抵抗Ｒ１００は、ループフィルタを構成し、制御電圧Ｖｃを安定化する。
図２１は、電圧制御発信器ＶＣＯの構成例を示している。６個の全差動型遅延回路ＤＤＥ０〜ＤＤＥ５と２個のインバータＩＮＶ１１６，ＩＮＶ１１７からなる。全差動型遅延回路ＤＤＥ０〜ＤＤＥ５は、入力と出力がいずれも差動信号で、制御電圧Ｖｃにより遅延時間が制御される遅延回路である。ここでは６個としているが、所望の可変周波数領域が得られるように、適当な個数とする。なお、ここでは６個と偶数個であるが、ＤＤＥ５のトゥルー出力をＤＤＥ０のバー入力に、ＤＤＥ５のバー出力をＤＤＥ０のトゥルー入力に戻しているため、発振する。インバータＩＮＶ１１６は、出力として内部クロックＣＫＲを取り出すために設けられている。さらに、全差動型遅延回路ＤＤＥ５の出力の負荷を揃えるために、インバータＩＮＶ１１７が設けられている。
このようなクロック再生回路を用いることにより、クロックドライバＣＫＤなどによる遅延時間を補償し、内部クロック対ＣＫＲｔ，ＣＫＲｂを所望のタイミングにすることができ、入力信号ＩＮ０，ＩＮ１，…のホールド時間を小さくして、短いクロックサイクル時間での動作が可能になる。ここで、フェーズロックトループＰＬＬを、トゥルーとバーの内部クロック対ＣＫＲｔ，ＣＫＲｂにそれぞれ設けることにより、内部クロック対ＣＫＲｔ，ＣＫＲｂが外部クロック対ＣＬＫｔ，ＣＬＫｂにそれぞれ応じたタイミングとなる。それにより、入力信号の立ち上がりを外部クロックの立ち上がりに応じたタイミングで判定し、入力信号の立ち下がりを外部クロックの立ち下がりに応じたタイミングで判定することができる。その結果、立ち上がりと立ち下がりで遅延時間に差があっても、入力信号のパスとクロック信号のパスとで揃っていれば補償され、セットアップ時間とホールド時間を削減してクロックのサイクル時間を短縮できる。なお、内部クロックの発生にクロック再生回路を用いて高速なインタフェースを可能にする方式は、文献３に述べられている。本実施例は、そこでの効果に加え、立ち上がりと立ち下がりでの遅延時間差を補償することによりさらに高速な動作が可能になる。
図２２は、本発明による入力部のさらに別な構成例を模式的に示している。内部クロック対ＣＫＲｔ，ＣＫＲｂの発生に用いるクロック再生回路を部分的に共有化していることが特徴である。図１８に示した構成と同様に、入力信号ＩＮ０，ＩＮ１，…及び外部クロック対ＣＬＫｔ，ＣＬＫｂにそれぞれ対応した入力バッファＩＢＵＦと、内部クロック対ＣＫＲｔ，ＣＫＲｂにより制御され内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…をラッチするラッチ回路ＬＰが設けられている。バーの内部クロックＣＫＲｂは、ディレイロックトループＤＬＬで発生する。ディレイロックトループＤＬＬは、内部クロック信号ＣＬＫＩｂと内部クロックＣＫＲｂを比較する位相比較器ＰＣ，位相比較器ＰＣの出力に応じて制御電圧Ｖｃ２を発生するチャージポンプ回路ＣＰ，制御電圧Ｖｃにより制御される電圧制御遅延器ＶＣＤ，電圧制御遅延器ＶＣＤの出力を内部クロックＣＫＲｂとして駆動するクロックドライバＣＫＤを含んで構成される。それに対し、トゥルーの内部クロックＣＫＲｔは、内部クロック信号ＣＬＫＩｔを、ディレイロックトループＤＬＬの制御電圧Ｖｃ２により制御される電圧制御遅延器ＶＣＤで遅延させ、クロックドライバＣＫＤで駆動することにより発生する。なお、言うまでもなく、トゥルーの内部クロックＣＫＲｔをディレイロックトループＤＬＬで発生し、バーの内部クロックＣＫＲｂを電圧制御遅延器ＶＣＤとクロックドライバＣＫＤのみで発生することもできる。以下では、図１８に示した構成と異なる回路ブロックである位相比較器ＰＣと電圧制御遅延ＶＣＤの構成を、簡単に説明する。
図２３は、位相比較器ＰＣの構成例の回路図である。４個の３入力ＮＡＮＤゲートＮＡ１４０〜ＮＡ１４３と、４個のインバータＩＮＶ１４０〜ＩＮＶ１４３で構成されている。エネーブル信号ＬＥＮ０がハイレベルの間、内部クロック信号ＣＬＫＩと内部クロックＣＫＲの位相に応じて、制御信号ＵＰ０，ＤＮ０を発生する。フェーズロックトループと異なりディレイロックトループでは周波数の違いを検出する必要がないため、図１９に示した位相・周波数検出器ＰＦＤに比べ簡単な構成の、このような位相比較器を用いることができる。
図２４は、電圧制御遅延器の構成例を示している。５個のインバータ型遅延回路ＩＤＥ０〜ＩＤＥ４とインバータＩＮＶ１１６からなる。インバータ型遅延回路ＩＤＥ０〜ＩＤＥ４は、遅延時間が制御電圧Ｖｃにより制御されるインバータである。ここでは５個としているが、所望の可変周波数領域が得られるように、適当な個数とする。ただし、出力を取り出すインバータＩＮＶ１１６を含め、位相が反転しないようにする。
図２２に示した構成は、図１８に示した構成に比べ、回路ブロック数が少ない上、各回路ブロックも簡単な構成で、クロックドライバＣＫＤなどによる遅延時間を補償することができる。これは、クロック再生回路として、フェーズロックトループではなくディレイロックトループを用いていることによる。フェーズロックトループで用いる電圧制御発振器は、制御電圧が同じ時に出力の発振周波数が同じであるが位相は異なるため、図１８では、トゥルーとバーの内部クロックのそれぞれに対してループを設けている。それに対し、ディレイロックトループで用いる電圧制御遅延器は、制御電圧が同じ時に遅延時間が同じにできるので、トゥルーとバーの内部クロックでループの一部を共有できる。
次に、図１，図１８あるいは図２２に示した入力部で用いる入力バッファＩＢＵＦの構成について説明する。図２５は、カレントミラー型差動増幅器を用いた入力バッファの構成例の回路図である。３個のＮＭＯＳトランジスタＭＮ２００〜ＭＮ２０２と２個のＰＭＯＳトランジスタＭＰ２０１，ＭＰ２０２でＮＭＯＳ入力のカレントミラー型差動増幅器が構成され、入力信号ＩＮを参照電圧Ｖｒｅｆに対して差動増幅する。ＰＭＯＳトランジスタＭＰ２０１，ＭＰ２０２のソースは、入出力用電源電圧ＶＤＤＱに接続される。差動増幅器の出力を２入力ＮＡＮＤゲートＮＡ２０３で受け、内部信号ＩＮＩを出力する。このＮＡＮＤゲートＮＡ２０３とＮＭＯＳトランジスタＭＮ２００には、バーのパワーダウン信号ＰＷＤＩｂが入力され、ＰＷＤＩｂがロウレベルのパワーダウン時には差動増幅器の電流を遮断し内部信号ＩＮＩを固定する。
この入力バッファＩＢＵＦは、一般にＳＳＴＬインタフェースなどの小振幅インタフェースで用いられているものである。このような一般的な入力バッファを用いて、本発明の方式により、従来よりも高い周波数でのインタフェースが実現できる。
図２６は、入力バッファの別な構成例の回路図である。ＮＭＯＳ入力差動増幅器とＰＭＯＳ入力差動増幅器を組み合わせた相補型差動増幅器を用いていることが特徴である。このような入力バッファについては、文献４で述べられている。ＮＭＯＳ入力差動増幅器ＤＡＮは、３個のＮＭＯＳトランジスタＭＮ２１０〜ＭＮ２１２と３個のＰＭＯＳトランジスタＭＰ２１０〜ＭＰ２１２で構成されている。ＰＭＯＳ入力差動増幅器ＤＡＰも、３個のＮＭＯＳトランジスタＭＮ２１３〜ＭＮ２１５と３個のＰＭＯＳトランジスタＭＰ２１３〜ＭＰ２１５で構成されている。ＮＭＯＳ入力差動増幅器ＤＡＮとＰＭＯＳ入力差動増幅器ＤＡＰは、出力が短絡されており、入力信号ＩＮを参照電圧Ｖｒｅｆに対して差動増幅する。差動増幅器の出力ＩＮＩ０にはＰＭＯＳトランジスタＭＰ２１０が設けられ、ＮＭＯＳ入力差動増幅器ＤＡＮ中とＰＭＯＳ入力差動増幅器ＤＡＰ中で入出力用接地電圧ＶＳＳＱに接続されたＮＭＯＳトランジスタＭＮ２１０，ＭＮ２１３とともに、バーのパワーダウン信号ＰＷＤＩｂがゲートに入力され、パワーダウン時には差動増幅器の電流を遮断しその出力を固定する。ＮＭＯＳ入力差動増幅器ＤＡＮ中のＰＭＯＳトランジスタはＭＰ２１０は、ＰＭＯＳ入力差動増幅器ＤＡＰ中のＮＭＯＳトランジスタＭＮ２１３とバランスをとるために設けられている。差動増幅器の出力には、ＰＭＯＳトランジスタＭＰ２１７とＮＭＯＳトランジスタＭＮ２１７からなり、入出力用電源電圧ＶＤＤＱと入出力用接地電圧ＶＳＳＱを電源としたインバータが接続され、さらにその出力にインバータＩＮＶ２１８が接続され、内部信号ＩＮＩを駆動する。
この入力バッファは、ＮＭＯＳ入力の差動増幅器とＰＭＯＳ入力の差動増幅器が同時に動作し、入力の同相成分の影響が小さく、立ち上がりと立ち下がりでの遅延時間差を小さくできる。それにより、図１に示したような本発明による入力部で、内部クロック対のトゥルーとバーの時間差が小さくなり、安定な動作が容易になる。
図２７は、入力バッファのさらに別な構成例である。図２６に示した入力バッファと同様に、ＮＭＯＳ入力差動増幅器とＰＭＯＳ入力差動増幅器を組み合わせており、交互に動作させることが特徴である。このような入力バッファについても、文献４で述べられている。ＮＭＯＳ入力差動増幅器ＤＡＮとＰＭＯＳ入力差動増幅器ＤＡＰは、図２６と同様に、３個のＮＭＯＳトランジスタと３個のＰＭＯＳトランジスで構成され、入力信号ＩＮを参照電圧Ｖｒｅｆに対して差動増幅する。さらに、パワーダウンの制御用にＰＭＯＳトランジスタＭＰ２１０と、ＰＭＯＳトランジスタＭＰ２１７とＮＭＯＳトランジスタＭＮ２１７からなるインバータと、インバータが設けられている。ここで、ＮＭＯＳ入力差動増幅器ＤＡＮ中のＮＭＯＳトランジスタＭＮ２１０とＰＭＯＳ入力差動増幅器ＤＡＰ中のＰＭＯＳトランジスタＭＰ２１３のゲートに、インバータＩＮＶ２１２の入力ノードＩＮＩ０ｂから帰還がかけられている。それにより、ノードＩＮＩ０ｂがハイレベルの時には、ＰＭＯＳ入力差動増幅器ＤＡＰの電流経路が遮断され、ノードＩＮＩ０ｂがロウレベルの時には、ＮＭＯＳ入力差動増幅器ＤＡＮの電流経路が遮断される。この帰還により、ＮＭＯＳ入力差動増幅器ＤＡＮとＰＭＯＳ入力差動増幅器ＤＡＰの内、貫通電流が小さい方が自動的に選択され、交互に動作する。バーのパワーダウン信号ＰＷＤＩｂは、ＰＭＯＳトランジスタＭＰ２１０と、ＰＭＯＳ入力差動増幅器ＤＡＰ中のＮＭＯＳトランジスＭＮ２１３に接続され、ＮＭＯＳ入力差動増幅器ＤＡＮに入力されていないが、パワーダウン時には、ノードＩＮＩ０がハイレベルになり、ノードＩＮＩ０ｂがロウレベルになることにより、ＮＭＯＳ入力差動増幅器ＤＡＮの電流も遮断される。
この入力バッファは、比較的小さな消費電流で、参照信号Ｖｒｅｆとの差動増幅が可能である。特に、入力信号ＩＮの振幅が、ハイレベルが入出力用電源電圧ＶＤＤＱに近く、ロウレベルが入出力用接地電圧ＶＳＳＱに近いものであれば、差動増幅器での貫通電流が小さくなる。図２６に示したような入力バッファに比べると、立ち上がりと立ち下がりでの遅延時間差が、若干大きくなるが、図１に示したような本発明による入力部では、その遅延時間差を補償できるので、高速なインタフェースが可能になる。
図２８は、またさらに別な入力バッファの構成例の回路図である。２個のＮＭＯＳトランジスタＭＮ２２０，ＭＮ２２１と２個のＰＭＯＳトランジスタＭＰ２２０，ＭＰ２２１で、入出力用電源電圧ＶＤＤＱと入出力用接地電圧ＶＳＳＱを電源としたＮＯＲゲートが構成され、入力信号ＩＮとパワーダウン信号ＰＷＤＩが入力される。このＮＯＲゲートの出力に、インバータＩＮＶ２２２が接続され、内部信号ＩＮＩを駆動する。
図１などでは、参照電圧Ｖｒｅｆを用いた入力部の構成を示していたが、この入力バッファのように、参照電圧Ｖｒｅｆを用いないものも用いることができる。この入力バッファは、ＬＶＴＴＬなど振幅の大きいインタフェースで良く用いられているものである。参照電圧Ｖｒｅｆを用いてずに、論理ゲートの論理しきい値で判定しているため、プロセスや電圧変動の影響が大きく、立ち上がりと立ち下がりでの遅延時間差が大きくなる。そのため、遅延時間差を補償できる本発明の効果が大きい。
図２９に、本発明による半導体装置の出力部を模式的に示す。出力信号ＯＵＴ０，ＯＵＴ１，…及び外部クロック対ＣＬＫＯｔ，ＣＬＫＯｂにそれぞれ対応して出力バッファＯＢＵＦを設け、出力制御回路ＯＣによるエネーブル信号ＱＯＥ，ＣＫＯＥで制御する。また、内部信号ＯＵＴ０Ｐ，ＯＵＴ１Ｐ，…をフリップフロップ回路ＦＦＯに入力し、内部クロックＣＫＯにより制御し、その出力ＯＵＴ０Ｑ，ＯＵＴ１Ｑ，…を出力バッファＯＢＵＦに入力する。出力タイミング発生回路ＯＴＧが、内部クロックＣＫＯとともに、相補な出力用クロック対信号ＣＬＫＰｔ，ＣＬＫＰｂも出力する。
このように、出力信号と外部クロックを一つの半導体装置から同様な出力バッファで駆動することにより、遅延時間を揃えることができ、本発明によるインタフェースに好適である。それらのタイミングを、出力タイミング発生回路ＯＴＧで制御することにより、所望の関係にできる。
図３０は、出力バッファＯＢＵＦの構成例の回路図である。インバータＩＮＶ２３０と、ＮＡＮＤゲートＮＡ２３１と、ＮＯＲゲートＮＯ２３１と、２個のレベル変換回路ＬＣ２３Ｐ，ＬＣ２３Ｎと、出力段のＰＭＯＳトランジスタＭＰ２３３及びＮＭＯＳトランジスタＭＮ２３３からなる。ここで、レベル変換回路ＬＣ２３Ｐ，ＬＣ２３Ｎはそれぞれ、ＰＭＯＳトランジスタ３個とＮＭＯＳトランジスタ３個で構成され、内部回路用電源電圧ＶＤＤから入出力用電源電圧ＶＤＤＱへ、信号振幅を変換する。この出力バッファＯＢＵＦは、エネーブル信号ＱＯＥがロウレベルＶＳＳの時には、ハイインピーダンス状態となり、エネーブル信号ＱＯＥがハイレベルＶＤＤの時には、内部信号ＯＵＴＱに応じて出力ＯＵＴを駆動する。
この出力バッファは、プロセスや電圧変動が駆動能力に影響し、立ち上がりと立ち下がりでの遅延時間差が大きくなる恐れがある。本発明のインタフェースでは、遅延時間差を補償できるため、このような単純な出力バッファを用いても、高い周波数でのインタフェースが実現できる。
図３１は、２個の半導体集積回路ＣＨＰＬ，ＣＨＰＲ間の、本発明によるインタフェースを示している。クロックオシレータＯＳＣから、動作の基準となる基準クロックＣＫＯが、半導体集積回路ＣＨＰＬ，ＣＨＰＲに送られる。半導体集積回路ＣＨＰＬからＣＨＰＲへ、データＤＡＴＡＬとともにクロック対ＣＫＬｔ，ＣＫＬｂを送る。逆に半導体集積回路ＣＨＰＬからＣＨＰＲへも、データＤＡＴＡＲとともにクロック対ＣＫＲｔ，ＣＫＲｂを送る。このように、データとともにクロック対を互いに送りあうことにより、前述のように高い周波数でのインタフェースを実現できる。このような構成は、例えばＣＰＵとキャッシュメモリ間のインタフェースに好適である。
図３２は、図３１での信号伝送部を模式的に示している。半導体集積回路ＣＨＰＬ，ＣＨＰＲはそれぞれ、出力バッファＯＢＵＦと入力バッファＩＢＵＦを有する。ここでは、簡単のためのために１個ずつだけ示している。出力バッファＯＢＵＦは、終端抵抗ＲＰＬあるいはＲＰＲを介して伝送線路ＴＬの一端に接続される。伝送線路の他端は、他方の半導体集積回路の入力バッファＩＢＵＦに接続される。このように、終端抵抗を設けることにより、信号の反射を抑え、受信側での波形の乱れを防止できる。それにより、以前のデータ系列に対する波形の依存性を小さくし、立ち上がり及び立ち下がりの遅延時間を、データとクロック対とで揃えることができるので、本発明のインタフェースに好適である。この図に示した様に、送信側で直列に終端抵抗を設けるいわゆる送信終端は、信号が変化しない時に貫通電流が流れることがないため、図３１に示した様なポイントトゥポイントのインタフェースに好適である。なお、ここでは参照電圧Ｖｒｅｆを示していないが、インタフェースの電圧レベルの仕様に応じて、必要であれば半導体集積回路ＣＨＰＬ，ＣＨＰＲに入力する。
図３３は、本発明をメモリシステムに適用した例を示している。メモリコントローラＭＣＴＬとｎ個のメモリＭＣＨＰ１〜ＭＣＨＰｎとの間が、クロック対ＣＬＫｔ，ＣＬＫｂとコマンドバスＣＭＤとアドレスバスＡＤＤとデータバスＤＱＬとデータストローブ対ＤＱＳｔ，ＤＱＳｂで結ばれている。クロック対ＣＬＫｔ，ＣＬＫｂとコマンドバスＣＭＤとアドレスバスＡＤＤは、メモリコントローラＭＣＴＬにより駆動され、メモリＭＣＨＰ１〜ＭＣＨＰｎに送られる。それに対し、データバスＤＱＬとデータストローブ対ＤＱＳｔ，ＤＱＳｂは双方向であり、ライト動作ではメモリコントローラからメモリへ、リード動作ではメモリからメモリコントローラへ送られる。このように、一方向のバスと双方向のバスを両方使う場合に、それぞれに信号のラッチタイミングを定める信号を併せて送ることにより、どちらも高い周波数でのインタフェースを実現できる。なお、一方向バスと双方向バスのいずれか一方の周波数が低くて良い場合には、そちらのタイミングを定める信号は対にせず、伝送線路数を削減することもできる。
図３４は、図３３での信号伝送部を模式的に示している。ここでは、簡単のためのために、一方向の信号と双方向の信号を１個ずつだけ示している。メモリコントローラＭＣＴＬからメモリＭＣＨＰ１〜ＭＣＨＰｎへの一方向の信号については、メモリコントローラＭＣＴＬ内の出力バッファＯＢＵＦの出力ＯＵＴＣが、伝送線路ＴＬを介して、メモリＭＣＨＰ１〜ＭＣＨＰｎ内の入力バッファＩＢＵＦの入力ＩＮＭ１〜ＩＮＭｎに接続される。一方、メモリコントローラＭＣＴＬとメモリＭＣＨＰ１〜ＭＣＨＰｎとの双方向の信号については、メモリコントローラＭＣＴＬ内の出力バッファＯＢＵＦの出力であり入力バッファＩＢＵＦの入力であるＩＯＣが、伝送線路ＴＬを介して、メモリＭＣＨＰ１〜ＭＣＨＰｎ内の入力バッファＩＢＵＦの入力であり出力バッファＯＢＵＦの出力であるＩＯＭ１〜ＩＯＭｎに接続される。両者とも、伝送線路の両端に終端抵抗ＲＴＬ，ＲＴＲが設けられ、終端電圧ＶＴＴに接続される。このように、両側で終端することにより、バス上での信号の反射を抑え、波形の乱れを防止できる。バス上の位置により、信号が伝達されるタイミングが異なるが、図３３に示した様に、バスに送る信号と合わせてタイミング信号対を同じ半導体集積回路から送ることにより、遅延時間を揃えることができる。一方向のバスと双方向のバスとで、出力バッファＯＢＵＦの有無により、メモリＭＣＨＰ１〜ＭＣＨＰｎの入力インピーダンスが異なっていても、それぞれに対しタイミング信号対を設けることにより、その影響を除去できる。
図３５は、図３３の半導体メモリＭＣＨＰ１〜ＭＣＨＰｎとして用いることができる同期式ＤＲＡＭの要部ブロック図を示している。間接周辺回路は、クロックバッファＣＫＢ、制御信号バッファＣＢ、コマンドデコーダＣＤ、アドレスバッファＡＢ、カラムアドレスカウンタＹＣＴ、データストローブ入力回路ＤＳＢ、データストローブ出力回路ＱＳＢ、データ入力回路ＤＩＢ、データ出力回路ＤＯＢを含む。さらに、メモリアレーＭＡＲに対応してロウ系欠陥救済回路ＸＲ、ロウプリデコーダＸＰＤ、カラム系救済判定回路ＹＲ、カラムプリデコーダＹＰＤ、ライトバッファＷＢ、メインアンプＭＡなどが設けられ、メモリコアのセクタＳＣＴ０，ＳＣＴ１，…を構成している。メモリコアのセクタは、メモリ容量やバンク数などの仕様に応じたメモリアレーの個数に対応するが、ここでは簡単のため２個だけ示している。
各回路ブロックは、以下のような役割を果たす。クロックバッファＣＫＢは、外部クロック対ＣＬＫｔ，ＣＬＫｂに応じて内部クロック対ＣＫＩｔ，ＣＫＩｂを、制御信号バッファＣＢ，アドレスバッファＡＢなどに分配する。コマンドデコーダＣＤは、外部からの制御信号ＣＭＤに応じて、アドレスバッファＡＢ、カラムアドレスカウンタＹＣＴ、データ入力回路ＤＩＢ、データ出力回路ＤＯＢなどを制御する制御信号を発生する。アドレスバッファＡＢは、外部クロックＣＬＫに応じた所望のタイミングで、外部からのアドレスＡＤＲを取り込み、ロウアドレスＢＸをセクタＳＣＴ０，ＳＣＴ１に分配する。アドレスバッファＡＢはまた、カラムアドレスを取り込んでカラムアドレスカウンタＹＣＴへ送り、カラムアドレスカウンタＹＣＴが、入力されたカラムアドレスを初期値として、バースト動作を行うカラムアドレスＢＹを発生し、セクタＳＣＴ０，ＳＣＴ１に分配する。データストローブデータ入力回路ＤＳＢは、データストローブ対ＤＱＳｔ，ＤＱＳｂに応じて、内部データストローブ対ＤＳＩｔ，ＤＳＩｂなどを発生し、データ入力回路ＤＩＢを制御する。データ入力回路ＤＩＢは、外部との入出力データＤＱのデータを所望のタイミングで取り込んで、ライトデータＧＩを出力する。一方、データ出力回路ＤＯＢは、入出力データＤＱへ所望のタイミングで、リードデータＧＯを出力する。それと合わせ、データストローブ出力回路ＱＳＢが、データストローブ対ＤＱＳｔ，ＤＱＳｂを駆動する。
セクタＳＣＴ０あるいはＳＣＴ１内で、ロウ系欠陥救済回路ＸＲは、ロウアドレスＢＸに対して、置換の有無を判定し、ロウ系救済判定結果ＲＸＨをロウプリデコーダＸＰＤへ出力する。ロウプリデコーダＸＰＤは、ロウアドレスＢＸ及びロウ系救済判定結果ＲＸＨを受けて、所望のマット選択信号ＭＳ及びロウプリデコードアドレスＣＸをメモリアレーＭＡＲへ出力する。一方、カラム系救済判定回路ＹＲは、ロウアドレスＢＸ及びカラムアドレスＢＹに対して、置換の有無を判定し、カラム系救済判定結果ＲＹＨをカラムプリデコーダＹＰＤへ出力する。カラムプリデコーダＹＰＤは、カラムアドレスＢＹ及びカラム系救済判定結果ＲＹＨを受けて、カラムアドレスＢＹをプリデコードし、カラムプリデコードアドレスＣＹをメモリアレーＭＡＲへ出力する。ライトバッファＷＢは、ライトデータＧＩをメイン入出力線ＭＩＯへ出力する。一方、メインアンプＭＡは、メイン入出力線ＭＩＯの信号を増幅し、リードデータＧＯを出力する。
図３６は、図３５中のメモリアレーＭＡＲの構成例を示している。ここでは、メモリセルがマトリクス状に配置されたメモリセルアレーが１６個のマットＭＣＡ０〜ＭＣＡ１５に分割されている。各マットの両側には、センスアンプ部ＳＡＢ０〜ＳＡＢ１６が設けられている。また、マットＭＣＡ０〜ＭＣＡ１５に対応してロウデコーダＸＤＥＣ０〜ＸＤＥＣ１５が、センスアンプ部ＳＡＢ０〜ＳＡＢ１６に対応してセンスアンプ制御回路ＳＡＣ０〜ＳＡＣ１６が設けられている。ここで、カラムデコーダＹＤＥＣ及び冗長カラムドライバＲＹＤ２は、分割されたマットＭＣＡ０〜ＭＣＡ７に共通であり、２５６本のカラム選択線ＹＳ０〜ＹＳ２５５及び２本の冗長カラム選択線ＲＹＳ０，ＲＹＳ１を選択的に駆動する。なお、これらのマット分割数やカラム選択線数に、本発明が限定されないことは言うまでもない。
図３７は、図３６中のセンスアンプ部ＳＡＢ１及びマットＭＣＡ１の構成例を示している。マットＭＣＡ１は、ビット線対ＢＬ０ｔとＢＬ０ｂ，ＢＬ０ｔとＢＬ０ｂ，…の各々いずれか一方と、ワード線ＷＬ０，ＷＬ１，…との交点に、メモリセルＭＣが配置された周知の折り返し型ビット線構成をなしている。メモリセルＭＣは、１個のＮＭＯＳトランジスタと１個の蓄積容量からなる１トランジスタ１キャパシタ型メモリセルである。センスアンプ部ＳＡＢ１は、２個のマットＭＣＡ０及びＭＣＡ１で共有されており、シェアードゲートＳＨＬ０，ＳＨＬ１，…及びＳＨＲ０，ＳＨＲ１，…、プリチャージ回路ＰＣ０，ＰＣ１，…、センスアンプＳＡ０，ＳＡ１，…、入出力ゲートＩＯＧ０，ＩＯＧ１，…で構成されている。プリチャージ回路ＰＣ０，ＰＣ１，…は、両側のマットＭＣＡ０，ＭＣＡ１内のビット線対をプリチャージ電圧ＨＶＣにプリチャージする。シェアードゲートＳＨＬ０，ＳＨＬ１，…及びＳＨＲ０，ＳＨＲ１，…は、マットＭＣＡ０，ＭＣＡ１のいずれか一方内のビット線対とセンスアンプを接続し、他方内のビット線対を分離する。センスアンプ部に接続されたマット内で、いずれかのワード線が選択的に駆動されることにより、メモリセルＭＣから各ビット線対ＢＬ０ｔとＢＬ０ｂ，ＢＬ０ｔとＢＬ０ｂ，…に信号が読み出され、センスアンプＳＡ０，ＳＡ１，…により増幅される。入出力ゲートＩＯＧ０，ＩＯＧ１，…は、カラム選択線ＹＳ０，ＹＳ１，…により選択され、所望のセンスアンプを入出力線対ＩＯ０ｔとＩＯ０ｂ，ＩＯ１ｔとＩＯ１ｂに接続する。ここでは、カラム選択線がセンスアンプ部内のセンスアンプ２個毎、すなわちマット内のビット線４対毎に配置されている例を示している。
図３８は、図３５に示した同期式ＤＲＡＭの構成例について、リード動作のタイミングの例を示している。外部クロックＣＬＫｔの立ち上がり，ＣＬＫｂの立ち下がり毎に、コマンドデコーダＣＤが制御信号ＣＭＤを判断し、アクティベイトコマンドＡが与えられることにより、アドレスＡＤＲからロウアドレスＸをアドレスバッファＡＢに取り込み、ロウアドレスＢＸを出力する。これを受けてセクタＳＣＴ０あるいはＳＣＴ１内で、所望のマット選択信号ＭＳ及びロウプリデコードアドレスＣＸが出力される。それにより、メモリアレーＭＡＲ内で、ワード線ＷＬが選択され、センスアンプが動作する。また、制御信号ＣＭＤにリードコマンドＲが与えられることにより、アドレスＡＤＲからカラムアドレスＹをアドレスバッファＡＢに取り込み、カラムアドレスカウンタＹＣＴがクロックサイクル毎に動作し、カラムアドレスＢＹを出力する。セクタＳＣＴ０あるいはＳＣＴ１内で、ロウアドレスＢＸとカラムアドレスＢＹを受けて、カラム系救済判定回路ＹＲが動作し、その結果に応じてカラムプリデコードアドレスＣＹあるいは冗長カラムアドレス信号ＲＣＹが出力される。それにより、メモリアレーＭＡＲ内で、カラム選択線ＹＳあるいは冗長カラム選択線ＲＹＳが選択される。その結果、メイン入出力線ＭＩＯへ信号が読み出され、メインアンプＭＡがリードデータＧＯを出力し、さらにデータ出力回路ＤＯＢが外部クロック対ＣＬＫｔ，ＣＬＫｂに応じたタイミングでデータを入出力データＤＱへ出力する。それに合わせ、データストローブ出力回路ＱＳＢが、データストローブ対ＤＱＳｔ，ＤＱＳｂを駆動する。このデータストローブ対ＤＱＳｔ，ＤＱＳｂを、メモリコントローラ側で、入出力データＤＱの取り込みタイミングの制御に用いる。なお、入出力データＤＱが外部クロックＣＬＫｔの立ち上がり，ＣＬＫｂの立ち下がりから切り換えタイミングが定められるのに対し、データストローブ対ＤＱＳｔ，ＤＱＳｂは、外部クロックＣＬＫｔの立ち下がり，ＣＬＫｂの立ち上がりでも切り換えられる。
図３９は、ライト動作のタイミングの例を示している。アクティベイトコマンドＡが与えられることにより、ロウ系の動作を行う。また、制御信号ＣＭＤにライトコマンドＷが与えられることにより、カラム系の動作を行う。外部クロックＣＬＫｔの立ち上がり，ＣＬＫｂの立ち下がりにより、アドレスＡＤＲからカラムアドレスＹをアドレスバッファＡＢに取り込む。また、データストローブＤＱＳｔの立ち上がり，ＤＱＳｂの立ち下がりにより、入出力データＤＱをデータ入力回路ＤＩＢが取り込む。データ入力回路ＤＩＢは、次の外部クロックＣＬＫｔの立ち上がり，ＣＬＫｂの立ち下がりで、ライトデータＧＩを出力し、ライトバッファＷＢからメイン入出力線ＭＩＯへ信号が送られる。また、カラムアドレスカウンタＹＣＴがクロックサイクル毎に動作し、カラムアドレスＢＹを出力し、カラムプリデコードアドレスＣＹあるいは冗長カラムアドレス信号ＲＣＹが出力されて、カラム選択線ＹＳあるいは冗長カラム選択線ＲＹＳが選択される。その結果、メイン入出力線ＭＩＯの信号がセンスアンプに送られ、書き込み動作が行われる。
以上の動作において、信号の取り込みに、図１などを用いて説明した方式を用いることにより、高い周波数でメモリコントローラなどとのインタフェースが実現できる。
図３９に示したライト動作を実現するための、回路構成について以下に説明する。図４０は、データストローブ入力回路ＤＳＢの構成例を示している。２個の入力バッファＤＳｔＢ，ＤＳｂＢと、３個のインバータＩＮＶ３００，ＩＮＶ３０８，ＩＮＶ３０９と、ＮＯＲゲートＮＯ３０１と、２個のインバータ型遅延回路ＩＤＥ３０２，ＩＤＥ３０３と、４個のＮＡＮＤゲートＮＡ３０４〜ＮＡ３０７で構成される。入力バッファＤＳｔＢ，ＤＳｂＢは、データストローブ対ＤＱＳｔ，ＤＱＳｂと参照電圧Ｖｒｅｆとを比較し、内部データストローブ対ＤＳＩｔ，ＤＳＩｂを出力する。インバータＩＮＶ３００とＮＯＲゲートＮＯ３０１は内部ノードＤＳ０を、トゥルーのデータストローブＤＱＳｔがハイレベルでバーのＤＱＳｂがロウレベルの期間にロウレベルとし、他の期間はハイレベルとする。ＮＡＮＤゲートＮＡ３０６，ＮＡ３０７はＳＲラッチを構成している。例えば図３５のコマンドデコーダＣＤにより供給される内部クロックＣＫＤＩの立ち上がりで、遅延回路ＩＤＥ３０２で定まる所望のパルス幅だけ、ＳＲラッチのバーのリセット信号Ｒｂをロウレベルとする。また、内部ノードＤＳ０の立ち上がりで、遅延回路ＩＤＥ３０３で定まる所望のパルス幅だけ、ＳＲラッチのバーのセット信号Ｓｂをロウレベルとする。インバータ２段ＩＮＶ３０８，ＩＮＶ３０９で、ＳＲラッチの出力を増幅してタイミング制御信号ＤＳＣＫとして出力する。
図４１は、データ入力回路ＤＩＢの１ビット分の構成例を示している。入出力データＤＱが多ビットの場合、図４１の回路をビット数分設けて、データ入力回路ＤＩＢを構成する。１ビット分は、入力バッファＤＩＢと、第１から第３のラッチ回路Ｌ３０１〜Ｌ３０３で構成されている。入力バッファＤＩＢは、入力ＤＱｉを参照電圧Ｖｒｅｆと比較し、内部信号Ｄ０ｉを出力する。第１のラッチ回路Ｌ３０１は、図９と同じ構成で、内部データストローブ対ＤＳＩｔ，ＤＳＩｂにより制御される。第２のラッチ回路Ｌ３０２は、通常のラッチ回路であり、２個のインバータＩＮＶ０Ｃ，ＩＮＶ５Ｃと４個のＰＭＯＳトランジスタＭＰ１Ｃ〜ＭＰ４Ｃと４個のＮＭＯＳトランジスタＭＮ１Ｃ〜ＭＮ４Ｃからなり、タイミング制御信号ＤＳＣＫにより制御される。第３のラッチ回路Ｌ３０３も、通常のラッチ回路であり、第２のラッチ回路Ｌ３０２と同様に構成でき、内部クロックＣＫＤＩにより制御される。
図４２に示すタイミングチャートに従い、図４０に示したデータストローブ入力回路ＤＳＢと図４１に一部を示したデータ入力回路ＤＩＢの動作を説明する。ここでは、データストローブの立ち上がりに比べ立ち下がりの遅延時間が大きく、トゥルーの内部データストローブＤＳＩｔとバーの内部データストローブＤＳＩｂが両方ハイレベルとなるオーバーラップ期間がある場合を示している。図４１中の第１のラッチ回路Ｌ３０１は、トゥルーの内部データストローブＤＳＩｔがロウレベルでバーの内部データストローブＤＳＩｂがハイレベルの期間はトランスペアレント状態（ＴＲＡ）となり、トゥルーの内部データストローブＤＳＩｔがハイレベルでバーの内部データストローブＤＳＩｂがロウレベルの期間はラッチ状態（ＬＡＴ）となる。内部データストローブ対ＤＳＩｔ，ＤＳＩｂが両方ハイレベルとなるオーバーラップ期間は、入力Ｄ０ｉに依存する。第２のラッチ回路Ｌ３０２を制御するタイミング制御信号ＤＳＣＫは、図４０に示したデータストローブ入力回路ＤＳＢで、次のように発生される。トゥルーの内部データストローブＤＳＩｔの立ち上がりとバーの内部データストローブＤＳＩｂの立ち下がりの遅い方、図４２では内部データストローブＤＳＩｂの立ち下がりで、バーのセット信号Ｓｂにロウレベルのパルスが発生し、タイミング制御信号ＤＳＣＫが立ち上がる。また、内部クロックＣＫＤＩの立ち上がりで、バーのリセット信号Ｒｂにロウレベルのパルスが発生し、タイミング制御信号ＤＳＣＫが立ち下がる。このタイミング制御信号ＤＳＣＫにより制御され、第２のラッチ回路Ｌ３０２は、ＤＳＣＫがハイレベルの時にラッチ状態，ロウレベルの時にトランスペアレント状態となる。第３のラッチ回路Ｌ３０３は、内部クロックＣＫＤＩにより制御され、ＣＫＤＩがハイレベルの時にラッチ状態，ロウレベルの時にトランスペアレント状態となる。その結果、第３のラッチ回路Ｌ３０３が出力する内部信号Ｄｉは、内部クロックＣＫＤＩの立ち下がりに応じたサイクル時間でバリッド状態（ＶＡＬ）となる。
このように、内部データストローブ対で制御するラッチ回路と、内部クロックで制御するラッチ回路との間に、内部データストローブと内部クロックとの論理により発生したタイミング制御信号で制御するラッチ回路を挿入することで、データストローブ対とクロックとのタイミング関係に自由度を持たせられる。データストローブ対とクロック対では、図３４に関連して述べたように、伝送線路のマッチングをとることが困難であるが、それにより遅延時間差が生じても、安定動作を可能になる。図４１の構成で、入力バッファＤＩＢの出力Ｄ０ｉを、図９と同じ構成の第１のラッチ回路Ｌ３０１で取り込むことにより、入力ＤＱｉの立ち上がりについてはデータストローブの立ち上がりで、入力ＤＱｉの立ち下がりについてはデータストローブの立ち下がりで定めることができ、高い周波数でのインタフェースが可能になる。
図３８と図３９に示した動作は、クロックとデータの周波数が同じ、いわゆるシングルデータレートの動作を示している。本発明は、シングルデータレートだけでなくダブルデータレートの同期式メモリにも適用可能である。図４３は、図３５に示した同期式ＤＲＡＭの構成例について、ダブルデータレートのリード動作のタイミングの例を示している。図３８と同様に、アクティベイトコマンドＡが与えられることにより、ロウ系動作を行う。制御信号ＣＭＤにリードコマンドＲが与えられることにより、クロックサイクル毎にカラム系動作を行うが、この際入出力データＤＱの倍のビット数でリードデータをマットからデータ出力回路ＤＯＢに読み出してくる、いわゆる２ビットプリフェッチ動作を行う。データ出力回路ＤＯＢは、外部クロック対ＣＬＫｔ，ＣＬＫｂに応じたタイミングでデータを入出力データＤＱへ出力する。ここでは、外部クロック対ＣＬＫｔ，ＣＬＫｂの交点で、入出力データＤＱが切り換わるようにしている。これは、図３５には示していないが、クロック再生回路を出力タイミングの制御に用いることにより実現できる。外部クロックＣＬＫｔの立ち上がり，ＣＬＫｂの立ち下がりに加え、外部クロックＣＬＫｔの立ち下がり，ＣＬＫｂの立ち上がりでも切り換えることにより、データの周波数は、外部クロック対ＣＬＫｔ，ＣＬＫｂの２倍となる。入出力データＤＱに合わせ、データストローブ出力回路ＱＳＢが、データストローブ対ＤＱＳｔ，ＤＱＳｂを駆動する。ここでは、入出力データＤＱの最初のデータの駆動よりも１サイクル前から、データストローブ対ＤＱＳｔ，ＤＱＳｂを駆動している。このデータストローブ対ＤＱＳｔ，ＤＱＳｂを、メモリコントローラ側で、入出力データＤＱの取り込みタイミングの制御に用いる。
図４４は、ダブルデータレートのライト動作のタイミングの例を示している。アクティベイトコマンドＡが与えられることにより、ロウ系の動作を行う。また、制御信号ＣＭＤにライトコマンドＷが与えられることにより、カラム系の動作を行う。外部クロックＣＬＫｔの立ち上がり，ＣＬＫｂの立ち下がりにより、アドレスＡＤＲからカラムアドレスＹをアドレスバッファＡＢに取り込む。ほぼ１サイクル後から、データストローブＤＱＳｔの立ち上がり，ＤＱＳｂの立ち下がりにより、入出力データＤＱをデータ入力回路ＤＩＢが取り込む。さらに、データストローブＤＱＳｔの立ち下がり，ＤＱＳｂの立ち上がりでも、入出力データＤＱをデータ入力回路ＤＩＢが取り込む。その後の、次の外部クロックＣＬＫｔの立ち上がり，ＣＬＫｂの立ち下がりで、データ入力回路ＤＩＢは、入出力データＤＱの倍のビット数のライトデータＧＩを出力し、ライトバッファＷＢからメイン入出力線ＭＩＯへ信号が送られる。また、カラムアドレスカウンタＹＣＴがクロックサイクル毎に動作し、カラムアドレスＢＹを出力し、カラムプリデコードアドレスＣＹあるいは冗長カラムアドレス信号ＲＣＹが出力されて、カラム選択線ＹＳあるいは冗長カラム選択線ＲＹＳが選択される。その結果、メイン入出力線ＭＩＯの信号がセンスアンプに送られ、書き込み動作が行われる。このようにして、いわゆる２ビットプリフェッチ動作を行う。
このようにダブルデータレートにすることにより、シングルデータレートに対し、同じクロック周波数で倍のデータレートにできる。本発明のインタフェースは、入出力データのセットアップ時間及びホールド時間の仕様を短くできるため、好適である。
図４４に示したライト動作を実現するための、回路構成について以下に説明する。図４５は、データストローブ入力回路ＤＳＢの構成例を示している。２個の入力バッファＤＳｔＢ，ＤＳｂＢと、３個のインバータＩＮＶ３１０，ＩＮＶ３０８，ＩＮＶ３０９と、ＮＯＲゲートＮＯ３０１と、２個のインバータ型遅延回路ＩＤＥ３０２，ＩＤＥ３０３と、４個のＮＡＮＤゲートＮＡ３０４〜ＮＡ３０７で構成される。図４０の構成とは、図４０中のインバータＩＮＶ３００が取り除かれ、インバータＩＮＶ３１０が挿入されていることが違いである。インバータＩＮＶ３１０とＮＯＲゲートＮＯ３０１は内部ノードＤＳＢ０を、トゥルーのデータストローブＤＱＳｔがロウレベルでバーのＤＱＳｂがハイレベルの期間にロウレベルとし、他の期間はハイレベルとする。内部ノードＤＳＢ０の立ち上がりで、ＳＲラッチのバーのセット信号Ｓｂをロウレベルとする。インバータ２段ＩＮＶ３０８，ＩＮＶ３０９で、ＳＲラッチの出力を増幅してタイミング制御信号ＤＳＢＣＫとして出力する。
図４６は、データ入力回路ＤＩＢの１ビット分の構成例を示しており、入出力データＤＱが多ビットの場合、図４１の回路をビット数分設けて、データ入力回路ＤＩＢを構成する。１ビット分は、入力バッファＤＩＢと、第１のフリップフロップ回路ＦＦ３０１ｅと、第１から第５のラッチ回路Ｌ３０１ｏ〜Ｌ３０３ｏ，Ｌ３０２ｅ，Ｌ３０３ｅで構成されている。第１のフリップフロップ回路ＦＦ３０１ｅは、図１４と同じ構成で、内部データストローブ対ＤＳＩｔ，ＤＳＩｂにより制御される。第１のラッチ回路Ｌ３０１ｏは、図４１中の第１のラッチ回路Ｌ３０１と同じく図９と同じ構成で、内部データストローブ対ＤＳＩｔ，ＤＳＩｂにより制御されるが、図４１中の第１のラッチ回路Ｌ３０１とは内部データストローブ対ＤＳＩｔ，ＤＳＩｂの接続が逆になっている。第２から第５のラッチ回路Ｌ３０２ｏ，Ｌ３０３ｏ，Ｌ３０２ｅ，Ｌ３０３ｅは、通常のラッチ回路であり、図４１中の第２のラッチ回路Ｌ３０２と同様に構成できる。第２のラッチ回路Ｌ３０２ｏと第４のラッチ回路Ｌ３０２ｅは、タイミング制御信号ＤＳＢＣＫにより制御され、第３のラッチ回路Ｌ３０３ｏと第５のラッチ回路Ｌ３０３ｅは、内部クロックＣＫＤＩにより制御される。
図４７に示すタイミングチャートに従い、図４５に示したデータストローブ入力回路ＤＳＢと図４６に一部を示したデータ入力回路ＤＩＢの動作を説明する。ここでは、図４４と同様に、データストローブの立ち上がりに比べ立ち下がりの遅延時間が大きく、トゥルーの内部データストローブＤＳＩｔとバーの内部データストローブＤＳＩｂが両方ハイレベルとなるオーバーラップ期間がある場合を示している。図４６中の第１のフリップフロップ回路ＦＦ３０１ｅは、図１５を用いて説明したように動作し、トゥルーの内部データストローブＤＳＩｔの立ち上がりとバーの内部データストローブＤＳＩｂの立ち下がりの遅い方、図４２では内部データストローブＤＳＩｂの立ち下がりから、トゥルーの内部データストローブＤＳＩｔの立ち上がりとバーの内部データストローブＤＳＩｂの立ち下がりの早い方、図４２では内部データストローブＤＳＩｔの立ち上がりまで、第１のフリップフロップ回路ＦＦ３０１ｅの出力Ｄ１ｉｅはバリッド状態（ＶＡＬ）である。図４６中の第１のラッチ回路Ｌ３０１ｏは、トゥルーの内部データストローブＤＳＩｔがハイレベルでバーの内部データストローブＤＳＩｂがロウレベルの期間はトランスペアレント状態（ＴＲＡ）となり、トゥルーの内部データストローブＤＳＩｔがロウレベルでバーの内部データストローブＤＳＩｂがハイレベルの期間はラッチ状態（ＬＡＴ）となる。内部データストローブ対ＤＳＩｔ，ＤＳＩｂが両方ハイレベルとなるオーバーラップ期間は、入力Ｄ０ｉに依存する。第２のラッチ回路Ｌ３０２ｏと第４のラッチ回路Ｌ３０２ｅを制御するタイミング制御信号ＤＳＢＣＫは、図４５に示したデータストローブ入力回路ＤＳＢで、次のように発生される。トゥルーの内部データストローブＤＳＩｔの立ち下がりとバーの内部データストローブＤＳＩｂの立ち上がりの遅い方、図４２では内部データストローブＤＳＩｔの立ち下がりで、バーのセット信号Ｓｂにロウレベルのパルスが発生し、タイミング制御信号ＤＳＢＣＫが立ち上がる。また、内部クロックＣＫＤＩの立ち上がりで、バーのリセット信号Ｒｂにロウレベルのパルスが発生し、タイミング制御信号ＤＳＢＣＫが立ち下がる。このタイミング制御信号ＤＳＢＣＫにより制御され、第２のラッチ回路Ｌ３０２ｏと第４のラッチ回路Ｌ３０２ｅは、ＤＳＢＣＫがハイレベルの時にラッチ状態，ロウレベルの時にトランスペアレント状態となる。第３のラッチ回路Ｌ３０３ｏと第５のラッチ回路Ｌ３０３ｅは内部クロックＣＫＤＩにより制御され、ＣＫＤＩがハイレベルの時にラッチ状態，ロウレベルの時にトランスペアレント状態となる。その結果、第３のラッチ回路Ｌ３０３ｏと第５のラッチ回路Ｌ３０３ｅが出力する内部信号Ｄｉｅ，Ｄｉｏは、内部クロックＣＫＤＩの立ち下がりに応じたサイクル時間でバリッド状態（ＶＡＬ）となる。
このように、内部データストローブ対ＤＳＩｔ，ＤＳＩｂの両方のエッジで、安定的にデータを取り込み、クロックでタイミングを制御して動作を行うことができる。データストローブ対は双方向の信号であるため、書き込みデータを送った後はハイインピーダンス状態で不定となるが、クロック対のタイミングでデータを内部回路に送る前に、データストローブが不定になっても、誤動作が防止できる。図４６の構成で、入力バッファＤＩＢの出力Ｄ０ｉを、図１４と同じ構成の第１のフリップフロップ回路ＦＦ３０１ｅと、図９と同じ構成の第１のラッチ回路Ｌ３０１ｏで取り込むことにより、ダブルデータレートの両方の取り込みタイミングを、入力ＤＱｉの立ち上がりについてはデータストローブの立ち上がりで、入力ＤＱｉの立ち下がりについてはデータストローブの立ち下がりで定めることができる。それにより、ダブルデータレートのインタフェースを安定的に実現できる。
本発明によって得られる主な効果は以下の通りである。
クロックに同期して入力信号を取り込む同期式インタフェースの入力部を有する半導体装置において、入力信号の立ち上がりを外部クロックの立ち上がりで判定し、入力信号の立ち下がりを外部クロックの立ち下がりで判定することができる。立ち上がりと立ち下がりで遅延時間に差があっても、入力信号のパスとクロック信号のパスとで揃っていれば補償される。その結果、セットアップ時間とホールド時間の仕様を短くでき、クロックのサイクル時間を短くできる。すなわち、高い周波数でのインタフェースが実現できる。
産業上の利用可能性
本願発明は、高い周波数で信号の授受を行う半導体装置一般に好適である。例えば、シングルデータレートやダブルデータレートの同期式ＤＲＡＭに適用できる。
【図面の簡単な説明】
図１は、本発明による半導体装置の入力部を示す図である。
図２は、従来の半導体装置の入力部の例を示す図である。
図３は、従来の半導体装置の入力部のタイミング仕様を示す図である。
図４は、従来の信号伝送を模式的に示す図である。
図５は、従来の半導体装置の入力部の別な例を示す図である。
図６は、図５の入力部のタイミング仕様を示す図である。
図７は、図５の入力部での信号伝送を模式的に示す図である。
図８は、図１の入力部のタイミング仕様を示す図である。
図９は、図１の入力部に好適なラッチ回路の回路図である。
図１０及び図１１は、図９のラッチ回路の動作を示す図である。
図１２は、ラッチ回路の別な構成例の回路図である。
図１３は、ラッチ回路のさらに別な構成例の回路図である。
図１４は、図１の入力部に好適なフリップフロップ回路の回路図である。
図１５は、図１４のフリップフロップ回路の動作を示す図である。
図１６は、フリップフロップ回路の別な構成例の回路図である。
図１７は、図１６のフリップフロップ回路の動作を示す図である。
図１８は、フェーズロックトループを用いた入力部の構成例を示す図である。
図１９は、図１８中のフェーズロックトループで用いられる位相・周波数検出器の構成例の回路図である。
図２０は、図１８中のフェーズロックトループで用いられるチャージポンプ回路の構成例の回路図である。
図２１は、図１８中のフェーズロックトループで用いられる電圧制御発振器の構成例の回路図である。
図２２は、ディレイロックトループを用いた入力部の構成例を示す図である。
図２３は、図２２中のディレイロックトループで用いられる位相比較器の構成例の回路図である。
図２４は、図２２中のディレイロックトループで用いられる電圧制御遅延器の構成例の回路図である。
図２５は、入力バッファの構成例の回路図である。
図２６は、入力バッファの別な構成例の回路図である。
図２７は、入力バッファのさらに別な構成例の回路図である。
図２８は、入力バッファのまたさらに別な構成例の回路図である。
図２９は、出力部の構成例を示す図である。
図３０は、出力バッファの構成例の回路図である。
図３１は、２個の半導体集積回路間の本発明によるインタフェースを示す図である。
図３２は、図３１のインタフェースでの信号伝送部を示す図である。
図３３は、バス形式での本発明によるインタフェースを示す図である。
図３４は、図３３のインタフェースでの信号伝送部を示す図である。
図３５は、同期式ＤＲＡＭの構成例を示す図である。
図３６は、図３６中のメモリアレーの構成例を示す図である。
図３７は、図３６中のセンスアンプ部とマットの構成例を示す図である。
図３８は、図３５の同期式ＤＲＡＭのリード動作を示す図である。
図３９は、図３５の同期式ＤＲＡＭのライト動作を示す図である。
図４０は、図３５の同期式ＤＲＡＭ中のデータストローブ入力回路の構成例の回路図である。
図４１は、図３５の同期式ＤＲＡＭ中のデータ入力回路の構成例の回路図である。
図４２は、図４０のデータストローブ入力回路と図４１のデータ入力回路の動作を示す図である。
図４３は、ダブルデータレートのリード動作を示す図である。
図４４は、ダブルデータレートのライト動作を示す図である。
図４５は、ダブルデータレート用のデータストローブ入力回路の構成例の回路図である。
図４６は、ダブルデータレート用のデータ入力回路の構成例の回路図である。
図４７は、図４５のデータストローブ入力回路と図４６のデータ入力回路の動作を示す図である。
本発明は半導体装置に係わり、特に高い周波数で信号を入出力可能な半導体集積回路装置に関する。さらには信号入力バッファ回路に関する。
背景技術
この明細書で参照される文献は以下の通りであり、文献はその文献番号によって参照することとする。［文献１］：Ｂ．Ｋｅｅｔｈ ａｎｄ Ｒ．Ｊ．Ｂａｋｅｒ，’ＤＲＡＭ ｃｉｒｃｕｉｔ ｄｅｓｉｇｎ：ａ ｔｕｔｏｒｉａｌ，’ＩＥＥＥ Ｐｒｅｓｓ，ｐｐ．１６−２２，（２００１）．［文献２］：特開２０００−２３１７８７。［文献３］：Ｉ．Ａ．Ｙｏｕｎｇ，Ｊ．Ｋ．Ｇｒｅａｓｏｎ ａｎｄ Ｋ．Ｌ．Ｗｏｎｇ．″Ａ ＰＬＬ ｃｌｏｃｋ ｇｅｎｅｒａｔｏｒ ｗｉｔｈ ５ ｔｏ １０ ＭＨｚ ｏｆ ｌｏｃｋ ｒａｎｇｅ ｆｏｒ ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ，″ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ｖｏｌ．２７，ｎｏ．１１，ｐｐ．１５９９−１６０７（Ｎｏｖ．１９９２）．［文献４］：Ｔ．Ｓａｋａｔａ，ｅｔ ａｌ．，″ＡＤＤＲ／ＳＤＲ−Ｃｏｍｐａｔｉｂｌｅ ＳＤＲＡＭ Ｄｅｓｉｇｎ ｗｉｔｈ ａ Ｔｈｒｅｅ−Ｓｉｚｅ Ｆｌｅｘｉｂｌｅ Ｃｏｌｕｍｎ Ｒｅｄｕｎｄａｎｃｙ，″２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．１１６−１１９，（Ｊｕｎｅ ２０００）．
近年の半導体集積回路では、外部との信号の授受を外部クロックと同期させて行っている。例えば、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）でも、文献１のＦｉｇ．１．１８に示されているようなＳＤＲＡＭ（シンクロナスＤＲＡＭ）が主流となっている。図２に、同期式インタフェースの半導体装置の入力部の構成例を模式的に示す。入力信号ＩＮ０，ＩＮ１，…及び外部クロックＣＬＫにそれぞれ対応して入力バッファＩＢＵＦを設け、基準電圧Ｖｒｅｆと比較して内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…及び内部クロックＣＫＩを得る。内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…をラッチ回路ＬＣに入力し、ラッチ回路の動作を内部クロックＣＫＩにより制御する。ラッチ回路ＬＰの出力信号ＩＮ０Ｌ，ＩＮ１Ｌ，…を、半導体装置の内部回路の動作に用いる。
図３は、図２に示したような入力部を用いる際の入力タイミング仕様を示している。入力信号のセットアップ時間ｔｓとホールド時間ｔｈを、クロックの立ち上がりに対して定義している。すなわち、ロウレベルからハイレベルに立ち上がり’１’となる入力信号ＩＮｒ１に対し、入力信号ＩＮｒ１の立ち上がりで基準電圧Ｖｒｅｆを横切ってから、クロックＣＬＫの立ち上がりで基準電圧Ｖｒｅｆを横切るまでに、セットアップ時間ｔｓ以上の時間があれば、入力信号ＩＮｒ１を’１’と判別することを保証する。また、’１’の状態であるハイレベルからロウレベルに立ち下がる入力信号ＩＮｆ１に対し、クロックＣＬＫの立ち上がりで基準電圧Ｖｒｅｆを横切ってから、入力信号ＩＮｆ１の立ち下がりで基準電圧Ｖｒｅｆを横切るまでに、ホールド時間ｔｈ以上の時間があれば、入力信号ＩＮｆ１を’１’と判別することを保証する。同様に、立ち下がり’０’となる入力信号ＩＮｆ０のセットアップ時間ｔｓを、クロックＣＬＫの立ち上がりよりもどれだけ早く立ち下がれば良いかで規定する一方、’０’の状態から立ち上がる入力信号ＩＮｒ０のホールド時間は、クロックＣＬＫの立ち上がりからどれだけ後なら立ち上がって良いかで規定する。
実際には、図３のような理想的な波形は得られず、図４に示すような信号伝送の状態も有りうる。この図で、ＩＮｒは立ち上がりの入力信号、ＩＮｒＩはＩＮｒを入力バッファで受けて発生した内部信号、ＩＮｆは立ち下がりの入力信号、ＩＮｆＩはＩＮｆを入力バッファで受けて発生した内部信号である。まず、入力信号の立ち上がり時間ｔｒと立ち下がり時間ｔｆは、該信号を駆動する半導体集積回路の出力バッファの駆動能力などに依存し、同じとは限らない。ここでは、立ち上がり時間ｔｒに比べ、立ち下がり時間ｔｆが長い場合を示している。また、入力信号のハイレベルＶＩＨとロウレベルＶＩＬに対し、参照電圧Ｖｒｅｆが半分の電圧（ＶＩＨ＋ＶＩＬ）／２に設定されるとは限らない。抵抗で（ＶＩＨ＋ＶＩＬ）／２に終端している場合などは、入力バッファでの貫通電流を低減するために、意図的に参照電圧Ｖｒｅｆを（ＶＩＨ＋ＶＩＬ）／２からずらすこともある。ここでは、参照電圧Ｖｒｅｆが半分の電圧（ＶＩＨ＋ＶＩＬ）／２よりも低い場合を示している。この場合、立ち上がりの信号ＩＮｒに比べ、立ち下がりの信号ＩＮｆが参照電圧Ｖｒｅｆに到達するまでの時間が長くなる。さらに、入力信号を受けた入力バッファの遅延時間も、’１’に変化する時と’０’に変化する時とで遅延時間を同じにするのは困難である。ここでは、’１’に変化する時の遅延時間ｔ１に比べ、’０’に変化する時の遅延時間ｔ０が大きい場合を示している。以上により、立ち上がりの内部信号ＩＮｒＩと立ち下がりの内部信号ＩＮｆＩとに遅延時間差Δｔが生じる。ここでは、立ち上がりの内部信号ＩＮｒＩより立ち下がり内部信号ＩＮｆＩが遅れる場合を示しているが、反対の場合も当然有り得る。図３に示したようなタイミング仕様は、この遅延時間差Δｔがあっても正常動作できるようにしなければならない。そのため、入力信号のセットアップ時間ｔｓとホールド時間ｔｈを小さくできない。
文献２では、入力バッファの出力の立ち上がり時間と立ち下がり時間の差を小さくする手法を提案しているが、入力信号自体の遅延時間差は考慮されていない。したがって、文献２の方式では、入力信号のセットアップ時間とホールド時間を小さくできる効果は小さい。
高い周波数でのインタフェースを実現するため、ダブルデータレート（ＤＤＲ）ＳＤＲＡＭでは、図５に示すような差動クロックを用いている。トゥルーのクロックＣＬＫｔ（トゥルークロック）とバーのクロックＣＬＫｂ（バークロック）を、入力バッファＩＢＵＦで比較して、内部クロックＣＫＩｄを発生する。図６は、この場合の入力タイミング仕様を示している。入力信号のセットアップ時間ｔｓとホールド時間ｔｈを、差動クロックＣＬＫｔ，ＣＬＫｂの交点に対して定義している。この方式でも、図７に示すように遅延時間差が発生してしまう。まず、入力信号の立ち上がり時間ｔｒと立ち下がり時間ｔｆに差が有るとき、交点までの時間は、１／（１／ｔｒ＋１／ｔｆ）となり、立ち上がり時間ｔｒと立ち下がり時間ｔｆの短い方の影響が強い。また、参照電圧Ｖｒｅｆが半分の電圧（ＶＩＨ＋ＶＩＬ）／２からずれている時、クロックだけ影響を受けず、他の信号と遅延時間差が生じる。さらに、入力バッファの遅延時間についても、クロックだけ差動であることにより差動信号振幅が大きく、同じ構成の入力バッファを用いると、クロックの遅延時間ｔｄだけ短くなる。これらにより、立ち上がりと立ち下がりの信号伝送の遅延時間差の影響は、必ずしも小さくならず、むしろ大きくなる場合もある。そのため、差動クロックを用いても、入力信号のセットアップ時間ｔｓとホールド時間ｔｈを小さくできない。
そこで本願発明の目的は、信号の立ち上がりと立ち下がりに遅延時間差があっても、短いセットアップ時間とホールド時間で安定動作し、高い周波数で信号を入出力可能な半導体装置を提供することにある。
発明の開示
本願発明の代表的な構成を示せば以下の通りである。入力信号ＩＮ０，ＩＮ１，…及び外部クロック対ＣＬＫｔ，ＣＬＫｂが入力され、それらにそれぞれ対応して入力バッファＩＢＵＦを設け、内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…及び内部クロック対ＣＫＩｔ，ＣＫＩｂを得て、内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…をラッチ回路ＬＰに入力し、ラッチ回路の動作を内部クロック対ＣＫＩｔ，ＣＫＩｂにより制御し、ラッチ回路ＬＰの出力信号ＩＮ０Ｌ，ＩＮ１Ｌ，…を内部回路の動作に用いる半導体装置を構成する。
望ましくは、前記ラッチ回路は、第１ＮＭＯＳトランジスタＭＮ１と第１ＰＭＯＳトランジスタＭＰ１と第２ＮＭＯＳトランジスタＭＮ２と第２ＰＭＯＳトランジスタＭＰ２を含むトライステートインバータを有し、前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタのゲートに、前記内部信号に応じた信号Ｄｂを入力し、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタのゲートに、前記内部クロック対をそれぞれ入力する構成として、前記半導体装置を構成する。
発明を実施するための最良の形態
以下、本発明の実施例について図面を用いて詳細に説明する。実施例の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。図面で、ＰＭＯＳトランジスタにはボディに矢印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。また、特に断りの無い場合、信号のロウレベルを’０’，ハイレベルを’１’とする。
図１に、本発明による半導体装置の入力部を模式的に示す。トゥルーとバーの外部クロック対ＣＬＫｔ，ＣＬＫｂから、それぞれ発生した内部クロック対ＣＫＩｔ，ＣＫＩｂにより、入力信号ＩＮ０，ＩＮ１，…のラッチ回路ＬＰを制御することが特長である。入力信号ＩＮ０，ＩＮ１，…及び外部クロック対ＣＬＫｔ，ＣＬＫｂにそれぞれ対応して入力バッファＩＢＵＦを設け、基準電圧Ｖｒｅｆと比較して内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…及び内部クロック対ＣＫＩｔ，ＣＫＩｂを得る。内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…を、一時記憶回路であるラッチ回路ＬＰに入力し、ラッチ回路の動作を内部クロック対ＣＫＩｔ，ＣＫＩｂにより制御する。ラッチ回路ＬＰの出力信号ＩＮ０Ｌ，ＩＮ１Ｌ，…を、半導体装置の内部回路の動作に用いる。なお、ここでは図示していないが、必要であれば、クロックドライバを内部クロック対ＣＫＩｔ，ＣＫＩｂのために設ける。
このように、トゥルーとバーの外部クロック対ＣＬＫｔ，ＣＬＫｂをそれぞれ、他の入力信号と同様な入力バッファで受け内部クロック対ＣＫＩｔ，ＣＫＩｂを発生し、その両方を入力信号のラッチ回路ＬＰに用いることにより、外部クロックの立ち上がりと立ち下がりの両方を、ラッチ回路ＬＰのタイミング制御に用いることができる。それにより、入力信号の立ち上がりを外部クロックの立ち上がりで判定し、入力信号の立ち下がりを外部クロックの立ち下がりで判定することができる。
図８は、図１に示したような入力部を用いる際の入力タイミング仕様を示している。入力信号のセットアップ時間とホールド時間を、立ち上がりはクロックの立ち上がりに対して、立ち下がりはクロックの立ち下がりに対して、定義していることが特長である。ここでは、クロックＣＬＫｔの立ち上がり，クロックＣＬＫｂの立ち下がりで、入力信号をラッチするとしている。また、クロック及び入力信号の立ち下がりが立ち上がりよりも遅くなる場合を示している。ロウレベルからハイレベルに立ち上がり’１’となる入力信号ＩＮｒ１のセットアップ時間ｔｓ１を、トゥルーのクロックＣＬＫｔの立ち上がりよりもどれだけ早く立ち上がれば良いかで規定する。すなわち、入力信号ＩＮｒ１の立ち上がりで基準電圧Ｖｒｅｆを横切ってから、クロックＣＬＫｔの立ち上がりで基準電圧Ｖｒｅｆを横切るまでに、セットアップ時間ｔｓ１以上の時間があれば、入力信号ＩＮｒ１を’１’と判別することを保証する。一方、’１’の状態であるハイレベルからロウレベルに立ち下がる入力信号ＩＮｆ１のホールド時間は、バーのクロックＣＬＫｂの立ち下がりからどれだけ後なら立ち下がって良いかで規定する。すなわち、クロックＣＬＫｔの立ち下がりで基準電圧Ｖｒｅｆを横切ってから、入力信号ＩＮｆ１の立ち下がりで基準電圧Ｖｒｅｆを横切るまでに、ホールド時間ｔｈ１以上の時間があれば、入力信号ＩＮｆ１を’１’と判別することを保証する。同様に、立ち下がり’０’となる入力信号ＩＮｆ０のセットアップ時間ｔｓ０を、バーのクロックＣＬＫｂの立ち下がりよりもどれだけ早く立ち下がれば良いかで規定する一方、’０’の状態から立ち上がる入力信号ＩＮｒ０のホールド時間は、トゥルーのクロックＣＬＫｔの立ち上がりからどれだけ後なら立ち上がって良いかで規定する。
このように、入力信号のタイミング仕様を、立ち上がりについてはクロックの立ち上がりで、立ち下がりについてはクロックの立ち下がりで規定することにより、立ち上がりと立ち下がりで遅延時間に差があっても、入力信号のパスとクロック信号のパスとで揃っていれば補償される。その結果、セットアップ時間とホールド時間の仕様を短くでき、クロックのサイクル時間を短くできる。なお、図８では’１’と’０’とで、セットアップ時間とホールド時間を別な記号で示しているが、一般には長く必要な方に合せて同じ時間にすることが望ましい。
図９は、図１中のラッチ回路ＬＰの構成例を示している。トゥルーとバーの内部クロック対ＣＫｔ，ＣＫｂを入力し、トライステートインバータのＮＭＯＳトランジスタとＰＭＯＳトランジスタを別々に制御することが特長である。同図で、ＩＮＶ０，ＩＮＶ５は周知のＣＭＯＳインバータであり、ＮＭＯＳトランジスタとＰＭＯＳトランジスタ１個ずつにより構成される。ＰＭＯＳトランジスタＭＰ１，ＭＰ２とＮＭＯＳトランジスタＭＮ１，ＭＮ２は、ラッチ回路がトランスペアレント（もしくは、スルー）状態かラッチ状態かを定める第１のトライステートインバータを構成している。また、ＰＭＯＳトランジスタＭＰ３，ＭＰ４とＮＭＯＳトランジスタＭＮ３，ＭＮ４は、ラッチ状態でレベルを保持するために正帰還となる第２のトライステートインバータを構成している。内部クロック対ＣＫｔ，ＣＫｂが、図１の内部クロック対ＣＫＩｔ，ＣＫＩｂに対応する。入力Ｄに、図１の入力信号ＩＮ０，ＩＮ１，…のいずれかが入力され、出力Ｑが図１の出力信号ＩＮ０Ｌ，ＩＮ１Ｌ，…のいずれか対応する信号となる。
トゥルーの内部クロックＣＫｔがロウでバーの内部クロックＣＫｂがハイの時には、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２がオン（導通状態）となり、第１のトライステートインバータがインバータとして動作し、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ４がオフ（非導通状態）となり、第２のトライステートインバータはハイインピーダンス状態となる。その結果、このラッチ回路はトランスペアレント状態となり、入力Ｄがそのまま出力Ｑに伝達される。トゥルーの内部クロックＣＫｔがハイでバーの内部クロックＣＫｂがロウの時には、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２がオフとなり、第１のトライステートインバータがハイインピーダンス状態となり、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ４がオンとなり、第２のトライステートインバータはインバータとして動作する。その結果、このラッチ回路はラッチ状態となり、入力Ｄからのパスが遮断され出力Ｑの状態が維持される。
ここで、このラッチ回路がトランスペアレント状態からラッチ状態に切り換わるタイミングについて説明する。トゥルーの内部クロックＣＫｔの立ち上がりとバーの内部クロックＣＫｂの立ち下がりが実質的に同時であれば、そのタイミングでラッチ状態に切り換わる。しかし、図１に示したような入力部の構成では、外部クロック対ＣＬＫｔ，ＣＬＫｂのパスでの立ち上がりと立ち下がりの遅延時間差により、トゥルーの内部クロックＣＫｔの立ち上がりとバーの内部クロックＣＫｂの立ち下がりとに時間差が生じる。例えば、トゥルーの内部クロックＣＫｔの立ち上がりに対して、バーの内部クロックＣＫｂの立ち下がりが遅いとする。この場合、トゥルーの内部クロックＣＫｔとバーの内部クロックＣＫｂが両方ハイレベルの期間に、ラッチ回路の内部ノードＤｂが変化した時に、それが出力Ｑに伝えられるかが問題である。
まず、図１０に示すように、入力Ｄが立ち上がり、内部クロック対ＣＫｔ，ＣＫｂが両方ハイレベルの期間に、内部ノードＤｂが立ち下がる場合を考える。トゥルーの内部クロックＣＫｔがロウレベルでトランスペアレント状態となっているときに、内部ノードＤｂがハイレベルであるため、出力Ｑはロウレベル、内部ノードＱｂはハイレベルとなっている。トゥルーの内部クロックＣＫｔがハイレベルになることにより、ＰＭＯＳトランジスタＭＰ２がオフになり、ＮＭＯＳトランジスタＭＮ４がオンになる。内部ノードＱｂがハイレベルとなっているため、ＮＭＯＳトランジスタＭＮ３はオンになっており、出力Ｑをロウレベルに保つ正帰還が働く。内部ノードＤｂが立ち下がり、ＰＭＯＳトランジスタＭＰ１がオンになっても、ＰＭＯＳトランジスタＭＰ２がオフなので、出力Ｑはロウレベルを保つ。すなわち、入力Ｄの立ち上がりに対しては、トゥルーの内部クロックＣＫｔの立ち上がりで、ラッチ状態になっている。
次に、図１１に示すように、入力Ｄが立ち下がり、内部クロック対ＣＫｔ，ＣＫｂが両方ハイレベルの期間に、内部ノードＤｂが立ち上がる場合を考える。トゥルーの内部クロックＣＫｔがロウレベルでトランスペアレント状態となっているときに、内部ノードＤｂがロウレベルであるため、出力Ｑはハイレベル、内部ノードＱｂはロウレベルとなっている。トゥルーの内部クロックＣＫｔがハイレベルになることにより、ＰＭＯＳトランジスタＭＰ２がオフになり、ＮＭＯＳトランジスタＭＮ４がオンになる。内部ノードＱｂがロウレベルとなっているため、ＮＭＯＳトランジスタＭＮ３はオフになっており、出力Ｑはフローティング状態となり、インバータＩＮＶ５の入力容量などでハイレベルを保つ。内部ノードＤｂが立ち上がり、ＮＭＯＳトランジスタＭＮ１がオンになると、バーの内部クロックＣＫｂがハイレベルであるため、ＮＭＯＳトランジスタＭＮ２はオンなので、出力Ｑはロウレベルとなる。インバータＩＮＶ５により、内部ノードＱｂがハイレベルとなり、ＮＭＯＳトランジスタＭＮ３はオンになっており、出力Ｑをロウレベルに保つ正帰還が働く。すなわち、入力Ｄの立ち下がりに対しては、バーの内部クロックＣＫｂの立ち下がりまで、トランスペアレント状態になっている。
同様に、バーの内部クロックＣＫｂの立ち下がりに対して、トゥルーの内部クロックＣＫｔの立ち上がりが遅い場合には、入力Ｄの立ち下がりに対しては、バーの内部クロックＣＫｂの立ち下がりで、ラッチ状態になり、入力Ｄの立ち上がりに対しては、トゥルーの内部クロックＣＫｔの立ち上がりまで、トランスペアレント状態になっている。したがって、このラッチ回路がトランスペアレント状態からラッチ状態に切り換わるタイミングは、入力Ｄの立ち上がりについてはトゥルーの内部クロックＣＫｔの立ち上がりで、入力Ｄの立ち下がりについてはバーの内部クロックＣＫｂの立ち下がりで定まる。これにより、入力信号の立ち上がりを外部クロックの立ち上がりで判定し、入力信号の立ち下がりを外部クロックの立ち下がりで判定することができる。
図１中のラッチ回路は、図９の構成に限らず、種々の変形が可能である。図１２は、ラッチ回路の別な構成例を示しており、ダイナミック回路にしていることが特徴である。インバータＩＮＶ０と、第１のトライステートインバータを構成するＰＭＯＳトランジスタＭＰ１，ＭＰ２及びＮＭＯＳトランジスタＭＮ１，ＭＮ２からなり、図９のラッチ回路から第２のトライステートインバータとインバータＩＮＶ５を取り除いた構成となっている。このラッチ回路も、図９のラッチ回路と同様に、トランスペアレント状態からラッチ状態に切り換わるタイミングは、入力Ｄの立ち上がりについてはトゥルーの内部クロックＣＫｔの立ち上がりで、入力Ｄの立ち下がりについてはバーの内部クロックＣＫｂの立ち下がりで定まる。ただし、ラッチ状態で、図９のラッチ回路では正帰還により出力Ｑの電圧を維持するが、この回路ではトライステートインバータがハイインピーダンスとなり出力Ｑの容量により電圧を維持する。ダイナミック回路のため、ラッチ状態で出力を維持できる期間に上限があるが、内部クロック対ＣＫｔ，ＣＫｂのサイクル時間を特に長くしなければ問題ない。図９のラッチ回路に比べ、半分の素子数で構成されており、レイアウト面積を小さくできる。また、内部クロック対ＣＫｔ，ＣＫｂが、それぞれトランジスタ１個ずつに入力されるだけなので、内部クロック対ＣＫｔ，ＣＫｂの負荷容量が小さく、高い周波数での分配が容易であり、消費電力が小さくて済む。
図１３は、ラッチ回路のさらに別な構成例を示しており、トランスペアレント状態でも正帰還をかけていることが特徴である。３個のインバータＩＮＶ０，ＩＮＶ３，ＩＮＶ５と、第１のトライステートインバータを構成するＰＭＯＳトランジスタＭＰ１，ＭＰ２及びＮＭＯＳトランジスタＭＮ１，ＭＮ２からなり、図９のラッチ回路の第２のトライステートインバータの代わりにインバータＩＮＶ３を設けた構成となっている。このインバータを構成するＭＯＳトランジスタは、ゲート幅を小さくし、場合によってはゲート長を長くするなどして、駆動能力を小さく設定する。このラッチ回路も、図９あるいは図１２のラッチ回路と同様に、トランスペアレント状態からラッチ状態に切り換わるタイミングは、入力Ｄの立ち上がりについてはトゥルーの内部クロックＣＫｔの立ち上がりで、入力Ｄの立ち下がりについてはバーの内部クロックＣＫｂの立ち下がりで定まる。ただし、トランスペアレント状態でも、インバータＩＮＶ５，ＩＮＶ３の正帰還が働き、トライステートインバータの駆動能力がインバータＩＮＶ３を上回ることにより出力Ｑを駆動する。図９の回路では、図１１に関して説明したように、トゥルーの内部クロックＣＫｔの立ち上がりとバーの内部クロックＣＫｂの立ち上がりとの時間差で出力がフローティング状態になる。この回路では、クロックの立ち上がりと立ち下がりの遅延時間差が大きくても、常時正帰還が働き出力Ｑがフローティングにならないため、安定な動作が可能である。また、図１２のラッチ回路と同様に、内部クロック対ＣＫｔ，ＣＫｂが、それぞれトランジスタ１個ずつに入力されるだけなので、内部クロック対ＣＫｔ，ＣＫｂの負荷容量が小さく、高い周波数での分配が容易であり、消費電力が小さくて済む。
図１について、内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…をラッチ回路ＬＰでラッチすると説明したが、ラッチ回路ではなくフリップフロップ回路でとりこむ構成も可能である。図１４は、その場合に好適なマスタスレーブ型フリップフロップ回路の構成例を示している。マスタ（ＭＡＳ）は、図９のラッチ回路と同じ構成で、２個のインバータＩＮＶ０，ＩＮＶ５と、ＰＭＯＳトランジスタＭＰ１，ＭＰ２及びＮＭＯＳトランジスタＭＮ１，ＭＮ２からなる第１のトライステートインバータと、ＰＭＯＳトランジスタＭＰ３，ＭＰ４及びＮＭＯＳトランジスタＭＮ３，ＭＮ４からなる第２のトライステートインバータで構成される。入力Ｄは、インバータＩＮＶ０と第１のトライステートインバータの２段により、中間ノードＮｔに伝達される。スレーブ（ＳＬＡ）は、ＰＭＯＳトランジスタＭＰ６，ＭＰ７及びＮＭＯＳトランジスタＭＮ６，ＭＮ７からなる第３のトライステートインバータと、ＰＭＯＳトランジスタＭＰ８，ＭＰ９及びＮＭＯＳトランジスタＭＮ８，ＭＮ９からなる第４のトライステートインバータと、インバータＩＮＶ１０で構成される。ここで、内部クロック対ＣＫｔ，ＣＫｂの接続が、第３のトライステートインバータは第１のトライステートインバータと逆、第４のトライステートインバータは第２のトライステートインバータと逆になっている。中間ノードＮｔの信号は、第３のトライステートインバータとインバータＩＮＶ１０の２段を介して、出力Ｑに伝達される。
図１５を用いて、図１４のフリップフロップ回路の動作を説明する。ここでは、クロックの立ち上がりに比べ立ち下がりの遅延時間が大きく、トゥルーの内部クロックＣＫｔとバーの内部クロックＣＫｂが両方ハイレベルとなるオーバーラップ期間がある場合を示している。マスタは、トゥルーの内部クロックＣＫｔがロウレベルでバーの内部クロックＣＫｂがハイレベルの期間はトランスペアレント状態（ＴＲＡ）となり、トゥルーの内部クロックＣＫｔがハイレベルでバーの内部クロックＣＫｂがロウレベルの期間はラッチ状態（ＬＡＴ）となる。内部クロック対ＣＫｔ，ＣＫｂが両方ハイレベルとなるオーバーラップ期間は、入力Ｑに依存し、立ち上がりに対してはラッチ状態で、立ち下がりに対してはトランスペアレント状態である。一方、スレーブは、内部クロック対ＣＫｔ，ＣＫｂの接続関係がマスタと反対であるので、トゥルーの内部クロックＣＫｔがロウレベルでバーの内部クロックＣＫｂがハイレベルの期間はラッチ状態となり、トゥルーの内部クロックＣＫｔがハイレベルでバーの内部クロックＣＫｂがロウレベルの期間はトランスペアレント状態となる。内部クロック対ＣＫｔ，ＣＫｂが両方ハイレベルとなるオーバーラップ期間では、中間ノードＮｔの信号に依存し、立ち上がりに対してはトランスペアレント状態で、立ち下がりに対してはラッチ状態である。この期間で、マスタがトランスペアレント状態となる入力Ｄの立ち下がりは、中間ノードＮｔの立ち下がりとして伝達され、スレーブはラッチ状態となる。そのため、マスタとスレーブが両方トランスペアレント状態となることはなく、入力Ｄから出力Ｑへ信号が突き抜ける恐れがない。したがって、このフリップフロップ回路は、入力Ｄを、立ち上がりについてはトゥルーの内部クロックＣＫｔの立ち上がりで、立ち下がりについてはバーの内部クロックＣＫｂの立ち下がりで取り込み、トゥルーの内部クロックＣＫｔの立ち上がりとバーの内部クロックＣＫｂの立ち下がりの遅い方から、次のサイクルでの早い方まで出力Ｑを保持する。ここでは説明を省略するが、クロックの立ち下がりに比べ立ち上がりの遅延時間が大きく、トゥルーの内部クロックＣＫｔとバーの内部クロックＣＫｂが両方ロウレベルとなるオーバーラップ期間がある場合にも同様な動作となる。すなわち、出力Ｑのバリッド状態（ＶＡＬ）の期間は、内部クロック対ＣＫｔ，ＣＫｂのサイクル時間からから内部クロック対ＣＫｔ，ＣＫｂのオーバーラップ期間を引いた時間となる。図９，図１２，図１３のラッチ回路に比べ、出力Ｑのバリッド期間が長く、内部回路とのタイミング整合をとることが容易である。
図１６は、本発明による入力部に好適なフリップフロップ回路の別な構成例を示している。内部クロック対ＣＫｔ，ＣＫｂの論理をとり、スレーブ制御用クロック対ＣＫＳｔ，ＣＫＳｂを発生することが特徴である。マスタ（ＭＡＳ）は、３個のインバータＩＮＶ０，ＩＮＶ５，ＩＮＶ１１と、ＰＭＯＳトランジスタＭＰ１，ＭＰ２及びＮＭＯＳトランジスタＭＮ１，ＭＮ２からなる第１のトライステートインバータと、ＰＭＯＳトランジスタＭＰ３，ＭＰ４及びＮＭＯＳトランジスタＭＮ３，ＭＮ４からなる第２のトライステートインバータで構成される。スレーブ（ＳＬＡ）も図１４のフリップフロップ回路と同じく、ＰＭＯＳトランジスタＭＰ６，ＭＰ７及びＮＭＯＳトランジスタＭＮ６，ＭＮ７からなる第３のトライステートインバータと、ＰＭＯＳトランジスタＭＰ８，ＭＰ９及びＮＭＯＳトランジスタＭＮ８，ＭＮ９からなる第４のトライステートインバータと、インバータＩＮＶ１０で構成される。ただし、内部クロック対ＣＫｔ，ＣＫｂではなくスレーブ制御用クロック対ＣＫＳｔ，ＣＫＳｂにより、第３及び第４のトライステートインバータが制御される。スレーブ制御用クロック対ＣＫＳｔ，ＣＫＳｂは、２個のインバータＩＮＶ１２，ＩＮＶ１３と、ＮＡＮＤゲートＮＡ１４とＮＯＲゲートＮＯ１４により、内部クロック対ＣＫｔ，ＣＫｂの論理をとることにより発生する。なお、このスレーブ制御用クロック発生用論理回路は、フリップフロップ回路毎に設けず、複数のフリップフロップ回路で共有することも可能であり、それにより素子数を低減し、レイアウト面積を縮小できる。
図１７を用いて、図１６のフリップフロップ回路の動作を説明する。ここでも図１５と同様、トゥルーの内部クロックＣＫｔとバーの内部クロックＣＫｂが両方ハイレベルとなるオーバーラップ期間がある場合を示している。マスタは、図１４のフリップフロップ回路と同様に、トランスペアレント状態（ＴＲＡ）とラッチ状態（ＬＡＴ）の間で、内部クロック対ＣＫｔ，ＣＫｂが両方ハイレベルとなるオーバーラップ期間には、入力Ｑに依存し、立ち上がりに対してはラッチ状態で、立ち下がりに対してはトランスペアレント状態である。一方、スレーブは、トゥルーのスレーブ制御用クロックＣＫＳｔがロウレベルでバーのスレーブ制御用クロックＣＫＳｂがハイレベルの期間はラッチ状態となり、トゥルーのスレーブ制御用クロックＣＫｔがハイレベルでバーのスレーブ制御用クロックＣＫＳｂがロウレベルの期間はトランスペアレント状態となる。ここで、スレーブ制御用クロック対ＣＫＳｔ，ＣＫＳｂは、トゥルーの内部クロックＣＫｔがハイレベルでバーの内部クロックＣＫｂがロウレベルの期間のみ、トゥルーのＣＫＳｔがハイレベル，バーのＣＫＳｂがロウレベルとなる。その他の期間は、トゥルーのＣＫＳｔがロウレベル，バーのＣＫＳｂがハイレベルとなる。原則的に、スレーブ制御用クロック対ＣＫＳｔ，ＣＫＳｂは、同じタイミングで切り換わりオーバーラップすることはない。その結果、スレーブは、マスタがラッチ状態の期間のみトランスペアレント状態となり、その他の期間はラッチ状態となる。これにより、マスタとスレーブが両方トランスペアレント状態となることはなく、入力Ｄから出力Ｑへ信号が突き抜ける恐れがない。なお、スレーブ制御用クロックの発生のために、インバータＩＮＶ１２あるいはＩＮＶ１３と、ＮＡＮＤゲートＮＡ１４あるいはＮＯＲゲートＮＯ１４の、２段分の遅延時間があるが、マスタでの遅延時間を、インバータＩＮＶ５，ＩＮＶ１１の２段分だけ、図１４の構成よりも大きくしており、問題ない。したがって、このフリップフロップ回路は、入力Ｄを、立ち上がりについてはトゥルーの内部クロックＣＫｔの立ち上がりで、立ち下がりについてはバーの内部クロックＣＫｂの立ち下がりで取り込み、トゥルーの内部クロックＣＫｔの立ち上がりとバーの内部クロックＣＫｂの立ち下がりの遅い方から、次のサイクルでの遅い方まで出力Ｑを保持する。ここでは説明を省略するが、クロックの立ち下がりに比べ立ち上がりの遅延時間が大きく、トゥルーの内部クロックＣＫｔとバーの内部クロックＣＫｂが両方ロウレベルとなるオーバーラップ期間がある場合にも同様な動作となる。すなわち、出力Ｑのバリッド状態（ＶＡＬ）の期間は、内部クロックＣＫｔ，ＣＫｂのサイクル時間となる。図１４のフリップフロップ回路よりも、内部クロック対ＣＫｔ，ＣＫｂがオーバーラップする期間分だけ、出力Ｑのバリッド期間が長く、内部回路とのタイミング整合をとることがさらに容易である。
図１８は、本発明による入力部の別な構成例を模式的に示している。内部クロック対ＣＫＲｔ，ＣＫＲｂの発生に、クロック再生回路ＰＬＬを用いていることが特徴である。図１に示した構成と同様に、入力信号ＩＮ０，ＩＮ１，…及び外部クロック対ＣＬＫｔ，ＣＬＫｂにそれぞれ対応して入力バッファＩＢＵＦを設け、基準電圧Ｖｒｅｆと比較して内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…及び内部クロック対信号ＣＬＫＩｔ，ＣＬＫＩｂを得る。内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…をラッチ回路ＬＰに入力し、それの出力信号ＩＮ０Ｌ，ＩＮ１Ｌ，…を、半導体装置の内部回路の動作に用いる。ラッチ回路の動作は、クロック再生回路である２個のフェーズロックトループＰＬＬにより発生した内部クロック対ＣＫＲｔ，ＣＫＲｂにより制御する。フェーズロックトループＰＬＬは、内部クロック信号ＣＬＫＩｔあるいはＣＬＫＩｂと内部クロックＣＫＲｔあるいはＣＫＲｂを比較する位相・周波数比較器ＰＦＤ，位相・周波数検出器ＰＦＤの出力に応じて制御電圧ＶｃｔあるいはＶｃｂを発生するチャージポンプ回路ＣＰ，制御電圧ＶｃｔあるいはＶｃｂにより制御される電圧制御発信器ＶＣＯ，電圧制御発信器ＶＣＯの出力を内部クロックＣＫＲｔあるいはＣＫＲｂとして駆動するクロックドライバＣＫＤを含んで構成される。クロックドライバＣＫＤは、偶数段のＣＭＯＳインバータを徐々に駆動能力が大きくなるよう接続した周知のカスコードドライバなどで実現できる。以下、他の回路ブロックの要部を、簡単に説明する。
図１９は、位相・周波数検出器ＰＦＤの構成例の回路図である。８個のインバータＩＮＶ００〜ＩＮＶ０７，６個の２入力ＮＡＮＤゲートＮＡ１００〜ＮＡ１０５，２個の３入力ＮＡＮＤゲートＮＡ１０６，ＮＡ１０７，４入力ＮＡＮＤゲートＮＡ１０８からなり、ＣＭＯＳ論理ゲートの組み合わせで構成されている。内部クロック信号ＣＬＫＩと内部クロックＣＫＲの位相及び周波数に応じて、制御信号ＵＰ１，ＤＮ１を発生する。
図２０は、チャージポンプ回路ＣＰの構成例の回路図である。インバータＩＮＶ１０８と、２個のＰＭＯＳトランジスタＭＮ１００，ＭＰ１０１と、２個のＮＭＯＳトランジスタＭＮ１００，ＭＮ１０１と、２個の容量Ｃ１００，Ｃ１０１と、抵抗Ｒ１００により構成されている。ＰＭＯＳトランジスタＭＰ１００とＮＭＯＳトランジスタＭＮ１００は、ゲートにそれぞれバイアス電圧Ｖｂｐ１，Ｖｂｎ１が印加され、制御電圧Ｖｃのノードに電源電圧ＶＣＣから流れ込む電流あるいはＶＳＳへ引き抜く電流の大きさを制限する。ＰＭＯＳトランジスタＭＰ１０１とＮＭＯＳトランジスタＭＮ１０１は、位相・周波数検出器ＰＦＤの出力である制御信号ＵＰ１とＤＮ１が、ゲートにそれぞれ印加され、制御電圧Ｖｃのノードに電流を流し込む期間あるいは引き抜く期間を制御する。容量Ｃ１００，Ｃ１０１と抵抗Ｒ１００は、ループフィルタを構成し、制御電圧Ｖｃを安定化する。
図２１は、電圧制御発信器ＶＣＯの構成例を示している。６個の全差動型遅延回路ＤＤＥ０〜ＤＤＥ５と２個のインバータＩＮＶ１１６，ＩＮＶ１１７からなる。全差動型遅延回路ＤＤＥ０〜ＤＤＥ５は、入力と出力がいずれも差動信号で、制御電圧Ｖｃにより遅延時間が制御される遅延回路である。ここでは６個としているが、所望の可変周波数領域が得られるように、適当な個数とする。なお、ここでは６個と偶数個であるが、ＤＤＥ５のトゥルー出力をＤＤＥ０のバー入力に、ＤＤＥ５のバー出力をＤＤＥ０のトゥルー入力に戻しているため、発振する。インバータＩＮＶ１１６は、出力として内部クロックＣＫＲを取り出すために設けられている。さらに、全差動型遅延回路ＤＤＥ５の出力の負荷を揃えるために、インバータＩＮＶ１１７が設けられている。
このようなクロック再生回路を用いることにより、クロックドライバＣＫＤなどによる遅延時間を補償し、内部クロック対ＣＫＲｔ，ＣＫＲｂを所望のタイミングにすることができ、入力信号ＩＮ０，ＩＮ１，…のホールド時間を小さくして、短いクロックサイクル時間での動作が可能になる。ここで、フェーズロックトループＰＬＬを、トゥルーとバーの内部クロック対ＣＫＲｔ，ＣＫＲｂにそれぞれ設けることにより、内部クロック対ＣＫＲｔ，ＣＫＲｂが外部クロック対ＣＬＫｔ，ＣＬＫｂにそれぞれ応じたタイミングとなる。それにより、入力信号の立ち上がりを外部クロックの立ち上がりに応じたタイミングで判定し、入力信号の立ち下がりを外部クロックの立ち下がりに応じたタイミングで判定することができる。その結果、立ち上がりと立ち下がりで遅延時間に差があっても、入力信号のパスとクロック信号のパスとで揃っていれば補償され、セットアップ時間とホールド時間を削減してクロックのサイクル時間を短縮できる。なお、内部クロックの発生にクロック再生回路を用いて高速なインタフェースを可能にする方式は、文献３に述べられている。本実施例は、そこでの効果に加え、立ち上がりと立ち下がりでの遅延時間差を補償することによりさらに高速な動作が可能になる。
図２２は、本発明による入力部のさらに別な構成例を模式的に示している。内部クロック対ＣＫＲｔ，ＣＫＲｂの発生に用いるクロック再生回路を部分的に共有化していることが特徴である。図１８に示した構成と同様に、入力信号ＩＮ０，ＩＮ１，…及び外部クロック対ＣＬＫｔ，ＣＬＫｂにそれぞれ対応した入力バッファＩＢＵＦと、内部クロック対ＣＫＲｔ，ＣＫＲｂにより制御され内部信号ＩＮ０Ｉ，ＩＮ１Ｉ，…をラッチするラッチ回路ＬＰが設けられている。バーの内部クロックＣＫＲｂは、ディレイロックトループＤＬＬで発生する。ディレイロックトループＤＬＬは、内部クロック信号ＣＬＫＩｂと内部クロックＣＫＲｂを比較する位相比較器ＰＣ，位相比較器ＰＣの出力に応じて制御電圧Ｖｃ２を発生するチャージポンプ回路ＣＰ，制御電圧Ｖｃにより制御される電圧制御遅延器ＶＣＤ，電圧制御遅延器ＶＣＤの出力を内部クロックＣＫＲｂとして駆動するクロックドライバＣＫＤを含んで構成される。それに対し、トゥルーの内部クロックＣＫＲｔは、内部クロック信号ＣＬＫＩｔを、ディレイロックトループＤＬＬの制御電圧Ｖｃ２により制御される電圧制御遅延器ＶＣＤで遅延させ、クロックドライバＣＫＤで駆動することにより発生する。なお、言うまでもなく、トゥルーの内部クロックＣＫＲｔをディレイロックトループＤＬＬで発生し、バーの内部クロックＣＫＲｂを電圧制御遅延器ＶＣＤとクロックドライバＣＫＤのみで発生することもできる。以下では、図１８に示した構成と異なる回路ブロックである位相比較器ＰＣと電圧制御遅延ＶＣＤの構成を、簡単に説明する。
図２３は、位相比較器ＰＣの構成例の回路図である。４個の３入力ＮＡＮＤゲートＮＡ１４０〜ＮＡ１４３と、４個のインバータＩＮＶ１４０〜ＩＮＶ１４３で構成されている。エネーブル信号ＬＥＮ０がハイレベルの間、内部クロック信号ＣＬＫＩと内部クロックＣＫＲの位相に応じて、制御信号ＵＰ０，ＤＮ０を発生する。フェーズロックトループと異なりディレイロックトループでは周波数の違いを検出する必要がないため、図１９に示した位相・周波数検出器ＰＦＤに比べ簡単な構成の、このような位相比較器を用いることができる。
図２４は、電圧制御遅延器の構成例を示している。５個のインバータ型遅延回路ＩＤＥ０〜ＩＤＥ４とインバータＩＮＶ１１６からなる。インバータ型遅延回路ＩＤＥ０〜ＩＤＥ４は、遅延時間が制御電圧Ｖｃにより制御されるインバータである。ここでは５個としているが、所望の可変周波数領域が得られるように、適当な個数とする。ただし、出力を取り出すインバータＩＮＶ１１６を含め、位相が反転しないようにする。
図２２に示した構成は、図１８に示した構成に比べ、回路ブロック数が少ない上、各回路ブロックも簡単な構成で、クロックドライバＣＫＤなどによる遅延時間を補償することができる。これは、クロック再生回路として、フェーズロックトループではなくディレイロックトループを用いていることによる。フェーズロックトループで用いる電圧制御発振器は、制御電圧が同じ時に出力の発振周波数が同じであるが位相は異なるため、図１８では、トゥルーとバーの内部クロックのそれぞれに対してループを設けている。それに対し、ディレイロックトループで用いる電圧制御遅延器は、制御電圧が同じ時に遅延時間が同じにできるので、トゥルーとバーの内部クロックでループの一部を共有できる。
次に、図１，図１８あるいは図２２に示した入力部で用いる入力バッファＩＢＵＦの構成について説明する。図２５は、カレントミラー型差動増幅器を用いた入力バッファの構成例の回路図である。３個のＮＭＯＳトランジスタＭＮ２００〜ＭＮ２０２と２個のＰＭＯＳトランジスタＭＰ２０１，ＭＰ２０２でＮＭＯＳ入力のカレントミラー型差動増幅器が構成され、入力信号ＩＮを参照電圧Ｖｒｅｆに対して差動増幅する。ＰＭＯＳトランジスタＭＰ２０１，ＭＰ２０２のソースは、入出力用電源電圧ＶＤＤＱに接続される。差動増幅器の出力を２入力ＮＡＮＤゲートＮＡ２０３で受け、内部信号ＩＮＩを出力する。このＮＡＮＤゲートＮＡ２０３とＮＭＯＳトランジスタＭＮ２００には、バーのパワーダウン信号ＰＷＤＩｂが入力され、ＰＷＤＩｂがロウレベルのパワーダウン時には差動増幅器の電流を遮断し内部信号ＩＮＩを固定する。
この入力バッファＩＢＵＦは、一般にＳＳＴＬインタフェースなどの小振幅インタフェースで用いられているものである。このような一般的な入力バッファを用いて、本発明の方式により、従来よりも高い周波数でのインタフェースが実現できる。
図２６は、入力バッファの別な構成例の回路図である。ＮＭＯＳ入力差動増幅器とＰＭＯＳ入力差動増幅器を組み合わせた相補型差動増幅器を用いていることが特徴である。このような入力バッファについては、文献４で述べられている。ＮＭＯＳ入力差動増幅器ＤＡＮは、３個のＮＭＯＳトランジスタＭＮ２１０〜ＭＮ２１２と３個のＰＭＯＳトランジスタＭＰ２１０〜ＭＰ２１２で構成されている。ＰＭＯＳ入力差動増幅器ＤＡＰも、３個のＮＭＯＳトランジスタＭＮ２１３〜ＭＮ２１５と３個のＰＭＯＳトランジスタＭＰ２１３〜ＭＰ２１５で構成されている。ＮＭＯＳ入力差動増幅器ＤＡＮとＰＭＯＳ入力差動増幅器ＤＡＰは、出力が短絡されており、入力信号ＩＮを参照電圧Ｖｒｅｆに対して差動増幅する。差動増幅器の出力ＩＮＩ０にはＰＭＯＳトランジスタＭＰ２１０が設けられ、ＮＭＯＳ入力差動増幅器ＤＡＮ中とＰＭＯＳ入力差動増幅器ＤＡＰ中で入出力用接地電圧ＶＳＳＱに接続されたＮＭＯＳトランジスタＭＮ２１０，ＭＮ２１３とともに、バーのパワーダウン信号ＰＷＤＩｂがゲートに入力され、パワーダウン時には差動増幅器の電流を遮断しその出力を固定する。ＮＭＯＳ入力差動増幅器ＤＡＮ中のＰＭＯＳトランジスタはＭＰ２１０は、ＰＭＯＳ入力差動増幅器ＤＡＰ中のＮＭＯＳトランジスタＭＮ２１３とバランスをとるために設けられている。差動増幅器の出力には、ＰＭＯＳトランジスタＭＰ２１７とＮＭＯＳトランジスタＭＮ２１７からなり、入出力用電源電圧ＶＤＤＱと入出力用接地電圧ＶＳＳＱを電源としたインバータが接続され、さらにその出力にインバータＩＮＶ２１８が接続され、内部信号ＩＮＩを駆動する。
この入力バッファは、ＮＭＯＳ入力の差動増幅器とＰＭＯＳ入力の差動増幅器が同時に動作し、入力の同相成分の影響が小さく、立ち上がりと立ち下がりでの遅延時間差を小さくできる。それにより、図１に示したような本発明による入力部で、内部クロック対のトゥルーとバーの時間差が小さくなり、安定な動作が容易になる。
図２７は、入力バッファのさらに別な構成例である。図２６に示した入力バッファと同様に、ＮＭＯＳ入力差動増幅器とＰＭＯＳ入力差動増幅器を組み合わせており、交互に動作させることが特徴である。このような入力バッファについても、文献４で述べられている。ＮＭＯＳ入力差動増幅器ＤＡＮとＰＭＯＳ入力差動増幅器ＤＡＰは、図２６と同様に、３個のＮＭＯＳトランジスタと３個のＰＭＯＳトランジスで構成され、入力信号ＩＮを参照電圧Ｖｒｅｆに対して差動増幅する。さらに、パワーダウンの制御用にＰＭＯＳトランジスタＭＰ２１０と、ＰＭＯＳトランジスタＭＰ２１７とＮＭＯＳトランジスタＭＮ２１７からなるインバータと、インバータが設けられている。ここで、ＮＭＯＳ入力差動増幅器ＤＡＮ中のＮＭＯＳトランジスタＭＮ２１０とＰＭＯＳ入力差動増幅器ＤＡＰ中のＰＭＯＳトランジスタＭＰ２１３のゲートに、インバータＩＮＶ２１２の入力ノードＩＮＩ０ｂから帰還がかけられている。それにより、ノードＩＮＩ０ｂがハイレベルの時には、ＰＭＯＳ入力差動増幅器ＤＡＰの電流経路が遮断され、ノードＩＮＩ０ｂがロウレベルの時には、ＮＭＯＳ入力差動増幅器ＤＡＮの電流経路が遮断される。この帰還により、ＮＭＯＳ入力差動増幅器ＤＡＮとＰＭＯＳ入力差動増幅器ＤＡＰの内、貫通電流が小さい方が自動的に選択され、交互に動作する。バーのパワーダウン信号ＰＷＤＩｂは、ＰＭＯＳトランジスタＭＰ２１０と、ＰＭＯＳ入力差動増幅器ＤＡＰ中のＮＭＯＳトランジスＭＮ２１３に接続され、ＮＭＯＳ入力差動増幅器ＤＡＮに入力されていないが、パワーダウン時には、ノードＩＮＩ０がハイレベルになり、ノードＩＮＩ０ｂがロウレベルになることにより、ＮＭＯＳ入力差動増幅器ＤＡＮの電流も遮断される。
この入力バッファは、比較的小さな消費電流で、参照信号Ｖｒｅｆとの差動増幅が可能である。特に、入力信号ＩＮの振幅が、ハイレベルが入出力用電源電圧ＶＤＤＱに近く、ロウレベルが入出力用接地電圧ＶＳＳＱに近いものであれば、差動増幅器での貫通電流が小さくなる。図２６に示したような入力バッファに比べると、立ち上がりと立ち下がりでの遅延時間差が、若干大きくなるが、図１に示したような本発明による入力部では、その遅延時間差を補償できるので、高速なインタフェースが可能になる。
図２８は、またさらに別な入力バッファの構成例の回路図である。２個のＮＭＯＳトランジスタＭＮ２２０，ＭＮ２２１と２個のＰＭＯＳトランジスタＭＰ２２０，ＭＰ２２１で、入出力用電源電圧ＶＤＤＱと入出力用接地電圧ＶＳＳＱを電源としたＮＯＲゲートが構成され、入力信号ＩＮとパワーダウン信号ＰＷＤＩが入力される。このＮＯＲゲートの出力に、インバータＩＮＶ２２２が接続され、内部信号ＩＮＩを駆動する。
図１などでは、参照電圧Ｖｒｅｆを用いた入力部の構成を示していたが、この入力バッファのように、参照電圧Ｖｒｅｆを用いないものも用いることができる。この入力バッファは、ＬＶＴＴＬなど振幅の大きいインタフェースで良く用いられているものである。参照電圧Ｖｒｅｆを用いてずに、論理ゲートの論理しきい値で判定しているため、プロセスや電圧変動の影響が大きく、立ち上がりと立ち下がりでの遅延時間差が大きくなる。そのため、遅延時間差を補償できる本発明の効果が大きい。
図２９に、本発明による半導体装置の出力部を模式的に示す。出力信号ＯＵＴ０，ＯＵＴ１，…及び外部クロック対ＣＬＫＯｔ，ＣＬＫＯｂにそれぞれ対応して出力バッファＯＢＵＦを設け、出力制御回路ＯＣによるエネーブル信号ＱＯＥ，ＣＫＯＥで制御する。また、内部信号ＯＵＴ０Ｐ，ＯＵＴ１Ｐ，…をフリップフロップ回路ＦＦＯに入力し、内部クロックＣＫＯにより制御し、その出力ＯＵＴ０Ｑ，ＯＵＴ１Ｑ，…を出力バッファＯＢＵＦに入力する。出力タイミング発生回路ＯＴＧが、内部クロックＣＫＯとともに、相補な出力用クロック対信号ＣＬＫＰｔ，ＣＬＫＰｂも出力する。
このように、出力信号と外部クロックを一つの半導体装置から同様な出力バッファで駆動することにより、遅延時間を揃えることができ、本発明によるインタフェースに好適である。それらのタイミングを、出力タイミング発生回路ＯＴＧで制御することにより、所望の関係にできる。
図３０は、出力バッファＯＢＵＦの構成例の回路図である。インバータＩＮＶ２３０と、ＮＡＮＤゲートＮＡ２３１と、ＮＯＲゲートＮＯ２３１と、２個のレベル変換回路ＬＣ２３Ｐ，ＬＣ２３Ｎと、出力段のＰＭＯＳトランジスタＭＰ２３３及びＮＭＯＳトランジスタＭＮ２３３からなる。ここで、レベル変換回路ＬＣ２３Ｐ，ＬＣ２３Ｎはそれぞれ、ＰＭＯＳトランジスタ３個とＮＭＯＳトランジスタ３個で構成され、内部回路用電源電圧ＶＤＤから入出力用電源電圧ＶＤＤＱへ、信号振幅を変換する。この出力バッファＯＢＵＦは、エネーブル信号ＱＯＥがロウレベルＶＳＳの時には、ハイインピーダンス状態となり、エネーブル信号ＱＯＥがハイレベルＶＤＤの時には、内部信号ＯＵＴＱに応じて出力ＯＵＴを駆動する。
この出力バッファは、プロセスや電圧変動が駆動能力に影響し、立ち上がりと立ち下がりでの遅延時間差が大きくなる恐れがある。本発明のインタフェースでは、遅延時間差を補償できるため、このような単純な出力バッファを用いても、高い周波数でのインタフェースが実現できる。
図３１は、２個の半導体集積回路ＣＨＰＬ，ＣＨＰＲ間の、本発明によるインタフェースを示している。クロックオシレータＯＳＣから、動作の基準となる基準クロックＣＫＯが、半導体集積回路ＣＨＰＬ，ＣＨＰＲに送られる。半導体集積回路ＣＨＰＬからＣＨＰＲへ、データＤＡＴＡＬとともにクロック対ＣＫＬｔ，ＣＫＬｂを送る。逆に半導体集積回路ＣＨＰＬからＣＨＰＲへも、データＤＡＴＡＲとともにクロック対ＣＫＲｔ，ＣＫＲｂを送る。このように、データとともにクロック対を互いに送りあうことにより、前述のように高い周波数でのインタフェースを実現できる。このような構成は、例えばＣＰＵとキャッシュメモリ間のインタフェースに好適である。
図３２は、図３１での信号伝送部を模式的に示している。半導体集積回路ＣＨＰＬ，ＣＨＰＲはそれぞれ、出力バッファＯＢＵＦと入力バッファＩＢＵＦを有する。ここでは、簡単のためのために１個ずつだけ示している。出力バッファＯＢＵＦは、終端抵抗ＲＰＬあるいはＲＰＲを介して伝送線路ＴＬの一端に接続される。伝送線路の他端は、他方の半導体集積回路の入力バッファＩＢＵＦに接続される。このように、終端抵抗を設けることにより、信号の反射を抑え、受信側での波形の乱れを防止できる。それにより、以前のデータ系列に対する波形の依存性を小さくし、立ち上がり及び立ち下がりの遅延時間を、データとクロック対とで揃えることができるので、本発明のインタフェースに好適である。この図に示した様に、送信側で直列に終端抵抗を設けるいわゆる送信終端は、信号が変化しない時に貫通電流が流れることがないため、図３１に示した様なポイントトゥポイントのインタフェースに好適である。なお、ここでは参照電圧Ｖｒｅｆを示していないが、インタフェースの電圧レベルの仕様に応じて、必要であれば半導体集積回路ＣＨＰＬ，ＣＨＰＲに入力する。
図３３は、本発明をメモリシステムに適用した例を示している。メモリコントローラＭＣＴＬとｎ個のメモリＭＣＨＰ１〜ＭＣＨＰｎとの間が、クロック対ＣＬＫｔ，ＣＬＫｂとコマンドバスＣＭＤとアドレスバスＡＤＤとデータバスＤＱＬとデータストローブ対ＤＱＳｔ，ＤＱＳｂで結ばれている。クロック対ＣＬＫｔ，ＣＬＫｂとコマンドバスＣＭＤとアドレスバスＡＤＤは、メモリコントローラＭＣＴＬにより駆動され、メモリＭＣＨＰ１〜ＭＣＨＰｎに送られる。それに対し、データバスＤＱＬとデータストローブ対ＤＱＳｔ，ＤＱＳｂは双方向であり、ライト動作ではメモリコントローラからメモリへ、リード動作ではメモリからメモリコントローラへ送られる。このように、一方向のバスと双方向のバスを両方使う場合に、それぞれに信号のラッチタイミングを定める信号を併せて送ることにより、どちらも高い周波数でのインタフェースを実現できる。なお、一方向バスと双方向バスのいずれか一方の周波数が低くて良い場合には、そちらのタイミングを定める信号は対にせず、伝送線路数を削減することもできる。
図３４は、図３３での信号伝送部を模式的に示している。ここでは、簡単のためのために、一方向の信号と双方向の信号を１個ずつだけ示している。メモリコントローラＭＣＴＬからメモリＭＣＨＰ１〜ＭＣＨＰｎへの一方向の信号については、メモリコントローラＭＣＴＬ内の出力バッファＯＢＵＦの出力ＯＵＴＣが、伝送線路ＴＬを介して、メモリＭＣＨＰ１〜ＭＣＨＰｎ内の入力バッファＩＢＵＦの入力ＩＮＭ１〜ＩＮＭｎに接続される。一方、メモリコントローラＭＣＴＬとメモリＭＣＨＰ１〜ＭＣＨＰｎとの双方向の信号については、メモリコントローラＭＣＴＬ内の出力バッファＯＢＵＦの出力であり入力バッファＩＢＵＦの入力であるＩＯＣが、伝送線路ＴＬを介して、メモリＭＣＨＰ１〜ＭＣＨＰｎ内の入力バッファＩＢＵＦの入力であり出力バッファＯＢＵＦの出力であるＩＯＭ１〜ＩＯＭｎに接続される。両者とも、伝送線路の両端に終端抵抗ＲＴＬ，ＲＴＲが設けられ、終端電圧ＶＴＴに接続される。このように、両側で終端することにより、バス上での信号の反射を抑え、波形の乱れを防止できる。バス上の位置により、信号が伝達されるタイミングが異なるが、図３３に示した様に、バスに送る信号と合わせてタイミング信号対を同じ半導体集積回路から送ることにより、遅延時間を揃えることができる。一方向のバスと双方向のバスとで、出力バッファＯＢＵＦの有無により、メモリＭＣＨＰ１〜ＭＣＨＰｎの入力インピーダンスが異なっていても、それぞれに対しタイミング信号対を設けることにより、その影響を除去できる。
図３５は、図３３の半導体メモリＭＣＨＰ１〜ＭＣＨＰｎとして用いることができる同期式ＤＲＡＭの要部ブロック図を示している。間接周辺回路は、クロックバッファＣＫＢ、制御信号バッファＣＢ、コマンドデコーダＣＤ、アドレスバッファＡＢ、カラムアドレスカウンタＹＣＴ、データストローブ入力回路ＤＳＢ、データストローブ出力回路ＱＳＢ、データ入力回路ＤＩＢ、データ出力回路ＤＯＢを含む。さらに、メモリアレーＭＡＲに対応してロウ系欠陥救済回路ＸＲ、ロウプリデコーダＸＰＤ、カラム系救済判定回路ＹＲ、カラムプリデコーダＹＰＤ、ライトバッファＷＢ、メインアンプＭＡなどが設けられ、メモリコアのセクタＳＣＴ０，ＳＣＴ１，…を構成している。メモリコアのセクタは、メモリ容量やバンク数などの仕様に応じたメモリアレーの個数に対応するが、ここでは簡単のため２個だけ示している。
各回路ブロックは、以下のような役割を果たす。クロックバッファＣＫＢは、外部クロック対ＣＬＫｔ，ＣＬＫｂに応じて内部クロック対ＣＫＩｔ，ＣＫＩｂを、制御信号バッファＣＢ，アドレスバッファＡＢなどに分配する。コマンドデコーダＣＤは、外部からの制御信号ＣＭＤに応じて、アドレスバッファＡＢ、カラムアドレスカウンタＹＣＴ、データ入力回路ＤＩＢ、データ出力回路ＤＯＢなどを制御する制御信号を発生する。アドレスバッファＡＢは、外部クロックＣＬＫに応じた所望のタイミングで、外部からのアドレスＡＤＲを取り込み、ロウアドレスＢＸをセクタＳＣＴ０，ＳＣＴ１に分配する。アドレスバッファＡＢはまた、カラムアドレスを取り込んでカラムアドレスカウンタＹＣＴへ送り、カラムアドレスカウンタＹＣＴが、入力されたカラムアドレスを初期値として、バースト動作を行うカラムアドレスＢＹを発生し、セクタＳＣＴ０，ＳＣＴ１に分配する。データストローブデータ入力回路ＤＳＢは、データストローブ対ＤＱＳｔ，ＤＱＳｂに応じて、内部データストローブ対ＤＳＩｔ，ＤＳＩｂなどを発生し、データ入力回路ＤＩＢを制御する。データ入力回路ＤＩＢは、外部との入出力データＤＱのデータを所望のタイミングで取り込んで、ライトデータＧＩを出力する。一方、データ出力回路ＤＯＢは、入出力データＤＱへ所望のタイミングで、リードデータＧＯを出力する。それと合わせ、データストローブ出力回路ＱＳＢが、データストローブ対ＤＱＳｔ，ＤＱＳｂを駆動する。
セクタＳＣＴ０あるいはＳＣＴ１内で、ロウ系欠陥救済回路ＸＲは、ロウアドレスＢＸに対して、置換の有無を判定し、ロウ系救済判定結果ＲＸＨをロウプリデコーダＸＰＤへ出力する。ロウプリデコーダＸＰＤは、ロウアドレスＢＸ及びロウ系救済判定結果ＲＸＨを受けて、所望のマット選択信号ＭＳ及びロウプリデコードアドレスＣＸをメモリアレーＭＡＲへ出力する。一方、カラム系救済判定回路ＹＲは、ロウアドレスＢＸ及びカラムアドレスＢＹに対して、置換の有無を判定し、カラム系救済判定結果ＲＹＨをカラムプリデコーダＹＰＤへ出力する。カラムプリデコーダＹＰＤは、カラムアドレスＢＹ及びカラム系救済判定結果ＲＹＨを受けて、カラムアドレスＢＹをプリデコードし、カラムプリデコードアドレスＣＹをメモリアレーＭＡＲへ出力する。ライトバッファＷＢは、ライトデータＧＩをメイン入出力線ＭＩＯへ出力する。一方、メインアンプＭＡは、メイン入出力線ＭＩＯの信号を増幅し、リードデータＧＯを出力する。
図３６は、図３５中のメモリアレーＭＡＲの構成例を示している。ここでは、メモリセルがマトリクス状に配置されたメモリセルアレーが１６個のマットＭＣＡ０〜ＭＣＡ１５に分割されている。各マットの両側には、センスアンプ部ＳＡＢ０〜ＳＡＢ１６が設けられている。また、マットＭＣＡ０〜ＭＣＡ１５に対応してロウデコーダＸＤＥＣ０〜ＸＤＥＣ１５が、センスアンプ部ＳＡＢ０〜ＳＡＢ１６に対応してセンスアンプ制御回路ＳＡＣ０〜ＳＡＣ１６が設けられている。ここで、カラムデコーダＹＤＥＣ及び冗長カラムドライバＲＹＤ２は、分割されたマットＭＣＡ０〜ＭＣＡ７に共通であり、２５６本のカラム選択線ＹＳ０〜ＹＳ２５５及び２本の冗長カラム選択線ＲＹＳ０，ＲＹＳ１を選択的に駆動する。なお、これらのマット分割数やカラム選択線数に、本発明が限定されないことは言うまでもない。
図３７は、図３６中のセンスアンプ部ＳＡＢ１及びマットＭＣＡ１の構成例を示している。マットＭＣＡ１は、ビット線対ＢＬ０ｔとＢＬ０ｂ，ＢＬ０ｔとＢＬ０ｂ，…の各々いずれか一方と、ワード線ＷＬ０，ＷＬ１，…との交点に、メモリセルＭＣが配置された周知の折り返し型ビット線構成をなしている。メモリセルＭＣは、１個のＮＭＯＳトランジスタと１個の蓄積容量からなる１トランジスタ１キャパシタ型メモリセルである。センスアンプ部ＳＡＢ１は、２個のマットＭＣＡ０及びＭＣＡ１で共有されており、シェアードゲートＳＨＬ０，ＳＨＬ１，…及びＳＨＲ０，ＳＨＲ１，…、プリチャージ回路ＰＣ０，ＰＣ１，…、センスアンプＳＡ０，ＳＡ１，…、入出力ゲートＩＯＧ０，ＩＯＧ１，…で構成されている。プリチャージ回路ＰＣ０，ＰＣ１，…は、両側のマットＭＣＡ０，ＭＣＡ１内のビット線対をプリチャージ電圧ＨＶＣにプリチャージする。シェアードゲートＳＨＬ０，ＳＨＬ１，…及びＳＨＲ０，ＳＨＲ１，…は、マットＭＣＡ０，ＭＣＡ１のいずれか一方内のビット線対とセンスアンプを接続し、他方内のビット線対を分離する。センスアンプ部に接続されたマット内で、いずれかのワード線が選択的に駆動されることにより、メモリセルＭＣから各ビット線対ＢＬ０ｔとＢＬ０ｂ，ＢＬ０ｔとＢＬ０ｂ，…に信号が読み出され、センスアンプＳＡ０，ＳＡ１，…により増幅される。入出力ゲートＩＯＧ０，ＩＯＧ１，…は、カラム選択線ＹＳ０，ＹＳ１，…により選択され、所望のセンスアンプを入出力線対ＩＯ０ｔとＩＯ０ｂ，ＩＯ１ｔとＩＯ１ｂに接続する。ここでは、カラム選択線がセンスアンプ部内のセンスアンプ２個毎、すなわちマット内のビット線４対毎に配置されている例を示している。
図３８は、図３５に示した同期式ＤＲＡＭの構成例について、リード動作のタイミングの例を示している。外部クロックＣＬＫｔの立ち上がり，ＣＬＫｂの立ち下がり毎に、コマンドデコーダＣＤが制御信号ＣＭＤを判断し、アクティベイトコマンドＡが与えられることにより、アドレスＡＤＲからロウアドレスＸをアドレスバッファＡＢに取り込み、ロウアドレスＢＸを出力する。これを受けてセクタＳＣＴ０あるいはＳＣＴ１内で、所望のマット選択信号ＭＳ及びロウプリデコードアドレスＣＸが出力される。それにより、メモリアレーＭＡＲ内で、ワード線ＷＬが選択され、センスアンプが動作する。また、制御信号ＣＭＤにリードコマンドＲが与えられることにより、アドレスＡＤＲからカラムアドレスＹをアドレスバッファＡＢに取り込み、カラムアドレスカウンタＹＣＴがクロックサイクル毎に動作し、カラムアドレスＢＹを出力する。セクタＳＣＴ０あるいはＳＣＴ１内で、ロウアドレスＢＸとカラムアドレスＢＹを受けて、カラム系救済判定回路ＹＲが動作し、その結果に応じてカラムプリデコードアドレスＣＹあるいは冗長カラムアドレス信号ＲＣＹが出力される。それにより、メモリアレーＭＡＲ内で、カラム選択線ＹＳあるいは冗長カラム選択線ＲＹＳが選択される。その結果、メイン入出力線ＭＩＯへ信号が読み出され、メインアンプＭＡがリードデータＧＯを出力し、さらにデータ出力回路ＤＯＢが外部クロック対ＣＬＫｔ，ＣＬＫｂに応じたタイミングでデータを入出力データＤＱへ出力する。それに合わせ、データストローブ出力回路ＱＳＢが、データストローブ対ＤＱＳｔ，ＤＱＳｂを駆動する。このデータストローブ対ＤＱＳｔ，ＤＱＳｂを、メモリコントローラ側で、入出力データＤＱの取り込みタイミングの制御に用いる。なお、入出力データＤＱが外部クロックＣＬＫｔの立ち上がり，ＣＬＫｂの立ち下がりから切り換えタイミングが定められるのに対し、データストローブ対ＤＱＳｔ，ＤＱＳｂは、外部クロックＣＬＫｔの立ち下がり，ＣＬＫｂの立ち上がりでも切り換えられる。
図３９は、ライト動作のタイミングの例を示している。アクティベイトコマンドＡが与えられることにより、ロウ系の動作を行う。また、制御信号ＣＭＤにライトコマンドＷが与えられることにより、カラム系の動作を行う。外部クロックＣＬＫｔの立ち上がり，ＣＬＫｂの立ち下がりにより、アドレスＡＤＲからカラムアドレスＹをアドレスバッファＡＢに取り込む。また、データストローブＤＱＳｔの立ち上がり，ＤＱＳｂの立ち下がりにより、入出力データＤＱをデータ入力回路ＤＩＢが取り込む。データ入力回路ＤＩＢは、次の外部クロックＣＬＫｔの立ち上がり，ＣＬＫｂの立ち下がりで、ライトデータＧＩを出力し、ライトバッファＷＢからメイン入出力線ＭＩＯへ信号が送られる。また、カラムアドレスカウンタＹＣＴがクロックサイクル毎に動作し、カラムアドレスＢＹを出力し、カラムプリデコードアドレスＣＹあるいは冗長カラムアドレス信号ＲＣＹが出力されて、カラム選択線ＹＳあるいは冗長カラム選択線ＲＹＳが選択される。その結果、メイン入出力線ＭＩＯの信号がセンスアンプに送られ、書き込み動作が行われる。
以上の動作において、信号の取り込みに、図１などを用いて説明した方式を用いることにより、高い周波数でメモリコントローラなどとのインタフェースが実現できる。
図３９に示したライト動作を実現するための、回路構成について以下に説明する。図４０は、データストローブ入力回路ＤＳＢの構成例を示している。２個の入力バッファＤＳｔＢ，ＤＳｂＢと、３個のインバータＩＮＶ３００，ＩＮＶ３０８，ＩＮＶ３０９と、ＮＯＲゲートＮＯ３０１と、２個のインバータ型遅延回路ＩＤＥ３０２，ＩＤＥ３０３と、４個のＮＡＮＤゲートＮＡ３０４〜ＮＡ３０７で構成される。入力バッファＤＳｔＢ，ＤＳｂＢは、データストローブ対ＤＱＳｔ，ＤＱＳｂと参照電圧Ｖｒｅｆとを比較し、内部データストローブ対ＤＳＩｔ，ＤＳＩｂを出力する。インバータＩＮＶ３００とＮＯＲゲートＮＯ３０１は内部ノードＤＳ０を、トゥルーのデータストローブＤＱＳｔがハイレベルでバーのＤＱＳｂがロウレベルの期間にロウレベルとし、他の期間はハイレベルとする。ＮＡＮＤゲートＮＡ３０６，ＮＡ３０７はＳＲラッチを構成している。例えば図３５のコマンドデコーダＣＤにより供給される内部クロックＣＫＤＩの立ち上がりで、遅延回路ＩＤＥ３０２で定まる所望のパルス幅だけ、ＳＲラッチのバーのリセット信号Ｒｂをロウレベルとする。また、内部ノードＤＳ０の立ち上がりで、遅延回路ＩＤＥ３０３で定まる所望のパルス幅だけ、ＳＲラッチのバーのセット信号Ｓｂをロウレベルとする。インバータ２段ＩＮＶ３０８，ＩＮＶ３０９で、ＳＲラッチの出力を増幅してタイミング制御信号ＤＳＣＫとして出力する。
図４１は、データ入力回路ＤＩＢの１ビット分の構成例を示している。入出力データＤＱが多ビットの場合、図４１の回路をビット数分設けて、データ入力回路ＤＩＢを構成する。１ビット分は、入力バッファＤＩＢと、第１から第３のラッチ回路Ｌ３０１〜Ｌ３０３で構成されている。入力バッファＤＩＢは、入力ＤＱｉを参照電圧Ｖｒｅｆと比較し、内部信号Ｄ０ｉを出力する。第１のラッチ回路Ｌ３０１は、図９と同じ構成で、内部データストローブ対ＤＳＩｔ，ＤＳＩｂにより制御される。第２のラッチ回路Ｌ３０２は、通常のラッチ回路であり、２個のインバータＩＮＶ０Ｃ，ＩＮＶ５Ｃと４個のＰＭＯＳトランジスタＭＰ１Ｃ〜ＭＰ４Ｃと４個のＮＭＯＳトランジスタＭＮ１Ｃ〜ＭＮ４Ｃからなり、タイミング制御信号ＤＳＣＫにより制御される。第３のラッチ回路Ｌ３０３も、通常のラッチ回路であり、第２のラッチ回路Ｌ３０２と同様に構成でき、内部クロックＣＫＤＩにより制御される。
図４２に示すタイミングチャートに従い、図４０に示したデータストローブ入力回路ＤＳＢと図４１に一部を示したデータ入力回路ＤＩＢの動作を説明する。ここでは、データストローブの立ち上がりに比べ立ち下がりの遅延時間が大きく、トゥルーの内部データストローブＤＳＩｔとバーの内部データストローブＤＳＩｂが両方ハイレベルとなるオーバーラップ期間がある場合を示している。図４１中の第１のラッチ回路Ｌ３０１は、トゥルーの内部データストローブＤＳＩｔがロウレベルでバーの内部データストローブＤＳＩｂがハイレベルの期間はトランスペアレント状態（ＴＲＡ）となり、トゥルーの内部データストローブＤＳＩｔがハイレベルでバーの内部データストローブＤＳＩｂがロウレベルの期間はラッチ状態（ＬＡＴ）となる。内部データストローブ対ＤＳＩｔ，ＤＳＩｂが両方ハイレベルとなるオーバーラップ期間は、入力Ｄ０ｉに依存する。第２のラッチ回路Ｌ３０２を制御するタイミング制御信号ＤＳＣＫは、図４０に示したデータストローブ入力回路ＤＳＢで、次のように発生される。トゥルーの内部データストローブＤＳＩｔの立ち上がりとバーの内部データストローブＤＳＩｂの立ち下がりの遅い方、図４２では内部データストローブＤＳＩｂの立ち下がりで、バーのセット信号Ｓｂにロウレベルのパルスが発生し、タイミング制御信号ＤＳＣＫが立ち上がる。また、内部クロックＣＫＤＩの立ち上がりで、バーのリセット信号Ｒｂにロウレベルのパルスが発生し、タイミング制御信号ＤＳＣＫが立ち下がる。このタイミング制御信号ＤＳＣＫにより制御され、第２のラッチ回路Ｌ３０２は、ＤＳＣＫがハイレベルの時にラッチ状態，ロウレベルの時にトランスペアレント状態となる。第３のラッチ回路Ｌ３０３は、内部クロックＣＫＤＩにより制御され、ＣＫＤＩがハイレベルの時にラッチ状態，ロウレベルの時にトランスペアレント状態となる。その結果、第３のラッチ回路Ｌ３０３が出力する内部信号Ｄｉは、内部クロックＣＫＤＩの立ち下がりに応じたサイクル時間でバリッド状態（ＶＡＬ）となる。
このように、内部データストローブ対で制御するラッチ回路と、内部クロックで制御するラッチ回路との間に、内部データストローブと内部クロックとの論理により発生したタイミング制御信号で制御するラッチ回路を挿入することで、データストローブ対とクロックとのタイミング関係に自由度を持たせられる。データストローブ対とクロック対では、図３４に関連して述べたように、伝送線路のマッチングをとることが困難であるが、それにより遅延時間差が生じても、安定動作を可能になる。図４１の構成で、入力バッファＤＩＢの出力Ｄ０ｉを、図９と同じ構成の第１のラッチ回路Ｌ３０１で取り込むことにより、入力ＤＱｉの立ち上がりについてはデータストローブの立ち上がりで、入力ＤＱｉの立ち下がりについてはデータストローブの立ち下がりで定めることができ、高い周波数でのインタフェースが可能になる。
図３８と図３９に示した動作は、クロックとデータの周波数が同じ、いわゆるシングルデータレートの動作を示している。本発明は、シングルデータレートだけでなくダブルデータレートの同期式メモリにも適用可能である。図４３は、図３５に示した同期式ＤＲＡＭの構成例について、ダブルデータレートのリード動作のタイミングの例を示している。図３８と同様に、アクティベイトコマンドＡが与えられることにより、ロウ系動作を行う。制御信号ＣＭＤにリードコマンドＲが与えられることにより、クロックサイクル毎にカラム系動作を行うが、この際入出力データＤＱの倍のビット数でリードデータをマットからデータ出力回路ＤＯＢに読み出してくる、いわゆる２ビットプリフェッチ動作を行う。データ出力回路ＤＯＢは、外部クロック対ＣＬＫｔ，ＣＬＫｂに応じたタイミングでデータを入出力データＤＱへ出力する。ここでは、外部クロック対ＣＬＫｔ，ＣＬＫｂの交点で、入出力データＤＱが切り換わるようにしている。これは、図３５には示していないが、クロック再生回路を出力タイミングの制御に用いることにより実現できる。外部クロックＣＬＫｔの立ち上がり，ＣＬＫｂの立ち下がりに加え、外部クロックＣＬＫｔの立ち下がり，ＣＬＫｂの立ち上がりでも切り換えることにより、データの周波数は、外部クロック対ＣＬＫｔ，ＣＬＫｂの２倍となる。入出力データＤＱに合わせ、データストローブ出力回路ＱＳＢが、データストローブ対ＤＱＳｔ，ＤＱＳｂを駆動する。ここでは、入出力データＤＱの最初のデータの駆動よりも１サイクル前から、データストローブ対ＤＱＳｔ，ＤＱＳｂを駆動している。このデータストローブ対ＤＱＳｔ，ＤＱＳｂを、メモリコントローラ側で、入出力データＤＱの取り込みタイミングの制御に用いる。
図４４は、ダブルデータレートのライト動作のタイミングの例を示している。アクティベイトコマンドＡが与えられることにより、ロウ系の動作を行う。また、制御信号ＣＭＤにライトコマンドＷが与えられることにより、カラム系の動作を行う。外部クロックＣＬＫｔの立ち上がり，ＣＬＫｂの立ち下がりにより、アドレスＡＤＲからカラムアドレスＹをアドレスバッファＡＢに取り込む。ほぼ１サイクル後から、データストローブＤＱＳｔの立ち上がり，ＤＱＳｂの立ち下がりにより、入出力データＤＱをデータ入力回路ＤＩＢが取り込む。さらに、データストローブＤＱＳｔの立ち下がり，ＤＱＳｂの立ち上がりでも、入出力データＤＱをデータ入力回路ＤＩＢが取り込む。その後の、次の外部クロックＣＬＫｔの立ち上がり，ＣＬＫｂの立ち下がりで、データ入力回路ＤＩＢは、入出力データＤＱの倍のビット数のライトデータＧＩを出力し、ライトバッファＷＢからメイン入出力線ＭＩＯへ信号が送られる。また、カラムアドレスカウンタＹＣＴがクロックサイクル毎に動作し、カラムアドレスＢＹを出力し、カラムプリデコードアドレスＣＹあるいは冗長カラムアドレス信号ＲＣＹが出力されて、カラム選択線ＹＳあるいは冗長カラム選択線ＲＹＳが選択される。その結果、メイン入出力線ＭＩＯの信号がセンスアンプに送られ、書き込み動作が行われる。このようにして、いわゆる２ビットプリフェッチ動作を行う。
このようにダブルデータレートにすることにより、シングルデータレートに対し、同じクロック周波数で倍のデータレートにできる。本発明のインタフェースは、入出力データのセットアップ時間及びホールド時間の仕様を短くできるため、好適である。
図４４に示したライト動作を実現するための、回路構成について以下に説明する。図４５は、データストローブ入力回路ＤＳＢの構成例を示している。２個の入力バッファＤＳｔＢ，ＤＳｂＢと、３個のインバータＩＮＶ３１０，ＩＮＶ３０８，ＩＮＶ３０９と、ＮＯＲゲートＮＯ３０１と、２個のインバータ型遅延回路ＩＤＥ３０２，ＩＤＥ３０３と、４個のＮＡＮＤゲートＮＡ３０４〜ＮＡ３０７で構成される。図４０の構成とは、図４０中のインバータＩＮＶ３００が取り除かれ、インバータＩＮＶ３１０が挿入されていることが違いである。インバータＩＮＶ３１０とＮＯＲゲートＮＯ３０１は内部ノードＤＳＢ０を、トゥルーのデータストローブＤＱＳｔがロウレベルでバーのＤＱＳｂがハイレベルの期間にロウレベルとし、他の期間はハイレベルとする。内部ノードＤＳＢ０の立ち上がりで、ＳＲラッチのバーのセット信号Ｓｂをロウレベルとする。インバータ２段ＩＮＶ３０８，ＩＮＶ３０９で、ＳＲラッチの出力を増幅してタイミング制御信号ＤＳＢＣＫとして出力する。
図４６は、データ入力回路ＤＩＢの１ビット分の構成例を示しており、入出力データＤＱが多ビットの場合、図４１の回路をビット数分設けて、データ入力回路ＤＩＢを構成する。１ビット分は、入力バッファＤＩＢと、第１のフリップフロップ回路ＦＦ３０１ｅと、第１から第５のラッチ回路Ｌ３０１ｏ〜Ｌ３０３ｏ，Ｌ３０２ｅ，Ｌ３０３ｅで構成されている。第１のフリップフロップ回路ＦＦ３０１ｅは、図１４と同じ構成で、内部データストローブ対ＤＳＩｔ，ＤＳＩｂにより制御される。第１のラッチ回路Ｌ３０１ｏは、図４１中の第１のラッチ回路Ｌ３０１と同じく図９と同じ構成で、内部データストローブ対ＤＳＩｔ，ＤＳＩｂにより制御されるが、図４１中の第１のラッチ回路Ｌ３０１とは内部データストローブ対ＤＳＩｔ，ＤＳＩｂの接続が逆になっている。第２から第５のラッチ回路Ｌ３０２ｏ，Ｌ３０３ｏ，Ｌ３０２ｅ，Ｌ３０３ｅは、通常のラッチ回路であり、図４１中の第２のラッチ回路Ｌ３０２と同様に構成できる。第２のラッチ回路Ｌ３０２ｏと第４のラッチ回路Ｌ３０２ｅは、タイミング制御信号ＤＳＢＣＫにより制御され、第３のラッチ回路Ｌ３０３ｏと第５のラッチ回路Ｌ３０３ｅは、内部クロックＣＫＤＩにより制御される。
図４７に示すタイミングチャートに従い、図４５に示したデータストローブ入力回路ＤＳＢと図４６に一部を示したデータ入力回路ＤＩＢの動作を説明する。ここでは、図４４と同様に、データストローブの立ち上がりに比べ立ち下がりの遅延時間が大きく、トゥルーの内部データストローブＤＳＩｔとバーの内部データストローブＤＳＩｂが両方ハイレベルとなるオーバーラップ期間がある場合を示している。図４６中の第１のフリップフロップ回路ＦＦ３０１ｅは、図１５を用いて説明したように動作し、トゥルーの内部データストローブＤＳＩｔの立ち上がりとバーの内部データストローブＤＳＩｂの立ち下がりの遅い方、図４２では内部データストローブＤＳＩｂの立ち下がりから、トゥルーの内部データストローブＤＳＩｔの立ち上がりとバーの内部データストローブＤＳＩｂの立ち下がりの早い方、図４２では内部データストローブＤＳＩｔの立ち上がりまで、第１のフリップフロップ回路ＦＦ３０１ｅの出力Ｄ１ｉｅはバリッド状態（ＶＡＬ）である。図４６中の第１のラッチ回路Ｌ３０１ｏは、トゥルーの内部データストローブＤＳＩｔがハイレベルでバーの内部データストローブＤＳＩｂがロウレベルの期間はトランスペアレント状態（ＴＲＡ）となり、トゥルーの内部データストローブＤＳＩｔがロウレベルでバーの内部データストローブＤＳＩｂがハイレベルの期間はラッチ状態（ＬＡＴ）となる。内部データストローブ対ＤＳＩｔ，ＤＳＩｂが両方ハイレベルとなるオーバーラップ期間は、入力Ｄ０ｉに依存する。第２のラッチ回路Ｌ３０２ｏと第４のラッチ回路Ｌ３０２ｅを制御するタイミング制御信号ＤＳＢＣＫは、図４５に示したデータストローブ入力回路ＤＳＢで、次のように発生される。トゥルーの内部データストローブＤＳＩｔの立ち下がりとバーの内部データストローブＤＳＩｂの立ち上がりの遅い方、図４２では内部データストローブＤＳＩｔの立ち下がりで、バーのセット信号Ｓｂにロウレベルのパルスが発生し、タイミング制御信号ＤＳＢＣＫが立ち上がる。また、内部クロックＣＫＤＩの立ち上がりで、バーのリセット信号Ｒｂにロウレベルのパルスが発生し、タイミング制御信号ＤＳＢＣＫが立ち下がる。このタイミング制御信号ＤＳＢＣＫにより制御され、第２のラッチ回路Ｌ３０２ｏと第４のラッチ回路Ｌ３０２ｅは、ＤＳＢＣＫがハイレベルの時にラッチ状態，ロウレベルの時にトランスペアレント状態となる。第３のラッチ回路Ｌ３０３ｏと第５のラッチ回路Ｌ３０３ｅは内部クロックＣＫＤＩにより制御され、ＣＫＤＩがハイレベルの時にラッチ状態，ロウレベルの時にトランスペアレント状態となる。その結果、第３のラッチ回路Ｌ３０３ｏと第５のラッチ回路Ｌ３０３ｅが出力する内部信号Ｄｉｅ，Ｄｉｏは、内部クロックＣＫＤＩの立ち下がりに応じたサイクル時間でバリッド状態（ＶＡＬ）となる。
このように、内部データストローブ対ＤＳＩｔ，ＤＳＩｂの両方のエッジで、安定的にデータを取り込み、クロックでタイミングを制御して動作を行うことができる。データストローブ対は双方向の信号であるため、書き込みデータを送った後はハイインピーダンス状態で不定となるが、クロック対のタイミングでデータを内部回路に送る前に、データストローブが不定になっても、誤動作が防止できる。図４６の構成で、入力バッファＤＩＢの出力Ｄ０ｉを、図１４と同じ構成の第１のフリップフロップ回路ＦＦ３０１ｅと、図９と同じ構成の第１のラッチ回路Ｌ３０１ｏで取り込むことにより、ダブルデータレートの両方の取り込みタイミングを、入力ＤＱｉの立ち上がりについてはデータストローブの立ち上がりで、入力ＤＱｉの立ち下がりについてはデータストローブの立ち下がりで定めることができる。それにより、ダブルデータレートのインタフェースを安定的に実現できる。
本発明によって得られる主な効果は以下の通りである。
クロックに同期して入力信号を取り込む同期式インタフェースの入力部を有する半導体装置において、入力信号の立ち上がりを外部クロックの立ち上がりで判定し、入力信号の立ち下がりを外部クロックの立ち下がりで判定することができる。立ち上がりと立ち下がりで遅延時間に差があっても、入力信号のパスとクロック信号のパスとで揃っていれば補償される。その結果、セットアップ時間とホールド時間の仕様を短くでき、クロックのサイクル時間を短くできる。すなわち、高い周波数でのインタフェースが実現できる。
産業上の利用可能性
本願発明は、高い周波数で信号の授受を行う半導体装置一般に好適である。例えば、シングルデータレートやダブルデータレートの同期式ＤＲＡＭに適用できる。
【図面の簡単な説明】
図１は、本発明による半導体装置の入力部を示す図である。
図２は、従来の半導体装置の入力部の例を示す図である。
図３は、従来の半導体装置の入力部のタイミング仕様を示す図である。
図４は、従来の信号伝送を模式的に示す図である。
図５は、従来の半導体装置の入力部の別な例を示す図である。
図６は、図５の入力部のタイミング仕様を示す図である。
図７は、図５の入力部での信号伝送を模式的に示す図である。
図８は、図１の入力部のタイミング仕様を示す図である。
図９は、図１の入力部に好適なラッチ回路の回路図である。
図１０及び図１１は、図９のラッチ回路の動作を示す図である。
図１２は、ラッチ回路の別な構成例の回路図である。
図１３は、ラッチ回路のさらに別な構成例の回路図である。
図１４は、図１の入力部に好適なフリップフロップ回路の回路図である。
図１５は、図１４のフリップフロップ回路の動作を示す図である。
図１６は、フリップフロップ回路の別な構成例の回路図である。
図１７は、図１６のフリップフロップ回路の動作を示す図である。
図１８は、フェーズロックトループを用いた入力部の構成例を示す図である。
図１９は、図１８中のフェーズロックトループで用いられる位相・周波数検出器の構成例の回路図である。
図２０は、図１８中のフェーズロックトループで用いられるチャージポンプ回路の構成例の回路図である。
図２１は、図１８中のフェーズロックトループで用いられる電圧制御発振器の構成例の回路図である。
図２２は、ディレイロックトループを用いた入力部の構成例を示す図である。
図２３は、図２２中のディレイロックトループで用いられる位相比較器の構成例の回路図である。
図２４は、図２２中のディレイロックトループで用いられる電圧制御遅延器の構成例の回路図である。
図２５は、入力バッファの構成例の回路図である。
図２６は、入力バッファの別な構成例の回路図である。
図２７は、入力バッファのさらに別な構成例の回路図である。
図２８は、入力バッファのまたさらに別な構成例の回路図である。
図２９は、出力部の構成例を示す図である。
図３０は、出力バッファの構成例の回路図である。
図３１は、２個の半導体集積回路間の本発明によるインタフェースを示す図である。
図３２は、図３１のインタフェースでの信号伝送部を示す図である。
図３３は、バス形式での本発明によるインタフェースを示す図である。
図３４は、図３３のインタフェースでの信号伝送部を示す図である。
図３５は、同期式ＤＲＡＭの構成例を示す図である。
図３６は、図３６中のメモリアレーの構成例を示す図である。
図３７は、図３６中のセンスアンプ部とマットの構成例を示す図である。
図３８は、図３５の同期式ＤＲＡＭのリード動作を示す図である。
図３９は、図３５の同期式ＤＲＡＭのライト動作を示す図である。
図４０は、図３５の同期式ＤＲＡＭ中のデータストローブ入力回路の構成例の回路図である。
図４１は、図３５の同期式ＤＲＡＭ中のデータ入力回路の構成例の回路図である。
図４２は、図４０のデータストローブ入力回路と図４１のデータ入力回路の動作を示す図である。
図４３は、ダブルデータレートのリード動作を示す図である。
図４４は、ダブルデータレートのライト動作を示す図である。
図４５は、ダブルデータレート用のデータストローブ入力回路の構成例の回路図である。
図４６は、ダブルデータレート用のデータ入力回路の構成例の回路図である。
図４７は、図４５のデータストローブ入力回路と図４６のデータ入力回路の動作を示す図である。
Claims (16)
- 第１入力信号が入力され、第１内部信号を出力する第１入力バッファと、
第１外部クロックが入力され、前記第１外部クロックと所望のしきい値とを比較して第１内部クロックを出力する第１クロック入力バッファと、
第２外部クロックが入力され、前記第２外部クロックと所望のしきい値とを比較して第２内部クロックを出力する第２クロック入力バッファと、
前記第１内部信号が入力される第１記憶回路とを有し、
前記第１記憶回路は、前記第１及び第２内部クロックにより制御される半導体装置。 - 請求項１に記載の半導体装置は、さらに、第２入力信号が入力され、第２内部信号を出力する第２入力バッファと、前記第２内部信号が入力される第２記憶回路とを有し、
前記第２記憶回路は、前記第１及び第２内部クロックにより制御され、前記第１外部クロックと前記第２外部クロックとは相補な信号であり、
前記所望のしきい値は基準電圧に対応する半導体装置。 - 請求項１に記載の半導体装置において、
前記第１記憶回路は、第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、第２ＰＭＯＳトランジスタとを含む第１トライステートインバータを具備し、
前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタのゲートには前記第１内部信号に応じた信号が入力され、
前記第２ＮＭＯＳトランジスタのゲートには前記第１内部クロックが入力され、
前記第２ＰＭＯＳトランジスタのゲートには前記第２内部クロックが入力される半導体装置。 - 請求項３に記載の半導体装置において、
前記第１記憶回路は、さらに、
前記第１トライステートインバータの出力が入力される第１インバータと、
第３ＮＭＯＳトランジスタと、第３ＰＭＯＳトランジスタと、第４ＮＭＯＳトランジスタと、第４ＰＭＯＳトランジスタとを含む第２トライステートインバータとを具備し、
前記第１トライステートインバータと前記第２トライステートインバータは出力ノードを共有し、
前記第３ＮＭＯＳトランジスタと前記第３ＰＭＯＳトランジスタのゲートには前記第１インバータの出力が入力され、
前記第４ＮＭＯＳトランジスタのゲートには前記第２内部クロックが入力され、
前記第４ＰＭＯＳトランジスタのゲートには前記第１内部クロックが入力される半導体装置。 - 請求項３に記載の半導体装置において、
前記第１記憶回路は、さらに、
前記第１トライステートインバータの出力が入力される第１インバータと、
前記第１インバータの出力が入力される第２インバータとを具備し、
前記第１トライステートインバータと前記第２インバータは出力ノードを共有する半導体装置。 - 請求項１に記載の半導体装置において、前記第１記憶回路はラッチ回路である半導体装置。
- 請求項１に記載の半導体装置において、前記第１記憶回路はフリップフロップ回路である半導体装置。
- 第１入力信号と、第１外部クロック信号と、前記第１外部クロック信号と相補な第２外部クロック信号が入力される半導体装置であって、
前記第１入力信号の'1'のセットアップ時間は、前記第１外部クロック信号に対して規定され、
前記第１入力信号の'0'のセットアップ時間は、前記第２外部クロック信号に対して規定され、
前記第１入力信号の'1'のホールド時間は、前記第２外部クロック信号に対して規定され、
前記第１入力信号の'0'のホールド時間は、前記第１外部クロック信号に対して規定される半導体装置。 - 請求項８に記載の半導体装置において、
前記第１入力信号の'1'のセットアップ時間は、前記第１外部クロック信号の立ち上がりに対して規定され、
前記第１入力信号の'0'のセットアップ時間は、前記第２外部クロック信号の立ち下がりに対して規定され、
前記第１入力信号の'1'のホールド時間は、前記第２外部クロック信号の立ち下がりに対して規定され、
前記第１入力信号の'0'のホールド時間は、前記第１外部クロック信号の立ち上がりに対して規定される半導体装置。 - 第１データ入出力端子と、
第１データストローブ端子と、
第２データストローブ端子と、
前記第１データ入出力端子に接続され、第１内部信号を出力する第１入力バッファと、
前記第１データストローブ端子から入力される信号と所望のしきい値とを比較することにより、第１内部データストローブを出力する第１データストローブ入力バッファと、
前記第２データストローブ端子から入力される信号と所望のしきい値とを比較することにより、第２内部データストローブを出力する第２データストローブ入力バッファと、
前記第１内部信号が入力され、前記第１及び第２内部データストローブにより制御される第１記憶回路とを有し、
前記第１記憶回路は、第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、第２ＰＭＯＳトランジスタとを含む第１トライステートインバータを具備し、
前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタのゲートには前記第１内部信号に応じた信号が入力され、
前記第２ＮＭＯＳトランジスタのゲートには前記第１内部データストローブが入力され、
前記第２ＰＭＯＳトランジスタのゲートには前記第２内部データストローブが入力される半導体装置。 - 請求項１０に記載の半導体装置は、さらに、
第１外部クロックが入力される第１クロック端子と、
第２外部クロックが入力される第２クロック端子と、
前記第１クロック端子に接続され、第１内部クロックを出力する第１クロック入力バッファと、
前記第１クロック端子に接続され、第２内部クロックを出力する第２クロック入力バッファとを有し、
上記所望のしきい値は基準電圧に対応する半導体装置。 - 請求項１１に記載の半導体装置において、
前記第１データ入出力端子に入出力されるデータの周波数は、前記第１外部クロック及び前記第２外部クロックの周波数と等しい半導体装置。 - 請求項１１に記載の半導体装置において、
前記第１データ入出力端子に入出力されるデータの周波数は、前記第１外部クロック及び前記第２外部クロックの周波数の２倍である半導体装置。 - 請求項１０に記載の半導体装置は、さらに、多数のメモリセルがマトリクス状に配置されたメモリセルアレーを有する半導体装置。
- 請求項１４に記載の半導体装置において、前記多数のメモリセルの各々は、ダイナミックメモリセルである半導体装置。
- 請求項１０に記載の半導体装置において、前記第１データストローブ端子には、トゥルークロックが供給され、前記第２データストローブ端子には前記トゥルークロックと対をなすバークロック信号が供給される半導体装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2001/004553 WO2002099810A1 (fr) | 2001-05-30 | 2001-05-30 | Dispositif semi-conducteur |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2002099810A1 JPWO2002099810A1 (ja) | 2004-09-24 |
| JP4513323B2 true JP4513323B2 (ja) | 2010-07-28 |
Family
ID=11737373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003502836A Expired - Fee Related JP4513323B2 (ja) | 2001-05-30 | 2001-05-30 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP4513323B2 (ja) |
| WO (1) | WO2002099810A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021064193A (ja) * | 2019-10-15 | 2021-04-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4683690B2 (ja) * | 1999-11-05 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7366942B2 (en) * | 2004-08-12 | 2008-04-29 | Micron Technology, Inc. | Method and apparatus for high-speed input sampling |
| CN101617371B (zh) | 2007-02-16 | 2014-03-26 | 莫塞德技术公司 | 具有多个外部电源的非易失性半导体存储器 |
| JP2011041140A (ja) * | 2009-08-17 | 2011-02-24 | Panasonic Corp | データ受信回路 |
| JP6190697B2 (ja) * | 2013-11-07 | 2017-08-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2019008859A (ja) | 2017-06-28 | 2019-01-17 | 東芝メモリ株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001195884A (ja) * | 1999-11-05 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10228779A (ja) * | 1997-02-18 | 1998-08-25 | Toshiba Corp | 半導体集積回路及び半導体記憶装置 |
| JP3708284B2 (ja) * | 1997-05-16 | 2005-10-19 | 富士通株式会社 | スキュー低減回路と半導体装置 |
| JP2000148656A (ja) * | 1998-11-09 | 2000-05-30 | Mitsubishi Electric Corp | メモリシステム |
| JP2000339957A (ja) * | 1999-05-31 | 2000-12-08 | Toshiba Microelectronics Corp | 半導体記憶装置 |
| JP4263818B2 (ja) * | 1999-09-20 | 2009-05-13 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
-
2001
- 2001-05-30 WO PCT/JP2001/004553 patent/WO2002099810A1/ja active Application Filing
- 2001-05-30 JP JP2003502836A patent/JP4513323B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001195884A (ja) * | 1999-11-05 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置 |
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| JP2021064193A (ja) * | 2019-10-15 | 2021-04-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP7385419B2 (ja) | 2019-10-15 | 2023-11-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2002099810A1 (fr) | 2002-12-12 |
| JPWO2002099810A1 (ja) | 2004-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060202 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060202 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060425 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090903 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100216 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100324 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100503 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4513323 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |