JP2019008859A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2019008859A JP2019008859A JP2017126189A JP2017126189A JP2019008859A JP 2019008859 A JP2019008859 A JP 2019008859A JP 2017126189 A JP2017126189 A JP 2017126189A JP 2017126189 A JP2017126189 A JP 2017126189A JP 2019008859 A JP2019008859 A JP 2019008859A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- inverter
- input
- clock
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 230000007704 transition Effects 0.000 claims abstract description 89
- 230000003111 delayed effect Effects 0.000 claims abstract description 21
- 230000004044 response Effects 0.000 claims description 10
- 230000015654 memory Effects 0.000 description 69
- 239000000758 substrate Substances 0.000 description 16
- 230000000694 effects Effects 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000007599 discharging Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- AKWUNZFZIXEOPV-UHFFFAOYSA-N 2-[4-[[3-[7-chloro-1-(oxan-4-ylmethyl)indol-3-yl]-1,2,4-oxadiazol-5-yl]methyl]piperazin-1-yl]acetamide Chemical compound C1CN(CC(=O)N)CCN1CC1=NC(C=2C3=CC=CC(Cl)=C3N(CC3CCOCC3)C=2)=NO1 AKWUNZFZIXEOPV-UHFFFAOYSA-N 0.000 description 3
- 101100280477 Caenorhabditis elegans lbp-1 gene Proteins 0.000 description 3
- 101000850966 Cavia porcellus Eosinophil granule major basic protein 1 Proteins 0.000 description 3
- 101000882335 Homo sapiens Alpha-enolase Proteins 0.000 description 3
- 101000723920 Homo sapiens Zinc finger protein 40 Proteins 0.000 description 3
- 102100028440 Zinc finger protein 40 Human genes 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 101100481703 Arabidopsis thaliana TMK2 gene Proteins 0.000 description 2
- 101100446027 Caenorhabditis elegans lbp-4 gene Proteins 0.000 description 2
- 241000724291 Tobacco streak virus Species 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 101100280481 Caenorhabditis elegans lbp-2 gene Proteins 0.000 description 1
- 101000850997 Cavia porcellus Eosinophil granule major basic protein 2 Proteins 0.000 description 1
- 101000723923 Homo sapiens Transcription factor HIVEP2 Proteins 0.000 description 1
- 102100028438 Transcription factor HIVEP2 Human genes 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/171—Disposition
- H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/17181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
Description
第1実施形態に係る半導体装置について説明する。以下では半導体装置として、NAND型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。実施形態では、DDR方式を採用する高速のメモリシステムについて説明するが、これに限られるものではない。実施形態のメモリシステムは、一般的なメモリシステムであっても良い。
1.1.1 メモリシステムの全体構成
まず、メモリシステムの大まかな全体構成について、図1を用いて説明する。
次に、NAND型フラッシュメモリ100の構成について説明する。
図2は、実施形態のI/Fチップ400とNAND型フラッシュメモリ100との実装方法を示す断面図である。なお、図1では(N+1)個のNAND型フラッシュメモリ100の場合を示したが、図2では、8個のコアチップCC−1〜CC−8それぞれに、1つのNAND型フラッシュメモリ100が搭載されている半導体装置を示している(N=7)。
次に、I/Fチップの構成について、図3を用いて説明する。
次に、I/Fチップ400の入力I/F410の構成について、図4を用いて説明する。なお、図4は、1つの入力I/F410における回路構成を示している。
次に、データ入力用ラッチ回路DINの構成について、図5を用いて説明する。図5の例では、信号DQSの立ち下がり及び信号BDQSの立ち上がりのタイミングで入力信号I/O(データ)をラッチする場合について説明する。以下の説明において、トランジスタのソースまたはドレインの一方を「電流経路の一端」と呼び、ソースまたはドレインの他方を「電流経路の他端」と呼ぶ。また、信号(及びノード)の論理レベルが反転する(“H”レベルから“L”レベル、あるいは“L”レベルから“H”レベルに反転する)場合を「遷移する」と呼び、遷移するために信号(及びノード)の電位が上昇あるいは降下し始めるタイミングを「遷移開始」と呼ぶ。更に、遷移する際の電位の上昇速度あるいは降下速度を「遷移速度」と呼び、遷移速度が速い場合、「遷移の傾きが急峻である」と呼ぶ。
次に、データ入力用ラッチ回路DINの動作の具体例について、図6を用いて説明する。図6の例は、信号I/Oの入力から信号DQS及びBDQSの論理レベルが反転するまでの期間がセットアップ時間とほぼ同じ、またはわずかに長い場合において、信号DAが“L”レベルから“H”レベルに遷移し、ノードNAに“L”レベルのデータがラッチされる場合を示している。
本実施形態に係る構成では、処理能力を向上することができる。以下、本効果について比較例を用いて説明する。
次に、第2実施形態に係る半導体装置について説明する。第2実施形態では、第1実施形態と異なるデータ入力用ラッチ回路DINの構成について説明する。以下、第1実施形態と異なる点についてのみ説明する。
データ入力用ラッチ回路DINの構成について、図9を用いて説明する。
次に、データ入力用ラッチ回路DINの動作の具体例について、図10を用いて説明する。図10の例は、信号I/Oの入力から信号DQS及びBDQSの論理レベルが反転するまでの期間がセットアップ時間とほぼ同じ、またはわずかに長い状態で、ノードNAに“L”レベルのデータがラッチされる場合を示している。
本実施形態に係る構成であると、第1実施形態と同様の効果を得ることができる。以下、本効果について比較例を用いて説明する。
次に、第3実施形態に係る半導体装置について説明する。第3実施形態では、第1及び第2実施形態と異なるデータ入力用ラッチ回路DINの構成について説明する。以下、第1及び第2実施形態と異なる点についてのみ説明する。
データ入力用ラッチ回路DINの構成について、図12を用いて説明する。
次に、補正回路CRの動作の具体例について説明する。
まず、“H”レベルの期間に対し“L”レベルの期間が短い場合について、図13を用いて説明する。
次に、“L”レベルに対し“H”レベルの期間が短い場合について、図14を用いて説明する。
本実施形態に係る構成であると、第1及び第2実施形態と同様の効果を得ることができる。以下、本効果について説明する。
次に、第4実施形態に係る半導体装置について説明する。第4実施形態では、第1乃至第3実施形態を組み合わせたデータ入力用ラッチ回路DINの構成について説明する。以下、第1乃至第3実施形態と異なる点についてのみ説明する。
データ入力用ラッチ回路DINの構成について、図17を用いて説明する。
本実施形態に係る構成であると、第1乃至第3実施形態と同様の効果を得ることができる。第1乃至第3実施形態を組み合わせることにより、データ入力用ラッチ回路DINのセットアップ/ホールド時間をより短縮することができ、入力I/F500におけるデータ受信をより高速化することができる。よって、半導体装置の処理能力を向上することができる。
上記実施形態に係る半導体装置は、インプットレシーバ(IR in図4)と、インプットレシーバに接続されたデータ入力用ラッチ回路(DIN in 図4)とを含む。データ入力用ラッチ回路は、インプットレシーバから受信した入力信号(I/O in図5)に基づいて第1信号(DA in図5)を出力する第1インバータ(IV3 in図5)と、第1ストローブ信号(DQS in図5)に基づいて第1クロック信号を出力する第2インバータ(IV7 in図5)と、第1ストローブ信号の反転信号である第2ストローブ信号(BDQS in図5)に基づいて第2クロック信号を出力する第3インバータ(IV11 in図5)と、第2インバータの出力端子に接続され、第1クロック信号の論理レベルの遷移開始に対して遷移開始が遅延され且つ第1クロック信号の論理レベルの遷移速度よりも遷移速度が速い第3クロック信号(CKn in図5)を生成する第1クロック生成回路(BT1 in図5)と、第3インバータの出力端子に接続され、第2クロック信号の論理レベルの遷移開始に対して遷移開始が遅延され且つ第2クロック信号の論理レベルの遷移速度よりも遷移速度が速い第4クロック信号(CKp in図5)を生成する第2クロック生成回路(BT2 in図5)と、第3及び第4クロック信号に応じて第1信号の反転信号を出力する第4インバータ(IV12 in図5)と、第3及び第4クロック信号に応じて第4インバータの出力信号をラッチするラッチ回路(IV13及びIV14 in図5)とを含む。
Claims (7)
- インプットレシーバと、
前記インプットレシーバに接続されたデータ入力用ラッチ回路と
を備え、前記データ入力用ラッチ回路は、
前記インプットレシーバから受信した入力信号に基づいて第1信号を出力する第1インバータと、
第1ストローブ信号に基づいて第1クロック信号を出力する第2インバータと、
前記第1ストローブ信号の反転信号である第2ストローブ信号に基づいて第2クロック信号を出力する第3インバータと、
前記第2インバータの出力端子に接続され、前記第1クロック信号の論理レベルの遷移開始に対して遷移開始が遅延され且つ前記第1クロック信号の前記論理レベルの遷移速度よりも遷移速度が速い第3クロック信号を生成する第1クロック生成回路と、
前記第3インバータの出力端子に接続され、前記第2クロック信号の論理レベルの遷移開始に対して遷移開始が遅延され且つ前記第2クロック信号の前記論理レベルの遷移速度よりも遷移速度が速い第4クロック信号を生成する第2クロック生成回路と、
前記第3及び第4クロック信号に応じて前記第1信号の反転信号を出力する第4インバータと、
前記第3及び第4クロック信号に応じて前記第4インバータの出力信号をラッチするデータラッチ回路と
を含む半導体装置。 - 前記第1クロック生成回路は、
ゲートが前記第2インバータの前記出力端子に接続され、ソースが電源電圧端子に接続され、ドレインが前記第1クロック生成回路の出力端子に接続された第1PMOSトランジスタと、
ゲートが前記電源電圧端子に接続され、ソース及びドレインのいずれか一方が前記第2インバータの入力端子に接続され、ソース及びドレインのいずれか他方が前記第1クロック生成回路の前記出力端子に接続された第1NMOSトランジスタと
を含み、前記第2クロック生成回路は、
ゲートが前記第3インバータの前記出力端子に接続され、ソースが接地され、ドレインが前記第2クロック生成回路の出力端子に接続された第2NMOSトランジスタと、
ゲートが接地され、ソース及びドレインのいずれか一方が前記第3インバータの入力端子に接続され、ソース及びドレインのいずれか他方が前記第2クロック生成回路の前記出力端子に接続された第2PMOSトランジスタと
を含む請求項1記載の半導体装置。 - インプットレシーバと、
前記インプットレシーバに接続されたデータ入力用ラッチ回路と
を備え、前記データ入力用ラッチ回路は、
前記インプットレシーバから受信した入力信号に基づいて第1信号を出力する第1インバータと、
第1ストローブ信号に基づいて第1クロック信号を出力する第2インバータと、
前記第1ストローブ信号の反転信号である第2ストローブ信号に基づいて第2クロック信号を出力する第3インバータと、
前記第1及び第2クロック信号に応じて前記第1信号の反転信号を出力する第4インバータと、
前記第1ストローブ信号を前記第1クロック信号より遅延させた第3クロック信号を出力する第1遅延回路と、
前記第2ストローブ信号を前記第2クロック信号より遅延させた第4クロック信号を出力する第2遅延回路と、
前記第3及び第4クロック信号に応じて前記第4インバータの出力信号をラッチするデータラッチ回路と
を備える半導体装置。 - 前記第1遅延回路の入力端子は、前記第2インバータの入力端子に接続され、前記第1遅延回路は、前記第1遅延回路の入力信号の反転遅延信号を出力し、
前記第2遅延回路の入力端子は、前記第3インバータの入力端子に接続され、前記第2遅延回路は、前記第2遅延回路の入力信号の反転遅延信号を出力する
請求項3記載の半導体装置。 - インプットレシーバと、
前記インプットレシーバに接続されたデータ入力用ラッチと
を備え、前記データ入力用ラッチは、
前記インプットレシーバから受信した入力信号に基づいて第1信号を出力する第1インバータと、
第1ストローブ信号及び前記第1ストローブ信号の反転信号である第2ストローブ信号に基づいて、第1及び第2クロック信号を出力し、前記第1及び2クロック信号の少なくとも1つのデューティ比を補正可能な補正回路と、
前記第1クロック信号に基づいて第3クロック信号を出力する第2インバータと、
前記第2クロック信号に基づいて第4クロック信号を出力する第3インバータと、
前記第3及び第4クロック信号に応じて前記第1信号の反転信号を出力する第4インバータと、
前記第3及び第4クロック信号に応じて前記第4インバータの出力信号をラッチするデータラッチ回路と
を備える半導体装置。 - 前記補正回路は、前記第2ストローブ信号における第1論理レベルの期間が第2論理レベルの期間よりも短い場合、前記第1クロック信号における前記第1論理レベルの前記期間を、前記第2ストローブ信号における前記第1論理レベルの前記期間よりも長くする
請求項5記載の半導体装置。 - インプットレシーバと、
前記インプットレシーバに接続されたデータ入力用ラッチ回路と
を備え、前記データ入力用ラッチ回路は、
前記インプットレシーバから受信した入力信号に基づいて第1信号を出力する第1インバータと、
第1ストローブ信号及び前記第1ストローブ信号の反転信号である第2ストローブ信号に基づいて、第1及び第2クロック信号を出力し、前記第1及び2クロック信号の少なくとも1つのデューティ比を補正可能な補正回路と、
前記第1クロック信号に基づいて第3クロック信号を出力する第2インバータと、
前記第2クロック信号に基づいて第4クロック信号を出力する第3インバータと、
前記第2インバータの出力端子に接続され、前記第3クロック信号の論理レベルの遷移開始に対して遷移開始が遅延され且つ前記第3クロック信号の前記論理レベルの遷移速度よりも遷移速度が速い第5クロック信号を生成する第1クロック生成回路と、
前記第3インバータの出力端子に接続され、前記第4クロック信号の論理レベルの遷移開始に対して遷移開始が遅延され且つ前記第4クロック信号の前記論理レベルの遷移速度よりも遷移速度が速い第6クロック信号を生成する第2クロック生成回路と、
前記第5及び第6クロック信号に応じて前記第1信号の反転信号を出力する第4インバータと、
前記第1クロック信号を前記第5クロック信号より遅延させた第7クロック信号を出力する第1遅延回路と、
前記第2クロック信号を前記第6クロック信号より遅延させた第8クロック信号を出力する第2遅延回路と、
前記第7及び第8クロック信号に応じて前記第4インバータの出力信号をラッチするデータラッチ回路と
を含む半導体装置。
Priority Applications (11)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017126189A JP2019008859A (ja) | 2017-06-28 | 2017-06-28 | 半導体装置 |
TW108119905A TWI760617B (zh) | 2017-06-28 | 2017-12-29 | 半導體裝置 |
TW111108272A TWI825610B (zh) | 2017-06-28 | 2017-12-29 | 半導體裝置 |
TW106146556A TWI671753B (zh) | 2017-06-28 | 2017-12-29 | 半導體裝置 |
CN201810088613.3A CN109147850B (zh) | 2017-06-28 | 2018-01-30 | 半导体装置 |
CN202210802758.1A CN115173853A (zh) | 2017-06-28 | 2018-01-30 | 半导体装置 |
US15/907,264 US10461750B2 (en) | 2017-06-28 | 2018-02-27 | Semiconductor device |
US16/571,023 US10784866B2 (en) | 2017-06-28 | 2019-09-13 | Semiconductor device |
US17/000,708 US11121710B2 (en) | 2017-06-28 | 2020-08-24 | Semiconductor device |
US17/473,012 US11621712B2 (en) | 2017-06-28 | 2021-09-13 | Semiconductor device |
US18/165,195 US12034441B2 (en) | 2017-06-28 | 2023-02-06 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017126189A JP2019008859A (ja) | 2017-06-28 | 2017-06-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2019008859A true JP2019008859A (ja) | 2019-01-17 |
Family
ID=64739014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017126189A Pending JP2019008859A (ja) | 2017-06-28 | 2017-06-28 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (4) | US10461750B2 (ja) |
JP (1) | JP2019008859A (ja) |
CN (2) | CN109147850B (ja) |
TW (3) | TWI671753B (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113131902A (zh) * | 2019-12-30 | 2021-07-16 | 杭州嘉楠耘智信息科技有限公司 | 时钟产生电路及应用其的锁存器和计算设备 |
US11277134B2 (en) | 2020-01-21 | 2022-03-15 | Kloxia Corporation | Semiconductor memory device |
US11495308B2 (en) | 2020-09-18 | 2022-11-08 | Kioxia Corporation | Semiconductor device |
US11805635B2 (en) | 2020-03-05 | 2023-10-31 | Kioxia Corporation | Semiconductor memory device |
US12033704B2 (en) | 2020-09-18 | 2024-07-09 | Kioxia Corporation | Semiconductor device |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019008859A (ja) | 2017-06-28 | 2019-01-17 | 東芝メモリ株式会社 | 半導体装置 |
US11233010B2 (en) * | 2019-12-31 | 2022-01-25 | Advanced Semiconductor Engineering, Inc. | Assembly structure and package structure |
US11226772B1 (en) * | 2020-06-25 | 2022-01-18 | Sandisk Technologies Llc | Peak power reduction management in non-volatile storage by delaying start times operations |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10228779A (ja) * | 1997-02-18 | 1998-08-25 | Toshiba Corp | 半導体集積回路及び半導体記憶装置 |
US6025738A (en) * | 1997-08-22 | 2000-02-15 | International Business Machines Corporation | Gain enhanced split drive buffer |
WO2002099810A1 (fr) * | 2001-05-30 | 2002-12-12 | Hitachi, Ltd. | Dispositif semi-conducteur |
US20060077727A1 (en) * | 2004-10-07 | 2006-04-13 | Hynix Semiconductor Inc. | Data latch circuit and semiconductor device using the same |
US20100219867A1 (en) * | 2009-02-27 | 2010-09-02 | Samsung Electronics Co., Ltd. | Delay-locked loop and electronic device including the same |
US20120250423A1 (en) * | 2011-03-31 | 2012-10-04 | Kabushiki Kaisha Toshiba | Input circuit |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5201055A (en) * | 1989-11-03 | 1993-04-06 | Compaq Computer Corporation | Multiprocessing system includes interprocessor encoding and decoding logic used for communication between two cards through reduced addressing lines |
US6018260A (en) | 1997-08-06 | 2000-01-25 | Lucent Technologies Inc. | High-speed clock-enabled latch circuit |
US6111446A (en) * | 1998-03-20 | 2000-08-29 | Micron Technology, Inc. | Integrated circuit data latch driver circuit |
JP2000065902A (ja) * | 1998-08-25 | 2000-03-03 | Mitsubishi Electric Corp | 半導体装置 |
JP3510507B2 (ja) | 1998-11-27 | 2004-03-29 | Necマイクロシステム株式会社 | ラッチ回路 |
JP2000187981A (ja) * | 1998-12-22 | 2000-07-04 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
KR100382985B1 (ko) * | 2000-12-27 | 2003-05-09 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 출력회로 및 그 방법 |
CN1490784A (zh) * | 2002-08-28 | 2004-04-21 | 松下电器产业株式会社 | 数据驱动器 |
KR100546338B1 (ko) * | 2003-07-04 | 2006-01-26 | 삼성전자주식회사 | 데이터 비트 수에 따라 데이터 스트로브 신호를선택적으로 출력하는 버퍼 회로 및 시스템 |
US7193909B2 (en) * | 2005-05-02 | 2007-03-20 | Mediatek Inc. | Signal processing circuits and methods, and memory systems |
JP5224657B2 (ja) | 2005-06-29 | 2013-07-03 | 株式会社東芝 | 半導体集積回路装置 |
US7177230B1 (en) * | 2005-08-25 | 2007-02-13 | Mediatek Inc. | Memory controller and memory system |
US7966509B2 (en) * | 2006-05-30 | 2011-06-21 | Nvidia Corporation | System and method for performing low power dynamic trimming |
JP4267002B2 (ja) * | 2006-06-08 | 2009-05-27 | エルピーダメモリ株式会社 | コントローラ及びメモリを備えるシステム |
US7768331B1 (en) * | 2007-01-30 | 2010-08-03 | Marvell International Ltd. | State-retentive master-slave flip flop to reduce standby leakage current |
US8243502B2 (en) * | 2007-12-14 | 2012-08-14 | Nec Corporation | Nonvolatile latch circuit and logic circuit using the same |
JP4892044B2 (ja) * | 2009-08-06 | 2012-03-07 | 株式会社東芝 | 半導体装置 |
KR101751045B1 (ko) * | 2010-05-25 | 2017-06-27 | 삼성전자 주식회사 | 3d 반도체 장치 |
KR101132800B1 (ko) * | 2010-06-09 | 2012-04-02 | 주식회사 하이닉스반도체 | 데이터입력회로 |
JP2012238744A (ja) * | 2011-05-12 | 2012-12-06 | Toshiba Corp | 半導体集積回路 |
US8952740B2 (en) * | 2013-02-01 | 2015-02-10 | Industrial Technology Research Institute | Pulsed latching apparatus and method for generating pulse signal of pulsed latch thereof |
JP2014186777A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 半導体記憶装置 |
JP2015231119A (ja) * | 2014-06-04 | 2015-12-21 | 株式会社東芝 | D型フリップフロップ及びクロック生成回路 |
US10169262B2 (en) * | 2015-07-14 | 2019-01-01 | Qualcomm Incorporated | Low-power clocking for a high-speed memory interface |
CN107924369B (zh) * | 2015-09-11 | 2021-08-31 | 东芝存储器株式会社 | 存储器装置 |
JP2019008859A (ja) * | 2017-06-28 | 2019-01-17 | 東芝メモリ株式会社 | 半導体装置 |
JP2019169208A (ja) * | 2018-03-22 | 2019-10-03 | 東芝メモリ株式会社 | 半導体装置 |
-
2017
- 2017-06-28 JP JP2017126189A patent/JP2019008859A/ja active Pending
- 2017-12-29 TW TW106146556A patent/TWI671753B/zh active
- 2017-12-29 TW TW108119905A patent/TWI760617B/zh active
- 2017-12-29 TW TW111108272A patent/TWI825610B/zh active
-
2018
- 2018-01-30 CN CN201810088613.3A patent/CN109147850B/zh active Active
- 2018-01-30 CN CN202210802758.1A patent/CN115173853A/zh active Pending
- 2018-02-27 US US15/907,264 patent/US10461750B2/en active Active
-
2019
- 2019-09-13 US US16/571,023 patent/US10784866B2/en active Active
-
2020
- 2020-08-24 US US17/000,708 patent/US11121710B2/en active Active
-
2021
- 2021-09-13 US US17/473,012 patent/US11621712B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10228779A (ja) * | 1997-02-18 | 1998-08-25 | Toshiba Corp | 半導体集積回路及び半導体記憶装置 |
US6025738A (en) * | 1997-08-22 | 2000-02-15 | International Business Machines Corporation | Gain enhanced split drive buffer |
WO2002099810A1 (fr) * | 2001-05-30 | 2002-12-12 | Hitachi, Ltd. | Dispositif semi-conducteur |
US20060077727A1 (en) * | 2004-10-07 | 2006-04-13 | Hynix Semiconductor Inc. | Data latch circuit and semiconductor device using the same |
US20100219867A1 (en) * | 2009-02-27 | 2010-09-02 | Samsung Electronics Co., Ltd. | Delay-locked loop and electronic device including the same |
US20120250423A1 (en) * | 2011-03-31 | 2012-10-04 | Kabushiki Kaisha Toshiba | Input circuit |
JP2012216265A (ja) * | 2011-03-31 | 2012-11-08 | Toshiba Corp | 入力回路 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113131902A (zh) * | 2019-12-30 | 2021-07-16 | 杭州嘉楠耘智信息科技有限公司 | 时钟产生电路及应用其的锁存器和计算设备 |
US11799456B2 (en) | 2019-12-30 | 2023-10-24 | Canaan Creative (Sh) Co., Ltd. | Clock generation circuit and latch using same, and computing device |
US11277134B2 (en) | 2020-01-21 | 2022-03-15 | Kloxia Corporation | Semiconductor memory device |
US11637555B2 (en) | 2020-01-21 | 2023-04-25 | Kioxia Corporation | Semiconductor memory device |
US12034443B2 (en) | 2020-01-21 | 2024-07-09 | Kioxia Corporation | Memory device |
US11805635B2 (en) | 2020-03-05 | 2023-10-31 | Kioxia Corporation | Semiconductor memory device |
US11495308B2 (en) | 2020-09-18 | 2022-11-08 | Kioxia Corporation | Semiconductor device |
US12033704B2 (en) | 2020-09-18 | 2024-07-09 | Kioxia Corporation | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
CN109147850B (zh) | 2022-07-26 |
US20200389170A1 (en) | 2020-12-10 |
US20200014385A1 (en) | 2020-01-09 |
TW202240577A (zh) | 2022-10-16 |
TW201905910A (zh) | 2019-02-01 |
US20210409023A1 (en) | 2021-12-30 |
CN115173853A (zh) | 2022-10-11 |
TW201935472A (zh) | 2019-09-01 |
US10461750B2 (en) | 2019-10-29 |
CN109147850A (zh) | 2019-01-04 |
TWI825610B (zh) | 2023-12-11 |
US20230188137A1 (en) | 2023-06-15 |
TWI671753B (zh) | 2019-09-11 |
TWI760617B (zh) | 2022-04-11 |
US20190007045A1 (en) | 2019-01-03 |
US10784866B2 (en) | 2020-09-22 |
US11621712B2 (en) | 2023-04-04 |
US11121710B2 (en) | 2021-09-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109147850B (zh) | 半导体装置 | |
US10361699B2 (en) | Memory modules, memory systems including the same, and methods of calibrating multi-die impedance of the memory modules | |
US10090038B2 (en) | Semiconductor memory device for deconcentrating refresh commands and system including the same | |
KR100805696B1 (ko) | 반도체 메모리 장치 | |
US6147925A (en) | Semiconductor device allowing fast sensing with a low power supply voltage | |
US9087558B2 (en) | Sense amplifier circuit and semiconductor memory device | |
US20170092339A1 (en) | Memory system and operating method thereof | |
US9396766B2 (en) | Semiconductor device having memory chip stacks with TSV | |
US11349479B2 (en) | Input buffer circuit | |
US10553256B2 (en) | Semiconductor device | |
CN109119122B (zh) | 地址控制电路及半导体装置 | |
US20190341099A1 (en) | Semiconductor device | |
US11574661B1 (en) | Shared command shifter systems and methods | |
US12034441B2 (en) | Semiconductor device | |
JP2004071119A (ja) | 半導体記憶装置 | |
US12020772B2 (en) | Semiconductor memory device with a variable delay for a data select signal and a counter for counting a selected data signal during a test operation | |
US10559332B1 (en) | Semiconductor devices | |
JP2023180360A (ja) | 記憶装置 | |
KR20070117147A (ko) | 아이디 트래킹 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180831 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20191127 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200916 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20201104 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20210706 |