JP4267002B2 - コントローラ及びメモリを備えるシステム - Google Patents

Description

本発明は、コントローラ及びメモリを備えるシステムに関し、特に、メモリ−コントローラ間のデータの送受信に関する。

従来、メモリ−コントローラ間におけるデータの送受信に際しては、データ送信主体となる方がクロック信号に同期したデータストローブ信号を内部で生成し、生成したデータストローブ信号と共にそれに同期したデータの送信を行っていた（例えば、特許文献１の０００２段落〜０００５段落）。

特開２００１−１１０１８３号公報

前述の従来技術に対して、特許文献１では、データストローブ信号を廃止し、クロック信号そのものにデータの送受信を同期させるシステムを提案している。

本発明は、従来技術とも特許文献１とも更に異なる新たな取り決めに基づいたシステムを提供することを目的とする。

本発明は、上記課題を解決するための手段として、コントローラ及びメモリを備えるシステムであって、
前記コントローラは、データ書込時においては、前記メモリに対してデータストローブ信号を送信すると共に当該データストローブ信号に同期した書込データを送信し、データ読出時においては、前記メモリに対してデータストローブ信号を送信する一方、前記メモリから送信された読出データストローブ信号を受信し、且つ、当該読出データストローブ信号に基づいて同期をとりながら前記メモリから送信された読出データを受信するものであり、
前記メモリは、データ書込時においては、前記コントローラからの前記データストローブ信号を受信すると共に該受信したデータストローブ信号に同期させるようにして前記書込みデータを受信し、データ読出時においては、前記コントローラから受信した前記データストローブ信号に同期させるようにして前記読出データを送信すると共に、当該受信したデータストローブ信号を前記読出データストローブ信号として前記コントローラに送信する、
システムを提供する。

本発明によるシステムでは、メモリに対するデータ書込時及びメモリからのデータ読出時のいずれにおいても、コントローラから出力されるデータストローブ信号に基づいたデータ送受信が行われる。従って、メモリ側では、データ書込時は勿論のこと、データ読出時においても、コントローラから入力されたデータストローブ信号を用いてデータ送信を行うこととなり、データストローブ信号をクロック信号に同期させる必要もなければクロック信号からデータストローブ信号を自前で生成する必要もない。

また、上述したシステムにおいては、データストローブ信号をクロック信号から別個独立させることができ、従って、データストローブ信号の周波数をクロック信号とは異なる周波数にすることができるなど、設計上の自由度が向上する。

以下、本発明の実施の形態によるコントローラ及びメモリを備えたシステムについて、図面を参照して詳細に説明する。

（第１の実施の形態）
本発明の第１の実施の形態によるシステムは、図１に示されるように、コントローラ１００及びメモリ２００を備えるものである。コントローラ１００は、メモリ２００に対してクロック信号、コマンド信号及びアドレス信号を送信すると共に、メモリ２００との間でデータ（ＤＱ）信号の送受信を行うものである。

図１に示されているように、このＤＱ信号の送受信は、コントローラ１００主導の下で行われる。即ち、本実施の形態においては、メモリ２００に対するデータ書込時及びメモリ２００からのデータ読出時のいずれにおいても、コントローラ１００から出力されるデータストローブ信号に基づいたＤＱ信号の送受信が行われる。詳しくは、データ書込時においては、コントローラ１００がメモリ２００に対してデータストローブ信号を送信すると共にデータストローブ信号に同期したＤＱ信号を送信する。メモリ２００は、コントローラ１００から送信されたデータストローブ信号を受信すると共に当該データストローブ信号に同期させるようにしてＤＱ信号を受信する。一方、データ読出時においては、まず、コントローラ１００がメモリ２００に対してデータストローブ信号を送信する。これを受けて、メモリ２００は、受信したデータストローブ信号に同期させるようにしてＤＱ信号を送信すると共に、データストローブ信号を読出データストローブ（ＲＤＱＳ）信号としてコントローラ１００に送信する。その後、コントローラ１００が、ＲＤＱＳ信号との同期をとりながらＤＱ信号を受信する。即ち、本実施の形態によれば、データ読出時においては、コントローラ１００から出力されたデータストローブ信号が、メモリ２００のインタフェース部分を介してループバックされ、コントローラ１００側におけるデータ受信用同期信号として用いられる。

かかるシステムによれば、メモリ２００における入出力動作は、データ書込時は勿論のこと、データ読出時においても、コントローラ１００から入力されたデータストローブ信号のみに支配されることとなり、データの入出力動作をクロック信号から切り離すことができる。そのため、クロック信号から読出データストローブ信号を自前で生成する必要もなければ、読出データストローブ信号をクロック信号に同期させる必要もなくなる。また、データストローブ信号とクロック信号とを互いに異なる周波数とすることも可能となる。

以下、クロック信号の周波数を固定とする一方、データストローブ信号としてクロック信号と異なる周波数の信号を用いることの可能なシステム例について詳細に説明する。

図２に示されるように、本実施の形態におけるコントローラ１００は、コマンド／アドレス（Ｃ／Ａ）制御回路１０、ＰＬＬ／ＤＬＬ部２０、分周器３０、データストローブ信号生成部４０、入出力制御回路５０、データ同期出力部６０、データ同期取込部７０を備えている。

Ｃ／Ａ制御回路１０は、コマンド／アドレス系の回路出力を受けて、内部コマンド信号及び内部アドレス信号を生成するものである。内部コマンド信号及び内部アドレス信号は、それぞれ、バッファを介してコマンド信号及びアドレス信号としてメモリ２００に送信される。なお、本実施の形態において、内部コマンド信号は、入出力制御回路５０にも入力される。

ＰＬＬ／ＤＬＬ部２０は、ベースクロック信号に基づき、内部クロック信号及び内部クロック信号の２^ｎ倍（ｎは自然数）の周波数を有する信号を生成するものであり、分周器３０は、内部クロック信号の２^ｐ倍（ｐは負の整数）の周波数を有する信号を生成するものである。即ち、本実施の形態におけるＰＬＬ／ＤＬＬ部２０及び分周器３０は、内部クロック信号を含み且つ互いに異なる周波数を有する複数の中間クロック信号を生成する中間クロック信号生成部として機能する。但し、本実施の形態における中間クロック信号生成部の出力する各中間クロック信号の周波数は、内部クロック信号の２^ｍ倍（ｍは任意の整数）である。なお、内部クロック信号は、図示されたように、コントローラ１００側における動作クロックとして機能すると共にメモリ２００に対してバッファを介してクロック信号として送信される。

データストローブ信号生成部４０は、ＰＬＬ／ＤＬＬ部２０及び分周器３０から複数の中間クロック信号を受けて、そのうちの一つを選択し、選択した中間クロック信号に基づき入出力制御回路５０の制御の下で内部データストローブ信号を生成し、バッファを介してデータストローブ信号としてメモリ２００に対して出力するものである。なお、本実施の形態においては、内部データストローブ信号は、図示されたように、データ同期出力部６０にも入力されている。

入出力制御回路５０は、入出力に関わる制御を行うものである。具体的には、入出力制御回路５０は、内部コマンド信号を受けて、コマンドがライトコマンドである場合にはデータ同期出力部６０を活性化し、コマンドがリードコマンドである場合にはデータ同期取込部を活性化する。また、本実施の形態による入出力制御回路５０は、データストローブ信号生成部４０に対して、いずれの中間クロック信号に基づいて内部データストローブ信号を生成すべきかを示す周波数選択信号を出力する。本実施の形態におけるデータストローブ信号生成部４０は、周波数選択信号が入力されている間のみ活性化されるセレクタであり、入出力制御回路５０は、プリアンブルを考慮した所定長のストローブ信号を出力しうるようにデータストローブ信号生成部を活性化させる期間（即ち、周波数選択信号の出力期間）を決定している。また、本実施の形態による入出力制御回路５０は、コマンドの内容によりレイテンシ（ライトレーテンシ／リードレイテンシ）を考慮してデータストローブ信号生成部４０の活性化開始タイミングを決定する。

データ同期出力部６０は、入出力制御回路５０の制御により活性化されている間、内部データストローブ信号に同期させるようにして、バッファを介して、出力データをＤＱ信号としてメモリ２００に送信するものである。

一方、データ同期取込部７０は、入出力制御回路５０の制御により活性化されている間、メモリ２００から受信したＲＤＱＳ信号に同期させるようにして、ＤＱ信号として送信されてきた読出データを取り込むものである。

他方、本実施の形態によるメモリ２００は、図３に示されるような構成を備えている。即ち、メモリ２００は、コントローラ１００との間でＤＱ信号の送受信を行うデータ入出力（Ｉ／Ｏ）部２１０と、データストローブ信号に基づいてデータＩ／Ｏ部の動作を規定する同期信号を生成すると共にデータ読出時においてはデータストローブ信号からＲＤＱＳ信号を生成するデータＩ／Ｏ同期信号生成部２２０と、クロック信号を受けて内部クロック信号を生成してコマンド／アドレス系回路等に内部コマンドを供給する内部クロック信号生成部２３０とを少なくとも備えている。図３から明らかに理解されるように、本実施の形態によるメモリ２００における入出力動作は、クロック信号と切り離されており、コントローラ１００から受信したデータストローブ信号のみに基づいて行われる。

図４及び図５には、本実施の形態に適用可能なデータＩ／Ｏ同期信号生成部２２０ａ，２２０ｂ及びデータＩ／Ｏ部２１０の例が示されている。

図４に示される例において、データＩ／Ｏ同期信号生成部２２０ａは、データストローブ信号を受信して入力側同期信号を生成する一方で中間同期信号を生成するバッファと、バッファからの中間同期信号を受けて出力側同期信号を生成すると共にＲＤＱＳ信号を生成する出力同期信号生成部とを備えている。

一方、同図において、データＩ／Ｏ部２１０は、入力側同期信号と同期をとるようにして、ＤＱ信号をラッチしライトデータとして出力するデータラッチと、リードデータを受けて出力側同期信号に同期させるようにしてＤＱ信号としてコントローラ１００側に出力するデータ出力バッファとを備えている。

図５に示される例は、データストローブ信号及びＲＤＱＳ信号をディファレンシャル伝送方式で伝送するものであり、図示されたデータＩ／Ｏ同期信号生成部２２０ｂは、データストローブ信号のレシーバアンプ及びＲＤＱＳ信号のドライバの構成が異なる点を除き、シングルエンデット伝送を採用した図４に示される例と同様の構成を有するものである。

図６乃至図９を参照すると、本実施の形態によるシステムの動作例、特に、メモリ２００の動作タイミングチャートが示されている。このうち、図６及び図７はデータ書込動作に関するものであり、図８及び図９はデータ読出動作に関するものである。

詳しくは、図６は、クロック信号の周波数とデータストローブ信号の周波数とが同一のケースを示すものであり、図７は、データストローブ信号の周波数がクロック信号の周波数の２倍のケースを示すものである。図６に示された例では、データストローブ信号のライズエッジ及びフォールエッジに同期してデータの取込が行われているので、データレートはクロック信号の周波数の２倍となっている。一方、図７に示された例においても、データストローブ信号のライズエッジ及びフォールエッジに同期してデータの取込が行われているが、データストローブ信号の周波数自体がクロック信号の２倍であるので、データレートとしてはクロック信号の周波数の４倍となっている。即ち、図７に示される例は、図２に示されるデータストローブ信号生成部４０において、内部クロック信号の２倍の周波数の中間クロック信号を選択し、それに基づいて内部データストローブ信号を生成した例である。

同様に、図８は、クロック信号の周波数とデータストローブ信号の周波数とが同一のケースを示すものであり、図９は、データストローブ信号の周波数がクロック信号の周波数の２倍のケースを示すものである。図８に示された例では、データストローブ信号のライズエッジ及びフォールエッジに同期してデータが出力されているので、データレートはクロック信号の周波数の２倍となっている。これに対して、図９に示された例においては、クロック周波数の２倍の周波数を有するデータストローブ信号のライズエッジ及びフォールエッジに同期してデータの取込が行われているので、データレートはクロック信号の周波数の４倍となっている。即ち、図９に示される例も、図２に示されるデータストローブ信号生成部４０において、内部クロック信号の２倍の周波数の中間クロック信号を選択し、それに基づいて内部データストローブ信号を生成した例である。

図８及び図９においてｔＲＤＱＳＤは、例えば、図４及び図５に示されるようなデータＩ／Ｏ同期信号生成部２２０ａ，２２０ｂをデータストローブ信号が通りＲＤＱＳ信号として出力されるまでに付加される自然発生的な遅延量を示すものである。即ち、例えば、一般にＤＬＬに組み込まれる遅延レプリカのような厳密な遅延量を有するものではない。図６及び図７の例においては、クロック信号、データストローブ信号及びＤＱ信号の送信主体がすべてコントローラ１００であり、且つ、コントローラ１００の構成もクロック信号とデータストローブ信号とを敢えて明確にズラして出力するような構成とはしなかったため、同期／非同期の区別がつきにくい図となっていたが、図８及び図９の例においては、ｔＲＤＱＳＤの存在により、ＤＱ信号がＲＤＱＳ信号と同期している一方、クロック信号とは非同期となっていることがより明確に理解される。このように、本実施の形態によれば、メモリ２００側において、データストローブ信号のみに従ってＤＱ信号の送受信を行えることから、メモリ２００の入出力部の構成を簡素化することができる。

図１０を参照すると、上述した第１の実施の形態の応用例が示されている。仮に、図１０に示されるように、同一システム上にデータレートの異なる第１メモリ３００及び第２メモリ４００を混在させようとすると、クロック信号は相対的に低いデータレートのメモリ（この場合は第２メモリ４００）に合わせざるを得ない。従って、従来技術の例や特許文献１記載の方法では、データレートはクロック信号に依存していることから、第１メモリ３００を有効に活用することができず、上記のようにデータレートの異なるメモリを同一システム上に混在させることは困難である。これに対して、上述した第１の実施の形態によるシステムは、クロック信号の周波数を固定とする一方、データストローブ信号としてクロック信号と異なる周波数の信号を用いることのできるものであり、メモリ側の入出力動作はデータストローブ信号のみに依存しているので、第２メモリ４００をクロック信号の半分の周期のデータストローブのライズエッジ及びフォールエッジに同期して動作させる一方、第１メモリ３００を例えば低速メモリの２^ｎ倍（ｎは自然数）のデータレートで動作させることが可能となる。なお、第１メモリ３００及び第２メモリ４００は、データレートに違いがあるだけで、いずれの入出力部分の構成も図１及び図３〜図５に例示したような構成とすることができる。

図１１は、図１０のシステムにおいて、第１メモリ３００と第２メモリ４００とがアドレス空間上で区別されている場合に、アドレスの内容によってデータストローブ信号の周波数を自動的に制御することのできるコントローラ１００について例示したものである。なお、図１１に示される構成のうち図１０と同一の構成を有するものについては、同一の参照符号を付して説明を省略することとし、以下においては異なる点のみを説明する。

図１１を参照すると、例示された入出力制御回路５２には、Ｃ／Ａ制御回路１０から出力された内部アドレス信号も入力されている。かかる入出力制御回路５２は、内部アドレス信号を受けて、第１メモリ３００及び第２メモリ４００のいずれのメモリに対する書込／読出動作であるのかを認識し、その認識に基づいて各メモリに対応する周波数を選択させる周波数選択信号をデータストローブ信号生成部４０に入力する。本例によれば、データストローブ信号生成部４０は、データレートの異なる第１メモリ３００及び第２メモリ４００のそれぞれに対して、入出力制御回路５２の制御の下、適切な周波数を有するデータストローブ信号を送出することができる。

（第２の実施の形態）
本発明の第２の実施の形態によるシステムは、上述した第１の実施の形態によるシステムの変形例である。具体的には、本実施の形態によるシステムは、第１の実施の形態と異なり、データストローブ信号の周波数を固定とする一方、クロック信号の周波数を可変とすることができるものである。本実施の形態によるシステムにおいては、メモリ２００の構成は、上述した第１の実施の形態のものと同一で構わない。一方、コントローラの構成は、第１の実施の形態によるコントローラとは若干異なる。以下に、図１２〜図１６を参照して詳細に説明するが、上述した第１の実施の形態と同一の構成については同一の参照符号を付して説明を省略することとし、異なる点を特に明確にすることとする。

図１２を参照すると、本実施の形態によるコントローラは、Ｃ／Ａ制御回路１０、ＰＬＬ／ＤＬＬ部２０、分周器３０、クロック信号選択部４２、データストローブ信号生成部４４、入出力制御回路５４、データ同期出力部６０、データ同期取込部７０を備えている。

このうち、クロック信号選択部４２は、入出力制御回路５４の制御の下、ＰＬＬ／ＤＬＬ部２０及び分周器３０から出力された複数の中間クロック信号の中から一つを選択し、バッファを介して、選択した中間クロック信号をクロック信号としてメモリ２００に対して出力するものである。

データストローブ信号生成部４４は、ＰＬＬ／ＤＬＬ部２０及び分周器３０から出力された複数の中間クロック信号のうちの特定の一つを受けて、その中間クロック信号に基づいて、入出力制御回路５４の制御の下、内部データストローブ信号を生成し、バッファを介してデータストローブ信号としてメモリ２００に送出するものである。

入出力制御回路５４は、いずれの中間クロック信号を選択すべきかを示す周波数選択信号をクロック信号選択部４２に対して出力する一方、ライト／リードコマンドに応じたレイテンシ等を考慮して適切な期間だけデータストローブ信号生成部４４を活性化させるべくデータストローブ信号生成部４４に対して活性化信号を出力するものである。なお、入出力制御回路５４によるデータ同期出力部６０及びデータ同期取込部７０に対する制御は上述した第１の実施の形態の場合と同じである。

図１３乃至図１６を参照すると、本実施の形態によるシステムにおけるメモリの動作タイミングチャートが示されている。このうち、図１３及び図１４はデータ書込動作に関するものであり、図１５及び図１６はデータ読出動作に関するものである。

詳しくは、図１３は、クロック信号の周波数とデータストローブ信号の周波数とが同一のケースを示すものであり、図１４は、クロック信号の周波数がデータストローブ信号の周波数の１／２倍のケースを示すものである。図１３に示された例では、データレートはクロック信号の周波数の２倍となっているのに対して、図１４に示された例においては、データレートはクロック信号の周波数の４倍となっている。

同様に、図１５は、クロック信号の周波数とデータストローブ信号の周波数とが同一のケースを示すものであり、図１６は、クロック信号の周波数がデータストローブ信号の周波数の１／２倍のケースを示すものである。図１５に示された例では、データレートはクロック信号の周波数の２倍となっているのに対して、図１６に示された例においては、データレートはクロック信号の周波数の４倍となっている。

このように、本実施例によれば、例えば、クロック周波数を落としてもデータレートを維持することができる。

なお、本実施の形態と上述した第１の実施の形態とを組み合わせることも可能である。即ち、クロック周波数及びデータストローブ信号の周波数をそれぞれ可変とすることとしても良い。

本発明の第１の実施の形態によるシステムの構成を概略的に示すブロック図である。 図１に示されるコントローラの構成を概略的に示すブロック図である。 図１に示されるメモリの構成を概略的に示すブロック図である。 図３におけるデータＩ／Ｏ同期信号生成部及びデータＩ／Ｏ部の一例を示す図である。 図３におけるデータＩ／Ｏ同期信号生成部及びデータＩ／Ｏ部の他の例を示す図である。 図１に示されるシステムにおけるメモリの書込動作タイミングチャートの一例である（ダブルデータレート）。 図１に示されるシステムにおけるメモリの書込動作タイミングチャートの他の例である（クアッドデータレート）。 図１に示されるシステムにおけるメモリの読出動作タイミングチャートの一例である（ダブルデータレート）。 図１に示されるシステムにおけるメモリの読出動作タイミングチャートの他の例である（クアッドデータレート）。 第１の実施の形態によるシステムの応用例を概略的に示す図である。 図１０に示されるシステムに適用可能なコントローラの構成を概略的に示す図である。 本発明の第２の実施の形態によるシステムにおけるコントローラの構成を概略的に示す図である。 本発明の第２の実施の形態によるシステムにおけるメモリの書込動作タイミングチャートの一例である（ダブルデータレート）。 本発明の第２の実施の形態によるシステムにおけるメモリの書込動作タイミングチャートの他の例である（クアッドデータレート）。 本発明の第２の実施の形態によるシステムにおけるメモリの読出動作タイミングチャートの一例である（ダブルデータレート）。 本発明の第２の実施の形態によるシステムにおけるメモリの読出動作タイミングチャートの他の例である（クアッドデータレート）。

符号の説明

１０ コマンド／アドレス（Ｃ／Ａ）制御回路
２０ ＰＬＬ／ＤＬＬ部
３０ 分周器
４０ データストローブ信号生成部
４２ クロック信号生成部
４４ データストローブ信号生成部
５０ 入出力制御回路
５２ 入出力制御回路
５４ 入出力制御回路
６０ データ同期出力部
７０ データ同期取込部
１００ コントローラ（ＣＰＵ）
２００ メモリ
２１０ データ入出力（Ｉ／Ｏ）部
２２０ データ入出力（Ｉ／Ｏ）同期信号生成部
２２０ａ データ入出力（Ｉ／Ｏ）同期信号生成部
２２０ｂ データ入出力（Ｉ／Ｏ）同期信号生成部
２３０ 内部クロック信号生成部
３００ 第１メモリ（高速）
４００ 第２メモリ（中速／低速）

Claims (10)

1. コントローラ及びメモリを備えるシステムであって、
   前記コントローラは、データ書込時においては、前記メモリに第１のデータストローブ線を介してデータストローブ信号を送信すると共に当該データストローブ信号に同期した書込データを送信し、データ読出時においては、前記第１のデータストローブ線を介してデータストローブ信号を送信する一方、前記メモリから送信された読出データストローブ信号を前記第１のデータストローブ線とは異なる第２のデータストローブ線から受信し、且つ、当該読出データストローブ信号に基づいて同期をとりながら前記メモリから送信された読出データを受信するものであり、
   前記メモリは、前記データ書込時においては、前記第１のデータストローブ線から前記データストローブ信号を受信すると共に該受信したデータストローブ信号に同期させるようにして前記書込みデータを受信し、前記データ読出時においては、前記第１のデータストローブ線から前記データストローブ信号を受信し、当該受信した前記データストローブ信号に同期させるようにして前記読出データを送信すると共に、当該受信したデータストローブ信号を前記読出データストローブ信号として前記第２のデータストローブ線に送信する、
   システム。
2. 前記データストローブ信号並びに読出データストローブ信号は、前記コントローラから前記メモリに入力されるクロック信号とは別個独立したものである、
   請求項１記載のシステム。
3. 前記データストローブ信号並びに読出データストローブ信号は、前記クロック信号とは異なる周波数を有するものである、
   請求項２記載のシステム。
4. 前記読出データストローブ信号は、前記クロックと意図的な同期をとることナシに送信されるものである、
   請求項２又は請求項３記載のシステム。
5. 前記メモリは、低速メモリと高速メモリとを備えており、
   前記コントローラは、前記低速メモリ用の前記データストローブ信号並びに前記読出データストローブ信号の周波数を前記クロック信号の周波数と同じく又は低くする一方、前記高速メモリ用の前記データストローブ信号並びに前記読出データストローブ信号の周波数を前記クロック信号の周波数の２^ｎ倍（ｎは自然数）とする、
   請求項２乃至請求項４のいずれかに記載のシステム。
6. 請求項２乃至請求項５のいずれかに記載のシステムに使用可能なコントローラであって、
   前記メモリに対してクロック信号として出力される内部クロック信号を含み且つ互いに異なる周波数を有する複数の中間クロック信号であって、各中間クロック信号の周波数が前記内部クロック信号の２^ｍ倍（ｍは任意の整数）であるような中間クロック信号を生成する中間クロック信号生成部と、
   前記複数の中間クロック信号のうちの一つを選択し、選択された中間クロック信号に基づいて前記データストローブ信号を生成するデータストローブ信号生成部と
   を備えるコントローラ。
7. コントローラ及びメモリを備えるシステムであって、
   前記コントローラは、データ書込時においては、前記メモリに対してデータストローブ信号を送信すると共に当該データストローブ信号に同期した書込データを送信し、データ読出時においては、前記メモリに対してデータストローブ信号を送信する一方、前記メモリから送信された読出データストローブ信号を受信し、且つ、当該読出データストローブ信号に基づいて同期をとりながら前記メモリから送信された読出データを受信するものであり、
   前記メモリは、データ書込時においては、前記コントローラからの前記データストローブ信号を受信すると共に該受信したデータストローブ信号に同期させるようにして前記書込みデータを受信し、データ読出時においては、前記コントローラから受信した前記データストローブ信号に同期させるようにして前記読出データを送信すると共に、当該受信したデータストローブ信号を前記読出データストローブ信号として前記コントローラに送信し、
   前記データストローブ信号並びに読出データストローブ信号は、前記コントローラから前記メモリに入力されるクロック信号とは別個独立したものであり、
   前記メモリは、低速メモリと高速メモリとを備えており、
   前記コントローラは、前記低速メモリ用の前記データストローブ信号並びに前記読出データストローブ信号の周波数を前記クロック信号の周波数と同じく又は低くする一方、前記高速メモリ用の前記データストローブ信号並びに前記読出データストローブ信号の周波数を前記クロック信号の周波数の２ ^ｎ 倍（ｎは自然数）とする、
   システムに使用可能なコントローラであって、
   前記メモリに対してアドレス信号として出力される内部アドレス信号を生成するアドレス制御回路と、
   該内部アドレス信号を見て、前記低速メモリ及び前記高速メモリのいずれとデータの授受を行うのかを判断し、周波数選択信号を生成する入出力制御回路と、
   前記メモリに対してクロック信号として出力される内部クロック信号を含み且つ互いに異なる周波数を有する複数の中間クロック信号であって、各中間クロック信号の周波数が前記内部クロック信号の２^ｍ倍（ｍは任意の整数）であるような中間クロック信号を生成する中間クロック信号生成部と、
   前記周波数選択信号に従って前記複数の中間クロック信号のうちの一つを選択し、選択された中間クロック信号に基づいて前記データストローブ信号を生成するデータストローブ信号生成部と
   を備えるコントローラ。
8. 請求項２乃至請求項４のいずれかに記載のシステムに使用可能なコントローラであって、
   互いに異なる周波数を有する複数の中間クロック信号であって、各中間クロック信号の周波数がベースクロック信号に基づき生成される内部クロック信号の２^ｍ倍（ｍは任意の整数）であるような中間クロック信号を生成する中間クロック信号生成部と、
   前記複数の中間クロック信号のうちの一つを選択し、選択された中間クロック信号を前記メモリに対してクロック信号として出力するクロック信号選択部と、
   前記複数の中間クロック信号に含まれる一の前記中間クロック信号に基づいて前記データストローブ信号を生成するデータストローブ信号生成部と
   を備えるコントローラ。
9. 請求項１乃至請求項５のいずれかに記載のシステムに使用可能なメモリであって、
   データ書込時には、前記データストローブ信号を受信して、入力側同期信号として出力し、データ読出時には、前記データストローブ信号を受信して、出力側同期信号として出力すると共に前記コントローラに対して前記読出データストローブ信号として送信するデータ入出力同期信号生成部と、
   データ書込時には、前記コントローラから送信されてきた前記書込データを前記入力側同期信号に同期させるようにして取り込み、データ読出時には、前記出力側同期信号に同期させるようにして前記コントローラに対して前記読出データを送信するデータ入出力部と
   を備えるメモリ。
10. 前記データ入出力同期信号生成部は、
    前記データストローブ信号を受信して、前記入力側同期信号を生成する一方、中間同期信号を生成するバッファと、
    該中間同期信号を受けて前記出力側同期信号を生成すると共に前記読出データストローブ信号を生成する出力同期信号生成部と
    を備えており、
    前記データ入出力部は、
    前記入力側同期信号と同期をとるようにして、前記書込データをラッチするデータラッチと、
    前記出力側同期信号に同期させるようにして前記読出データを出力するデータ出力バッファと
    を備えている、請求項９記載のメモリ。

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