KR101896017B1

KR101896017B1 - 집적회로 칩

Info

Publication number: KR101896017B1
Application number: KR1020110107954A
Authority: KR
Inventors: 오승민
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-10-21
Filing date: 2011-10-21
Publication date: 2018-09-07
Also published as: KR20130043826A; US20130099830A1; US8766668B2

Abstract

집적회로 칩은, 고속의 신호와 저속의 신호가 입력되는 제1패드; 고속의 신호와 저속의 신호가 입력되는 제2패드; 상기 제1패드에 연결된 제1싱글 엔디드 타입 버퍼; 상기 제2패드에 연결된 제2싱글 엔디드 타입 버퍼; 상기 제1패드와 상기 제2패드에 연결된 디퍼런셜 타입 버퍼; 상기 제1패드와 상기 제2패드로 입력되는 고속의 신호를 스트로브하기 위한 스트로브 신호를 입력받기 위한 스트로브 입력부; 및 상기 스트로브 신호에 응답하여 상기 디퍼런셜 타입 버퍼의 활성화를 제어하는 버퍼 제어부를 포함한다.

Description

집적회로 칩{INTEGRATED CIRCUIT CHIP}

본 발명은 집적회로 칩에 관한 것으로, 특히 집적회로 칩으로 입력되는 신호를 수신하는 버퍼와 집적회로 칩 외부로 신호를 출력하는 드라이버에 관한 것이다.

각종 집적회로 칩은 혼자 동작하지 않으며, 주변의 칩들과 데이터(신호)를 주고 받으며 동작한다. 예를 들어, DRAM, FLASH 등의 메모리 칩들은 메모리 콘트롤러(memory controller)와 데이터를 주고 받으며, CPU 또한 마더보드 상의 각종 칩들과 데이터를 주고 받는다. 기술의 발전에 따라 데이터의 전송속도는 점점 빨라질 것이 요구되는데, 데이터의 전송 주파수가 높아짐에 따라 데이터를 인식하기 위한 데이터 아이가 점점 줄어드는 문제가 발생한다. 이렇게 줄어드는 데이터 아이는 칩 외부의 요인 또는 칩 내부의 요인에 의한 파워 노이즈 또는 임피던스 미스매칭에 의한 영향, 공정 변동에 의한 영향에 상대적으로 더 취약한 특성을 보이게 된다.

데이터 전송 방식에는 싱글 엔디드 방식과 디퍼런셜 방식의 2가지가 있다. 싱글 엔디드 방식의 데이터 전송은 하나의 데이터 패드에 하나의 데이터를 전송하는 방식인데, 이러한 전송방식은 채널의 개수와 전류소모가 작다는 장점이 있으나 노이즈에 취약하다는 단점을 가진다. 디퍼런셜 방식의 데이터 전송은 2개의 데이터 패드에 하나의 데이터를 전송하는 방식인데, 하나의 데이터 패드에는 정데이터를 나머지 하나의 데이터에는 부데이터(정데이터를 반전한 데이터)를 전송한다. 이러한 디퍼런셜 방식의 데이터 전송은 정데이터와 부데이터의 전압 레벨을 비교해 데이터의 논리값을 인식하기에, 노이즈에 강한 특성을 가지지만 채널의 개수와 전류소모가 늘어난다는 단점을 가진다.

따라서, 싱글 엔디드 방식과 디퍼런셜 방식의 데이터 송/수신을 적절히 조합하기 위한 기술이 요구된다.

본 발명은 싱글 엔디드 방식과 디퍼런셜 방식의 데이터 송/수신을 적절히 조합해, 최적의 데이터 송/수신 방식을 제공하고자 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한, 본 발명에 따른 집적회로 칩은, 고속의 신호와 저속의 신호가 입력되는 제1패드; 고속의 신호와 저속의 신호가 입력되는 제2패드; 상기 제1패드에 연결된 제1싱글 엔디드 타입 버퍼; 상기 제2패드에 연결된 제2싱글 엔디드 타입 버퍼; 상기 제1패드와 상기 제2패드에 연결된 디퍼런셜 타입 버퍼; 상기 제1패드와 상기 제2패드로 입력되는 고속의 신호를 스트로브하기 위한 스트로브 신호를 입력받기 위한 스트로브 입력부; 및 상기 스트로브 신호에 응답하여 상기 디퍼런셜 타입 버퍼의 활성화를 제어하는 버퍼 제어부를 포함할 수 있다. 여기서 상기 버퍼 제어부는 상기 스트로브 신호의 프리앰블 구간에 응답하여 상기 디퍼런셜 타입 버퍼를 활성화하고, 상기 스트로브 신호의 포스트 앰블 구간에 응답하여 상기 디퍼런셜 타입 버퍼를 비활성화할 수 있다.

또한, 본 발명에 따른 집적회로 칩은, 고속의 신호와 저속의 신호가 출력되는 제1패드; 고속의 신호와 저속의 신호가 출력되는 제2패드; 상기 제1패드에 연결된 제1드라이버; 상기 제2패드에 연결된 제2드라이버; 상기 제1패드와 상기 제2패드로 출력되는 고속의 신호를 스트로브 하기 위한 스트로브 신호를 생성하는 스트로브 생성부; 상기 스트로브 신호를 출력하는 스트로브 출력부; 및 상기 스트로브 신호에 응답하여 상기 제1드라이버와 상기 제2드라이버로 디퍼런셜 방식으로 데이터가 출력되도록 제어하거나, 상기 제1드라이버와 상기 제2드라이버 각각으로 싱글 엔디드 방식으로 데이터가 출력되도록 제어하는 드라이버 제어부를 포함할 수 있다. 여기서, 상기 드라이버 제어부는 상기 스트로브 신호의 프리앰블 구간부터 포스트 앰블 구간까지 상기 제1드라이버와 상기 제2드라이버로 디퍼런셜 방식으로 데이터가 출력되도록 제어할 수 있다.

또한, 본 발명에 따른 집적회로 칩은, 고속의 신호와 저속의 신호가 입/출력되는 제1패드; 고속의 신호와 저속의 신호가 입/출력되는 제2패드; 상기 제1패드에 연결된 제1싱글 엔디드 타입 버퍼; 상기 제2패드에 연결된 제2싱글 엔디드 타입 버퍼; 상기 제1패드와 상기 제2패드에 연결된 디퍼런셜 타입 버퍼; 상기 제1패드와 상기 제2패드로 입력되는 고속의 신호를 스트로브 하기 위한 입력 스트로브 신호를 입력받기 위한 스트로브 입력부; 상기 제1패드에 연결된 제1드라이버; 상기 제2패드에 연결된 제2드라이버; 상기 제1패드와 상기 제2패드로 출력되는 고속의 신호를 스트로브 하기 위한 출력 스트로브 신호를 생성하는 스트로브 생성부; 상기 출력 스트로브 신호를 출력하는 스트로브 출력부; 상기 입력 스트로브 신호에 응답하여 상기 디퍼런셜 타입 버퍼의 활성화를 제어하는 버퍼 제어부; 및 상기 출력 스트로브 신호에 응답하여 상기 제1드라이버와 상기 제2드라이버로 디퍼런셜 방식으로 데이터가 출력되도록 제어하거나, 상기 제1드라이버와 상기 제2드라이버 각각에 싱글 엔디드 방식으로 데이터가 출력되도록 제어하는 드라이버 제어부를 포함할 수 있다.

또한, 본 발명에 따른 집적회로 칩은, 고속의 신호와 저속의 신호가 입력되는 제1패드; 고속의 신호와 저속의 신호가 입력되는 제2패드; 상기 제1패드에 연결된 제1싱글 엔디드 타입 버퍼; 상기 제2패드에 연결된 제2싱글 엔디드 타입 버퍼; 상기 제1패드와 상기 제2패드에 연결된 디퍼런셜 타입 버퍼; 상기 제1패드와 상기 제2패드로 입력되는 신호의 종류를 나타내는 하나 이상의 상황신호를 입력받는 상황신호 입력부; 및 상기 하나 이상의 상황신호에 응답해 상기 디퍼런셜 타입 버퍼 또는 상기 제1 및 제2싱글 엔디드 타입 버퍼를 활성화하는 버퍼 제어부를 포함할 수 있다. 여기서, 상기 집적회로 칩은 비휘발성 메모리이고, 상기 하나 이상의 상황신호는 커맨드 래치 인에이블 신호와 어드레스 래치 인에이블 신호를 포함하고, 상기 집적회로 칩은 상기 커맨드 래치 인에이블 신호와 상기 어드레스 래치 인에이블 신호가 모두 비활성화되면 상기 디퍼런셜 타입 버퍼를 활성화하고, 그렇지 않으면 상기 제1 및 제2싱글 엔디드 타입 버퍼를 활성화할 수 있다.

또한, 본 발명에 따른 집적회로 칩은, 제1패드; 제2패드; 상기 제1패드에 연결된 제1싱글 엔디드 타입 버퍼; 상기 제2패드에 연결된 제2싱글 엔디드 타입 버퍼; 및 상기 제1패드와 상기 제2패드에 연결된 디퍼런셜 타입 버퍼를 포함하고, 외부 입력에 의해 설정되는 동작 모드에 따라 상기 디퍼런셜 타입 버퍼와 상기 제1 및 제2싱글 엔디드 타입 버퍼 중 한가지 타입의 버퍼를 활성화할 수 있다. 여기서, 상기 동작 모드의 설정은 상기 집적회로 칩의 초기 동작시에 이루어질 수 있으며, 상기 동작 모드의 설정 이전에는 상기 디퍼런셜 타입의 버퍼와 상기 제1 및 제2싱글 엔디드 타입 버퍼 중 미리 결정된 타입의 버퍼가 활성화될 수 있다. 또한, 상기 미리 결정된 타입의 버퍼를 통해 입력되는 신호를 이용해 상기 동작 모드를 설정하는 설정부를 더 포함할 수 있다.

또한, 본 발명에 따른 집적회로 칩은, 제1패드; 제2패드; 상기 제1패드에 연결된 제1드라이버; 및 상기 제2패드에 연결된 제2드라이버를 포함하고, 외부 입력에 의해 설정되는 동작 모드에 따라 상기 제1드라이버와 상기 제2드라이버로 디퍼런셜 방식으로 데이터가 출력되도록 제어하거나, 상기 제1드라이버와 상기 제2드라이버 각각으로 싱글 엔디드 방식으로 데이터가 출력되도록 제어할 수 있다. 여기서 상기 동작 모드의 설정은 상기 집적회로 칩의 초기 동작시에 이루어질 수 있다.

또한, 본 발명에 따른 집적회로 칩은, 제1패드; 제2패드; 상기 제1패드에 연결된 제1싱글 엔디드 타입 버퍼; 상기 제2패드에 연결된 제2싱글 엔디드 타입 버퍼; 상기 제1패드와 상기 제2패드에 연결된 디퍼런셜 타입 버퍼; 상기 제1패드에 연결된 제1드라이버; 및 상기 제2패드에 연결된 제2드라이버를 포함하고, 외부 입력에 의해 설정되는 동작 모드에 따라, 상기 디퍼런셜 타입 버퍼와 상기 제1 및 제2싱글 엔디드 타입 버퍼 중 한가지 타입의 버퍼를 활성화하고, 상기 제1드라이버와 상기 제2드라이버로 디퍼런셜 방식으로 데이터가 출력되도록 제어하거나 상기 제1드라이버와 상기 제2드라이버 각각으로 싱글 엔디드 방식으로 데이터가 출력되도록 제어할 수 있다.

본 발명에 따르면, 고속으로 데이터를 송/수신되는 경우에는 디퍼런셜 방식으로 데이터가 송/수신되어 노이즈에 의한 영향 등을 최소화하며, 저속으로 데이터가 송/수신되는 경우에는 싱글 엔디드 방식으로 데이터가 송/수신되어 채널의 개수를 늘리고 전류소모를 줄인다는 장점이 있다.

도 1은 본 발명의 제1실시예 따른 집적회로 칩(100)에서 데이터(신호)의 수신과 관련된 부분을 도시한 도면.
도 2는 도 1에 도시한 집적회로 칩(100)이 데이터를 수신하는 동작을 도시한 타이밍도.
도 3은 본 발명의 제1실시예에 따른 집적회로 칩(100)에서 데이터(신호)의 전송과 관련된 부분을 도시한 도면.
도 4는 도 3에 도시한 집적회로 칩(100)이 데이터를 전송하는 동작을 도시한 타이밍도.
도 5는 본 발명의 제2실시예에 따른 집적회로 칩(500)과 이를 제어하는 콘트롤러 칩(510)을 포함하는 시스템의 구성도.
도 6은 본 발명의 제2실시예에 따른 집적회로 칩(500)에서 신호(데이터)의 수신과 관련된 부분을 도시한 도면.
도 7은 본 발명의 제2실시예에 따른 집적회로 칩(500)이 메모리 칩인 경우에, 메모리 칩(500)과 메모리 콘트롤러 칩(510)을 포함하는 메모리 시스템을 도시한 도면.
도 8은 도 7의 메모리 칩(500)에서 신호의 수신과 관련된 부분을 도시한 도면.
도 9 내지 도 11은 도 7의 메모리 시스템의 동작을 나타낸 도면.
도 12는 본 발명의 제3실시예에 따른 집적회로 칩(1200)의 구성도.
도 13은 본 발명의 제3실시예에 따른 집적회로 칩(1200)이 마스터 칩과 슬레이브 칩을 포함하는 시스템에서 슬레이브 칩으로 적용된 예를 도시한 도면.
도 14는 도 13의 시스템의 동작을 나타낸 순서도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 이하의 실시예들에서는 싱글 엔디드 방식의 데이터 송/수신과 디퍼런셜 방식의 데이터 송/수신을 효과적으로 전환하는 방법에 대해 알아보기로 한다.

제1실시예 : 스트로브 신호를 이용하여 프로토콜 전환

도 1은 본 발명의 제1실시예 따른 집적회로 칩(100)에서 데이터(신호)의 수신과 관련된 부분을 도시한 도면이다.

도 1을 참조하면, 집적회로 칩(100)은 제1패드(I/O PAD_1), 제2패드(I/O PAD_2), 제1싱글 엔디드 타입 버퍼(111), 제2싱글 엔디드 타입 버퍼(112), 디퍼런셜 타입 버퍼(120), 스트로브 입력부(130) 및 버퍼 제어부(140)를 포함한다.

제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)는 집적회로 칩(100) 외부로부터 데이터가 입력되는 패드이다. 제1패드(I/O PAD_1)와 제2패드(I/O_PAD_2)로는 고속(고주파수)의 데이터가 입력되기도 하고 저속(저주파수)의 데이터가 입력되기도 한다.

제1싱글 엔디드 타입(single ended type) 버퍼(111)는 제1패드(I/O PAD_1)에 연결되어 제1패드(I/O PAD_2)로 입력되는 데이터를 싱글 엔디드 방식으로 수신한다. 제2싱글 엔디드 타입 버퍼(112)는 제2패드(I/O PAD_2)에 연결되어 제2패드(I/O PAD_2)로 입력되는 데이터를 싱글 엔디드 방식으로 수신한다. 제1싱글 엔디드 타입 버퍼(111)와 제2싱글 엔디드 타입 버퍼(112)는 버퍼 선택신호(BUF_DIFF_EN)에 응답하여 활성화/비활성화된다. 상세하게, 버퍼 선택신호(BUF_DIFF_EN)가 '로우'레벨이면 제1싱글 엔디드 타입 버퍼(111)와 제2싱글 엔디드 타입 버퍼(112)는 활성화되고, 버퍼 선택신호(BUF_DIFF_EN)가 '하이'레벨이면 제1싱글 엔디드 타입 버퍼(111)와 제2싱글 엔디드 타입 버퍼(112)는 비활성화된다.

디퍼런셜 타입 버퍼(120)는 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)에 연결되어 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 입력되는 데이터를 디퍼런셜 방식으로 수신한다. 디퍼런셜 타입 버퍼(120)가 활성화된 때에는 제1패드(I/O PAD_1)로는 정데이터가 제2패드(I/O PAD_2)로는 부데이터(정데이터를 반전한 데이터)가 입력된다. 디퍼런셜 타입 버퍼(120)는 버퍼 선택신호(BUF_DIFF_EN)에 응답하여 활성화/비활성화된다. 상세하게, 버퍼 선택신호(BUF_DIFF_EN)가 '하이'레벨이면 디퍼런셜 타입 버퍼(120)는 활성화되고, 버퍼 선택신호(BUF_DIFF_EN)가 '로우'레벨이면 디퍼런셜 타입 버퍼(120)는 비활성화된다.

스트로브 입력부(130)는 집적회로 칩(100) 외부로부터 인가되는 스트로브 신호를 입력받는다. 스트로브 입력부(130)는 정스트로브 패드(DQS PAD) 부스트로브 패드(DQSB PAD) 및 디퍼런셜 타입 버퍼(131)를 포함한다. 정스트로브 패드(DQS PAD)와 부스트로브 패드(DQSB PAD)로는 디퍼런셜 방식으로 스트로브 신호가 입력된다. 스트로브 신호(STROBE_IN)는 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 입력되는 고속의 데이터(디퍼런셜 방식으로 입력되는 데이터)를 스트로브하기 위한 신호이다. 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 저속의 데이터(싱글 엔디드 방식으로 입력되는 입력되는 데이터)가 입력되는 경우에는 데이터의 마진이 충분하기에 스트로브 신호(STROBE_IN)가 사용되지 않는다. 즉, 스트로브 입력부(130)를 통해 입력된 스트로브 신호(STROBE_IN)는 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 고속의 데이터가 디퍼런셜 방식으로 입력될 때, 이를 안정적으로 래치하기 위한 신호이다. 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 입력된 데이터를 래치하는 구성은 본 발명과 직접적인 관련이 없으므로 도 1에서는 도시하지 않았다. 스트로브 신호(STROBE_IN)는 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 고속의 데이터가 디퍼런셜 방식으로 입력되는 경우에 토글(toggle)하며, 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 고속의 데이터가 입력되기 직전에는 일정기간 동안의 프리앰블(preamble) 구간을 갖고 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 고속의 데이터가 입력된 이후에는 일정기간 동안의 포스트앰블(postamble) 구간을 갖는다.

버퍼 제어부(140)는 제1싱글 엔디드 타입 버퍼(111), 제2싱글 엔디드 타입 버퍼(112) 및 디퍼런셜 타입 버퍼(120)의 활성화/비활성화를 제어한다. 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2) 각각에 별도의 데이터가 싱글 엔디드 방식으로 입력되는 경우에는 제1싱글 엔디드 타입 버퍼(111)와 제2싱글 엔디드 타입 버퍼(112)를 활성화하고, 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 데이터가 디퍼런셜 방식으로 입력되는 경우에는 디퍼런셜 타입 버퍼(120)를 활성화한다. 버퍼 제어부(140)는 스트로브 입력부(130)를 통해 수신한 스트로브 신호(STROBE_IN)에 응답하여 제1싱글 엔디드 타입 버퍼(111), 제2싱글 엔디드 타입 버퍼(112) 및 디퍼런셜 타입 버퍼(120)의 활성화/비활성화를 제어한다. 상세하게, 버퍼 제어부(140)는 스트로브 신호(STROBE_IN)의 프리앰블에 응답하여 디퍼런셜 타입 버퍼(120)를 활성화하고 스트로브 신호(STROBE_IN)의 포스트앰블에 응답하여 디퍼런셜 타입 버퍼(120)를 비활성화한다. 스트로브 신호(STROBE_IN)의 프리앰블 구간 이후부터 스트로브 신호(STROBE_IN)의 포스트 앰블 구간까지가 바로 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 디퍼런셜 방식으로 데이터가 입력되는 구간이기 때문이다. 제1싱글 엔디드 타입 버퍼(111)와 제2싱글 엔디드 타입 버퍼(112)의 활성화/비활성화는 디퍼런셜 타입 버퍼(120)의 활성화/비활성화와 반대로 제어된다. 즉, 디퍼런셜 타입 버퍼(120)가 활성화되면 제1싱글 엔디드 타입 버퍼(111)와 제2싱글 엔디드 타입 버퍼(112)가 비활성화되고, 디퍼런셜 타입 버퍼(120)가 비활성화되면 제1싱글 엔디드 타입 버퍼(111)와 제2싱글 엔디드 타입 버퍼(112)가 활성화된다.

버퍼 제어부(140)는 앰블감지부(141)와 온/오프 제어부(142)를 포함한다. 앰블감지부(141)는 스트로브 신호(STROBE_IN)가 일정기간 이상 '로우'레벨을 유지하면, 이것이 프리앰블 또는 포스트앰블이라는 것을 인식해 앰블 활성화신호(AMBLE_IN_EN)를 활성화한다. 온/오프 제어부(142)는 앰블 활성화신호(AMBLE_IN_EN)가 활성화될 때마다 버퍼 선택신호(BUF_DIFF_EN)의 논리 레벨을 변경시킨다. 온/오프 제어부(142)는 간단한 T플립플롭 회로로 구현이 가능하다. 버퍼 활성화 신호(BUF_DIFF_EN)는 디퍼런셜 타입 버퍼(120)와 제1싱글 엔디드 타입 버퍼(111) 및 제2싱글 엔디드 타입 버퍼(112)의 활성화/비활성화를 제어하는데, 디퍼런셜 타입 버퍼(120)는 버퍼 선택신호(BUF_DIFF_EN)가 '하이'레벨인 경우에 활성화되고, 제1싱글 엔디드 타입 버퍼(111)와 제2싱글 엔디드 타입 버퍼(112)는 버퍼 선택신호(BUF_DIFF_EN)가 '로우'레벨인 경우에 활성화된다.

여기서, 앰블감지부(141)가 스트로브 신호(STROBE_IN)가 일정기간 이상 '로우'레벨을 유지하면 앰블 활성화신호(AMBLE_IN_EN)를 활성화하는 것은, 프리앰블과 포스트앰블을 스트로브 신호(STROBE_IN)가 일정기간 동안 '로우'레벨을 유지하는 구간으로 정의된 것을 예시했기 때문이다. 만약, 프리앰블과 포스트앰블을 스트로브 신호(STROBE_IN)가 일정기간 이상 '하이'레벨을 유지하는 구간으로 정의한다면, 앰블감지부(141)는 스트로브 신호(STROBE_IN)가 일정기간 이상 '하이'레벨을 유지하는 경우에 앰블 활성화신호(AMBLE_IN_EN)를 활성화한다.

선택부(150)는 디퍼런셜 타입 버퍼(120)가 활성화되어 있는 동안에는 디퍼런셜 타입 버퍼(120)를 통해 입력된 데이터를 내부 회로(도면에 미도시)로 전달하고, 제1싱글 엔디드 타입 버퍼(111)가 활성화되어 있는 동안에는 제1싱글 엔디드 타입 버퍼(111)를 통해 입력된 데이터를 내부 회로로 전달한다. 선택부(150)의 선택은 버퍼 선택신호(BUF_DIFF_EN)에 의해 제어될 수 있다.

도 1에서는 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)를 하나만 도시하였지만, 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2) 및 이들에 연결된 제1싱글 엔디드 타입 버퍼(111), 제2싱글 엔디드 타입 버퍼(112) 및 디퍼런셜 타입 버퍼(120)가 다수개 구비될 수 있음은 당연하다.

또한, 도 1에서는 디퍼런셜 타입 버퍼(120)와 제1싱글 엔디드 타입 버퍼(111) 및 제2싱글 엔디드 타입 버퍼(112) 중 한가지 타입의 버퍼가 활성화되는 것을 설명하였으나, 집적회로 칩(100)이 동작하지 않는 구간에서는 모든 버퍼가 비활성화되도록 설계될 수도 있다. 이 경우 집적회로 칩(100)의 활성화신호(미도시)가 비활성화되면 온/오프 제어부(142)로부터 출력되는 버퍼 선택신호(BUF_DIFF_EN)의 논리 레벨과는 상관없이, 디퍼런셜 타입 버퍼(120)로 입력되는 버퍼 선택신호(BUF_DIFF_EN)는 '로우'레벨을 유지하고 제1싱글 엔디드 타입 버퍼(111)와 제2싱글 엔디드 타입 버퍼(112)로 입력되는 버퍼 선택신호(BUF_DIFF_EN)는 '하이'레벨을 유지하도록 제어하면 된다.

도 2는 도 1에 도시한 집적회로 칩(100)이 데이터를 수신하는 동작을 도시한 타이밍도이다.

도 2를 참조하면, 초기값으로 버퍼 선택신호(BUF_DIFF_EN)는 '로우'레벨을 유지하며, 그 결과 제1싱글 엔디드 타입 버퍼(111)와 제2싱글 엔디드 타입 버퍼(112)가 활성화된다. 그리고 제1싱글 엔디드 타입 버퍼(111)와 제2싱글 엔디드 타입 버퍼(112)가 활성화되어 있는 동안에, 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2) 각각에 데이터가 싱글 엔디드 방식으로 입력되고, 이는 제1싱글 엔디드 타입 버퍼(I/O PAD_1)와 제2싱글 엔디드 타입 버퍼(I/O PAD_2)를 통해 입력된다. 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2) 각각에 싱글 엔디드 방식으로 데이터가 입력되는 동안에는 스트로브 신호(STROBE_IN)가 '하이'레벨로 유지되며 토글하지 않는다.

제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 고속의 데이터가 디퍼런셜 방식으로 입력되기 전에는 스트로브 신호(STROBE_IN)가 일정기간 '로우'레벨을 유지하는데, 이것이 바로 고속의 데이터가 입력될 것을 알리는 프리앰블 구간이다. 앰블감지부(141)는 프리앰블을 감지하여 앰블 활성화신호(AMBLE_IN_EN)를 '하이'레벨로 활성화한다. 그러면, 온/오프 제어부(142)는 버퍼 선택신호(BUF_DIFF_EN)의 레벨을 '하이'레벨로 변경하고, 이에 응답하여 디퍼런셜 타입 버퍼(120)가 활성화되고, 제1싱글 엔디드 타입 버퍼(111)와 제2싱글 엔디드 타입 버퍼(112)가 비활성화된다. 디퍼런셜 방식으로 입력되는 고속의 데이터가 다 입력되고 난 이후에 스트로브 신호(STROBE_IN)는 다시 일정기간 '로우'레벨을 유지하는데, 이것이 바로 고속 데이터의 입력이 끝났음을 알리는 포스트앰블 구간이다. 앰블감지부(141)는 포스트앰블을 감지하여 앰블 활성화신호(AMBLE_IN_EN)를 '하이'레벨로 활성화한다. 그러면 온/오프 제어부(142)는 버퍼 선택신호(BYF_DIFF_EN)의 레벨을 '로우'로 변경하고, 이에 응답하여 디퍼런셜 타입 버퍼(120)가 비활성화되고, 제1싱글 엔디드 타입 버퍼(111)와 제2싱글 엔디드 타입 버퍼(112)가 활성화된다.

즉, 집적회로 칩(100)에서 기본적으로는 제1싱글 엔디드 타입 버퍼(111)와 제2싱글 엔디드 타입 버퍼(112)가 활성화되며, 고속의 데이터가 디퍼런셜 방식으로 입력되는 구간에서만 디퍼런셜 타입 버퍼(120)가 활성화된다. 결국, 집적회로 칩(100)은 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2) 각각으로 싱글 엔디드 방식으로 저속의 데이터가 입력될 때에는 제1싱글 엔디드 타입 버퍼(111)와 제2싱글 엔디드 타입 버퍼(112)를 사용해 채널수를 늘리고 전류소모를 줄이며, 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 디퍼런셜 방식으로 고속의 데이터가 입력될 때에는 디퍼런셜 타입 버퍼(120)를 사용해 고속의 데이터의 인식이 문제가 없도록 한다.

참고로, 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 디퍼런셜 방식으로 데이터가 입력되는 경우에는 싱글 엔디드 방식으로 데이터가 입력되는 경우보다 데이터의 채널 수는 반으로 줄어들지만, 고주파의 데이터를 입력받는 것이 가능하기에 디퍼런셜 방식이 더욱 고속의 데이터 수신을 가능하게 한다.

도 3은 본 발명의 제1실시예에 따른 집적회로 칩(100)에서 데이터(신호)의 전송과 관련된 부분을 도시한 도면이다.

도 3을 참조하면, 집적회로 칩(100)은 제1패드(I/O PAD_1), 제2패드(I/O PAD_2), 제1드라이버(311), 제2드라이버(312), 스트로브 생성부(320), 스트로브 출력부(330) 및 드라이버 제어부(340)를 포함한다.

제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)는 집적회로 칩(100) 외부로 데이터를 출력하기 위한 패드이다. 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로는 고속의 데이터가 출력되기도 하고 저속의 데이터가 출력되기도 한다.

제1드라이버(311)는 제1패드(I/O PAD_1)에 연결되어 제1패드(I/O PAD_1)로 데이터를 출력한다. 제2드라이버(312)는 제2패드(I/O PAD_2)에 연결되어 제2패드(I/O PAD_2)로 데이터를 출력한다. 제1드라이버(311)와 제2드라이버(312)는 싱글 엔디드 방식으로 각각 별개의 데이터(DATA1, DATA2)를 출력하기도 하며, 디퍼런셜 방식으로 제1드라이버(311)는 정데이터(DATA1)를 제2드라이버(312)는 부데이터(DATA1B)를 출력하기도 한다.

제1드라이버(311)와 제2드라이버(312)를 통해 데이터가 어떠한 방식으로 출력될 것인지는 드라이버 선택신호(DRV_DIFF_EN)에 의해 결정된다. 드라이버 선택신호(DRV_DIFF_EN)가 '하이'로 활성화되면 선택부(313)는 데이터(DATA1)가 반전된 부데이터(DATA1B)가 제2드라이버(312)로 출력되도록 하며, 드라이버 선택신호(DRV_DIFF_EN)가 '로우'로 활성화되면 선택부(313)는 데이터(DATA2)가 제2드라이버(312)로 출력되도록 한다. 즉, 드라이버 선택신호(DRV_DIFF_EN)가 '하이'로 활성화된 동안에는 데이터(DATA1, DATA1B)가 디퍼런셜 방식으로 제1드라이버(311)와 제2드라이버(312)를 통해 출력되고, 드라이버 선택신호(DRV_DIFF_EN)가 '로우'로 비활성화된 동안에는 별개의 데이터(DATA1, DATA2)가 제1드라이버(311)와 제2드라이버(312)를 통해 싱글 엔디드 방식으로 출력된다.

스트로브 생성부(320)는 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 출력되는 고속의 데이터(디퍼런셜 방식으로 출력되는 데이터)를 스트로브하기 위한 신호이다. 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 저속의 데이터가 출력되는 경우에는 데이터의 마진이 충분하기에 스트로브 신호(STROBE_OUT)가 사용되지 않는다. 스트로브 신호(STROBE_OUT)는 집적회로 칩(100)으로부터 고속의 데이터가 출력되는 구간에서는 토글하며, 집적회로 칩(100)으로부터 고속의 데이터가 출력되기 직전에는 일정기간 동안의 프리앰블 구간을 갖고 고속의 데이터가 출력된 이후에는 일정기간 동안의 포스트앰블 구간을 갖도록 생성된다.

스트로브 출력부(330)는 스트로브 생성부(320)가 생성한 스트로브 신호(STROBE_OUT)를 정스트로브 패드(DQS PAD)와 부스트로브 패드(DQSB PAD)로 디퍼런셜 방식으로 출력한다. 스트로브 출력부(330)는 2개의 드라이버(331, 332)와 인버터(333)를 포함하여 구성된다.

드라이버 제어부(340)는 제1드라이버(311)와 제2드라이버(312)를 통해 디퍼런셜 방식으로 데이터(DATA1, DATA1B)가 출력되도록 제어하거나, 제1드라이버(311)와 제2드라이버(312) 각각으로 싱글 엔디드 방식으로 데이터(DATA1, DATA2)가 출력되도록 제어한다. 드라이버 제어부(340)는 스트로브 생성부(320)에서 생성된 스트로브 신호(STROBE_OUT)에 응답하여 동작한다. 상세하게, 스트로브 신호(STROBE_OUT)의 프리앰블에 응답하여 드라이버 선택신호(DRV_DIFF_EN)를 활성화하고 스트로브 신호(STROBE_OUT)의 포스트앰블에 응답해 드라이버 선택신호(DRV_DIFF_EN)를 비활성화한다. 스트로브 신호(STROBE_OUT)의 프리앰블 구간 이후부터 스트로브 신호(STROBE_OUT)의 포스트앰블 구간까지가 바로 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 디퍼런셜 방식으로 데이터가 출력되는 구간이기 때문이다.

드라이버 제어부(340)는 앰블감지부(341)와 온/오프 제어부(342)를 포함한다. 앰블감지부(341)는 스트로브 신호(STROBE_OUT)가 일정기간 이상 '로우'레벨을 유지하면, 이것이 프리앰블 또는 포스트앰블이라는 것을 인식해 앰블 활성화신호(AMBLE_OUT_EN)를 활성화한다. 온/오프 제어부(342)는 앰블 활성화신호(AMBLE_OUT_EN)가 활성화될 때마다 드라이버 선택신호(DRV_DIFF_EN)의 논리레벨을 변경시킨다. 드라이버 선택신호(DRV_DIFF_EN)가 '하이'레벨이면 제1드라이버(311)와 제2드라이버(312)를 통해 데이터(DATA1, DATA1B)가 디퍼런셜 방식으로 출력되며, 드라이버 선택신호(DRV_DIFF_EN)가 '로우'레벨이면 제1드라이버(311)와 제2드라이버(312) 각각으로 데이터(DATA1, DATA2)가 싱글 엔디드 방식으로 출력된다.

도 1에서는 집적회로 칩(100)에서 데이터의 수신과 관련된 부분을 도시하였으며, 도 3에서는 집적회로 칩(100)에서 데이터의 전송과 관련된 부분을 도시하였는데, 집적회로 칩(100) 내부에 도 1의 구성과 도 3의 구성이 공존할 수 있음은 당연하다.

도 4는 도 3에 도시한 집적회로 칩(100)이 데이터를 전송하는 동작을 도시한 타이밍도이다.

도 4를 참조하면, 초기값으로 드라이버 선택신호(DRV_DIFF_EN)는 '로우'레벨을 유지하며, 드라이버 선택신호(DRV_DIFF_EN)가 '로우'레벨을 유지하는 동안에 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2) 각각에서 데이터가 싱글 엔디드 방식으로 출력된다.

이후에, 스트로브 신호(STROBE_OUT)가 일정기간 로우 레벨을 유지하는데, 이것이 바로 프리앰블 구간이며, 이에 응답해 드라이버 선택신호(DRV_DIFF_EN)가 '하이'레벨로 천이한다. 드라이버 선택신호(DRV_DIFF_EN)가 '하이'레벨을 유지하는 동안에는 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)를 통해 데이터가 디퍼런셜 방식으로 출력된다. 데이터가 출력된 이후에 스트로브 신호(STROBE_OUT)는 다시 일정기간 로우 레벨을 유지하는데, 이것이 바로 포스트앰블 구간이며, 이에 응답해 드라이버 선택신호(DRV_DIFF_EN)가 다시 '로우'레벨로 천이한다.

제2실시예 : 상황 신호를 이용하여 프로토콜 전환

도 5는 본 발명의 제2실시예에 따른 집적회로 칩(500)과 이를 제어하는 콘트롤러 칩(510)을 포함하는 시스템의 구성도이다.

도 5를 참조하면, 시스템은 집적회로 칩(500), 콘트롤러 칩(510), 집적회로 칩과 콘트롤러 칩 간의 I/O 라인들(I/O LINE_1, I/O LINE_2) 및 하나 이상의 상황신호 라인들(STATUS LINE xN)을 포함한다.

집적회로 칩(500)은 콘트롤러 칩(510)의 제어를 받아 동작하는 칩이다. 집적회로 칩(500)은 콘트롤러 칩(510)의 제어를 받으며 콘트롤러 칩(510)과 신호를 주고받는 그 어떤 칩도 될 수 있다. 예를 들어, 콘트롤러 칩(510)은 메모리 콘트롤러일 수 있으며 집적회로 칩(500)은 콘트롤러 칩의 제어를 받아 동작하는 메모리일 수 있다.

I/O 라인들(I/O LINE_1, I/O LINE_2)은 콘트롤러 칩(510)으로부터 집적회로 칩으로 신호(데이터)가 전달되는 채널이다. I/O 라인들을 통해서는 저속의 신호가 싱글 엔디드 방식으로 전달되기도 하며, 고속의 신호가 디퍼런셜 방식으로 전달되기도 한다.

하나 이상의 상황신호 라인들(STATUS LINE xN)은 하나 이상의 상황신호를 전달한다. 상황신호는 콘트롤러 칩(510)이 I/O 라인들(I/O LINE_1, I/O LINE_2)을 통해 집적회로 칩(500)으로 전달하는 신호의 종류를 알려주는 칩이다. 즉, 상황신호에는 I/O 라인들(I/O LINE_1, I/O LINE_2)을 통해 전달되는 신호가 고속의 신호인지 또는 저속의 신호인지에 대한 정보가 담겨 있다.

집적회로 칩(500)에는 I/O 라인들의 신호를 수신하기 위한 버퍼들이 구비되는데(도 5에 미도시), 집적회로 칩(500)은 하나 이상의 상황신호 라인들(STATUS LINE xN)을 통해 전달되는 상황신호에 응답해 I/O 라인들(I/O LINE_1, I/O LINE_2)의 신호를 디퍼런셜 방식으로 수신하거나 싱글 엔디드 방식으로 수신한다.

I/O 라인들(I/O LINE_1, I/O LINE_2)과 상황신호 라인들(STATUS LINE xN)의 라인 수는 설계에 따라 달라질 수 있다.

도 6은 본 발명의 제2실시예에 따른 집적회로 칩(500)에서 신호(데이터)의 수신과 관련된 부분을 도시한 도면이다.

도 6을 참조하면, 집적회로 칩(500)은 제1패드(I/O PAD_1), 제2패드(I/O PAD_2), 제1싱글 엔디드 타입 버퍼(511), 제2싱글 엔디드 타입 버퍼(512), 디퍼런셜 타입 버퍼(520), 상황신호 입력부(530) 및 버퍼 제어부(540)를 포함한다.

제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)는 집적회로 칩(500) 외부로부터 신호가 입력되는 패드이다. 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로는 고속(고주파수)의 신호가 입력되기도 하고 저속(저주파수)의 신호가 입력되기도 한다.

제1싱글 엔디드 타입(single ended type) 버퍼(511)는 제1패드(I/O PAD_1)에 연결되어 제1패드(I/O PAD_1)로 입력되는 신호를 싱글 엔디드 방식으로 수신한다. 제2싱글 엔디드 타입 버퍼(512)는 제2패드(I/O PAD_2)에 연결되어 제2패드(I/O PAD_2)로 입력되는 신호를 싱글 엔디드 방식으로 수신한다. 제1싱글 엔디드 타입 버퍼(511)와 제2싱글 엔디드 타입 버퍼(512)는 버퍼 선택신호(BUF_DIFF_EN)에 응답하여 활성화/비활성화된다. 상세하게, 버퍼 선택신호(BUF_DIFF_EN)가 '로우'레벨이면 제1싱글 엔디드 타입 버퍼(511)와 제2싱글 엔디드 타입 버퍼(512)는 활성화되고, 버퍼 선택신호(BUF_DIFF_EN)가 '하이'레벨이면 제1싱글 엔디드 타입 버퍼(511)와 제2싱글 엔디드 타입 버퍼(512)는 비활성화된다.

디퍼런셜 타입 버퍼(520)는 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)에 연결되어 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 입력되는 신호를 디퍼런셜 방식으로 수신한다. 디퍼런셜 타입 버퍼(120)가 활성화된 때에는 제1패드(I/O PAD_1)로는 정신호가 제2패드(I/O PAD_2)로는 부신호(정신호를 반전한 신호)가 입력된다. 디퍼런셜 타입 버퍼(520)는 버퍼 선택신호(BUF_DIFF_EN)에 응답하여 활성화/비활성화된다. 상세하게, 버퍼 선택신호(BUF_DIFF_EN)가 '하이'레벨이면 디퍼런셜 타입 버퍼(520)는 활성화되고, 버퍼 선택신호(BUF_DIFF_EN)가 '로우'레벨이면 디퍼런셜 타입 버퍼(520)는 비활성화된다.

상황신호 입력부(530)는 N개의 상황패드(STATUS PAD xN)로 입력되는 상황신호(STATUS SIGNALS)를 입력받는다. 상황신호 입력부(530)는 N개의 상황패드에 연결된 N개의 버퍼(531)를 포함해 구성될 수 있다. 상황신호(STATUS SIGNALS)는 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 입력되는 신호의 종류를 알려주는 신호이기에 고속으로 입력될 필요가 없다. 따라서 버퍼(531)들은 싱글 엔디드 타입으로 구성될 수 있다. 물론, 설계에 따라 버퍼들(531)이 디퍼런셜 타입으로 구성될 수도 있다.

버퍼 제어부(540)는 하나 이상의 상황신호(STATUS SIGNALS)에 응답하여 디퍼런셜 타입 버퍼(520) 또는 제1싱글 엔디드 타입 버퍼(511)와 제2싱글 엔디드 타입 버퍼(512)를 활성화한다. 상황신호(STATUS SIGNALS)가 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 고속의 신호가 디퍼런셜 방식으로 입력되고 있다는 것을 나타내면 디퍼런셜 타입 버퍼(520)를 활성화하고, 상황신호(STATUS SIGNALS)가 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 저속의 신호가 싱글 엔디드 방식으로 입력되고 있다는 것을 나타내면 제1싱글 엔디드 타입 버퍼(511)와 제2싱글 엔디드 타입 버퍼(512)를 활성화한다. 버퍼 제어부(540)에서 출력되는 버퍼 선택신호(BUF_DIFF_EN)가 '하이'레벨이면 디퍼런셜 타입 버퍼(520)가 활성화되고, 버퍼 선택신호(BUF_DIFF_EN)가 '로우'레벨이면 제1싱글 엔디드 타입 버퍼(511)와 제2싱글 엔디드 타입 버퍼(512)가 활성화된다.

선택부(550)는 디퍼런셜 타입 버퍼(520)가 활성화되어 있는 동안에는 디퍼런셜 타입 버퍼(520)를 통해 입력된 신호를 내부 회로(도면에 미도시)로 전달하고, 제1싱글 엔디드 타입 버퍼(511)가 활성화되어 있는 동안에는 제1싱글 엔디드 타입 버퍼(511)를 통해 입력된 신호를 내부 회로로 전달한다. 선택부(550)의 선택은 버퍼 선택신호(BUF_DIFF_EN)에 의해 제어될 수 있다.

도 7은 본 발명의 제2실시예에 따른 집적회로 칩(500)이 메모리 칩인 경우에, 메모리 칩(500)과 메모리 콘트롤러 칩(510)을 포함하는 메모리 시스템을 도시한 도면이다.

도 7을 참조하면, 메모리 시스템은, 메모리 칩(500), 메모리 콘트롤러 칩(510), 칩 인에이블 신호 라인(CE LINE), 어드레스 래치 인에이블 신호 라인(ALE LINE), 커맨드 래치 인에이블 신호 라인(CLE LINE), I/O 라인들(I/O LINE_1, I/O LINE_2)을 포함한다.

메모리 칩(500)은 메모리 콘트롤러 칩(510)의 제어를 받아 데이터를 저장한다. 본 발명의 메모리 시스템은 I/O 라인들(I/O LINE_1, I/O LINE_2)을 통해 고속의 신호(데이터)와 저속의 신호(커맨드, 어드레스)가 전달되는 모든 종류의 메모리 시스템에 적용 가능한데, 이하에서는 메모리(500)가 비휘발성 메모리인 플래쉬 메모리라 가정하고 설명하기로 한다.

I/O 라인들(I/O LINE_1, I/O LINE_2)은 메모리 콘트롤러 칩(510)으로부터 메모리 칩(500)으로 데이터, 어드레스 및 커맨드가 전달되는 라인이다. I/O 라인들(I/O LINE_1, I/O LINE_2) 상에서 데이터는 고속으로(고주파수로) 디퍼런셜 방식으로 전달되지만 어드레스와 커맨드는 저속으로(저주파수로) 싱글 엔디드 방식으로 전달된다. 실제 메모리 칩과 메모리 콘트롤러 칩간에는 다수의(예, 8개 이상) I/O 라인들이 구비되지만, 2개의 I/O 라인(I/O LINE_1, I/O LINE_2)으로도 본 발명을 설명하는 것이 가능하므로, 2개의 I/O 라인(I/O LINE_1, I/O LINE_2)을 예시하여 본 발명을 설명하기로 한다.

어드레스 래치 인에이블 신호 라인(ALE LINE)으로 전달되는 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호 라인(CLE LINE)으로 전달되는 커맨드 래치 인에이블 신호(CLE)에 대해 설명하기로 한다. 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)는 도 5에서 설명한 상황 신호들(STATUS SIGNALS)에 대응되는 것으로, 이들은 I/O 라인들(I/O LINE_1, I/O LINE_2)로 전달되는 신호의 종류가 무엇인지를 나타낸다. 어드레스 래치 인에이블 신호(ALE)가 '하이'로 활성화되면 I/O 라인들(I/O LINE_1, I/O LINE_2)로 어드레스가 전달됨을 나타내며, 커맨드 래치 인에이블 신호(CLE)가 '하이'로 활성화되면 I/O 라인들(I/O LINE_1, I/O LINE_2)로 커맨드가 전달됨을 나타낸다. 또한, 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)가 모두 비활성화되면, 이는 I/O 라인들(I/O LINE_1, I/O LINE_2)로 데이터가 전달됨을 나타낸다. 따라서 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)를 이용하면 I/O 라인들(I/O LINE_1, I/O LINE_2)로 전달되는 신호가 어드레스, 커맨드 및 데이터 중 어느 것인지를 알 수 있다.

칩 인에이블 신호 라인(CE LINE)으로 전달되는 칩 인에이블 신호(CE)는 메모리 칩(500)이 선택되었는지/아닌지의 정보를 나타낸다. 칩 인에이블 신호(CE)가 '하이'로 비활성화되면 메모리 칩(500)이 동작하도록 선택되지 않았음을 의미하며, 칩 인에이블 신호(CE)가 '로우'로 비활성화되면 메모리 칩(500)이 동작하도록 선택되었음을 의미한다.

메모리 칩(500)에는 I/O 라인들(I/O LINE_1, I/O LINE_2)의 신호를 수신하기 위한 디퍼런셜 타입 버퍼, 제1싱글 엔디드 타입 버퍼 및 제2싱글 엔디드 타입 버퍼가 구비되는데(도 7에 미도시), 메모리 칩(500)은 메모리 콘트롤러 칩(510)으로부터 전달되는 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)를 이용하여 디퍼런셜 타입 버퍼 또는 제1싱글 엔디드 타입 버퍼와 제2싱글 엔디드 타입 버퍼를 활성화한다. 어드레스가 입력되는 구간과 커맨드가 입력되는 구간에서는 제1싱글 엔디드 타입 버퍼와 제2싱글 엔디드 타입 버퍼를 이용하여 I/O 라인들(I/O LINE_1, I/O LINE_2)로 입력되는 신호를 싱글 엔디드 방식으로 수신하고, 데이터가 입력되는 구간에서는 디퍼런셜 타입 버퍼를 이용해 I/O 라인들(I/O LINE_1, I/O LINE_2)로 입력되는 신호를 디퍼런셜 방식으로 수신한다. 또한, 칩 인에이블 신호(CE)가 '하이'로 비활성화되면 I/O 라인들(I/O LINE_1, I/O LINE_2)에 연결된 모든 버퍼를 비활성화한다. 칩 인에이블 신호(CE)가 '하이'로 비활성화된 상태에서는 I/O 라인들(I/O LINE_1, I/O LINE_2)로 아무런 신호도 입력되지 않을 것이기 때문이다.

도 8은 도 7의 메모리 칩(500)에서 신호의 수신과 관련된 부분을 도시한 도면이다.

도 8을 참조하면, 메모리 칩은 제1패드(I/O PAD_1), 제2패드(I/O PAD_2), 제1싱글 엔디드 타입 버퍼(811), 제2싱글 엔디드 타입 버퍼(812), 디퍼런셜 타입 버퍼(820), 상황신호 입력부(830), 버퍼 제어부(840) 및 칩 인에이블 신호 입력부(850)를 포함한다.

제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)는 메모리 콘트롤러 칩(510)으로부터 메모리 칩(500)으로 신호가 입력되는 패드이다. 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로는 어드레스와 커맨드가 싱글 엔디드 방식으로 입력되기도 하며, 데이터가 디퍼런셜 방식으로 입력되기도 한다.

제1싱글 엔디드 타입(single ended type) 버퍼(811)는 제1패드(I/O PAD_1)에 연결되어 제1패드(I/O PAD_1)로 입력되는 어드레스와 커맨드를 싱글 엔디드 방식으로 수신한다. 제2싱글 엔디드 타입 버퍼(812)는 제2패드(I/O PAD_2)에 연결되어 제2패드(I/O PAD_2)로 입력되는 어드레스와 커맨드를 싱글 엔디드 방식으로 수신한다. 제1싱글 엔디드 타입 버퍼(511)와 제2싱글 엔디드 타입 버퍼(512)는 제2버퍼 선택신호(BUF_DIFF_EN2)에 응답하여 활성화/비활성화된다. 상세하게, 제2버퍼 선택신호(BUF_DIFF_EN2)가 '로우'레벨이면 제1싱글 엔디드 타입 버퍼(511)와 제2싱글 엔디드 타입 버퍼(512)는 활성화되고, 제2버퍼 선택신호(BUF_DIFF_EN2)가 '하이'레벨이면 제1싱글 엔디드 타입 버퍼(511)와 제2싱글 엔디드 타입 버퍼(512)는 비활성화된다.

디퍼런셜 타입 버퍼(820)는 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)에 연결되어 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 입력되는 데이터를 디퍼런셜 방식으로 수신한다. 디퍼런셜 타입 버퍼(820)가 활성화된 때에는 제1패드(I/O PAD_1)로는 정데이터가 제2패드(I/O PAD_2)로는 부데이터(정데이터를 반전한 데이터)가 입력된다. 디퍼런셜 타입 버퍼(820)는 제1버퍼 선택신호(BUF_DIFF_EN1)에 응답하여 활성화/비활성화된다. 상세하게, 제1버퍼 선택신호(BUF_DIFF_EN1)가 '하이'레벨이면 디퍼런셜 타입 버퍼(820)는 활성화되고, 제1버퍼 선택신호(BUF_DIFF_EN1)가 '로우'레벨이면 디퍼런셜 타입 버퍼(820)는 비활성화된다.

상황신호 입력부(830)는 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)를 입력받는다. 상황신호 입력부(830)는 어드레스 래치 인에이블 패드(ALE PAD), 커맨드 래치 인에이블 패드(CLE PAD) 및 버퍼들(831, 832)을 포함할 수 있다.

칩 인에이블 신호 입력부(850)는 칩 인에이블 패드(CE PAD)와 버퍼(851)를 포함할 수 있다.

버퍼 제어부(840)는 어드레스 래치 인에이블 신호(ALE), 커맨드 래치 인에이블 신호(CLE) 및 칩 인에이블 신호(CE)에 응답하여 디퍼런셜 타입 버퍼(820), 제1싱글 엔디드 타입 버퍼(811) 및 제2싱글 엔디드 타입 버퍼(812)의 활성화/비활성화를 제어한다. 버퍼 제어부(840)는 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)가 모두 '로우'로 비활성화되면 디퍼런셜 타입 버퍼(820)를 활성화하지만, 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE) 중 하나의 신호라도 '하이'로 활성화되면 제1싱글 엔디드 타입 버퍼(811)와 제2싱글 엔디드 타입 버퍼(812)를 활성화한다. 그리고 칩 인에이블 신호(CE)가 '하이'로 비활성화되면 모든 버퍼들(811, 812, 820)을 비활성화한다. 버퍼 제어부(840)는 노아게이트(841, 845), 인버터(842, 844, 846), 낸드게이트(843)를 포함하여 구성될 수 있다. 버퍼 제어부(840)에서 생성되는 제1버퍼 선택신호(BUF_DIFF_EN1)는 디퍼런셜 타입 버퍼(820)의 활성화/비활성화를 제어하는 신호로 제1버퍼 선택신호(BUF_DIFF_EN1)가 '하이'이면 디퍼런셜 타입 버퍼(820)가 활성화되고 '로우'이면 디퍼런셜 타입 버퍼(820)가 비활성화된다. 또한, 제2버퍼 선택신호(BUF_DIFF_EN2)는 제1싱글 엔디드 타입 버퍼(811)와 제2싱글 엔디드 타입 버퍼(812)의 활성화/비활성화를 제어하는 신호로 제2버퍼 선택신호(BUF_DIFF_EN2)가 '로우'이면 제1싱글 엔디드 타입 버퍼(811)와 제2싱글 엔디드 타입 버퍼(812)가 활성화되고 '하이'이면 제1싱글 엔디드 타입 버퍼(811)와 제2싱글 엔디드 타입 버퍼(812)가 비활성화된다.

버퍼 제어부(840)의 동작을 하기의 표 1에 나타냈다.

CE	ALE	CLE	BUF_DIFF_EN1	BUF_DIFF_EN2	활성화되는 버퍼
L	H	L	L	L	811, 812
L	L	H	L	L	811, 812
L	H	H	L	L	811, 812
L	L	L	H	H	820
H	don't care	don't care	L	H	모든 버퍼 비활성화

선택부(860)는 디퍼런셜 타입 버퍼(820)가 활성화되어 있는 동안에는 디퍼런셜 타입 버퍼(820)를 통해 입력된 신호를 내부 회로(도면에 미도시)로 전달하고, 제1싱글 엔디드 타입 버퍼(811)가 활성화되어 있는 동안에는 제1싱글 엔디드 타입 버퍼(811)를 통해 입력된 신호를 내부 회로로 전달한다. 선택부(550)의 선택은 제1버퍼 선택신호(BUF_DIFF_EN1)에 의해 제어될 수 있다.

도 9 내지 도 11은 도 7의 메모리 시스템의 동작을 나타낸다.

도 9는 메모리 콘트롤러 칩(510)으로부터 메모리 칩(500)으로 커맨드가 전달되는 것을 도시한 타이밍도이다. 도 9를 참조하면, 칩 인에이블 신호(CE)가 '로우'로 활성화되면, 제1싱글 엔디드 타입 버퍼(811)와 제2싱글 엔디드 타입 버퍼(812)가 활성화된다. 그리고 커맨드 래치 인에이블 신호(CLE)가 '하이'로 활성화된 구간에서 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)를 통해 커맨드(Command1, Command2)가 싱글 엔디드 방식으로 입력된다. 그리고 커맨드(Command1, Command2)가 인가되는 시점에 라이트 인에이블 신호(WE)가 '로우'로 활성화된다. 여기서 라이트 인에이블 신호(WE)는 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 입력되는 커맨드(Command)와 어드레스(Address)를 스트로브하기 위해 사용되는 신호이다. 참고로, 본 발명의 제2실시예에서는 라이트 인에이블 신호(WE)는 사용되는 버퍼 타입을 선택하는데 사용되지 않으므로, 앞서 설명한 제2실시예 관련 도면들에서는 이에 관한 도시가 생략되어 있다. 커맨드(Command)의 입력이 완료된 이후에 칩 인에이블 신호(CE)가 '하이'로 비활성화되면 활성화되어 있던 제1싱글 엔디드 타입 버퍼(811)와 제2싱글 엔디드 타입 버퍼(812)가 다시 비활성화된다.

도 10은 메모리 콘트롤러 칩(510)으로부터 메모리 칩(500)으로 어드레스가 전달되는 것을 도시한 타이밍도이다. 도 10을 참조하면, 칩 인에이블 신호(CE)가 '로우'로 활성화되면, 제1싱글 엔디드 타입 버퍼(811)와 제2싱글 엔디드 타입 버퍼(812)가 활성화된다. 그리고 어드레스 래치 인에이블 신호(ALE)가 '하이'로 활성화된 구간에서 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)를 통해 어드레스(Address1, Address2)가 싱글 엔디드 방식으로 입력된다. 그리고 어드레스(Address1, Address2)가 인가되는 시점에 라이트 인에이블 신호(WE)가 '로우'로 활성화된다. 어드레스(Address1, Address2)의 입력이 완료된 이후에 칩 인에이블 신호(CE)가 '하이'로 비활성화되면 활성화되어 있던 제1싱글 엔디드 타입 버퍼(811)와 제2싱글 엔디드 타입 버퍼(812)가 다시 비활성화된다.

도 9와 도 10을 참조하면, 메모리 칩(500)으로 커맨드가 입력되는 구간과 어드레스가 입력되는 구간에서는, 제1싱글 엔디드 타입 버퍼(811)와 제2싱글 엔디드 타입 버퍼(812)가 활성화되어 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2) 각각으로 입력되는 신호를 수신하는 것을 확인할 수 있다.

도 11은 메모리 콘트롤러 칩(510)으로부터 메모리 칩(500)으로 데이터가 전달되는 것을 도시한 타이밍도이다. 도 11을 참조하면, 칩 인에이블 신호(CE)가 '로우'로 활성화되면 제1싱글 엔디드 타입 버퍼(811)와 제2싱글 엔디드 타입 버퍼(812)가 활성화된다. 그리고 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)가 모두 '로우'로 비활성화되면 디퍼런셜 타입 버퍼(820)가 활성화된다. 디퍼런셜 타입 버퍼(820)가 활성화된 상태에서 데이터 스트로브 신호(DQS)가 토글하고, 데이터 스트로브 신호(DQS)에 동기되어 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)를 통해 디퍼런셜 방식으로 데이터(D0~D7, DB0~DB7)가 입력된다. 도면을 보면 제1패드(I/O PAD_1)에는 정데이터(D0~D7)가 제2패드(I/O PAD_2)에는 정데이터(D0~D7)를 반전한 부데이터(DB0~DB7)가 입력되는 것을 확인할 수 있다. 데이터(D0~D7, DB0~DB7)의 입력이 완료된 이후에 칩 인에이블 신호(CE)가 '하이'로 비활성화되면, 디퍼런셜 타입 버퍼(820)가 비활성화된다.

도 11에서는 데이터(D0~D7, DB0~DB7)의 입력이 완료된 이후에 칩 인에이블 신호(CE)가 비활성화되는 것을 도시하였지만, 칩 인에이블 신호(CE)의 비활성화 이전에 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE)의 논리값이 변하면, 즉 두 신호(ALE, CLE) 중 하나 이상의 신호가 활성화되면, 제1싱글 엔디드 타입 버퍼(811)와 제2싱글 엔디드 타입 버퍼(812)가 활성화된다.

제3실시예 : 설정에 따라 프로토콜 전환

도 12는 본 발명의 제3실시예에 따른 집적회로 칩(1200)의 구성도이다.

도 12를 참조하면, 집적회로 칩(1200)은 제1패드(I/O PAD_1), 제2패드(I/O PAD_2), 제1싱글 엔디드 타입 버퍼(1211), 제2싱글 엔디드 타입 버퍼(1212), 디퍼런셜 타입 버퍼(1220), 제1드라이버(1231), 제2드라이버(1232) 및 설정부(1240)를 포함한다.

제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)는 집적회로 칩(1200) 외부로부터 신호가 입력되거나, 집적회로 칩(1200) 외부로 신호가 출력되는 패드이다. 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로는 싱글 엔디드 방식으로 신호가 입/출력되거나, 디퍼런셜 방식으로 신호가 입/출력된다.

제1싱글 엔디드 타입(single ended type) 버퍼(1211)는 제1패드(I/O PAD_1)에 연결되어 제1패드(I/O PAD_1)로 입력되는 신호를 싱글 엔디드 방식으로 수신한다. 제2싱글 엔디드 타입 버퍼(1212)는 제2패드(I/O PAD_2)에 연결되어 제2패드(I/O PAD_2)로 입력되는 신호를 싱글 엔디드 방식으로 수신한다. 제1싱글 엔디드 타입 버퍼(1211)와 제2싱글 엔디드 타입 버퍼(1212)는 선택신호(DIFF_EN)에 응답하여 활성화/비활성화된다. 상세하게, 선택신호(DIFF_EN)가 '로우'레벨이면 제1싱글 엔디드 타입 버퍼(1211)와 제2싱글 엔디드 타입 버퍼(1212)는 활성화되고, 선택신호(DIFF_EN)가 '하이'레벨이면 제1싱글 엔디드 타입 버퍼(1211)와 제2싱글 엔디드 타입 버퍼(1212)는 비활성화된다.

디퍼런셜 타입 버퍼(1220)는 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)에 연결되어 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 입력되는 신호를 디퍼런셜 방식으로 수신한다. 디퍼런셜 타입 버퍼(1220)가 활성화된 때에는 제1패드(I/O PAD_1)로는 정신호가 제2패드(I/O PAD_2)로는 부신호(정신호를 반전한 신호)가 입력된다. 디퍼런셜 타입 버퍼(1220)는 선택신호(DIFF_EN)에 응답하여 활성화/비활성화된다. 상세하게, 선택신호(DIFF_EN)가 '하이'레벨이면 디퍼런셜 타입 버퍼(1220)는 활성화되고, 선택신호(DIFF_EN)가 '로우'레벨이면 디퍼런셜 타입 버퍼(1220)는 비활성화된다.

선택부(1213)는 디퍼런셜 타입 버퍼(1220)가 활성화된 동안에는 디퍼런셜 타입 버퍼(1220)를 통해 입력된 신호를 내부회로로 전달하고, 제1싱글 엔디드 타입 버퍼(1211)가 활성화된 동안에는 제1싱글 엔디드 타입 버퍼(1211)를 통해 입력된 신호를 내부회로로 전달한다.

제1드라이버(1231)는 제1패드(I/O PAD_1)에 연결되어 제1패드(I/O PAD_1)로 데이터를 출력한다. 제2드라이버(1232)는 제2패드(I/O PAD_2)에 연결되어 제2패드(I/O PAD_2)로 데이터를 출력한다. 제1드라이버(1231)와 제2드라이버(1232)는 싱글 엔디드 방식으로 각각 별개의 신호(DATA1, DATA2)를 출력하기도 하며, 디퍼런셜 방식으로 제1드라이버(1231)는 정신호(DATA1)를 제2드라이버(1232)는 부신호(DATA1B)를 출력하기도 한다.

제1드라이버(1231)와 제2드라이버(1232)를 통해 신호가 어떠한 방식으로 출력될 것인지는 선택신호(DIFF_EN)에 의해 결정된다. 선택신호(DIFF_EN)가 '하이'로 활성화되면 선택부(1233)는 신호(DATA1)가 반전된 부신호(DATA1B)가 제2드라이버(1232)로 출력되도록 하며, 선택신호(DIFF_EN)가 '로우'로 활성화되면 선택부(313)는 신호(DATA2)가 제2드라이버(312)로 출력되도록 한다. 즉, 선택신호(DIFF_EN)가 '하이'로 활성화된 동안에는 신호(DATA1, DATA1B)가 디퍼런셜 방식으로 제1드라이버(1231)와 제2드라이버(1232)를 통해 출력되고, 선택신호(DIFF_EN)가 '로우'로 비활성화된 동안에는 별개의 신호(DATA1, DATA2)가 제1드라이버(1231)와 제2드라이버(1232)를 통해 싱글 엔디드 방식으로 출력된다.

설정부(1240)는 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 입력된 신호를 이용하여 동작 모드의 설정을 한다(설정부(1240)가 설정을 위해 사용하는 신호의 개수는 설계에 따라 달라질 수 있음). 여기서 동작 모드의 설정이란 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 신호가 디퍼런셜 방식으로 입력되는 모드 또는 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 신호가 싱글 엔디드 방식으로 입력되는 모드를 설정하는 것을 의미한다. 동작 모드의 설정은 집적회로 칩(1200)의 초기 동작시에 이루어지는 것이 바람직하다. 설정부(1240)가 신호들을 디코딩한 결과 동작 모드가 디퍼런셜 모드로 설정되면 선택신호(DIFF_EN)는 '하이'레벨이 된다. 따라서 디퍼런셜 모드 설정시에는 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)의 신호를 입력받기 위해 디퍼런셜 타입 버퍼(1220)가 사용되며, 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 신호가 출력될 때에는 디퍼런셜 방식으로 출력된다. 또한, 설정부(1240)가 신호들을 디코딩한 결과 동작 모드가 싱글 엔디드 모드로 설정되면 선택신호(DIFF_EN)는 '로우'레벨이 된다. 따라서 싱글 엔디드 모드로 설정되면 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)의 신호를 입력받기 위해 제1싱글 엔디드 타입 버퍼(1211)와 제2싱글 엔디드 타입 버퍼(1212)가 사용되며, 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 신호가 출력될 때에는 싱글 엔디드 방식으로 출력된다.

설정부(1240)가 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 입력된 신호들을 디코딩하기 이전에 선택신호(DIFF_EN)는 미리 결정된 초기값을 가지고 있다. 예를 들어, 설정부(1240)가 신호들을 디코딩하여 동작모드를 설정하기 이전에 선택신호(DIFF_EN)는 '로우'의 초기값을 가지고 있을 수 있다. 여기서 선택신호(DIFF_EN)가 미리 결정된 초기값을 가지고 있는 이유는 설정부(1240)도 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 입력된 신호를 이용하여 동작모드를 설정하기 때문에, 제1싱글 엔디드 타입 버퍼(1211), 제2싱글 엔디드 타입 버퍼(1212) 및 디퍼런셜 타입 버퍼(1220) 중 한 종류(타입)의 버퍼는 활성화되어 있어야 하기 때문이다.

제3실시예에 따르면, 동작모드가 디퍼런셜 모드로 설정되면 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 신호가 디퍼런셜 방식으로 입/출력되고, 동작모드가 싱글 엔디드 모드로 설정되면 제1패드(I/O PAD_1)와 제2패드(I/O PAD_2)로 신호가 싱글 엔디드 방식으로 입/출력된다. 따라서, 집적회로 칩(1200)이 적용되는 시스템의 사양에 따라 유연하게 신호의 입/출력 방식을 변경할 수 있다.

도 13은 본 발명의 제3실시예에 따른 집적회로 칩(1200)이 마스터 칩과 슬레이브 칩을 포함하는 시스템에서 슬레이브 칩으로 적용된 예를 도시한 도면이다.

도 13을 참조하면, 시스템은 마스터 칩(1300), 슬레이브 칩(1200) 및 마스터 칩(1300)과 슬레이브 칩(1200) 간의 I/O 라인들(I/O LINE_1, I/O LINE_2)을 포함한다.

마스터 칩(1300)은 슬레이브 칩(1200)의 동작 모드를 설정하고, 동작을 제어하는 칩이며, 슬레이브 칩(1200)은 마스터 칩(1300)의 제어를 받아 동작하는 칩이다. 에를 들어, 마스터 칩(1300)은 메모리 콘트롤러 칩이고 슬레이브 칩(1200)은 메모리 칩일 수 있다. 도 12의 집적회로 칩은 도 13의 슬레이브 칩(1200)에 대응된다.

I/O 라인들(I/O LINE_1, I/O LINE_2)은 마스터 칩(1300)과 슬레이브 칩(1200) 간에 신호가 전달되는 라인이다. 도 12에서 설명한 바와 같이, 슬레이브 칩(1200) 내에는 I/O 라인들(I/O LINE_1, I/O LINE_2)의 신호를 입력받기 위한 제1싱글 엔디드 타입 버퍼(1211), 제2싱글 엔디드 타입 버퍼(1212) 및 디퍼런셜 타입 버퍼(1220)가 구비되어, 동작 모드의 설정에 따라 싱글 엔디드 방식 또는 디퍼런셜 방식으로 I/O 라인들(I/O LINE_1, I/O LINE_2)로 전달되는 신호를 수신한다. 또한, 슬레이브 칩(1200) 내에는 I/O 라인들(I/O LINE_1, I/O LINE_2)로 신호를 출력하기 위한 제1드라이버(1231)와 제2드라이버(1232)가 구비되어, 동작 모드의 설정에 따라 싱글 엔디드 방식 또는 디퍼런셜 방식으로 I/O 라인들(I/O LINE_1, I/O LINE_2)로 신호를 출력한다.

도 14는 도 13의 시스템의 동작을 나타낸 순서도이다.

도 14를 참조하면, 먼저 선택신호(DIFF_EN)가 초기값으로 '로우'이므로 슬레이브 칩(1200) 내의 제1싱글 엔디드 타입 버퍼(1211)와 제2싱글 엔디드 타입 버퍼(1212)가 활성화된다(S1410).

마스터 칩(1300)으로부터 I/O 라인들(I/O LINE_1, I/O LINE_2)을 통해 슬레이브 칩(1200)으로 동작 모드를 설정하기 위한 신호가 입력되고, 슬레이브 칩(1200) 내부의 설정부(1240)에 의해 동작 모드가 설정된다(S1420).

동작 모드가 디퍼런셜 모드로 설정된 경우에는(S1430->Y), 선택신호(DIFF_EN)가 '하이'레벨이 된다. 따라서 슬레이브 칩(1200)은 디퍼런셜 방식으로 마스터 칩(1300)과 신호를 주고 받는다(S1440).

동작 모드가 싱글 엔디드 모드로 설정된 경우에는(S1430->N), 선택신호(DIFF_EN)가 '로우'레벨이 된다. 따라서 슬레이브 칩(1200)은 싱글 엔디드 방식으로 마스터 칩(1300)과 신호를 주고 받는다(S1450).

이와 같이, 본 발명의 제3실시예에서 슬레이브 칩(1200)은 자신의 동작 모드 설정에 따라, 디퍼런셜 방식으로 신호를 입/출력하거나 싱글 엔디드 방식으로 신호를 입/출력한다.

본 발명의 기술사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

100: 집적회로 칩 111: 제1싱글 엔디드 타입 버퍼
112: 제2싱글 엔디드 타입 버퍼 120: 디퍼런셜 타입 버퍼
130: 스트로브 입력부 140: 버퍼 제어부

Claims

고속의 신호와 저속의 신호가 입력되는 제1패드;
고속의 신호와 저속의 신호가 입력되는 제2패드;
상기 제1패드에 연결된 제1싱글 엔디드 타입 버퍼;
상기 제2패드에 연결된 제2싱글 엔디드 타입 버퍼;
상기 제1패드와 상기 제2패드에 연결된 디퍼런셜 타입 버퍼;
상기 제1패드와 상기 제2패드로 입력되는 고속의 신호를 스트로브하기 위한 스트로브 신호를 입력받기 위한 스트로브 입력부; 및
상기 스트로브 신호의 프리앰블 구간으로부터 상기 스트로브 신호의 포스트앰블 구간까지 상기 디퍼런셜 타입 버퍼를 활성화하고 상기 제1싱글 엔디드 타입 버퍼와 상기 제2싱글 엔디드 타입 버퍼가 비활성화해 디퍼런셜 프로토콜로 제어하고, 그 이외의 구간에는 상기 디퍼런셜 타입 버퍼를 비활성화하고 상기 제1싱글 엔디드 타입 버퍼와 상기 제2싱글 엔디드 타입 버퍼가 활성화해 싱글 엔디드 프로토콜로 제어하는 버퍼 제어부
를 포함하는 집적회로 칩.
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◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서,
상기 버퍼 제어부는
상기 스트로브 신호의 프리앰블 및 포스트앰블 구간을 감지하는 앰블감지부; 및
상기 앰블감지부가 프리앰블을 감지하면 온/오프 신호를 활성화하고 상기 앰블감지부가 포스트앰블을 감지하면 상기 온/오프 신호를 비활성화하는 온/오프 제어부를 포함하는
집적회로 칩.
고속의 신호와 저속의 신호가 출력되는 제1패드;
고속의 신호와 저속의 신호가 출력되는 제2패드;
상기 제1패드에 연결된 제1드라이버;
상기 제2패드에 연결된 제2드라이버;
상기 제1패드와 상기 제2패드로 출력되는 고속의 신호를 스트로브 하기 위한 스트로브 신호를 생성하는 스트로브 생성부;
상기 스트로브 신호를 출력하는 스트로브 출력부; 및
상기 스트로브 신호의 프리앰블 구간으로부터 상기 스트로브 신호의 포스트 앰블 구간까지 상기 제1드라이버와 상기 제2드라이버로 디퍼런셜 프로토콜로 데이터가 출력되도록 제어하고, 그 이외의 구간에서는 상기 제1드라이버와 상기 제2드라이버 각각으로 싱글 엔디드 프로토콜로 데이터가 출력되도록 제어하는 드라이버 제어부
를 포함하는 집적회로 칩.
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고속의 신호와 저속의 신호가 입/출력되는 제1패드;
고속의 신호와 저속의 신호가 입/출력되는 제2패드;
상기 제1패드에 연결된 제1싱글 엔디드 타입 버퍼;
상기 제2패드에 연결된 제2싱글 엔디드 타입 버퍼;
상기 제1패드와 상기 제2패드에 연결된 디퍼런셜 타입 버퍼;
상기 제1패드와 상기 제2패드로 입력되는 고속의 신호를 스트로브 하기 위한 입력 스트로브 신호를 입력받기 위한 스트로브 입력부;
상기 제1패드에 연결된 제1드라이버;
상기 제2패드에 연결된 제2드라이버;
상기 제1패드와 상기 제2패드로 출력되는 고속의 신호를 스트로브 하기 위한 출력 스트로브 신호를 생성하는 스트로브 생성부;
상기 출력 스트로브 신호를 출력하는 스트로브 출력부;
상기 입력 스트로브 신호의 프리앰블 구간으로부터 상기 입력 스트로브 신호의 포스트앰블 구간까지 상기 디퍼런셜 타입 버퍼를 활성화하고 상기 제1싱글 엔디드 타입 버퍼와 상기 제2싱글 엔디드 타입 버퍼가 비활성화해 디퍼런셜 프로토콜로 제어하고, 그 이외의 구간에는 상기 디퍼런셜 타입 버퍼를 비활성화하고 상기 제1싱글 엔디드 타입 버퍼와 상기 제2싱글 엔디드 타입 버퍼가 활성화해 싱글 엔디드 프로토콜로 제어하는 버퍼 제어부; 및
상기 출력 스트로브 신호의 프리앰블 구간으로부터 상기 출력 스트로브 신호의 포스트 앰블 구간까지 상기 제1드라이버와 상기 제2드라이버로 디퍼런셜 프로토콜로 데이터가 출력되도록 제어하고, 그 이외의 구간에서는 상기 제1드라이버와 상기 제2드라이버 각각으로 싱글 엔디드 프로토콜로 데이터가 출력되도록 제어하는 드라이버 제어부
를 포함하는 집적회로 칩.
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고속의 신호와 저속의 신호가 입력되는 제1패드;
고속의 신호와 저속의 신호가 입력되는 제2패드;
상기 제1패드에 연결된 제1싱글 엔디드 타입 버퍼;
상기 제2패드에 연결된 제2싱글 엔디드 타입 버퍼;
상기 제1패드와 상기 제2패드에 연결된 디퍼런셜 타입 버퍼;
상기 제1패드와 상기 제2패드로 입력되는 신호의 종류를 나타내는 하나 이상의 상황신호를 입력받는 상황신호 입력부; 및
상기 하나 이상의 상황신호에 응답해 상기 디퍼런셜 타입 버퍼 또는 상기 제1 및 제2싱글 엔디드 타입 버퍼를 활성화하는 버퍼 제어부를 포함하고,
상기 하나 이상의 상황신호는 커맨드 래치 인에이블 신호와 어드레스 래치 인에이블 신호를 포함하고,
상기 커맨드 래치 인에이블 신호와 상기 어드레스 래치 인에이블 신호가 모두 비활성화되면 상기 디퍼런셜 타입 버퍼가 활성화되고, 그렇지 않으면 상기 제1 및 제2싱글 엔디드 타입 버퍼가 활성화되는
비휘발성 메모리.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제 10항에 있어서,
상기 비휘발성 메모리는
칩 인에이블 신호를 입력받는 칩 인에이블 입력부를 더 포함하고,
상기 칩 인에이블 신호가 비활성화되면 상기 디퍼런셜 타입 버퍼와 상기 제1 및 제2싱글 엔디드 타입 버퍼를 모두 비활성화하는
비휘발성 메모리.
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