KR20110035749A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20110035749A
KR20110035749A KR1020090093581A KR20090093581A KR20110035749A KR 20110035749 A KR20110035749 A KR 20110035749A KR 1020090093581 A KR1020090093581 A KR 1020090093581A KR 20090093581 A KR20090093581 A KR 20090093581A KR 20110035749 A KR20110035749 A KR 20110035749A
Authority
KR
South Korea
Prior art keywords
signal
clock
output
odt
data
Prior art date
Application number
KR1020090093581A
Other languages
English (en)
Inventor
강재석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090093581A priority Critical patent/KR20110035749A/ko
Publication of KR20110035749A publication Critical patent/KR20110035749A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Dram (AREA)

Abstract

데이터 읽기모드에서 DLL클럭신호의 불필요한 토글링(Toggling)으로 인한 전류소모를 감소시킨 반도체 메모리 장치가 개시된다. 이를 위한 반도체 메모리 장치는, 출력 인에이블 신호 및 DLL클럭신호에 응답하여 읽기 데이터를 출력하는 데이터 출력부와, 출력 인에이블 신호 및 ODT(On Die Termination) 인에이블 신호에 응답하여 활성화 되는 클럭제어신호를 출력하는 클럭구동 제어부와, 클럭제어신호의 활성화 구간동안 데이터 출력부로 상기 DLL클럭신호를 구동하는 클럭 구동부를 구비한다.
Figure P1020090093581
클럭신호, DLL클럭신호, 토글링, 전류소모, 데이터 출력

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로서, 데이터 출력동작을 제어하는 DLL클럭신호를 전달하는 기술에 관한 것이다.
반도체 메모리 장치는 동작속도를 향상시키고 효율적인 내부동작을 위하여 클럭(Clock)과 같은 기준 주기펄스신호(Periodic pulse signal)에 동기되어 동작한다. 따라서 대부분의 반도체 메모리 장치는 외부에서 공급되는 클럭 또는 필요에 따라 내부에서 생성된 내부 클럭을 이용하여 동작하게 된다.
일반적으로 읽기 커맨드가 인가되면 반도체 메모리 장치의 데이터 출력회로는 DLL(Delay Locked Loop)클럭신호의 제어를 통해서 읽기 데이터를 출력하게 된다. 즉, 반도체 메모리 장치가 데이터 읽기모드로 동작하는 동안 데이터 출력회로에 DLL클럭신호가 전달되고, 전달된 DLL클럭신호의 제어를 통해서 읽기 데이터가 출력된다.
한편, 종래의 반도체 메모리 장치는 읽기 커맨드가 인가되어 데이터 읽기모 드로 동작할 때, 데이터 출력회로에 계속해서 토글링(Toggling) 하는 DLL클럭신호를 전달한다. 따라서 데이터 읽기모드에서 DLL클럭신호의 토글링(Toggling)으로 인한 전류소모가 크므로 이를 개선하기 위한 기술이 요구되고 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 데이터 읽기모드에서 DLL클럭신호의 불필요한 토글링(Toggling)으로 인한 전류소모를 감소시킨 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 출력 인에이블 신호 및 DLL클럭신호에 응답하여 읽기 데이터를 출력하는 데이터 출력부; 상기 출력 인에이블 신호 및 ODT(On Die Termination) 인에이블 신호에 응답하여 활성화 되는 클럭제어신호를 출력하는 클럭구동 제어부; 및 상기 클럭제어신호의 활성화 구간동안 상기 데이터 출력부로 상기 DLL클럭신호를 구동하는 클럭 구동부를 구비하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 데이터 읽기모드에서 DLL클럭신호 및 클럭신호에 응답하여 생성된 출력 인에이블 신호 및 상기 DLL클럭신호의 제어에 따라 읽기 데이터를 출력하는 데이터 출력부; 상기 출력 인에이블 신호, ODT(On Die Termination) 인에이블 신호, ODT(On Die Termination) 디스에이블 신호에 응답하여 활성화 되는 클럭제어신호를 출력하는 클럭구동 제어부; 및 상기 클럭제어신호의 활성화 구간동안 상기 데이터 출력부로 상기 DLL클럭신호를 구동하는 클럭 구동부를 구비하는 반도체 메모리 장치가 제공된다.
본 발명을 적용한 반도체 메모리 장치는 데이터 읽기모드에서 실제로 데이터를 출력하는 구간 및 데이터 출력대기 구간에서만 토글링(Toggling)하는 DLL클럭신호를 데이터 출력회로로 전달한다. 따라서 DLL클럭신호의 불필요한 토글링(Toggling)으로 인한 전류소모를 감소시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 1을 참조하면 반도체 메모리 장치(1)는, 출력 인에이블 신호(OUTEN) 및 DLL클럭신호(DLLCLKD)에 응답하여 읽기 데이터를 출력하는 데이터 출력부(30)와, 출력 인에이블 신호(OUTEN) 및 ODT(On Die Termination) 인에이블 신호(ODT_EN)에 응답하여 활성화 되는 클럭제어신호(ENCLK)를 출력하는 클럭구동 제어부(220)와, 클럭제어신호(ENCLK)의 활성화 구간동안 데이터 출력부(30)로 DLL클럭신호(DLLCLKD)를 구동하는 클럭 구동부(210)를 구비한다.
여기에서 출력 인에이블 신호(OUTEN)는 데이터 읽기모드에서 DLL클럭신호(DLLCLK) 및 클럭신호(CLK)에 응답하여 생성된 신호이다. 참고적으로 출력 인에이블 신호(OUTEN)는 출력제어신호 생성부(10)에서 생성되는데, 출력제어신호 생성부(10)는 읽기신호(RDCMD)가 활성화 되면 DLL클럭신호(DLLCLK) 및 클럭신호(CLK) 간의 클럭 도메인 크로싱(Clock Domain Crossing)을 통하여 출력 인에이블 신호(OUTEN)를 생성하게 된다. 출력제어신호 생성부(10)는 본 발명의 기술적인 사상과는 직접 관련없는 부분이므로 자세한 설명은 생략한다.
클럭구동 제어부(220)에서 출력되는 클럭제어신호(ENCLK)는 출력 인에이블 신호(OUTEN)의 활성화 시점에 활성화 되고 ODT 인에이블 신호(ODT_EN)의 활성화 시점에 비활성화 되는 신호이다. 따라서 클럭 구동부(210)는 클럭제어신호(ENCLK)의 활성화 구간, 즉 출력 인에이블 신호(OUTEN)의 활성화 시점부터 ODT 인에이블 신호(ODT_EN)의 활성화 시점까지 데이터 출력부(30)로 토글링(Toggling) 하는 DLL클럭신호(DLLCLKD)를 구동하게 된다.
데이터 출력부(30)는 출력 제어부(310)와, 출력 구동부(320)로 구성된다. 출력 제어부(310)는 출력 인에이블 신호(OUTEN) 및 DLL클럭신호(DLLCLKD)의 제어를 통해서 스트로브 신호(R(F)CLKDQS), 출력클럭신호(R(F)CLKDLL), 구동오프신호(DRVOFF), ODT 인에이블 신호(ODT_EN) 등을 생성한다. 또한, 출력 구동부(320)는 스트로브 신호(R(F)CLKDQS), 출력클럭신호(R(F)CLKDLL), 구동오프신호(DRVOFF), ODT 인에이블 신호(ODT_EN)의 제어를 통해서 데이터(DQ) 및 데이터 스트로브 신호(DQS)를 출력한다. 참고적으로 본 실시예에서 ODT 인에이블 신호(ODT_EN)는 데이터 출력부(30)의 출력 제어부(310)에서 생성되도록 구성하였으나, 출력제어신호 생성부(10)에서 생성되도록 구성할 수도 있을 것이다.
즉, 반도체 메모리 장치는 데이터 읽기모드에서 클럭 전달부(20) - 클럭구동 제어부(220) 및 클럭 구동부(210)로 구성됨 - 가 읽기 데이터가 출력되는 구간 동안만 데이터 출력부(30)에 토글링(Toggling) 하는 DLL클럭신호(DLLCLKD)를 전달하고, 데이터 출력부(30)는 DLL클럭신호(DLLCLKD)의 제어를 통해서 읽기 데이터를 출력하게 된다. 따라서 데이터 출력부(30)로 전달되는 DLL클럭신호(DLLCLKD)는 데이터 읽기모드의 전 구간에서 토글링(Toggling) 하는 것이 아니라 실제로 데이터가 출력되는 구간에서만 토글링(Toggling) 하게 된다. 따라서 DLL클럭신호(DLLCLK)의 불필요한 토글링으로 인한 전류소모가 크게 감소한다.
도 2는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 2를 참조하면 반도체 메모리 장치(2)는, 데이터 읽기모드에서 DLL클럭신호(DLLCLK) 및 클럭신호(CLK)에 응답하여 생성된 출력 인에이블 신호(OUTEN)와, DLL클럭신호(DLLCLKD)의 제어에 따라 읽기 데이터를 출력하는 데이터 출력부(30A)와, 출력 인에이블 신호(OUTEN), ODT(On Die Termination) 인에이블 신호(ODT_EN), ODT 디스에이블 신호(DISODT)에 응답하여 활성화 되는 클럭제어신호(ENCLK)를 출력 하는 클럭구동 제어부(220A)와, 클럭제어신호(ENCLK)의 활성화 구간동안 데이터 출력부(30A)로 DLL클럭신호(DLLCLKD)를 구동하는 클럭 구동부(210A)를 구비한다.
참고적으로 출력 인에이블 신호(OUTEN)는 출력제어신호 생성부(10A)에서 생성되는데, 출력제어신호 생성부(10A)는 읽기신호(RDCMD)가 활성화 되면 DLL클럭신호(DLLCLK) 및 클럭신호(CLK) 간의 클럭 도메인 크로싱(Clock Domain Crossing)을 통하여 출력 인에이블 신호(OUTEN)를 생성하게 된다. 또한, 출력제어신호 생성부(10A)는 읽기대기신호(SNOOPING_RD)에 응답하여 활성화 되는 ODT 디스에이블 신호(DISODT)를 생성한다. 출력제어신호 생성부(10A)는 본 발명의 기술적인 사상과는 직접 관련없는 부분이므로 자세한 설명은 생략한다.
도 3은 클럭구동 제어부(220A)와 클럭 구동부(210A)로 구성되는 클럭 전달부(20A)에 대한 구성도이다.
도 3을 참조하면 클럭구동 제어부(220A)는, 출력 인에이블 신호(OUTEN) 및 ODT 디스에이블 신호(DISODT)를 입력으로 하는 부정논리합 수단(NOR)과, 부정논리합 수단(NOR)의 출력신호 및 ODT 인에이블 신호(ODT_EN)를 입력으로 하여 클럭제어신호(ENCLK)를 출력하는 부정논리곱 수단(NAND)으로 구성된다. 또한, 클럭 구동부(210A)는 클럭제어신호(ENCLK)가 활성화 되었을 때 DLL클럭신호(DLLCLK)를 지연시켜 출력하는 지연부와, 지연부에서 출력되는 신호를 버퍼링하여 하는 버퍼부로 구성된다.
클럭구동 제어부(220A)에서 출력되는 클럭제어신호(ENCLK)는 출력 인에이블 신호(OUTEN) 및 ODT 디스에이블 신호(DISODT)의 활성화 시점에 활성화 되고 ODT 인에이블 신호(ODT_EN)의 활성화 시점에 비활성화 되는 신호이다. 클럭제어신호(ENCLK)는 출력 인에이블 신호(OUTEN)의 활성화 시점부터 ODT 인에이블 신호(ODT_EN)의 활성화 시점까지 활성화 된다. 또한, ODT 디스에이블 신호(DISODT)의 활성화 시점부터 ODT 인에이블 신호(ODT_EN)의 활성화 시점까지 활성화 된다.
클럭 구동부(210A)는 클럭제어신호(ENCLK)의 활성화 구간, 즉 출력 인에이블 신호(OUTEN)의 활성화 시점부터 ODT 인에이블 신호(ODT_EN)의 활성화 시점까지 데이터 출력부(30A)로 토글링(Toggling) 하는 DLL클럭신호(DLLCLKD)를 구동한다. 또한, ODT 디스에이블 신호(DISODT)의 활성화 시점부터 ODT 인에이블 신호(ODT_EN)의 활성화 시점까지 데이터 출력부(30A)로 토글링(Toggling) 하는 DLL클럭신호(DLLCLKD)를 구동한다.
데이터 출력부(30A)는 출력 제어부(310A)와, 출력 구동부(320A)로 구성된다. 출력 제어부(310A)는 출력 인에이블 신호(OUTEN), DLL클럭신호(DLLCLKD), ODT 디스에이블 신호(DISODT)의 제어를 통해서 스트로브 신호(R(F)CLKDQS), 출력클럭신호(R(F)CLKDLL), 구동오프신호(DRVOFF), ODT 인에이블 신호(ODT_EN) 등을 생성한다. 또한, 출력 구동부(320A)는 스트로브 신호(R(F)CLKDQS), 출력클럭신호(R(F)CLKDLL), 구동오프신호(DRVOFF), ODT 인에이블 신호(ODT_EN)의 제어를 통해서 데이터(DQ) 및 데이터 스트로브 신호(DQS)를 출력한다. 참고적으로 본 실시예에서 ODT 인에이블 신호(ODT_EN)는 데이터 출력부(30A)의 출력 제어부(310A)에서 생성되도록 구성하였으나, 출력제어신호 생성부(10A)에서 생성되도록 구성할 수도 있 을 것이다.
도 4는 도 2의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
도 4의 타이밍 다이어그램을 참조하여, 반도체 메모리 장치(2)의 내부동작을 설명하면 다음과 같다.
외부에서 읽기 커맨드(READ)가 인가되면 읽기신호(RDCMD)와 읽기대기신호(SNOOPING_RD)가 순차적으로 활성화 된다.
우선, 읽기신호(RDCMD)가 하이레벨로 활성화 되면 클럭신호(CLK) 및 DLL클럭신호(DLLCLK)의 클럭 도메인 크로싱(Clock Domain Crossing)을 통해서 출력 인에이블 신호(OUTEN)가 하이레벨로 활성화 된다. 출력 인에이블 신호(OUTEN)가 활성화 되는 시점에 클럭제어신호(ENCLK)가 하이레벨로 활성화 되므로 데이터 출력부(30A)에 토글링(Toggling) 하는 DLL클럭신호(DLLCLKD)가 전달된다. 데이터 출력부(30A)는 전달된 DLL클럭신호(DLLCLKD)의 제어를 통해서 데이터(DATA)를 출력하게 된다. 참고적으로, ODT 인에이블 신호(ODT_EN)는 출력 인에이블 신호(OUTEN)가 활성화 된 시점에서 1tck 이후에 로우레벨로 비활성화 된다.
다음으로, ODT 인에이블 신호(ODT_EN)가 하이레벨로 활성화 되는 시점에 클럭제어신호(ENCLK)가 로우레벨로 비활성화 되므로 데이터 출력부(30A)에 DLL클럭신호(DLLCLK)가 전달되지 않는다. 참고적으로 DLL클럭신호(DLLCLK)가 전달되지 않는다는 것은 토글링(Toggling) 하는 DLL클럭신호(DLLCLK)가 전달되지 않는다는 의미 이다.
한편, 읽기대기신호(SNOOPING_RD)가 하이레벨로 활성화 되면 일정시간 이후에 ODT 디스에이블 신호(DISODT)가 하이레벨로 활성화 된다. ODT 인에이블 신호(ODT_EN)가 활성화 되는 시점에 클럭제어신호(ENCLK)가 다시 하이레벨로 활성화 되므로 데이터 출력부(30A)에 토글링(Toggling) 하는 DLL클럭신호(DLLCLKD)가 전달된다. 참고적으로, ODT 인에이블 신호(ODT_EN)는 ODT 디스에이블 신호(DISODT)가 활성화 된 시점에서 1tck 이후에 로우레벨로 비활성화 된다.
다음으로, ODT 인에이블 신호(ODT_EN)가 하이레벨로 활성화 되는 시점에 클럭제어신호(ENCLK)가 로우레벨로 비활성화 되므로 데이터 출력부(30A)에 DLL클럭신호(DLLCLK)가 전달되지 않는다.
즉, 타이밍 다이어그램을 통해서 데이터 읽기모드에서 데이터가 출력되는 구간과 데이터 출력대기 구간 동안에만 데이터 출력부(30A)로 토글링(Toggling) 하는 DLL클럭신호(DLLCLKD)가 전달되는 것을 확인할 수 있다.
반도체 메모리 장치는 데이터 읽기모드에서 클럭 전달부(20A) - 클럭구동 제어부(220A) 및 클럭 구동부(210A)로 구성됨 - 가 읽기 데이터가 출력되는 구간 및 데이터 출력대기 구간 동안에만 데이터 출력부(30A)에 토글링(Toggling) 하는 DLL클럭신호(DLLCLKD)를 전달한다. 따라서 데이터 출력부(30A)로 전달되는 DLL클럭신호(DLLCLKD)는 데이터 읽기모드의 전 구간에서 토글링(Toggling) 하는 것이 아니라 실제로 데이터가 출력되는 구간 및 데이터 출력대기 구간 동안에만 토글 링(Toggling) 하게 된다. 따라서 DLL클럭신호(DLLCLK)의 불필요한 토글링으로 인한 전류소모가 크게 감소한다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기의 실시예에 따라 구체적으로 기술되었으나, 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 예컨대, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 3은 도 2의 클럭 전달부에 대한 구성도이다.
도 4는 도 2의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
*도면의 주요 부분에 대한 부호의 설명
20, 20A : 클럭 전달부
30, 30A : 데이터 출력부

Claims (6)

  1. 출력 인에이블 신호 및 DLL클럭신호에 응답하여 읽기 데이터를 출력하는 데이터 출력부;
    상기 출력 인에이블 신호 및 ODT(On Die Termination) 인에이블 신호에 응답하여 활성화 되는 클럭제어신호를 출력하는 클럭구동 제어부; 및
    상기 클럭제어신호의 활성화 구간동안 상기 데이터 출력부로 상기 DLL클럭신호를 구동하는 클럭 구동부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 클럭제어신호는,
    상기 출력 인에이블 신호의 활성화 시점에 활성화 되고 상기 ODT 인에이블 신호의 활성화 시점에 비활성화 되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 출력 인에이블 신호는,
    데이터 읽기모드에서 상기 DLL클럭신호 및 클럭신호에 응답하여 생성된 신호 인 것을 특징으로 하는 반도체 메모리 장치.
  4. 데이터 읽기모드에서 DLL클럭신호 및 클럭신호에 응답하여 생성된 출력 인에이블 신호와, 상기 DLL클럭신호의 제어에 따라 읽기 데이터를 출력하는 데이터 출력부;
    상기 출력 인에이블 신호, ODT(On Die Termination) 인에이블 신호, ODT 디스에이블 신호에 응답하여 활성화 되는 클럭제어신호를 출력하는 클럭구동 제어부; 및
    상기 클럭제어신호의 활성화 구간동안 상기 데이터 출력부로 상기 DLL클럭신호를 구동하는 클럭 구동부
    를 구비하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 클럭제어신호는,
    상기 출력 인에이블 신호 및 상기 ODT 디스에이블 신호의 활성화 시점에 활성화 되고, 상기 ODT 인에이블 신호의 활성화 시점에 비활성화 되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항 또는 제5항에 있어서,
    상기 출력 인에이블 신호는 읽기신호에 응답하여 활성화 되는 신호이며, 상기 ODT 디스에이블 신호는 읽기대기신호에 응답하여 활성화 되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
KR1020090093581A 2009-09-30 2009-09-30 반도체 메모리 장치 KR20110035749A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090093581A KR20110035749A (ko) 2009-09-30 2009-09-30 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090093581A KR20110035749A (ko) 2009-09-30 2009-09-30 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20110035749A true KR20110035749A (ko) 2011-04-06

Family

ID=44044047

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090093581A KR20110035749A (ko) 2009-09-30 2009-09-30 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20110035749A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130139643A (ko) * 2012-06-13 2013-12-23 에스케이하이닉스 주식회사 집적 회로 및 이의 동작 방법
KR20170088758A (ko) * 2016-01-25 2017-08-02 삼성전자주식회사 반도체 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130139643A (ko) * 2012-06-13 2013-12-23 에스케이하이닉스 주식회사 집적 회로 및 이의 동작 방법
US8922248B2 (en) 2012-06-13 2014-12-30 SK Hynix Inc. Clock control signal generation using transition of the control signal
KR20170088758A (ko) * 2016-01-25 2017-08-02 삼성전자주식회사 반도체 장치

Similar Documents

Publication Publication Date Title
JP5036998B2 (ja) データストローブバスラインの効率を向上させることができるメモリ装置、それを備えるメモリシステム及びデータストローブ信号の制御方法
JP2009211797A (ja) 半導体素子
US8514639B2 (en) Semiconductor memory device and method for operating the same
KR100935728B1 (ko) 스트로브 신호 제어 회로
US7773709B2 (en) Semiconductor memory device and method for operating the same
KR101020290B1 (ko) 버스트모드 제어회로
KR20160002503A (ko) 반도체 메모리 장치 및 그 동작방법
KR20110035749A (ko) 반도체 메모리 장치
US8014227B2 (en) Burst length control circuit and semiconductor memory device using the same
KR100903368B1 (ko) 고속으로 데이터 송신할 수 있는 반도체 메모리 장치
KR20120044668A (ko) 반도체 메모리 장치 및 그를 포함하는 반도체 시스템
KR20190118020A (ko) 반도체 장치
KR20110060514A (ko) 내부커맨드생성회로
KR100968150B1 (ko) 클럭제어회로 및 이를 이용한 반도체 메모리 장치
KR100940850B1 (ko) 반도체 메모리 장치의 프리차지 제어 회로 및 방법
KR100924356B1 (ko) 커맨드 디코더 및 커맨드 신호 생성회로
KR20120098013A (ko) 터미네이션 제어회로 및 이를 포함하는 반도체 장치
KR100870426B1 (ko) 내부 제어신호 생성장치를 구비하는 반도체메모리소자
KR100929831B1 (ko) 고속의 데이터 입출력을 위한 반도체 메모리 장치
KR100980605B1 (ko) 클럭패스 제어회로 및 이를 이용한 반도체 메모리 장치
KR101004667B1 (ko) 내부 전원 전압 생성회로 및 그의 생성 방법
KR100400770B1 (ko) 데이터 출력회로
KR100884608B1 (ko) 반도체메모리소자
KR20060114232A (ko) 반도체메모리소자
KR100917629B1 (ko) 데이터 출력 제어회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination