KR100980605B1 - 클럭패스 제어회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

클럭패스 제어회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 다수의 클럭패스를 포함하고 있는 집적회로 및 반도체 메모리 장치의 라이트 클럭패스를 제어하는 기술에 관한 것으로, 라이트 클럭패스를 제어함으로서 클럭신호의 불필요한 토글링(Toggling)으로 인한 전류소모를 감소시킨 집적회로 및 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다. 본 발명에서는 데이터 입력버퍼의 인에이블 구간에 대응하는 활성화 구간을 갖는 클럭제어신호를 이용하여 라이트 클럭패스를 통해서 전달되는 클럭신호의 토글링(Toggling)을 제어하는 방식을 사용하였다. 따라서 라이트 클럭패스를 통해서 전달되는 클럭신호는 클럭제어신호의 활성화 구간에서만 토글링(Toggling)을 하게 되어 클럭신호의 토글링으로 인한 전류소모를 최소화 시킬 수 있다.
Figure R1020080105281
라이트 클럭패스, 다이나믹 전류, 클럭 토글링, 집적회로, 반도체 메모리 장치

Description

클럭패스 제어회로 및 이를 이용한 반도체 메모리 장치{CLOCK PATH CONTROL CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은 반도체 설계기술에 관한 것으로서, 다수의 클럭패스를 포함하고 있는 집적회로 및 반도체 메모리 장치의 라이트 클럭패스를 제어하는 기술에 관한 것이다.
일반적으로 반도체 메모리 장치는 내부회로에 클럭신호를 전달하기 위해서 다수의 클럭패스(CLOCK PATHS)를 포함하고 있으며, 각각의 내부회로는 해당 클럭패스를 통해서 제공된 클럭신호를 이용하게 된다.
도 1은 종래기술의 반도체 메모리 장치의 구성도이다.
도 1을 참조하면, 반도체 메모리 장치는 패드(PAD)를 통해서 인가된 클럭신호(CLK)를 클럭 입력버퍼에서 버퍼링하여 제1 클럭패스(CLK PATH1), 제2 클럭패스(CLK PATH2), 라이트 클럭패스(WRITE CLK PATH)로 전달하게 된다. 제1, 제2 클럭패스(CLK PATH1, CLK PATH2)를 통해서 전달되는 클럭신호(CLK)는 각각 제1 내부회 로(130)와 제2 내부회로(140)에 제공되어 해당 내부회로에서 사용하게 된다.
또한, 상기의 반도체 메모리 장치는 라이트 클럭패스(WRITE CLK PATH)로 전달된 클럭신호(CLK_W)와 데이터 정렬신호(ALIGN_S)를 비교하여 데이터 입력 활성화신호(DINSTBP)를 생성하기 위한 데이터 입력 제어부(110)와, 데이터 입력버퍼에서 출력되어 정렬된 입력 데이터 신호(DATA_IN<1:N>)를 데이터 입력 활성화신호(DINSTBP)에 응답하여 데이터 전송라인(GLOBAL DATA LINE)에 전달하기 위한 데이터 입력 구동부(120)를 구비한다.
상기와 같이 구성되는 반도체 메모리 장치의 동작은 다음과 같이 이루어진다.
데이터 입력 제어부(110)는 라이트 클럭패스(WRITE CLK PATH)로 전달된 클럭신호(CLK_W)와 데이터 정렬신호(ALIGN_S)를 비교하여 데이터 입력 활성화신호(DINSTBP)를 생성하는데, 데이터 정렬신호(ALIGN_S)는 외부에서 인가된 입력 데이터 신호(DATA_IN<1:N>)가 데이터 입력버퍼에서 버퍼링 되고, 병렬로 정렬되었을 때 활성화 되는 신호이다. 또한, 데이터 입력 구동부(120)는 데이터 입력 활성화신호(DINSTBP)에 응답하여 정렬된 입력 데이터 신호(DATA_IN<1:N>)를 데이터 전송라인(GLOBAL DATA LINE)에 전달하여 내부로 전송시키게 된다.
상기와 같은 종래기술의 반도체 메모리 장치는 데이터 입력 활성화신호(DINSTBP)를 생성하는 데이터 입력 제어부(110)에 제공되는 클럭신호(CLK_W)가 계속해서 토글링(Toggling)을 하게 되므로 클럭신호의 다이나믹 전류소모가 계속해서 발생한다. 반도체 메모리 장치의 성능을 향상시키기 위해서 클럭신호의 주파수 가 높아지면서, 클럭신호의 토글링(Toggling)으로 인한 다이나믹 전류 역시 주파수에 비례하여 커지고 있으므로 클럭신호로 인한 전류소모를 감소시키는 기술이 요구되고 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 라이트 클럭패스를 제어함으로서 클럭신호의 불필요한 토글링(Toggling)으로 인한 전류소모를 감소시킨 집적회로 및 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 클럭신호를 내부회로에 전달하기 위한 다수의 클럭패스(Clock Paths)를 포함하는 집적회로에 있어서, 데이터 입력버퍼의 인에이블 구간에 대응하는 활성화 구간을 갖는 클럭제어신호를 생성하기 위한 클럭제어신호 생성부와,상기 클럭제어신호의 활성화 구간 동안 라이트 클럭패스에 클럭신호를 제공하기 위한 클럭 전달부를 구비하는 라이트 클럭패스 제어회로가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 클럭신호를 내부회로에 전달하기 위한 다수의 클럭패스를 포함하는 반도체 메모리 장치에 있어서, 데이터 입력버퍼의 인에이블 구간에 대응하는 활성화 구간을 갖는 제어신호의 비활성화 시점을 예정된 지연값만큼 지연시켜, 상기 제어신호보다 상기 지연값만큼 확장된 활성화 구간을 갖는 클럭제어신호를 생성하기 위한 클럭제어신호 생성부; 상기 클럭제어신호의 활성화 구간 동안 라이트 클럭패스에 클럭신호를 제공하기 위한 클럭 전달부; 상기 라이트 클럭패스로 전달된 클럭신호와 데이터 정렬신호를 비교하여 데이터 입력 활성화신호를 생성하기 위한 데이터 입력 제어부; 및 상기 데이터 입력버퍼에서 출력되어 정렬된 입력 데이터 신호를 상기 데이터 입력 활성화신호에 응답하여 데이터 전송라인에 전달하기 위한 데이터 입력 구동부를 구비하는 반도체 메모리 장치가 제공된다.
본 발명에서는 데이터 입력버퍼의 인에이블 구간에 대응하는 활성화 구간을 갖는 클럭제어신호를 이용하여 라이트 클럭패스를 통해서 전달되는 클럭신호의 토글링(Toggling)을 제어하는 방식을 사용하였다. 따라서 라이트 클럭패스를 통해서 전달되는 클럭신호는 클럭제어신호의 활성화 구간에서만 토글링(Toggling)을 하게 되어 클럭신호의 토글링으로 인한 전류소모를 최소화 시킬 수 있다.
본 발명에 따르면 라이트 클럭패스로 전달되는 클럭신호가 클럭제어신호의 활성화 구간에서만 토글링(Toggling) 하도록 제어하므로 클럭신호의 토글링으로 인한 전류소모를 감소시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedence, HI-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 클럭신호의 토글링(Toggling)을 천이(Transition) 라고 기술하기도 하는데 본 발명에서는 두 용어를 혼용하기로 한다.
도 2는 본 발명의 일 실시예에 따른 집적회로의 구성도이다.
도 2를 참조하면, 집적회로는 패드(PAD)를 통해서 인가된 클럭신호(CLK)를 클럭 입력버퍼에서 버퍼링하여 제1 클럭패스(CLK PATH1), 제2 클럭패스(CLK PATH2), 라이트 클럭패스(WRITE CLK PATH)로 전달하게 된다. 제1, 제2 클럭패스(CLK PATH1, CLK PATH2)를 통해서 전달되는 클럭신호(CLK)는 각각 제1 내부회로(230)와 제2 내부회로(240)에 제공되어 해당 내부회로에서 사용하게 된다. 또한, 상기의 집적회로는 라이트 클럭패스 제어회로를 포함하여 구성된다.
라이트 클럭패스 제어회로는 데이터 입력버퍼의 인에이블 구간에 대응하는 활성화 구간을 갖는 클럭제어신호(CLK_CTRL)를 생성하기 위한 클럭제어신호 생성부(210)와, 클럭제어신호(CLK_CTRL)의 활성화 구간 동안 라이트 클럭패스(WRITE CLK PATH)에 클럭신호(CLK)를 제공하기 위한 클럭 전달부(220)를 구비한다.
상기의 라이트 클럭패스 제어회로의 클럭제어신호 생성부(210)는 데이터 입력버퍼 인에이블 신호(ENDINDSB)를 입력받아 데이터 입력버퍼 인에이블 신호(ENDINDSB)의 비활성화 시점을 지연시켜 데이터 입력버퍼 인에이블 신 호(ENDINDSB)보다 확장된 활성화 구간을 갖는 클럭제어신호(CLK_CTRL)를 생성할 수 있다.
상기와 같이 구성되는 라이트 클럭패스 제어회로의 세부구성과 동작을 살펴보면 다음과 같다.
클럭제어신호 생성부(210)는 클럭신호(CLK)에 응답하여 데이터 입력버퍼 인에이블 신호(ENDINDSB)를 래칭하기 위한 래칭부(211)와, 데이터 입력버퍼 인에이블 신호(ENDINDSB)와 래칭부(211)의 출력신호를 비교하기 위한 비교부(212)로 구성된다. 여기에서 래칭부(211)는 클럭신호(CLK)를 반전시킨 신호의 제어를 받는 복수의 플립플롭(DFF1, DFF2)으로 구성된다. 또한, 비교부(212)는 데이터 입력버퍼 인에이블 신호(ENDINDSB)와 래칭부(211)의 출력신호를 입력으로 하는 부정논리곱수단(NAND1)으로 구성된다. 실시예에서 부정논리곱수단(NAND1)은 난드 게이트(NAND GATE)를 이용하였다.
또한, 클럭 전달부(220)는 클럭제어신호(CLK_CTRL)와 클럭신호(CLK)를 입력으로 하는 논리곱수단(NAND2, INV2)으로 구성된다. 실시예에서 논리곱수단(NAND2, INV2)은 난드 게이트(NAND GATE, NAND1)와 인버터(INVERTER, INV1)를 이용하였다.
클럭제어신호 생성부(210)의 래칭부(211)는 데이터 입력버퍼 인에이블 신호(ENDINDSB)를 클럭신호(CLK)의 반전신호의 제어를 통해서 일정시간 지연시켜 출력하고, 지연되어 출력되는 신호와 데이터 입력버퍼 인에이블 신호(ENDINDSB)를 비교부(212)에서 비교하여 데이터 입력버퍼 인에이블 신호(ENDINDSB)보다 확장된 활성화 구간을 갖는 클럭제어신호(CLK_CTRL)를 생성하게 된다.
클럭 전달부(220)는 클럭제어신호(CLK_CTRL)가 활성화 되어 있을 때 라이트 클럭패스(WRITE CLK PATH)에 클럭신호(CLK)를 제공하게 되므로, 클럭제어신호(CLK_CTRL)가 비활성화 되었을 때 라이트 클럭패스(WRITE CLK PATH)의 클럭신호는 토글링(Toggling)을 하지 않게 된다. 즉, 라이트 클럭패스(WRITE CLK PATH)로 전달되는 클럭신호(CLK)는 클럭제어신호(CLK_CTRL)의 활성화 구간에서만 토글링(Toggling)을 하게 된다.
한편, 데이터 입력버퍼 인에이블 신호(ENDINDSB)의 제어를 받는 데이터 입력버퍼 - 도면에 미도시됨 - 는 데이터 입력버퍼 인에이블 신호(ENDINDSB)의 활성화 구간동안 입출력 패드(DQ)를 통해서 순차적으로 인가되는 입력 데이터 신호를 버퍼링하여 출력한다. 또한 데이터 입력버퍼에서 출력된 입력 데이터 신호는 병렬로 정렬되어 내부로 전송되므로 입력 데이터 신호가 정렬되어 전송되는 시점까지는 라이트 클럭패스(WRITE CLK PATH)에 클럭신호(CLK)가 제공되어야 한다. 따라서 클럭제어신호(CLK_CTRL)는 최소한 데이터 입력버퍼에서 출력된 입력 데이터 신호가 정렬된 이후에 비활성화 되어야 한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 3을 참조하면, 반도체 메모리 장치는 패드(PAD)를 통해서 인가된 클럭신호(CLK)를 클럭 입력버퍼에서 버퍼링하여 제1 클럭패스(CLK PATH1), 제2 클럭패스(CLK PATH2), 라이트 클럭패스(WRITE CLK PATH)로 전달하게 된다. 제1, 제2 클럭패스(CLK PATH1, CLK PATH2)를 통해서 전달되는 클럭신호(CLK)는 각각 제1 내부회로(350)와 제2 내부회로(360)에 제공되어 해당 내부회로에서 사용하게 된다.
또한, 상기의 반도체 메모리 장치는 데이터 입력버퍼의 인에이블 구간에 대응하는 활성화 구간을 갖는 제어신호(ENDINDSB)의 비활성화 시점을 예정된 지연값만큼 지연시켜, 제어신호(ENDINDSB)보다 지연값만큼 확장된 활성화 구간을 갖는 클럭제어신호(CLK_CTRL)를 생성하기 위한 클럭제어신호 생성부(310), 클럭제어신호(CLK_CTRL)의 활성화 구간 동안 라이트 클럭패스(WRITE CLK PATH)에 클럭신호(CLK)를 제공하기 위한 클럭 전달부(320), 라이트 클럭패스(WRITE CLK PATH)로 전달된 클럭신호(CLK_W)와 데이터 정렬신호(ALIGN_S)를 비교하여 데이터 입력 활성화신호(DINSTBP)를 생성하기 위한 데이터 입력 제어부(330), 데이터 입력버퍼 - 도면에 미도시됨 - 에서 출력되어 정렬된 입력 데이터 신호(DATA_IN<1:N>)를 데이터 입력 활성화신호(DINSTBP)에 응답하여 데이터 전송라인(GLOBAL DATA LINE)에 전달하기 위한 데이터 입력 구동부(340)를 구비한다. 참고적으로 클럭 입력버퍼에서 버퍼링되어 출력되는 클럭신호(CLK)와 라이트 클럭패스(WRITE CLK PATH)로 전달되는 클럭신호(CLK_W)는 동일한 신호이며, 단지 이해를 돕기 위해 기호를 달리 표기한 것이다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 동작을 살펴보면 다음과 같다.
클럭제어신호 생성부(310)는 클럭신호(CLK)에 응답하여 데이터 입력버퍼 인에이블 신호(ENDINDSB)를 래칭하기 위한 래칭부(311)와, 데이터 입력버퍼 인에이블 신호(ENDINDSB)와 래칭부(311)의 출력신호를 비교하기 위한 비교부(312)로 구성된다. 여기에서 래칭부(311)는 클럭신호(CLK)를 반전시킨 신호의 제어를 받는 복수의 플립플롭(DFF1, DFF2)으로 구성된다. 또한, 비교부(312)는 데이터 입력버퍼 인에이블 신호(ENDINDSB)와 래칭부(311)의 출력신호를 입력으로 하는 부정논리곱수단(NAND1)으로 구성된다. 실시예에서 부정논리곱수단(NAND1)은 난드 게이트(NAND GATE)를 이용하였다.
또한, 클럭 전달부(320)는 클럭제어신호(CLK_CTRL)와 클럭신호(CLK)를 입력으로 하는 논리곱수단(NAND2, INV2)으로 구성된다. 실시예에서 논리곱수단(NAND2, INV2)은 난드 게이트(NAND GATE, NAND2)와 인버터(INVERTER, INV2)를 이용하였다.
클럭제어신호 생성부(310)의 래칭부(311)는 데이터 입력버퍼 인에이블 신호(ENDINDSB)를 클럭신호(CLK)의 반전신호의 제어를 통해서 일정시간 지연시켜 출력하고, 지연되어 출력되는 신호와 데이터 입력버퍼 인에이블 신호(ENDINDSB)를 비교부(312)에서 비교하여 데이터 입력버퍼 인에이블 신호(ENDINDSB)보다 확장된 활성화 구간을 갖는 클럭제어신호(CLK_CTRL)를 생성하게 된다.
클럭 전달부(320)는 클럭제어신호(CLK_CTRL)가 활성화 되어 있을 때 라이트 클럭패스(WRITE CLK PATH)에 클럭신호(CLK)를 제공하게 되므로, 클럭제어신호(CLK_CTRL)가 비활성화 되었을 때 라이트 클럭패스(WRITE CLK PATH)의 클럭신호(CLK_W)는 토글링(Toggling)을 하지 않게 된다. 즉, 라이트 클럭패스(WRITE CLK PATH)로 전달되는 클럭신호(CLK)는 클럭제어신호(CLK_CTRL)의 활성화 구간에서만 토글링(Toggling)을 하게 된다.
데이터 입력 제어부(330)는 라이트 클럭패스(WRITE CLK PATH)로 전달된 클럭신호(CLK_W)와 데이터 정렬신호(ALIGN_S)를 비교하여 데이터 입력 활성화신 호(DINSTBP)를 생성하며, 데이터 입력 구동부(340)는 데이터 입력버퍼 - 도면에 미도시됨 - 에서 출력되어 정렬된 입력 데이터 신호(DATA_IN<1:N>)를 데이터 입력 활성화신호(DINSTBP)에 응답하여 데이터 전송라인(GLOBAL DATA LINE)에 전달하게 된다. 여기에서 데이터 정렬신호(ALIGN_S)는 외부에서 인가된 입력 데이터 신호(DATA_IN<1:N>)가 데이터 입력버퍼에서 버퍼링 되고, 병렬로 정렬되었을 때 활성화 되는 신호이다..
한편, 데이터 입력버퍼 인에이블 신호(ENDINDSB)의 제어를 받는 데이터 입력버퍼 - 도면에 미도시됨 - 는 데이터 입력버퍼 인에이블 신호(ENDINDSB)의 활성화 구간동안 입출력 패드(DQ)를 통해서 순차적으로 인가되는 입력 데이터 신호를 버퍼링하여 출력한다. 또한 데이터 입력버퍼에서 출력된 입력 데이터 신호는 병렬로 정렬되어 내부로 전송되므로 라이트 클럭패스(WRITE CLK PATH)에는 입력 데이터 신호가 정렬되어 전송되는 시점까지는 클럭신호(CLK_W)가 제공되어야 한다. 따라서 클럭제어신호(CLK_CTRL)는 최소한 데이터 입력버퍼에서 출력된 입력 데이터 신호가 정렬된 이후에 비활성화 되어야 한다.
도 4는 도 3의 데이터 입력 제어부(330)의 실시예에 따른 구성도이다.
도 4를 참조하면, 데이터 입력 제어부(330)는 클럭신호(CLK_W)와 데이터 정렬신호(ALIGN_S)를 입력으로 하는 논리곱수단(420)과, 논리곱수단(420)에서 출력되는 신호를 입력으로 하여 일정시간 펄싱하는 데이터 입력 활성화신호(DINSTBP)를 출력하기 위한 펄스생성부(430)로 구성된다. 또한, 데이터 입력 제어부(330)는 선택신호(SEL)에 응답하여 다수의 데이터 정렬신호(ENDCLK15, ENDCLK35)를 선택적으 로 출력하기 위한 선택부(410)를 더 포함하여 구성될 수 있다. 실시예에서 논리곱수단(420)은 난드 게이트(NAND GATE)와 인버터(INVERTER)를 이용하였으며, 선택부(410)는 멀티플렉서(Multiplexer, MUX)를 이용하였다.
제1 데이터 정렬신호(ENDCLK15)와 제2 데이터 정렬신호(ENDCLK35)는 입력 데이터 신호(DATA_IN<1:N>)의 버스트 랭스(Burst Length, BL)에 따라서 입력 데이터 신호(DATA_IN<1:N>)가 정렬되는 시점이 달라질 수 있으므로 버스트 랭스(BL)에 따른 선택신호(SEL)에 의해서 제1 데이터 정렬신호(ENDCLK15) 또는 제2 데이터 정렬신호(ENDCLK35)가 선택부(410)를 통해서 선택적으로 출력된다.
데이터 정렬신호(ALIGN_S)는 일반적으로 클럭신호(CLK)를 기준으로 한주기(tck)의 활성화 구간을 갖는데, 펄스생성부(430)에서 활성화 구간의 펄스폭을 조절하여 데이터 입력 활성화신호(DINSTBP)를 생성하게 된다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 나타낸 타이밍 다이어그램이다.
도 5의 타이밍 다이어그램(Timing Diagram)을 참조하여, 도 3의 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
라이트 커맨드(WRITE COMMAND, WT)가 인가되면, 내부적으로 AL(Additive Latency) 이후에 데이터 입력버퍼 인에이블 신호(ENDINDSB)가 로우레벨로 활성화 되고, 다시 CWL(CAS Write Latency) 이후에 입력 데이터 신호가 인가된다.
제1 데이터 정렬신호(ENDCLK15)는 입력 데이터 신호가 인가되기 시작한 클럭(CLK)으로부터 1.5Tck 이후에 하이레벨로 활성화 되는 1Tck 의 활성화 구간을 갖 는 펄스신호이다. 또한, 제2 데이터 정렬신호(ENDCLK35)는 입력 데이터 신호가 인가되기 시작한 클럭(CLK)으로부터 3.5Tck 이후에 하이레벨로 활성화 되는 1Tck의 활성화 구간을 갖는 펄스신호이다.
버스트 랭스(Burst Length, BL)가 '4'인 경우에는 입력 데이터 신호가 인가되기 시작한 클럭(CLK)으로부터 1.5Tck 이후에 입력 데이터 신호가 병렬로 정렬되므로 제1 데이터 정렬신호(ENDCLK15)가 이용되며, 버스트 랭스(Burst Length, BL)가 '8' 인 경우에는 입력 데이터 신호가 인가되기 시작한 클럭(CLK)으로부터 3.5Tck 이후에 입력 데이터 신호가 병렬로 정렬되므로 제2 데이터 정렬신호(ENDCLK35)가 이용된다.
한편, 데이터 입력 제어부(330)는 데이터 정렬신호(ALIGN_S)와 라이트 클럭패스(WRITE CLK PATH)의 클럭신호(CLK_W)를 이용하여 데이터 입력 활성화신호(DINSTBP)를 생성하게 되는데, 버스트 랭스(Burst Length, BL)가 '8'일 때를 가정한다면 'Nth CLK' 까지만 라이트 클럭패스(WRITE CLK PATH)의 클럭신호(CLK_W)가 토글링(Toggling)을 하더라도 데이터 입력 활성화신호(DINSTBP)가 생성되어 반도체 메모리 장치는 정상적으로 쓰기동작을 하게 된다. 즉, 'Nth CLK' 이후에는 라이트 클럭패스(WRITE CLK PATH)의 클럭신호(CLK_W)가 토글링(Toggling)을 하면서 다이나믹 전류소모만 유발하게 된다.
데이터 입력버퍼 인에이블 신호(ENDINDSB)는 클럭제어신호 생성부(310)의 래칭부(311)로 입력되어 클럭신호(CLK)를 반전시킨 신호의 제어를 받는 제1 플립플롭(DFF1)과 제2 플립플롭(DFF2)에서 순차적으로 래칭되어 출력된다. 제1 플립플 롭(DFF1)의 출력노드(N0)와 제2 플립플롭(DFF2)의 출력노드(N1)에서 출력되는 신호는 입력되는 신호에 비해 일정시간 지연되어 출력된다.
클럭제어신호 생성부(310)의 비교부(312)는 제2 플립플롭(DFF2)의 출력노드(N1)에서 출력되는 신호와 데이터 입력버퍼 인에이블 신호(ENDINDSB)를 부정논리곱 하여 비교부(312)의 출력노드(N2)로 클럭제어신호(CLK_CTRL)를 출력하게 된다.
따라서, 클럭 전달부(320)은 클럭제어신호(CLK_CTRL)가 하이레벨의 활성화 구간에서만 라이트 클럭패스(WRITE CLK PATH)로 클럭신호(CLK)를 제공하게 된다. 따라서 라이트 클럭패스(WRITE CLK PATH)의 클럭신호(CLK_W)는 클럭제어신호(CLK_CTRL)가 활성화 되었을 때 토글링(Toggling) 하며, 비활성화 되었을 때는 토글링(Toggling) 하지 않는다. 즉 '(N+1)th CLK' 까지만 라이트 클럭패스(WRITE CLK PATH)의 클럭신호(CLK_W)가 토글링 하게 되므로, 반도체 메모리 장치의 쓰기동작에는 영향을 주지 않으면서 클럭신호(CLK)의 토글링으로 인한 전류소모를 감소시킬 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 신호의 활성화를 나타내기 위해 액티브 하이(Active High) 또는 액 티브 로우(Active Low)로의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 종래기술의 반도체 메모리 장치의 구성도이다.
도 2는 본 발명의 일 실시예에 따른 집적회로의 구성도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 4는 데이터 입력 제어부의 실시예에 따른 구성도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 나타낸 타이밍 다이어그램이다.
*도면의 주요 부분에 대한 부호의 설명
210, 310: 클럭제어신호 생성부
220, 320: 클럭 전달부
330: 데이터 입력 제어부

Claims (16)

  1. 삭제
  2. 삭제
  3. 클럭신호를 내부회로에 전달하기 위한 다수의 클럭패스(Clock Paths)를 포함하는 집적회로에 있어서,
    데이터 입력버퍼의 인에이블 구간에 대응하는 데이터 입력버퍼 인에이블 신호의 비활성화 시점을 지연시켜 상기 데이터 입력버퍼 인에이블 신호보다 확장된 활성화 구간을 갖는 클럭제어신호를 생성하기 위한 클럭제어신호 생성부와,
    상기 클럭제어신호의 활성화 구간 동안 라이트 클럭패스에 클럭신호를 제공하기 위한 클럭 전달부
    를 구비하며,
    상기 클럭제어신호는 상기 데이터 입력버퍼에서 출력된 입력 데이터 신호가 정렬된 이후에 비활성화 되는 것을 특징으로 하는 라이트 클럭패스 제어회로.
  4. 제3항에 있어서,
    상기 클럭제어신호 생성부는,
    상기 클럭신호에 응답하여 상기 데이터 입력버퍼 인에이블 신호를 래칭하기 위한 래칭부와,
    상기 데이터 입력버퍼 인에이블 신호와 상기 래칭부의 출력신호를 비교하기 위한 비교부를 포함하는 것을 특징으로 하는 라이트 클럭패스 제어회로.
  5. 제4항에 있어서,
    상기 래칭부는 상기 클럭신호를 반전시킨 신호의 제어를 받는 하나 또는 복수의 플립플롭을 포함하는 것을 특징으로 하는 라이트 클럭패스 제어회로.
  6. 제4항에 있어서,
    상기 비교부는 상기 데이터 입력버퍼 인에이블 신호와 상기 래칭부의 출력신호를 입력으로 하는 부정논리곱수단을 포함하는 것을 특징으로 하는 라이트 클럭패 스 제어회로.
  7. 삭제
  8. 클럭신호를 내부회로에 전달하기 위한 다수의 클럭패스를 포함하는 반도체 메모리 장치에 있어서,
    데이터 입력버퍼의 인에이블 구간에 대응하는 활성화 구간을 갖는 제어신호의 비활성화 시점을 예정된 지연값만큼 지연시켜, 상기 제어신호보다 상기 지연값만큼 확장된 활성화 구간을 갖는 클럭제어신호를 생성하기 위한 클럭제어신호 생성부;
    상기 클럭제어신호의 활성화 구간 동안 라이트 클럭패스에 클럭신호를 제공하기 위한 클럭 전달부;
    상기 라이트 클럭패스로 전달된 클럭신호와 데이터 정렬신호를 비교하여 데이터 입력 활성화신호를 생성하기 위한 데이터 입력 제어부; 및
    상기 데이터 입력버퍼에서 출력되어 정렬된 입력 데이터 신호를 상기 데이터 입력 활성화신호에 응답하여 데이터 전송라인에 전달하기 위한 데이터 입력 구동부
    를 구비하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 클럭제어신호는 상기 데이터 입력버퍼에서 출력된 상기 입력 데이터 신호가 정렬된 이후에 비활성화 되는 것을 특징으로 반도체 메모리 장치.
  10. 제8항 또는 제9항에 있어서,
    상기 클럭제어신호 생성부는,
    상기 클럭신호에 응답하여 상기 제어신호를 래칭하기 위한 래칭부와,
    상기 제어신호와 상기 래칭부의 출력신호를 비교하기 위한 비교부를 포함하는 것을 특징으로 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 래칭부는 상기 클럭신호를 반전시킨 신호의 제어를 받는 하나 또는 복수의 플립플롭을 포함하는 것을 특징으로 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 비교부는 상기 제어신호와 상기 래칭부의 출력신호를 입력으로 하는 부정논리곱수단을 포함하는 것을 특징으로 반도체 메모리 장치.
  13. 제8항 또는 제9항에 있어서,
    상기 클럭 전달부는 상기 클럭제어신호와 상기 클럭신호를 입력으로 하는 논리곱수단을 포함하는 것을 특징으로 반도체 메모리 장치.
  14. 제8항 또는 제9항에 있어서,
    상기 데이터 입력 제어부는 선택신호에 응답하여 다수의 데이터 정렬신호를 선택적으로 출력하기 위한 선택부를 더 포함하는 것을 특징으로 반도체 메모리 장치.
  15. 제8항 또는 제9항에 있어서,
    상기 데이터 입력 제어부는,
    상기 클럭신호와 상기 데이터 정렬신호를 입력으로 하는 논리곱수단과,
    상기 논리곱수단에서 출력되는 신호를 입력으로 하여 일정시간 펄싱하는 상 기 데이터 입력 활성화신호를 출력하기 위한 펄스생성부를 포함하는 것을 특징으로 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 데이터 입력 제어부는 선택신호에 응답하여 다수의 데이터 정렬신호를 선택적으로 출력하기 위한 선택부를 더 포함하는 것을 특징으로 반도체 메모리 장치.
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