KR20090093512A - 데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치 - Google Patents

데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치

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KR20090093512A
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Abstract

본 발명은 고속으로 동작하는 반도체 메모리 장치에 있어 데이터 전달의 신뢰성을 높일 수 있도록 한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 오류 검사를 위한 순환 중복 검사(CRC)용 데이터를 출력하기 위한 핀을 포함하고 있으며, 핀을 통해 동작 모드에 따라 순환 중복 검사용 데이터를 출력하거나 읽기 명령에 대응하여 출력되는 데이터와 함께 출력되는 데이터 스트로브 신호를 출력한다. 따라서, 본 발명은 오류 검사 부호(EDC)를 출력하는 핀을 통해 순환 중복 검사(CRC)용 데이터를 출력할 수 있도록 하여 고속으로 이루어지는 데이터의 입출력 과정에서 데이터 전달의 신뢰성을 높일 수 있다.

Description

데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS FOR GUARANTEEING RELIABLITY OF DATA TRANSMISSION}
본 발명은 고속으로 동작할 수 있는 반도체 메모리 장치에 관한 것으로, 특히 고속으로 동작하는 반도체 메모리 장치에서 오류 검사 부호(Error Detection Code, EDC)의 출력을 제어하는 장치와 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작하기 위해서는 반도체 메모리 장치 내 여러 회로들이 고속으로 동작할 수 있어야함은 물론 여러 회로들 간 신호 혹은 데이터를 빠른 속도로 전달할 수 있어야 한다.
반도체 메모리 장치의 동작을 빠르게 하기 위해서 내부에서 일어나는 다수의 내부 동작을 더 빠르게 실행시키거나 신호 및 데이터의 입출력 속도를 높일 수 있다. 일례로, 디디알(double data rate, DDR) 반도체 메모리 장치는 데이터의 출력을 더 빠르게 하기 위해 데이터를 시스템 클록의 라이징 에지뿐만 아니라 폴링 클록에도 동기화하여 출력하였다. 반도체 메모리 장치의 하나의 입출력 단으로부터 시스템 클록의 한 주기에 두 개의 데이터를 입출력할 수 있어 기존의 반도체 메모리 장치보다 데이터의 입출력 속도가 빨라졌으며, 현재는 더 빠른 동작을 위해 시스템 클록의 한 주기에 네 개의 데이터를 입출력할 수 있는 반도체 메모리 장치까지 제안되었다.
데이터를 고속으로 출력하기 위해 디디알 반도체 메모리 장치부터 내부에서 프리페치(prefetch) 동작이 사용되었다. 여기서, 프리페치 동작이란 데이터 혹은 명령이 처리되기 전 데이터 혹은 명령을 고속으로 동작하는 저장수단으로 미리 가져 오는 것을 말한다. 예컨대, 디디알 반도체 메모리 장치(DDR SDRAM)는 한 번의 클럭 사이클마다 메모리 셀로부터 2비트의 데이터를 액세스하여 데이터 패드로 출력하는 동작을 채용하였는데, 이러한 동작을 2비트 프리페치 동작이라고 한다. 또한, 디디알2 반도체 메모리 장치(DDR2 SDRAM)는 한 번의 클럭 사이클마다 메모리 셀로부터 4비트의 데이터를 액세스하여 데이터 패드로 출력하는 방식인 4비트 프리페치 동작을 채용하였다. 마찬가지로, 디디알3 반도체 메모리 장치(DDR3 SDRAM)는 한 번의 클럭 사이클마다 메모리 셀로부터 8비트의 데이터를 액세스하여 데이트 패드로 출력하는 8비트 프리페치 동작을 채용하였다. 이렇듯 반도체 메모리 장치가 높은 주파수를 가진 클록 신호에 대응하여 고속 동작을 가능하게 하기 위해 데이터를 입출력 속도를 증가시켜야 했고, 이로 인해 한 번의 읽기(Read) 혹은 쓰기(Write) 명령에 의해 각 데이터 입출력 패드(DQ)로 최소 버스트 길이(Minimum Burst Length)에 해당하는 데이터를 한번에 읽거나 쓰는 동작 방식을 채용하였는데 이러한 방식을 N비트 프리페치(N bits Prefetch) 동작이라고 한다. 이때의 N은 최소 버스트 길이와 동일하다.
전술한 바와 같이, 최근 제안된 반도체 메모리 장치는 시스템 클록의 한 주기에 네 개의 데이터를 입출력할 수 있도록 요구받고 있어, 이러한 데이터의 고속 입출력을 위해서 8비트 프리페치 동작을 채용한다. 단위셀로부터 하나의 읽기 명령에 대응하여 출력되는 8개의 데이터는 각각 해당하는 센스 앰프와 데이터 입출력 라인을 통해 병렬로 전달된다. 병렬로 전달된 데이터를 하나의 데이터 패드를 통해 출력하기 위해서 이를 직렬화시켜야 하는데, 이러한 동작을 제어하기 위해 반도체 메모리 장치는 다수의 데이터 입출력 패드 각각에 연결된 다수의 데이터 출력회로를 포함한다.
시스템 내 물리적 손상으로 인한 경우가 아니라면 데이터 전달의 오류는 흔히 데이터를 송신하는 측과 수신하는 측의 동작 타이밍이 맞지 않아 발생한다. 저주파 시스템 클록에 대응하여 동작하는 일반적인 반도체 메모리 장치와 데이터 처리 장치 간 데이터 전달에 있어서는 동작 마진이 충분하므로 신뢰성이 크게 의심되지 않았지만, 4Gbps와 같은 높은 주파수를 가지는 시스템 클록에 대응하여 반도체 메모리 장치와 데이터 처리 장치가 동작하는 경우에는 데이터 전달을 위한 동작 마진이 여유롭지 않아 전달되는 데이터의 신뢰성이 크게 저하될 수 있다. 아울러, 반도체 메모리 장치의 동작 속도가 빨라지고 데이터의 입출력이 시스템 클록의 한 주기에 4개씩 이루어지면서 데이터 전달이 정확하게 이루어지는지에 대한 신뢰성을 보장하기 위한 별도의 장치와 방법이 더 요구되고 있다. 이를 위한 구체적 방안 중 하나로서, 최근 제안된 반도체 메모리 장치는 오류 검사 부호(Error Detection Code, EDC)를 출력하기 위한 별도의 핀(pin)을 포함한다. 오류 검사 부호(Error Detection Code, EDC)를 출력하는 목적은 읽기 혹은 쓰기 동작에서 전달되는 데이터의 오류를 검사하기 위함이다.
데이터 전달의 신뢰성을 보장하기 위해, 최근 제안되는 반도체 메모리 장치는 오류 검사 부호(EDC) 핀을 통해 순환 중복 검사(Cyclic Redundancy Check, CRC)용 데이터를 출력한다. 반도체 메모리 장치가 순환 중복 검사(CRC)용 데이터를 출력하면 데이터 처리 장치가 이를 수신하여 오류가 있는지 여부를 판별한다. 하지만, 반도체 메모리 장치 내부에서 어떠한 방법으로 순환 중복 검사(CRC)용 데이터를 출력할 것인지와 읽기 및 쓰기 동작에서 전달되는 데이터에 오류가 발생할 경우 이를 어떠한 방법으로 보정할 것인지에 대해 구체적으로 제시되지 않고 있다.
본 발명은 고속으로 동작하는 반도체 메모리 장치에 있어 데이터 전달의 신뢰성을 높이기 위한 것으로, 동작 모드에 따라 오류 검사 부호(EDC)를 출력하는 핀을 통해 순환 중복 검사(CRC)용 데이터뿐만 아니라 읽기 명령에 대응하여 출력되는 데이터를 위한 데이터 스트로브 신호를 출력함으로써 입출력 과정에서 왜곡될 수 있는 데이터의 신뢰성을 높일 수 있도록 하는 데 그 특징이 있다.
본 발명은 오류 검사를 위한 순환 중복 검사(CRC)용 데이터를 출력하기 위한 핀을 포함하고 있으며, 핀을 통해 동작 모드에 따라 순환 중복 검사용 데이터를 출력하거나 읽기 명령에 대응하여 출력되는 데이터와 함께 출력되는 데이터 스트로브 신호를 출력하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 입출력 데이터 및 신호를 전달하기 위한 다수의 핀, 다수의 핀 중 하나의 핀을 통해 오류 검사 동작를 위한 순환 중복 검사(CRC)용 데이터를 출력하기 위한 제 1 수단, 및 하나의 핀을 통해 읽기 명령에 대응하여 출력되는 데이터와 함께 출력될 데이터 스트로브 신호를 출력하기 위한 제 2 수단을 구비하는 반도체 메모리 장치를 제공한다.
나아가, 본 발명은 병렬로 입력되는 순환 중복 검사(CRC)용 8개의 데이터를 입력받아 직렬화된 8개의 데이터의 각 윈도우의 4배의 데이터 윈도우를 가지는 4개의 연속되는 데이터를 출력하거나 동작 모드에 따라 스트로브 신호를 위한 제 1 패턴 및 대기 상태에서 출력할 제 2 패턴을 출력하기 위한 제 1 직렬화 수단, 제 1 직렬화 수단의 출력을 전달받아 상기 직렬화된 8개의 데이터의 각 윈도우의 2배의 데이터 윈도우를 가지는 2개의 연속되는 4개 데이터를 출력하기 위한 제 2 직렬화 수단, 및 제 2 직렬화 수단의 출력을 전달받아 상기 직렬화된 데이터를 출력하기 위한 제 3 직렬화 수단을 구비하는 반도체 메모리 장치를 제공한다.
더 나아가, 본 발명은 오류 검사를 위한 순환 중복 검사(CRC)용 데이터를 출력하기 위한 핀을 통하여 상기 순환 중복 검사용 데이터를 출력하는 제 1 단계 및 동작 모드에 따라 핀을 통하여 읽기 명령에 대응하여 출력되는 데이터와 함께 출력되는 데이터 스트로브 신호를 출력하는 제 2 단계를 포함하는 반도체 메모리 장치의 동작 방법을 제공한다.
고속의 동작을 요구받는 반도체 메모리 장치는 시스템 클록에 대응하여 더 많은 데이터를 빠른 시간 내에 안전하게 입출력할 수 있어야 하는데, 이를 위해 본 발명의 일 실시예에 따른 반도체 메모리 장치는 오류 검사를 위한 동작을 수행하는 경우 순환 중복 검사(CRC)용 데이터를 출력하고 데이터 출력와 관련한 스트로브 동작을 수행하는 경우 데이터 스트로브 신호를 출력할 수 있도록 한다. 또한, 본 발명은 다수의 동작 모드에 따른 데이터 및 신호가 하나의 핀을 통해 출력될 수 있도록 하여 반도체 메모리 장치에 핀 수를 줄일 수 있도록 한다. 구체적으로, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 오류 검사를 위한 동작시 읽기 동작을 위한 순환 중복 검사(CRC)용 데이터 및 쓰기 동작을 위한 순환 중복 검사(CRC)용 데이터를 설정된 지연 시간에 대응하여 출력하고, 오류 검사 동작 중 대기 상태에서는 모드 레지스터에 지정된 오류 검사 부호(EDC)용 고정 패턴을 출력한다. 또한, 반도체 메모리 장치는 데이터 출력을 위한 스트로브 모드시 읽기 동작을 위해 카스 지연시간(CAS Latency, CL)에 대응하여 토글링(toggling)하는 데이터 스트로브 신호를 출력하고 대기 상태에서는 논리 하이 레벨을 출력한다.
본 발명은 새롭게 제안된 반도체 메모리 장치에서 오류 검사 부호(EDC)를 출력하는 핀을 통해 순환 중복 검사(CRC)용 데이터를 출력할 수 있도록 하여 고속으로 이루어지는 데이터의 입출력 과정에서 데이터 전달의 신뢰성을 높일 수 있는 장점이 있다.
또한, 본 발명은 동작 모드에 따라 오류 검사 부호(EDC)를 출력하는 핀을 통해 종래의 데이터 스트로브 신호와 같이 읽기 동작에 대응하여 출력되는 데이터와 함께 출력되는 데이터 스트로브 신호를 출력할 수 있도록 하여 전달되는 데이터의 신뢰성을 높일 수 있는 장점이 있다. 아울러, 본 발명은 동작 모드에 따라 하나의 핀을 통해 순환 중복 검사(CRC)용 데이터와 데이터 스트로브 신호를 포함한 다양한 신호를 출력할 수 있도록 하여 핀 수와 전체 면적을 줄일 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 다른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 3은 도 1에 도시된 직렬화 제어부를 설명하기 위한 블록도이다.
도 4는 스트로브 모드가 비활성화일 경우 도 3에 도시된 직렬화 제어부의 동작을 설명하기 위한 파형도이다.
도 5는 스트로브 모드가 활성화일 경우 도 3에 도시된 직렬화 제어부의 동작을 설명하기 위한 파형도이다.
도 6은 도 1에 도시된 제 1 및 제 2 위상 이동부를 설명하기 위한 회로도이다.
도 7은 도 1에 도시된 제 1 래치부를 설명하기 위한 회로도이다.
도 8은 도 1에 도시된 제 5 위상 이동부를 설명하기 위한 회로도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 다른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 오류 검사를 위한 순환 중복 검사(CRC)용 데이터를 출력하기 위한 핀을 포함하고 있으며, 핀을 통해 동작 모드에 따라 순환 중복 검사용 데이터를 출력하거나 읽기 명령에 대응하여 출력되는 데이터와 함께 출력되는 데이터 스트로브 신호(DQS)를 출력한다. 일반적으로, 반도체 메모리 장치는 입출력 데이터 및 신호를 전달하기 위한 다수의 핀을 포함하고 있으며, 최근 새롭게 제안되는 반도체 메모리 장치는 고속으로 동작을 수행함에 있어 데이터 전달의 신뢰성을 높이기 위해 오류 검사 부호(EDC)를 출력하는 핀을 구비할 것을 요구한다. 여기서, 오류 검사 부호(EDC)로는 읽기 및 쓰기 동작에서의 오류를 검사하기 위한 순환 중복 검사(CRC)용 데이터가 포함되어 있으며, 순환 중복 검사(CRC)용 데이터들은 글로벌 입출력 라인(GIO)을 통해 전술한 핀에 연결된 출력회로로 전달된다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 오류 검사 모드로 동작할 경우 오류 검사 부호(EDC)를 출력하는 핀을 통해 순환 중복 검사(CRC)용 데이터를 출력하고, 스트로브 모드로 동작할 경우 전술한 오류 검사 부호(EDC)를 출력하는 핀을 통해 데이터 스트로브 신호(DQS)를 출력한다. 여기서, 데이터 스트로브 신호(DQS)는 클록 신호와 유사하게 읽기 명령에 대응하여 출력되는 데이터와 함께 카스 지연시간(CL)에 대응하여 외부로 출력되는 토글링(toggling) 신호이다.
따라서, 반도체 메모리 장치는 오류 검사 모드에서 오류 검사 부호(EDC)를 출력하는 핀을 통해 읽기 동작 및 쓰기 동작의 순환 중복 검사(CRC)용 데이터를 출력하기 위한 데이터 패스와 대기 상태일 경우 기 설정된 패턴(EDC hold pattern)을 출력하기 위한 데이터 패스를 포함한다. 일반적으로 데이터를 입출력하는 핀을 살펴보면, 데이터 입출력 핀에서는 읽기 동작시 카스 지연시간(CL)에 대응하여 버스트 길이(Burst Length, BL)에 해당하는 데이터를 연속적으로 출력한다. 또한, 데이터를 출력하기 전후 대기 상태에서는 터미네이션 회로에 따라 결정되지만, 새롭게 제안되는 GDDR5 반도체 메모리 장치의 경우 전원 전압 레벨로 터미네이션 회로가 구성되어 있어 대기 상태에서는 논리 하이 레벨을 출력한다. 반면, 오류 검사 부호(EDC) 핀은 쓰기 동작에서는 쓰기 순환 검사 지연시간(write CRC latency, CRCWL)에 대응하여 순환 중복 검사(CRC)용 데이터를 출력하고, 읽기 동작에서는 읽기 순환 검사 지연시간(read CRC latency, CRCRL)에 대응하여 버스트 길이(BL)만큼 순환 중복 검사(CRC)용 데이터를 출력한다. 또한, 순환 중복 검사(CRC)용 데이터를 출력하기 전후 대기(standby) 상태에서는 반도체 메모리 장치 내 모드 레지스터에 기설정된 4-bit의 패턴(EDC hold pattern)이 출력된다.
여기서, 쓰기 순환 검사 지연시간(CRCWL)은 쓰기 명령이 인가된 후 데이터가 입력되는 쓰기 지연시간(write latency, WL) 이후 순환 중복 검사(CRC)용 데이터가 출력되는 데까지 소요되는 시간을 정의한 것이고, 읽기 순환 검사 지연시간(CRCRL)은 읽기 명령이 인가된 후 데이터가 출력되는 카스 지연시간(CL) 이후 순환 중복 검사(CRC)용 데이터가 출력되는 데까지 소요되는 시간을 정의한 것이다. 예를 들어, 카스 지연시간(CL)이 17이고 읽기 순환 검사 지연시간(CRCRL)이 3이라면, 읽기 동작의 순환 중복 검사(CRC)용 데이터는 읽기 명령이 인가된 후 20*tCK(17+3=20)가 지난 시점에 출력된다.
나아가, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 스트로브 모드 시 오류 검사 부호(EDC) 핀을 통해 데이터 스트로브 신호(DQS)를 출력한다. 스트로브 모드 신호(RDQS_MODE)가 활성화되면, 출력회로는 순환 중복 검사(CRC)용 데이터를 출력하는 대신 읽기 명령이 인가된 후 카스 지연시간(CL)에 대응하여 '1010' 데이터 패턴을 출력한다. 이때, '1010' 데이터 패턴에 '1010' 패턴의 프리앰블을 덧붙여 출력한다. 이를 통해, 외부에서는 반도체 메모리 장치가 오류 검사 부호(EDC) 핀을 통해 '10101010'과 같이 토글링하는 신호인 데이터 스트로브 신호(DQS)를 출력하는 것으로 인식할 수 있다. 아울러, 스트로브 모드의 경우 데이터 스트로브 신호(DQS)가 출력되기 전에는 모드 레지스터에 기설정된 패턴과 무관하게 터미네이션 회로에 대응하여 논리 하이 레벨을 출력한다.
도 1을 참조하면, 출력회로는 병렬로 입력되는 순환 중복 검사(CRC)용 8개의 데이터를 직렬화하여 4개의 연속되는 데이터를 출력하기 위한 제 1 직렬화부(100A), 제 1 직렬화부(100A)의 출력을 전달받아 2개의 연속되는 데이터를 출력하기 위한 제 2 직렬화부(100B), 및 제 2 직렬화부(100B)의 출력을 전달받아 직렬화된 8개의 데이터를 출력하기 위한 제 3 직렬화부(100C)를 포함한다. 여기서, 제 1 직렬화부(100A)는 반도체 메모리 장치의 동작 모드에 따라 서로 다른 신호를 출력한다. 먼저, 오류 검사 모드가 수행되는 경우, 제 1 직렬화부(100A)는 병렬로 입력되는 순환 중복 검사(CRC)용 8개의 데이터를 직렬화하여 4개의 연속되는 데이터를 출력하고, 순환 중복 검사(CRC)용 8개의 데이터를 출력하기 전과 후의 대기 상태에서는 모드 레지스터에 기 설정된 패턴을 제 2 직렬화부(100B)로 출력한다. 반면, 스트로브 모드가 수행되는 경우, 제 1 직렬화부(100A)는 토글링하는 데이터 스트로브 신호(DQS)를 만들기 위한 일정 패턴을 출력하고 데이터 스트로브 신호(DQS)의 출력 전과 후의 대기 상태에서는 논리 하이 레벨의 신호가 출력되도록 한다.
구체적으로 살펴보면, 제 1 직렬화부(100A)는 스트로브 모드가 아닌 오류 검사 모드의 경우 순환 중복 검사(CRC)용 8개의 데이터(D0 ~ D7) 중 4개의 데이터(D4 ~ D7)를 핀을 통해 출력되는 8개의 데이터의 각 데이터 윈도우(UI)의 4배(4UI)만큼 위상을 이동시키기 위한 제 1 및 제 2 위상 이동부(110A, 110B), 8개의 데이터 중 다른 4개의 데이터(D0 ~ D3)와 제 1 및 제 2 위상 이동부(110A, 110B)의 출력을 멀티플렉싱하여 4개의 연속되는 2개 데이터를 출력하기 위한 제 1 및 제 2 멀티플렉서(120A, 120B), 및 제 1 및 제 2 멀티플렉서(120A, 120B)의 출력을 래치하기 위한 제 1 및 제 2 래치부(130A, 130B)를 포함한다. 스트로브 모드 신호(RDQS_MODE)가 활성화되면, 제 1 위상 이동부(110A)는 논리 하이 레벨의 일정 패턴을 출력하고 제 2 위상 이동부(110B)는 논리 로우 레벨의 일정 패턴을 출력한다.
먼저, 오류 검사 모드의 경우 병렬로 입력되는 순환 중복 검사(CRC)용 8개의 데이터(D0 ~ D7)를 제 1 ~ 제 3 직렬화부(100A ~ 100C)를 통해 직렬화하여 오류 검사 부호(EDC)를 출력하기 위한 핀을 통해 출력하는 과정을 설명한다. 병렬로 전달되는 8개의 데이터(D0 ~ D7) 중 홀수번째 데이터(D0, D2, D4, D6)는 제 1 멀티플렉서(120A)에 의해 두 개씩 짝지어 직렬화된다. 이를 위해 먼저 제 1 위상 이동부(110A)는 홀수번째 데이터 중 두 개의 데이터(D4, D6)를 제 1 및 제 2 멀티플렉서(120A, 120B)에 의해 정렬되는 데이터의 윈도우(4UI)만큼 지연하여 위상을 이동시킨다. 마찬가지로, 짝수번째 데이터(D1, D3, D5, D7)에 대해서도 제 2 위상 이동부(110B)와 제 2 멀티플렉서(120B)를 이용하여 데이터를 직렬화하여 정렬한다. 제 1 및 제 2 멀티플렉서(120A, 120B)에 의해 두 개의 데이터씩 짝지어진 4개의 데이터는 제 1 및 제 2 래치부(130A, 130B)에 의해 각각 래치된다. 여기서, 제 1 직렬화부(100A) 내 제 1 및 제 2 래치부(130A, 130B)에서 출력되는 연속되는 2개의 데이터를 포함하는 4개의 데이터의 각 데이터 윈도우는 제 3 직렬화부(100C)에서 출력되는 직렬화된 8개의 데이터의 각 윈도우의 4배(4UI)이다.
또한, 제 1 및 제 2 래치부(130A, 130B)로부터 출력되는 4개의 데이터를 전달받는 제 2 직렬화부(100B)는 4개의 데이터 중 2개의 데이터(D2-D6, D3-D7)를 직렬화된 8개의 데이터의 각 데이터 윈도우의 2배(2UI)만큼 위상을 이동시키기 위한 제 3 및 제 4 위상 이동부(140A, 140B), 4개의 데이터 중 다른 2개의 데이터(D0-D4, D1-D5)와 제 3 및 제 4 위상 이동부(140A, 140B)의 출력을 멀티플렉싱하여 2개의 연속되는 4개 데이터(D0-D2-D4-D6, D1-D3-D5-D7)를 출력하기 위한 제 3 및 제 4 멀티플렉서(150A, 150B), 및 제 3 및 제 4 멀티플렉서(150A, 150B)의 출력을 래치하기 위한 제 3 및 제 4 래치부(160A, 160B)를 포함한다.
구체적으로 살펴보면, 제 3 및 제 4 위상 이동부(140A, 140B)는 제 1 직렬화부(100A) 내 제 1 및 제 2 래치부(130A, 130B)로부터 출력된 4개의 데이터 중 2개의 데이터(D2-D6, D3-D7)를 데이터 클록(WCK, WCKB)을 1/2 분주한 분주 클록(WCK/2, WCKB/2)을 사용하여 지연한다. 여기서, 데이터 클록(WCK, WCKB)은 직렬화된 8개의 데이터가 출력되는 데 기준으로 사용되는 클록으로서, 데이터 클록(WCK, WCKB)의 한 주기 동안 두 개의 데이터가 출력된다. 즉, 직렬화된 순환 중복 검사(CRC)용 8개의 데이터 각각의 데이터 윈도우(UI)는 데이터 클록(WCK, WCKB)의 주기의 절반에 해당한다. 제 3 및 제 4 위상 이동부(140A, 140B) 각각은 주기가 직렬화된 8개의 데이터 각각의 데이터 윈도우(UI)의 4배가 되는 분주 클록(WCK/2, WCKB/2)을 사용하여 2개의 데이터(D2-D6, D3-D7) 각각의 위상을 직렬화된 8개의 데이터 각각의 데이터 윈도우(UI)의 2배만큼 지연한다. 이후, 제 3 및 제 4 멀티플렉서(150A, 150B) 각각은 제 1 및 제 2 래치부(130A, 130B)로부터 출력된 4개의 데이터 중 제 3 및 제 4 위상 이동부(140A, 140B)에 의해 위상이 지연된 두 개의 데이터(D2-D6, D3-D7)를 그렇지 않은 다른 두 개의 데이터(D0-D4, D1-D5)를 각각 정렬하여 2개의 연속되는 4개 데이터(D0-D2-D4-D6, D1-D3-D5-D7)를 출력한다. 마지막으로, 제 3 및 제 4 래치부(160A, 160B)는 제 3 및 제 4 멀티플렉서(150A, 150B)의 출력을 래치하고 제 3 직렬화부(100C)로 전달한다.
마지막으로, 제 3 직렬화부(100C)는 2개의 연속되는 4개 데이터(D0-D2-D4-D6, D1-D3-D5-D7) 중 1개의 데이터(D1-D3-D5-D7)를 직렬화된 8개의 데이터의 각 데이터 윈도우(UI)만큼 위상을 이동시키기 위한 제 5 위상 이동부(170)와 2개의 연속되는 4개 데이터(D0-D2-D4-D6, D1-D3-D5-D7) 중 다른 하나(D0-D2-D4-D6)와 제 5 위상 이동부(170)의 출력을 멀티플렉싱하여 직렬화된 순환 중복 검사(CRC)용 8개의 데이터(D0-D1-D2-D3-D4-D5-D6-D7)를 출력하기 위한 제 5 멀티플렉서(180)를 포함한다.
도 1을 참조하면, 데이터 출력회로는 읽기 명령에 대응하여 데이터 출력을 활성화하는 읽기 데이터 출력신호(RDOUTEN), 스트로브 모드 신호(RDQS_MODE), 및 데이터 출력의 기준이 되는 데이터 클록(WCK)의 분주 클록(WCK/2)에 대응하여 제 1 직렬화부(100A) 내 제 1 및 제 2 위상 이동부(110A, 110B)를 제어하기 위한 제 1 제어펄스(POUT_CL15P), 제 1 및 제 2 멀티플렉서(120A, 120B)를 제어하기 위한 제 2 제어펄스(POUT_CL15), 및 제 1 및 제 2 래치부(130A, 130B)를 제어하기 위한 데이터 전달 신호(DOFFB)를 출력하기 위한 직렬화 제어부(190)를 더 포함한다.
한편 이하에서는, 데이터 스트로브 신호(DQS)를 오류 검사 부호(EDC) 핀을 통해 외부로 출력하는 경우의 출력회로의 동작을 설명한다. 스트로브 모드 신호(RDQS_MODE)가 활성화되면 직렬화 제어부(190)에서 출력되는 제 1 제어펄스(POUT_CL15P)와 상관없이, 제 1 위상 이동부(110A)는 논리 하이 레벨 신호를 출력하고 제 2 위상 이동부(110B)는 논리 로우 레벨 신호를 출력한다. 이때, 직렬화 제어부(190)는 제 1 및 제 2 멀티플렉서(120A, 120B)가 제 1 및 제 2 위상 이동부(110A, 110B)가 출력하는 고정 논리 레벨의 신호를 전달할 수 있도록 제 2 제어펄스(POUT_CL15)가 논리 로우 레벨을 유지하도록 한다. 또한, 스트로브 모드 신호(RDQS_MODE)가 활성화되면 직렬화 제어부(190)는 읽기 데이터 출력신호(RDOUTEN)에 대응하여 데이터 전달 신호(DOFFB)를 활성화하고, 이에 따라 데이터 전달 신호(DOFFB)는 오류 검사 모드의 경우보다 1tCK(시스템 클록의 한 주기)만큼 먼저부터 3tCK동안 제 1 및 제 2 래치부(130A, 130B)를 활성화한다.
이후, 제 1 및 제 2 래치부(130A, 130B)에서 출력된 신호들은 제 2 직렬화부(100B) 내 제 3 및 제 4 위상 이동부(140A. 140B)와 제 3 및 제 4 멀티플렉서(150A, 150B)를 통해 위상 조정 후 직렬화된다. 논리 하이 레벨 신호를 전달받는 제 3 멀티플렉서(150A)와 논리 로우 레벨 신호를 전달받는 제 4 멀티플렉서(150B)에서 출력된 각 신호들은 직렬화된 순환 중복 검사(CRC)용 8개의 데이터(D0-D1-D2-D3-D4-D5-D6-D7)와 마찬가지로 제 5 멀티플렉서(180)를 통해 외부로 출력된다. 이때, 제 5 멀티플렉서(180)는 논리 하이 레벨 신호와 논리 로우 레벨 신호를 번갈아 출력하게 되고 이렇게 토글링되는 출력신호는 데이터 스트로브 신호(DQS)로서 사용할 수 있다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다. 특히, 오류 검사 모드를 수행하는 반도체 메모리 장치 내 출력회로의 동작을 데이터 클록(WCK)과 분주 클록(WCK/2)을 기준으로 하여 설명한다. 또한, 도 2는 분주 클록(WCK/2)의 주파수가 시스템 클록의 주파수와 동일하며 시스템 클록의 한 주기(tCK) 동안 4개의 데이터를 출력하는 GDDR5 반도체 메모리 장치의 경우를 예로 들고 있다.
도시된 바와 같이, 반도체 메모리 장치는 읽기 명령이 인가된 후 카스 지연시간(CL) 및 읽기 순환 검사 지연시간(CRCRL)이 지난 시점부터 직렬화된 순환 중복 검사(CRC)용 8개의 연속되는 데이터(D0-D1-D2-D3-D4-D5-D6-D7)를 출력한다. 이때, 출력회로는 순환 중복 검사(CRC)용 8개의 데이터(D0-D1-D2-D3-D4-D5-D6-D7)의 출력 전후에 모드 레지스터에 기설정된 4-bit의 패턴(EDC hold pattern)을 출력한다.
구체적으로 살펴보면, 반도체 메모리 장치의 내부에서 읽기 순환 검사 지연시간(CRCRL)보다 4tCK(시스템 클록의 4주기)만큼 이른 시점에 읽기 명령에 대응하는 읽기 데이터 출력신호(RDOUTEN)가 활성화된다. 이후, 데이터 출력회로 내 직렬화 제어부(190)는 읽기 데이터 출력신호(RDOUTEN)에 대응하여 제 1 직렬화부(100A)를 제어하기 위한 다수의 신호를 생성한다. 아울러, 내부의 단위셀에서 출력된 순환 중복 검사(CRC)용 다수의 데이터들(D0~D7)은 카스 지연시간(CL)보다 2.5 tCK만큼 이른 시점에 출력회로로 전달된다.
다수의 데이터들(D0~D7)은 병렬로 데이터 출력회로로 전달된다. 출력회로는 병렬로 입력된 순환 중복 검사(CRC)용 다수의 데이터들(D0~D7)을 직렬화하여 8개의 연속되는 데이터(D0-D1-D2-D3-D4-D5-D6-D7)를 출력한다. 먼저, 직렬화 제어부(190)는 읽기 데이터 출력신호(RDOUTEN)에 대응하여 카스 지연시간(CL)보다 1.5tCK만큼 이른 시점에 제 1 제어펄스(POUT_CL15P)를 활성화한다. 제 1 직렬화부(100A) 내 제 1 및 제 2 위상 이동부(110A, 110B)는 활성화된 제 1 제어펄스(POUT_CL15P)에 대응하여 다수의 데이터들(D0~D7) 중 4개의 데이터(D4~D7)를 1tCK(4UI)만큼 위상을 지연시킨다.
또한, 직렬화 제어부(190)는 제 1 제어펄스(POUT_CL15P)와 같이 카스 지연시간(CL)보다 1.5tCK만큼 이른 시점에 제 2 제어펄스(POUT_CL15)가 논리 하이 레벨로 활성화한다. 이때, 제 2 제어펄스(POUT_CL15)의 반전 신호(POUT_CL15B)는 논리 로우 레벨을 가진다. 제 1 및 제 2 멀티플렉서(120A, 120B)는 제 2 제어펄스(POUT_CL15)와 제 2 제어펄스(POUT_CL15)의 반전 신호(POUT_CL15B)에 대응하여 병렬로 입력된 4개의 데이터(D0~D3)와 제 1 및 제 2 위상 이동부(310A, 310B)를 통해 위상이 이동된 다른 4개의 데이터(D4~D7)를 직렬화한다. 제 1 및 제 2 멀티플렉서(120A, 120B)를 통해 4개의 연속되는 2개 데이터(D0-D4, D2-D6, D1-D5, D3-D7)가 생성된 후, 제 1 및 제 2 래치부(130A, 130B)는 직렬화 제어부(190)에서 출력된 데이터 전달 신호(DOFFB)에 대응하여 4개의 데이터를 각각 제 2 직렬화부(100B)로 전달한다.
제 2 직렬화부(100B)로 전달된 4개의 데이터 중 2개의 데이터(D2-D6, D3-D7)는 제 3 및 제 4 위상 이동부(140A, 140B)로 입력되어 0.5tCK(2UI)만큼 지연된다. 이후, 제 3 및 제 4 멀티플렉서(150A, 150B)는 4개의 데이터, 즉 제 3 및 제 4 위상 이동부(140A, 140B)에 의해 지연된 2개의 데이터와 제 1 및 제 2 래치부(130A, 130B)로부터 출력된 지연되지 않은 2개의 데이터를 전달받아 2개의 데이터로 직렬화한다. 직렬화된 2개의 데이터는 각각 제 3 및 제 4 래치부(160A, 160B)를 통해 제 3 직렬화부(100C)로 전달된다. 특히, 제 3 및 제 4 래치부(160A, 160B) 각각은 데이터 클록(WCK)의 폴링 에지에 대응하여 카스 지연시간(CL)의 0.25tCK이전에 데이터를 전달한다. 도 4를 참조하면, 제 3 및 제 4 멀티플렉서(150A, 150B)의 입력단(d0, d1, d2, d3)으로 전달된 4개의 데이터(D0-D4, D2-D6, D1-D5, D3-D7)와 제 3 및 제 4 멀티플렉서(150A, 150B)의 출력단(d4, d5)에서의 2개의 데이터(D0-D2-D4-D6, D1-D3-D5-D7)를 통해 제 2 직렬화부(100B)의 동작을 확인할 수 있다.
제 4 래치부(160B)를 통해 제 3 직렬화부(100C)로 전달된 데이터(D1-D3-D5-D7)는 제 5 위상 이동부(170)에 대응하여 UI만큼 위상이 지연된다. 제 3 래치부(160A)를 통해 읽기 순환 검사 지연시간(CRCRL)보다 0.25tCK(데이터 클록(WCK)의 반 주기)만큼 이전에, 즉 데이터 클록(WCK)의 폴링 에지에 동기되어 제 5 멀티플렉서(180)에 전달되면, 전달되는 하나의 데이터(D0-D2-D4-D6, RDO)는 제 5 멀티플렉서(180)에 의해 데이터 클록(WCK)의 라이징 에지에 동기하여 출력되기 시작한다. 반면, 제 5 위상 이동부(170)를 통해 지연된 다른 하나의 데이터(D1-D3-D5-D7, FDO)는 데이터 클록(WCK)의 라이징 에지에 동기하여 제 5 멀티플렉서(180)로 전달된 후 제 5 멀티플렉서(190)에 의해 데이터 클록(WCK)의 폴링 에지에 동기하여 출력되기 시작한다. 전술한 과정을 통하여, 읽기 명령이 인가된 후 읽기 순환 검사 지연시간(CRCRL)이 지난 시점부터 병렬로 전달되었던 순환 중복 검사(CRC)용 8개의 데이터(D0~D7)가 데이터 출력회로에 의해 직렬화되어 연속적으로 출력되는 직렬화된 순환 중복 검사(CRC)용 8개의 데이터(D0-D1-D2-D3-D4-D5-D6-D7)로 변환된다.
도 3는 도 1에 도시된 직렬화 제어부(190)를 설명하기 위한 블록도이다.
도시된 바와 같이, 도시된 바와 같이, 직렬화 제어부(190)는 읽기 데이터 출력신호(RDOUTEN)와 분주 클록(WCK/2)에 대응하여 제 1 제어펄스(POUT_CL15P), 제 2 제어펄스(POUT_CL15, POUT_CL15B), 및 데이터 전달 신호를 출력하기 위한 다수의 플립플랍(191, 192, 193) 및 제 1 ~ 제 3 래치(196, 197, 198)를 포함한다. 특히, 제 1 래치(196)는 읽기 데이터 출력신호(RDOUTEN)에 대응하여 제 1 및 제 2 위상 이동부(110A, 110B)를 제어하기 위한 제 1 제어펄스(POUT_CL15P)를 출력하고, 제 2 래치(197)는 제 1 및 제 2 멀티플렉서(320A, 320B)를 제어하기 위한 데이터 클록(WCK)의 주기에 2배(1tCK)만큼의 활성화구간을 가지는 제 2 제어펄스(POUT_CL15, POUT_CL15B)를 출력한다. 마지막으로, 데이터 전달 신호(DOFFB)는 데이터 클록의 주기에 4배(2tCK)만큼의 활성화구간을 가지며, 제 3 래치(198)를 통해 출력된다.
구체적으로 살펴보면, 읽기 명령이 인가된 이후 읽기 순환 검사 지연시간(CRCRL)보다 시스템 클록의 4주기만큼 이른 시점(CL-4)에 읽기 데이터 출력신호(RDOUTEN)가 논리 하이 레벨로 활성화되면, 다수의 플립플랍(191, 192, 193)은 분주 클록(WCK/2)에 대응하여 읽기 데이터 출력신호(RDOUTEN)를 위상 이동시킨다. 읽기 순환 검사 지연시간(CRCRL)보다 시스템 클록의 2주기만큼 이른 시점(CL-2)에 제 2 플립플랍(192)의 출력단(N2)은 논리 하이 레벨로 천이된다. 이때, 분주 클록(WCK/2)의 제 1 인버터(199_1)에 의해 반전된 시점(즉, 분주 클록(WCK/2)의 폴링 에지)에 제 1 논리곱 게이트(195_1)는 제 1 제어펄스(POUT_CL15P)를 활성화한다. 이때, 제 1 제어펄스(POUT_CL15P)는 데이터 클록(WCK)의 주기만큼 활성화 구간을 가진다.
제 2 플립플랍(192)의 출력단(N2)이 논리 하이 레벨로 천이된 후, 제 1 래치(196)는 분주 클록(WCK/2)의 폴링 에지에 대응하여 제 2 제어펄스(POUT_CL15)를 생성한다. 반면, 제 2 플립플랍(192)의 출력단(N2)을 반전한 제 2 인버터(399_2)의 출력을 전달받은 제 2 래치(197)는 분주 클록(WCK/2)의 폴링 에지에 대응하여 제 2 제어펄스(POUT_CL15)의 반전 신호(POUT_CL15B)를 생성한다. 여기서, 제 2 제어펄스(POUT_CL15) 및 제 2 제어펄스(POUT_CL15)의 반전 신호(POUT_CL15B)는 분주 클록(WCK/2)의 폴링 에지에 대응하여 동작하는 제 1 및 제 2 래치(196, 197)로 인해 1tCK만큼의 활성화 구간을 가질 수 있다.
제 2 제어펄스(POUT_CL15)의 활성화와 더불어, 데이터 전달 신호(DOFFB) 역시 분주 클록(WCK/2)의 폴링 에지에 대응하여 동작하는 제 3 래치(198)에 의해 생성된다. 하지만 제 3 래치(198)는 제 2 및 제 3 플립플랍(192, 193)의 출력을 논리합 게이트(194)를 통해 전달받음으로써 제 2 제어펄스(POUT_CL15)보다 두 배의 활성화 구간을 가지는 데이터 전달 신호(DOFFB)의 출력이 가능하다.
반면, 스트로브 모드 신호(RDQS_MODE)가 활성화되고 읽기 순환 검사 지연시간(CRCRL)보다 3tCK만큼 이른 시점에 제 1 플립플랍(191)의 출력이 논리 하이 레벨이되면, 제 2 논리곱 게이트(195_2)는 논리 하이 레벨 신호를 출력하고 이에 대응하여 제 3 래치(198)는 오류 검사 모드의 경우보다 1tCK만큼 더 빨리 데이터 전달 신호(DOFFB)를 활성화한다. 아울러, 스트로브 모드 신호(RDQS_MODE)가 활성화되면 제 2 플립플랍(192)의 출력에 상관없이 부정논리합 게이트(195_3)는 논리 로우 레벨을 출력하고, 이로 인해 제 1 제어펄스(POUT_CL15)는 논리 로우 레벨로 비활성화되고 제 1 제어펄스(POUT_CL15)의 반전 신호(POUT_CL15B)는 논리 하이 레벨로 비활성화된다. 따라서, 병렬로 전달되는 순환 중복 검사(CRC)용 데이터의 전달은 차단되고 각각 제 1 및 제 2 위상 이동부(110A, 110B)에서 생성된 논리 하이 레벨 및 논리 로우 레벨 신호만이 제 1 및 제 2 멀티플렉서(120A, 120B)를 통해 제 1 및 제 2 래치부(130A, 130B)로 전달된다.
도 4는 스트로브 모드가 비활성화일 경우 도 3에 도시된 직렬화 제어부(190)의 동작을 설명하기 위한 파형도이다. 즉, 스트로브 모드 신호(RDQS_MODE)가 비활성화된 경우 직렬화 제어부(190)에서 출력되는 신호들의 위상을 설명한다.
도시된 바와 같이, 직렬화 제어부(190)는 읽기 데이터 출력신호(RDOUTEN)에 대응하여 분주 클록(WCK/2)을 기준으로 다수의 신호를 생성해내고 있다. 먼저, 읽기 데이터 출력신호(RDOUTEN)가 활성화되면 다수의 플립플랍(191, 192, 193)을 통해 분주 클록(WCK/2)의 주기만큼 위상을 지연시킨다.(다수의 플립플랍(191, 192, 193)의 출력단(N1, N2, N3) 참조) 이후, 분주 클록(WCK/2)의 폴링 에지에 대응하여 직렬화 제어부(190) 내 제 1 및 제 2 래치(196, 197)는 제 1 및 제 2 제어펄스(POUT_CL15P, POUT_CL15/POUT_CL15B)를 생성한다. 이와 더불어, 논리합(OR) 게이트(194)는 제 2 및 제 3 플립플랍(191, 192)의 출력에 논리합 연산을 수행하여 활성화 구간이 두 배인 출력 펄스를 출력단(N4)을 통해 제 3 래치(198)로 전달하고, 제 3 래치(198)는 분주 클록(WCK/2)의 폴링 에지에 대응하여 2tCK동안 활성화되는 데이터 전달 신호(DOFFB)를 출력한다.
도 5는 스트로브 모드가 활성화일 경우 도 3에 도시된 직렬화 제어부(190)의 동작을 설명하기 위한 파형도이다. 즉, 스트로브 모드 신호(RDQS_MODE)가 활성화된 경우 직렬화 제어부(190)에서 출력되는 신호들을 설명한다.
도시된 바와 같이, 읽기 데이터 출력신호(RDOUTEN)의 활성화에 대응하여 분주 클록(WCK/2)을 기준으로 직렬화 제어부(190) 내 제 1 ~ 제 3 플립플랍(191~193)의 출력이 생성된다. 하지만, 스트로브 모드 신호(RDQS_MODE)가 논리 하이 레벨로 활성화된 경우, 제 1 래치(196)에서 생성되는 제 1 제어펄스(POUT_CL15)는 논리 로우 레벨로 비활성화되고 제 2 래치(197)에서 생성되는 제 1 제어펄스(POUT_CL15)의 반전 신호(POUT_CL15B)는 논리 하이 레벨로 비활성화된다. 반면, 읽기 데이터 출력신호(RDOUTEN)의 활성화에 대응하여 제 1 플립플랍(191)이 활성화되는 시점부터 3tCK동안 제 3 래치(198)에서 출력되는 데이터 전달 신호(DOFFB)는 활성화된다. 도 5에서는 읽기 데이터 출력신호(RDOUTEN)가 반복적으로 활성화되어 데이터 전달 신호(DOFFB)의 활성화구간 역시 연속적으로 이어지고 있음을 보여준다.
도 6은 도 1에 도시된 제 1 및 제 2 위상 이동부(110A, 110B)를 설명하기 위한 회로도이다.
도시된 바와 같이, 제 1 위상 이동부(110A)는 병렬로 입력되는 복수의 데이터(D4, D6)를 각각 위상 이동시키기 위한 복수의 단위 이동부(110A_1)를 포함하며, 단위 이동부(110A_1)는 입력되는 데이터(d)를 반전하기 위한 제 5 인버터(112A), 제 1 제어펄스(POUT_CL15P)에 대응하여 제 5 인버터(112A)의 출력을 전달하기 위한 전송 게이트(114A), 전송 게이트(114A)의 출력을 래치하고 반전하여 출력하기 위한 인버터 래치(118A), 및 인버터 래치(118A)의 출력을 스트로브 모드 신호(RDQS_MODE)에 대응하여 전달하기 위한 멀티플렉서(119A)를 포함한다. 아울러, 단위 래치부는 전송 게이트(114A)를 제어하기 위해 제 1 제어펄스(POUT_CL15P)를 반전하기 위한 제 6 인버터(116A)를 추가로 포함한다. 멀티플렉서(119A)는 스트로브 모드 신호(RDQS_MODE)가 논리 로우 레벨로 비활성화된 경우 인버터 래치(118A)의 출력(즉, 위상이 이동된 데이터)를 제 1 멀티플렉서(120A)로 출력하지만 스트로브 모드 신호(RDQS_MODE)가 논리 하이 레벨로 활성화된 경우 논리 하이 레벨(VDD) 신호를 제 1 멀티플렉서(120A)로 출력한다.
또한, 도 6을 참조하면, 제 2 위상 이동부(110B)도 제 1 위상 이동부(110A)와 유사한 구성을 포함하고 있다. 다만, 병렬로 입력되는 복수의 데이터(D5, D7)를 입력받는 제 2 위상 이동부(110B) 내 복수의 단위 이동부(110B_1)에 포함된 멀티플렉서(119B)가 스트로브 모드 신호(RDQS_MODE)가 논리 로우 레벨로 비활성화된 경우 인버터 래치(118B)의 출력(즉, 위상이 이동된 데이터)를 제 2 멀티플렉서(120B)로 출력하지만 스트로브 모드 신호(RDQS_MODE)가 논리 하이 레벨로 활성화된 경우 논리 로우 레벨(VSS) 신호를 제 2 멀티플렉서(120B)로 출력하는 점에서 차이가 있다.
도 7은 도 1에 도시된 제 1 래치부(130A)를 설명하기 위한 회로도이다.
도시된 바와 같이, 제 1 래치부(130A)는 제 1 멀티플렉서(120A)로부터 출력된 복수의 연속되는 2개 데이터를 래치하기 위한 복수의 단위 래치부(120A_1)를 포함하며, 단위 래치부(120A_1)는 데이터 전달 신호(DOFFB)에 대응하여 입력되는 데이터(D)를 전달하거나 스트로브 모드 신호(RDQS_MODE) 및 모드 레지스터에서 전달된 기설정된 패턴(HOLD_PATTERN)을 출력하기 위한 멀티플렉서(132), 멀티플렉서(132)의 출력을 직렬화된 8개의 데이터의 각 데이터 윈도우의 4배만큼의 간격으로 전달하기 위한 전송 게이트(134), 및 전송 게이트(134)의 출력을 래치하고 출력하기 위한 인버터 래치(136)를 포함한다. 입력되는 스트로브 모드 신호(RDQS_MODE) 및 모드 레지스터에서 전달된 기설정된 패턴(HOLD_PATTERN)은 논리합 게이트(131)를 통해 멀티플렉서(132)로 전달된다.
여기서, 멀티플렉서(132)는 데이터 전달 신호(DOFFB)가 논리 하이 레벨일 경우 제 1 멀티플렉서(120A)를 통해 입력되는 데이터(d)를 전송 게이트(134)로 전달하지만, 데이터 전달 신호(DOFFB)가 논리 로우 레벨일 경우(즉, 오류 검사 모드 및 스트로브 모드 각각의 대기 상태) 입력되는 데이터(d)의 레벨에 관계없이 스트로브 모드의 경우 논리 하이 레벨을 전송 게이트(134)로 전달하고 오류 검사 모드의 경우 모드 레지스터에서 전달된 기설정된 패턴(HOLD_PATTERN)을 출력한다. 또한, 인버터 래치(336)도 셋팅 신호(SETB)에 의해 리셋된다. 셋팅 신호(SETB)가 논리 로우 레벨로 활성화되면, 인버터 래치(136)는 전송 게이트(334)의 출력과 무관하게 논리 하이 레벨의 값을 입력받아 출력한다.
도 8은 도 1에 도시된 제 5 위상 이동부(170)를 설명하기 위한 회로도이다.
도시된 바와 같이, 제 5 위상 이동부(170)는 데이터 클록(WCK)에 대응하여 제 4 래치부(160B)에서 출력되는 데이터(d6)의 위상을 이동시키거나, 테스트 동작시 혹은 트레이닝 동작시 시스템 클록 혹은 데이터 클록(WCK)과 동기되지 않은 임의의 데이터를 출력한다.
구체적으로 살펴보면, 제 5 위상 이동부(170)는 데이터 클록(WCK)에 동기하여 데이터를 반전하기 위한 데이터 반전부(172), 테스트 동작시 혹은 상기 트레이닝 동작시 임의의 데이터를 출력하기 위한 비동기 데이터 생성부(174), 및 데이터 반전부(172) 및 비동기 데이터 생성부(174)의 출력을 래치하고 반전 신호를 출력하기 위한 인버터 래치(176)를 포함한다. 데이터 반전부(172)는 데이터 클록(WCK)의 라이징 에지에 동기하여 입력되는 데이터(d6)를 반전하여 전달하고, 인버터 래치(176)는 데이터 반전부(172)에서 전달된 데이터를 반전하여 제 5 멀티플렉서(180)로 출력한다. 제 5 위상 이동부(170)로부터 데이터 클록(WCK)의 라이징 에지에 동기되어 출력되기 시작하는 데이터를 입력받아 제 5 멀티플렉서(180)는 데이터 클록(WCK)의 폴링 에지에 대응하여 외부로 출력한다.
반면, 내부에서 전달된 데이터를 출력하지 않는 테스트 동작 혹은 트레이닝 동작의 경우 비동기 가능 신호(ASYNC_EN) 및 비동기 시작 신호(ASYNC_DO)를 활성화시켜 제 5 위상 이동부(170)가 임의의 데이터를 출력할 수 있도록 한다. 이때, 데이터 클록(WCK)은 논리 로우 레벨로 비활성화시킨다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법은 오류 검사를 위한 순환 중복 검사(CRC)용 데이터를 출력하기 위한 핀을 통하여 상기 순환 중복 검사용 데이터를 출력하는 제 1 단계 및 동작 모드에 따라 상기 핀을 통하여 읽기 명령에 대응하여 출력되는 데이터와 함께 출력되는 데이터 스트로브 신호를 출력하는 제 2 단계를 포함한다. 여기서, 제 1 단계는 반도체 메모리 장치가 오류 검사 모드를 수행함을 의미하고 제 2 단계는 스트로브 모드를 수행함을 의미한다.
구체적으로 살펴보면, 제 1 단계는 병렬로 입력되는 순환 중복 검사(CRC)용 8개의 데이터를 4개의 연속되는 데이터로 출력하거나 대기 상태의 경우 모드 레지스터에 기설정된 패턴(HOLD_PATTERN)을 출력하기 위한 제 1 직렬화 단계, 4개의 연속되는 데이터를 2개의 연속되는 데이터로 출력하기 위한 제 2 직렬화 단계, 및 2개의 연속되는 데이터를 직렬화하여 상기 순환 중복 검사용 데이터로 출력하기 위한 제 3 직렬화 단계를 포함한다. 반면, 제 2 단계는 스트로브 모드 신호(RDQS_MODE)에 대응하여 일정한 패턴을 직렬화하여 출력하기 위한 제 1 직렬화 단계, 제 1 직렬화 단계의 출력을 2개의 연속되는 데이터로 출력하기 위한 제 2 직렬화 단계, 및 2개의 연속되는 데이터를 직렬화하여 토글링하는 상기 데이터 스트로브 신호를 출력하기 위한 제 3 직렬화 단계를 포함한다. 여기서, 제 1 직렬화 단계의 출력은 순환 중복 검사용 데이터의 각 윈도우의 4배의 유효 윈도우를 가지며, 제 2 직렬화 단계의 출력은 순환 중복 검사용 데이터의 각 윈도우의 2배의 유효 윈도우를 가진다.
특히, 제 1 직렬화 단계는 반도체 메모리 장치가 오류 검사 모드를 수행하는 경우 병렬로 입력되는 8개의 데이터(D0~D7) 중 4개의 데이터를 순환 중복 검사용 데이터의 각 데이터 윈도우의 4배만큼 위상을 이동시키거나 대기 상태의 경우 기설정된 패턴(HOLD_PATTERN)을 생성하기 위한 단계, 8개의 데이터 중 다른 4개의 데이터와 상기 위상 이동된 4개의 데이터를 멀티플렉싱하여 상기 4개의 연속되는 데이터를 출력하기 위한 단계, 및 4개의 연속되는 데이터를 래치하기 위한 단계를 포함한다. 하지만, 반도체 메모리 장치가 오류 검사 모드가 아닌 스트로브 모드를 수행하는 경우 순환 중복 검사용 데이터 및 기설정된 패턴 대신 자체 생성한 논리 하이 레벨 및 논리 로우 레벨의 일정 패턴 신호를 출력하여 토글링하는 데이터 스트로브 신호(DQS)를 생성하고, 대기상태의 경우 논리 하이 레벨을 출력한다. 또한, 테스트 동작시 혹은 트레이닝 동작시, 제 3 직렬화 단계는 시스템 클록과 동기되지 않은 임의의 데이터를 외부로 출력하는 단계를 포함한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 출력회로는 쓰기 동작 및 읽기 동작에 사용된 데이터에 오류가 있는지 없는지를 외부의 데이터 처리 장치가 판단할 수 있도록 순환 중복 검사(CRC)용 데이터를 오류 검사 부호(EDC) 핀을 통해 출력할 수 있다. 또한, 반도체 메모리 장치는 필요한 경우 읽기 동작시 출력되는 데이터와 함께 출력되는 데이터 스트로브 신호(DQS)를 전술한 오류 검사 부호(EDC) 핀을 통해 출력할 수 있어 데이터 전달의 신뢰성을 높일 수 있다. 이러한 동작을 통해 높은 주파수의 시스템 클록 및 데이터 클록에 대응하는 데이터 출력이 가능해졌다. 특히, 빠른 데이터의 입출력이 중요하게 여겨지는 그래픽용 반도체 메모리 장치의 경우 높은 주파수의 시스템 클록에 대응하는 동작이 가능해짐에 따라 제품 경쟁력이 향상된다.
또한, 본 발명은 반도체 메모리 장치 내 출력회로를 일 예로 들어 설명하였으나, 다수의 병렬로 입력되는 데이터를 직렬화하여 출력하기 위한 통신 및 네트워크 장비에도 활용이 가능하다. 출력회로는 데이터 전달을 위한 네트워크 장지에서도 특정 포트를 통해 오류 검사를 위한 순환 중복 검사(CRC)용 데이터를 전달할 뿐만 아니라 데이터와 함께 스트로브 신호를 출력할 수 있어 전달되는 유효한 데이터들이 왜곡 없이 전달될 수 있도록 보장할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (25)

  1. 오류 검사를 위한 순환 중복 검사용 데이터를 출력하기 위한 핀을 포함하고 있으며, 상기 핀을 통해 동작 모드에 따라 상기 순환 중복 검사용 데이터를 출력하거나 읽기 명령에 대응하여 출력되는 데이터와 함께 출력되는 데이터 스트로브 신호를 출력하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 핀을 통해 상기 동작 모드 중 오류 검사 모드를 수행할 때 쓰기 오류 검사 모드 시 쓰기 동작을 위한 순환 중복 검사용 데이터를 출력하고 읽기 오류 검사 모드 시 읽기 동작을 위한 순환 중복 검사용 데이터를 출력하며, 상기 오류 검사 모드 중 대기 상태에서는 모드 레지스터에 설정된 패턴 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 핀을 통해 상기 동작 모드 중 스트로브 출력 모드 시 상기 읽기 명령에 대응하여 출력되는 데이터와 함께 출력되는 데이터 스트로브 신호를 출력하고, 상기 스트로브 출력 모드 중 대기 상태에서는 논리 하이 레벨을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2항 및 3항 중 어느 한 항에 있어서,
    상기 쓰기 동작을 위한 순환 중복 검사용 데이터, 상기 읽기 동작을 위한 순환 중복 검사용 데이터, 및 상기 모드 레지스터에 설정된 패턴 데이터는 병렬로 글로벌 데이터 라인을 통해 상기 핀에 연결된 출력회로로 전달되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 출력회로는
    상기 오류 검사 모드시 병렬로 전달되는 8개의 데이터를 직렬화하여 4개의 연속되는 데이터를 출력거나 상기 패턴 데이터를 출력하며 상기 스트로브 출력 모드 시 상기 4개의 데이터 대신 상기 데이터 스트로브 신호를 생성하기 위한 일정한 패턴을 출력하기 위한 제 1 직렬화 수단;
    상기 제 1 직렬화 수단의 출력을 전달받아 2개의 연속되는 데이터를 출력하기 위한 제 2 직렬화 수단; 및
    상기 제 2 직렬화 수단의 출력을 전달받아 직렬화된 데이터를 출력하기 위한 제 3 직렬화 수단을 구비하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 제 1 직렬화 수단의 출력 각각은 상기 직렬화된 데이터의 각 윈도우의 4배의 유효 윈도우를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 제 1 직렬화 수단은
    상기 오류 검사 모드시 병렬로 전달되는 8개의 데이터 중 4개의 데이터를 위상 이동하고, 상기 스트로브 출력 모드 시 상기 4개의 데이터 대신 상기 일정한 패턴을 출력하기 위한 위상 이동부;
    상기 8개의 데이터 중 다른 4개의 데이터와 상기 위상 이동부의 출력을 멀티플렉싱하여 상기 4개의 연속되는 데이터를 출력하기 위한 멀티플렉서; 및
    상기 멀티플렉서의 출력을 래치하거나 상기 오류 검사 모드 중 대기 상태에서는 상기 패턴 데이터를 출력하기 위한 래치부를 구비하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 읽기 명령 혹은 상기 스트로브 출력 모드에 대응하여 상기 위상 이동부, 상기 멀티플렉서, 및 상기 래치부를 제어하기 위한 직렬화 제어부를 더 구비하는 반도체 메모리 장치.
  9. 제 5항에 있어서,
    상기 제 2 직렬화 수단의 출력은 상기 직렬화된 데이터의 각 윈도우의 2배의 유효 윈도우를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  10. 입출력 데이터 및 신호를 전달하기 위한 다수의 핀;
    상기 다수의 핀 중 하나의 핀을 통해 오류 검사 동작를 위한 순환 중복 검사용 데이터를 출력하기 위한 제 1 수단; 및
    상기 하나의 핀을 통해 읽기 명령에 대응하여 출력되는 데이터와 함께 출력될 데이터 스트로브 신호를 출력하기 위한 제 2 수단을 구비하는 반도체 메모리 장치.
  11. 제 9항에 있어서,
    상기 제 1 수단은 다수의 글로벌 데이터 라인을 통해 병렬로 전달된 상기 순환 중복 검사용 데이터를 직렬화한 후 상기 하나의 핀을 통해 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 제 1 수단은 대기 상태의 경우 상기 순환 중복 검사용 데이터 대신 모드 레지스터에 기 설정된 오류 검사용 패턴 데이터를 상기 하나의 핀을 통해 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 10항에 있어서,
    상기 제 2 수단은 스트로브 모드 시 상기 순환 중복 검사용 데이터 대신 카스 지연시간에 대응하여 토글링하는 상기 데이터 스트로브 신호를 내부에서 자체 생성하기 위한 위상 이동부를 포함하며, 위상 이동부여 상기 하나의 핀을 통해 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 병렬로 입력되는 순환 중복 검사용 8개의 데이터를 입력받아 직렬화된 8개의 데이터의 각 윈도우의 4배의 데이터 윈도우를 가지는 4개의 연속되는 데이터를 출력하거나 동작 모드에 따라 스트로브 신호를 위한 제 1 패턴 및 대기 상태에서 출력할 제 2 패턴을 출력하기 위한 제 1 직렬화 수단;
    상기 제 1 직렬화 수단의 출력을 전달받아 상기 직렬화된 8개의 데이터의 각 윈도우의 2배의 데이터 윈도우를 가지는 2개의 연속되는 4개 데이터를 출력하기 위한 제 2 직렬화 수단; 및
    상기 제 2 직렬화 수단의 출력을 전달받아 상기 직렬화된 데이터를 출력하기 위한 제 3 직렬화 수단을 구비하는 반도체 메모리 장치.
  15. 제 14항에 있어서,
    상기 제 1 직렬화 수단은
    상기 동작 모드에 따라 상기 프리앰블 데이터를 출력한 뒤 상기 8개의 데이터 중 4개의 데이터를 상기 직렬화된 데이터의 각 데이터 윈도우의 4배만큼 위상을 이동시키거나 상기 제 1 패턴의 일부를 출력하기 위한 위한 위상 이동부;
    상기 8개의 데이터 중 다른 4개의 데이터와 상기 위상 이동부의 출력을 멀티플렉싱하여 상기 4개의 연속되는 데이터를 출력하기 위한 멀티플렉서; 및
    상기 멀티플렉서의 출력을 래치하여 전달하거나 모드 레지스터에서 전달된 상기 제 2 패턴을 출력하기 위한 래치부를 구비하는 반도체 메모리 장치.
  16. 제 15항에 있어서,
    데이터 출력의 기준이 되는 데이터 클록을 기준으로, 데이터 전달을 활성화하는 데이터 인에이블 신호 및 상기 동작 모드를 결정하기 위한 신호에 대응하여 상기 제 1 직렬화 수단을 제어하기 위한 직렬화 제어부를 더 구비하는 반도체 메모리 장치.
  17. 제 16항에 있어서,
    상기 직렬화 제어부는
    상기 읽기 데이터 출력신호에 대응하여 상기 위상 이동부를 제어하기 위한 제 1 제어펄스를 생성하기 위한 제 1 래치;
    상기 멀티플렉서를 제어하기 위해, 상기 데이터 클록의 주기에 2배만큼의 활성화구간을 가지거나 상기 동작 모드에 따른 활성화구간을 가지는 제 2 제어펄스를 생성하기 위한 제 2 래치; 및
    상기 래치부를 제어하기 위해, 상기 데이터 클록의 주기에 4배만큼의 활성화구간을 가지거나 상기 동작 모드에 따른 활성화구간을 가지는 데이터 전달 신호를 출력하기 위한 제 3 래치를 구비하는 반도체 메모리 장치.
  18. 제 14항에 있어서,
    테스트 동작시 혹은 트레이닝 동작시, 상기 제 3 직렬화 수단은 시스템 클록과 동기되지 않은 임의의 데이터를 외부로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 오류 검사를 위한 순환 중복 검사(CRC)용 데이터를 출력하기 위한 핀을 통하여 상기 순환 중복 검사용 데이터를 출력하는 제 1 단계; 및
    동작 모드에 따라 상기 핀을 통하여 읽기 명령에 대응하여 출력되는 데이터와 함께 출력되는 데이터 스트로브 신호를 출력하는 제 2 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  20. 제 19항에 있어서,
    상기 제 1 단계는
    병렬로 입력되는 순환 중복 검사(CRC)용 8개의 데이터를 4개의 연속되는 데이터로 출력하거나 대기 상태의 경우 모드 레지스터에서 설정된 패턴을 출력하기 위한 제 1 직렬화 단계;
    상기 4개의 연속되는 데이터를 2개의 연속되는 데이터로 출력하기 위한 제 2 직렬화 단계; 및
    상기 2개의 연속되는 데이터를 직렬화하여 상기 순환 중복 검사용 데이터로 출력하기 위한 제 3 직렬화 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  21. 제 19항에 있어서,
    상기 제 2 단계는
    동작 모드 신호에 대응하여 일정한 패턴을 직렬화하여 출력하기 위한 제 1 직렬화 단계;
    상기 제 1 직렬화 단계의 출력을 2개의 연속되는 데이터로 출력하기 위한 제 2 직렬화 단계; 및
    상기 2개의 연속되는 데이터를 직렬화하여 토글링하는 상기 데이터 스트로브 신호를 출력하기 위한 제 3 직렬화 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  22. 제 20항 및 제 21항 중 어느 한 항에 있어서,
    상기 제 1 직렬화 단계의 출력은 상기 순환 중복 검사용 데이터의 각 윈도우의 4배의 유효 윈도우를 가지는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  23. 제 22항에 있어서,
    상기 제 2 직렬화 단계의 출력은 상기 순환 중복 검사용 데이터의 각 윈도우의 2배의 유효 윈도우를 가지는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  24. 제 20항 및 제 21항 중 어느 한 항에 있어서,
    상기 제 1 직렬화 단계는
    상기 동작 모드 신호에 대응하여 병렬로 입력되는 8개의 데이터 중 4개의 데이터를 상기 순환 중복 검사용 데이터의 각 데이터 윈도우의 4배만큼 위상을 이동시키거나 상기 일정 패턴을 생성하기 위한 단계;
    상기 8개의 데이터 중 다른 4개의 데이터와 상기 위상 이동된 4개의 데이터를 멀티플렉싱하여 상기 4개의 연속되는 데이터를 출력하기 위한 단계; 및
    상기 4개의 연속되는 데이터를 래치하기 위한 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  25. 제 20항에 있어서,
    테스트 동작시 혹은 트레이닝 동작시, 상기 제 3 직렬화 단계는 시스템 클록과 동기되지 않은 임의의 데이터를 외부로 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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