KR20090093512A - 데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치 - Google Patents
데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치Info
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Abstract
Description
Claims (25)
- 오류 검사를 위한 순환 중복 검사용 데이터를 출력하기 위한 핀을 포함하고 있으며, 상기 핀을 통해 동작 모드에 따라 상기 순환 중복 검사용 데이터를 출력하거나 읽기 명령에 대응하여 출력되는 데이터와 함께 출력되는 데이터 스트로브 신호를 출력하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 핀을 통해 상기 동작 모드 중 오류 검사 모드를 수행할 때 쓰기 오류 검사 모드 시 쓰기 동작을 위한 순환 중복 검사용 데이터를 출력하고 읽기 오류 검사 모드 시 읽기 동작을 위한 순환 중복 검사용 데이터를 출력하며, 상기 오류 검사 모드 중 대기 상태에서는 모드 레지스터에 설정된 패턴 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 핀을 통해 상기 동작 모드 중 스트로브 출력 모드 시 상기 읽기 명령에 대응하여 출력되는 데이터와 함께 출력되는 데이터 스트로브 신호를 출력하고, 상기 스트로브 출력 모드 중 대기 상태에서는 논리 하이 레벨을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 2항 및 3항 중 어느 한 항에 있어서,상기 쓰기 동작을 위한 순환 중복 검사용 데이터, 상기 읽기 동작을 위한 순환 중복 검사용 데이터, 및 상기 모드 레지스터에 설정된 패턴 데이터는 병렬로 글로벌 데이터 라인을 통해 상기 핀에 연결된 출력회로로 전달되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 4항에 있어서,상기 출력회로는상기 오류 검사 모드시 병렬로 전달되는 8개의 데이터를 직렬화하여 4개의 연속되는 데이터를 출력거나 상기 패턴 데이터를 출력하며 상기 스트로브 출력 모드 시 상기 4개의 데이터 대신 상기 데이터 스트로브 신호를 생성하기 위한 일정한 패턴을 출력하기 위한 제 1 직렬화 수단;상기 제 1 직렬화 수단의 출력을 전달받아 2개의 연속되는 데이터를 출력하기 위한 제 2 직렬화 수단; 및상기 제 2 직렬화 수단의 출력을 전달받아 직렬화된 데이터를 출력하기 위한 제 3 직렬화 수단을 구비하는 반도체 메모리 장치.
- 제 5항에 있어서,상기 제 1 직렬화 수단의 출력 각각은 상기 직렬화된 데이터의 각 윈도우의 4배의 유효 윈도우를 가지는 것을 특징으로 하는 반도체 메모리 장치.
- 제 6항에 있어서,상기 제 1 직렬화 수단은상기 오류 검사 모드시 병렬로 전달되는 8개의 데이터 중 4개의 데이터를 위상 이동하고, 상기 스트로브 출력 모드 시 상기 4개의 데이터 대신 상기 일정한 패턴을 출력하기 위한 위상 이동부;상기 8개의 데이터 중 다른 4개의 데이터와 상기 위상 이동부의 출력을 멀티플렉싱하여 상기 4개의 연속되는 데이터를 출력하기 위한 멀티플렉서; 및상기 멀티플렉서의 출력을 래치하거나 상기 오류 검사 모드 중 대기 상태에서는 상기 패턴 데이터를 출력하기 위한 래치부를 구비하는 반도체 메모리 장치.
- 제 7항에 있어서,상기 읽기 명령 혹은 상기 스트로브 출력 모드에 대응하여 상기 위상 이동부, 상기 멀티플렉서, 및 상기 래치부를 제어하기 위한 직렬화 제어부를 더 구비하는 반도체 메모리 장치.
- 제 5항에 있어서,상기 제 2 직렬화 수단의 출력은 상기 직렬화된 데이터의 각 윈도우의 2배의 유효 윈도우를 가지는 것을 특징으로 하는 반도체 메모리 장치.
- 입출력 데이터 및 신호를 전달하기 위한 다수의 핀;상기 다수의 핀 중 하나의 핀을 통해 오류 검사 동작를 위한 순환 중복 검사용 데이터를 출력하기 위한 제 1 수단; 및상기 하나의 핀을 통해 읽기 명령에 대응하여 출력되는 데이터와 함께 출력될 데이터 스트로브 신호를 출력하기 위한 제 2 수단을 구비하는 반도체 메모리 장치.
- 제 9항에 있어서,상기 제 1 수단은 다수의 글로벌 데이터 라인을 통해 병렬로 전달된 상기 순환 중복 검사용 데이터를 직렬화한 후 상기 하나의 핀을 통해 출력하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 11항에 있어서,상기 제 1 수단은 대기 상태의 경우 상기 순환 중복 검사용 데이터 대신 모드 레지스터에 기 설정된 오류 검사용 패턴 데이터를 상기 하나의 핀을 통해 출력하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 10항에 있어서,상기 제 2 수단은 스트로브 모드 시 상기 순환 중복 검사용 데이터 대신 카스 지연시간에 대응하여 토글링하는 상기 데이터 스트로브 신호를 내부에서 자체 생성하기 위한 위상 이동부를 포함하며, 위상 이동부여 상기 하나의 핀을 통해 출력하는 것을 특징으로 하는 반도체 메모리 장치.
- 병렬로 입력되는 순환 중복 검사용 8개의 데이터를 입력받아 직렬화된 8개의 데이터의 각 윈도우의 4배의 데이터 윈도우를 가지는 4개의 연속되는 데이터를 출력하거나 동작 모드에 따라 스트로브 신호를 위한 제 1 패턴 및 대기 상태에서 출력할 제 2 패턴을 출력하기 위한 제 1 직렬화 수단;상기 제 1 직렬화 수단의 출력을 전달받아 상기 직렬화된 8개의 데이터의 각 윈도우의 2배의 데이터 윈도우를 가지는 2개의 연속되는 4개 데이터를 출력하기 위한 제 2 직렬화 수단; 및상기 제 2 직렬화 수단의 출력을 전달받아 상기 직렬화된 데이터를 출력하기 위한 제 3 직렬화 수단을 구비하는 반도체 메모리 장치.
- 제 14항에 있어서,상기 제 1 직렬화 수단은상기 동작 모드에 따라 상기 프리앰블 데이터를 출력한 뒤 상기 8개의 데이터 중 4개의 데이터를 상기 직렬화된 데이터의 각 데이터 윈도우의 4배만큼 위상을 이동시키거나 상기 제 1 패턴의 일부를 출력하기 위한 위한 위상 이동부;상기 8개의 데이터 중 다른 4개의 데이터와 상기 위상 이동부의 출력을 멀티플렉싱하여 상기 4개의 연속되는 데이터를 출력하기 위한 멀티플렉서; 및상기 멀티플렉서의 출력을 래치하여 전달하거나 모드 레지스터에서 전달된 상기 제 2 패턴을 출력하기 위한 래치부를 구비하는 반도체 메모리 장치.
- 제 15항에 있어서,데이터 출력의 기준이 되는 데이터 클록을 기준으로, 데이터 전달을 활성화하는 데이터 인에이블 신호 및 상기 동작 모드를 결정하기 위한 신호에 대응하여 상기 제 1 직렬화 수단을 제어하기 위한 직렬화 제어부를 더 구비하는 반도체 메모리 장치.
- 제 16항에 있어서,상기 직렬화 제어부는상기 읽기 데이터 출력신호에 대응하여 상기 위상 이동부를 제어하기 위한 제 1 제어펄스를 생성하기 위한 제 1 래치;상기 멀티플렉서를 제어하기 위해, 상기 데이터 클록의 주기에 2배만큼의 활성화구간을 가지거나 상기 동작 모드에 따른 활성화구간을 가지는 제 2 제어펄스를 생성하기 위한 제 2 래치; 및상기 래치부를 제어하기 위해, 상기 데이터 클록의 주기에 4배만큼의 활성화구간을 가지거나 상기 동작 모드에 따른 활성화구간을 가지는 데이터 전달 신호를 출력하기 위한 제 3 래치를 구비하는 반도체 메모리 장치.
- 제 14항에 있어서,테스트 동작시 혹은 트레이닝 동작시, 상기 제 3 직렬화 수단은 시스템 클록과 동기되지 않은 임의의 데이터를 외부로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
- 오류 검사를 위한 순환 중복 검사(CRC)용 데이터를 출력하기 위한 핀을 통하여 상기 순환 중복 검사용 데이터를 출력하는 제 1 단계; 및동작 모드에 따라 상기 핀을 통하여 읽기 명령에 대응하여 출력되는 데이터와 함께 출력되는 데이터 스트로브 신호를 출력하는 제 2 단계를 포함하는 반도체 메모리 장치의 동작 방법.
- 제 19항에 있어서,상기 제 1 단계는병렬로 입력되는 순환 중복 검사(CRC)용 8개의 데이터를 4개의 연속되는 데이터로 출력하거나 대기 상태의 경우 모드 레지스터에서 설정된 패턴을 출력하기 위한 제 1 직렬화 단계;상기 4개의 연속되는 데이터를 2개의 연속되는 데이터로 출력하기 위한 제 2 직렬화 단계; 및상기 2개의 연속되는 데이터를 직렬화하여 상기 순환 중복 검사용 데이터로 출력하기 위한 제 3 직렬화 단계를 포함하는 반도체 메모리 장치의 동작 방법.
- 제 19항에 있어서,상기 제 2 단계는동작 모드 신호에 대응하여 일정한 패턴을 직렬화하여 출력하기 위한 제 1 직렬화 단계;상기 제 1 직렬화 단계의 출력을 2개의 연속되는 데이터로 출력하기 위한 제 2 직렬화 단계; 및상기 2개의 연속되는 데이터를 직렬화하여 토글링하는 상기 데이터 스트로브 신호를 출력하기 위한 제 3 직렬화 단계를 포함하는 반도체 메모리 장치의 동작 방법.
- 제 20항 및 제 21항 중 어느 한 항에 있어서,상기 제 1 직렬화 단계의 출력은 상기 순환 중복 검사용 데이터의 각 윈도우의 4배의 유효 윈도우를 가지는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
- 제 22항에 있어서,상기 제 2 직렬화 단계의 출력은 상기 순환 중복 검사용 데이터의 각 윈도우의 2배의 유효 윈도우를 가지는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
- 제 20항 및 제 21항 중 어느 한 항에 있어서,상기 제 1 직렬화 단계는상기 동작 모드 신호에 대응하여 병렬로 입력되는 8개의 데이터 중 4개의 데이터를 상기 순환 중복 검사용 데이터의 각 데이터 윈도우의 4배만큼 위상을 이동시키거나 상기 일정 패턴을 생성하기 위한 단계;상기 8개의 데이터 중 다른 4개의 데이터와 상기 위상 이동된 4개의 데이터를 멀티플렉싱하여 상기 4개의 연속되는 데이터를 출력하기 위한 단계; 및상기 4개의 연속되는 데이터를 래치하기 위한 단계를 포함하는 반도체 메모리 장치의 동작 방법.
- 제 20항에 있어서,테스트 동작시 혹은 트레이닝 동작시, 상기 제 3 직렬화 단계는 시스템 클록과 동기되지 않은 임의의 데이터를 외부로 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150025887A (ko) * | 2013-08-30 | 2015-03-11 | 에스케이하이닉스 주식회사 | 스트로브 신호 생성 장치 및 이를 이용하는 메모리 장치 |
KR20180002467A (ko) * | 2016-06-29 | 2018-01-08 | 삼성전자주식회사 | 반도체 메모리 장치의 동작 방법 및 반도체 메모리 장치 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8243543B2 (en) * | 2008-02-29 | 2012-08-14 | Hynix Semiconductor Inc. | Semiconductor memory device for high-speed data input/output |
KR101984902B1 (ko) | 2012-09-14 | 2019-05-31 | 삼성전자 주식회사 | 단방향의 리턴 클락 신호를 사용하는 임베디드 멀티미디어 카드, 이를 제어하는 호스트, 및 이들을 포함하는 임베디드 멀티미디어 카드 시스템의 동작 방법 |
US10236045B2 (en) | 2012-09-21 | 2019-03-19 | Samsung Electronics Co., Ltd. | Semiconductor memory device having detection clock patterns phase-inverted from each other and detection clock generating method thereof |
JP2014109453A (ja) * | 2012-11-30 | 2014-06-12 | Renesas Electronics Corp | 半導体装置 |
US10110208B2 (en) * | 2015-11-25 | 2018-10-23 | Micron Technology, Inc. | Apparatuses and methods for providing a signal with a differential phase mixer |
US10142097B2 (en) * | 2016-09-19 | 2018-11-27 | Synopsys, Inc. | System for serializing high speed data signals |
US10224072B2 (en) | 2017-05-26 | 2019-03-05 | Micron Technology, Inc. | Error detection code hold pattern synchronization |
US10535387B2 (en) * | 2018-02-07 | 2020-01-14 | Micron Technology, Inc. | DQS gating in a parallelizer of a memory device |
US11361839B2 (en) * | 2018-03-26 | 2022-06-14 | Rambus Inc. | Command/address channel error detection |
KR102530884B1 (ko) * | 2018-04-06 | 2023-05-11 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 |
KR102650099B1 (ko) * | 2018-06-19 | 2024-03-22 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 포함하는 테스트 시스템 |
KR102591123B1 (ko) * | 2018-07-16 | 2023-10-19 | 에스케이하이닉스 주식회사 | 반도체장치 |
KR20210076661A (ko) * | 2019-12-16 | 2021-06-24 | 에스케이하이닉스 주식회사 | 데이터출력방법 및 이를 이용한 반도체장치 |
US11776653B2 (en) * | 2020-03-17 | 2023-10-03 | SK Hynix Inc. | Memory device |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5930300A (ja) * | 1982-08-13 | 1984-02-17 | Nec Corp | 集積mos型メモリ回路素子 |
JPS63109543A (ja) * | 1986-10-28 | 1988-05-14 | Nec Corp | デ−タ処理装置 |
JPH02143991A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体記憶装置 |
US6178532B1 (en) * | 1998-06-11 | 2001-01-23 | Micron Technology, Inc. | On-chip circuit and method for testing memory devices |
JP2000215662A (ja) * | 1999-01-18 | 2000-08-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6340899B1 (en) * | 2000-02-24 | 2002-01-22 | Broadcom Corporation | Current-controlled CMOS circuits with inductive broadbanding |
JP2002222591A (ja) * | 2001-01-26 | 2002-08-09 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
JP2002358796A (ja) * | 2001-05-30 | 2002-12-13 | Mitsubishi Electric Corp | 半導体装置 |
US7394992B2 (en) * | 2002-03-15 | 2008-07-01 | Mintera Corporation | Control of an optical modulator for desired biasing of data and pulse modulators |
US7773667B2 (en) * | 2005-07-14 | 2010-08-10 | Agere Systems Inc. | Pseudo asynchronous serializer deserializer (SERDES) testing |
JP2007213718A (ja) * | 2006-02-10 | 2007-08-23 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び半導体集積回路の検査方法 |
US7908507B2 (en) * | 2006-02-28 | 2011-03-15 | Fujitsu Semiconductor Limited | Apparatus and method for masking input of invalid data strobe signal |
KR100837802B1 (ko) * | 2006-09-13 | 2008-06-13 | 주식회사 하이닉스반도체 | 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치 |
US8132074B2 (en) * | 2007-11-19 | 2012-03-06 | Intel Corporation | Reliability, availability, and serviceability solutions for memory technology |
US8243543B2 (en) * | 2008-02-29 | 2012-08-14 | Hynix Semiconductor Inc. | Semiconductor memory device for high-speed data input/output |
KR100929835B1 (ko) * | 2008-02-29 | 2009-12-07 | 주식회사 하이닉스반도체 | 안정적인 초기 동작을 수행하는 반도체 메모리 장치 |
-
2008
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150025887A (ko) * | 2013-08-30 | 2015-03-11 | 에스케이하이닉스 주식회사 | 스트로브 신호 생성 장치 및 이를 이용하는 메모리 장치 |
KR20180002467A (ko) * | 2016-06-29 | 2018-01-08 | 삼성전자주식회사 | 반도체 메모리 장치의 동작 방법 및 반도체 메모리 장치 |
Also Published As
Publication number | Publication date |
---|---|
KR100951567B1 (ko) | 2010-04-09 |
US8321779B2 (en) | 2012-11-27 |
JP2009211797A (ja) | 2009-09-17 |
US20090222713A1 (en) | 2009-09-03 |
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