JP2009211797A - 半導体素子 - Google Patents

Abstract

【課題】高速で動作する半導体素子において、データ伝達の信頼性を高め、動作モードに応じて誤り検出符号ＥＤＣを出力するパッドを介して巡回冗長検査ＣＲＣ用データだけでなく、読み出し命令に対応して出力されるデータのためのデータストローブ信号を出力することにより、入出力の過程で歪み得るデータの信頼性を高めることができるようにする半導体素子を提供すること。
【解決手段】誤り検出のための巡回冗長検査用データを出力するパッドを備えており、該パッドを介し動作モードに応じて前記巡回冗長検査用データを出力するか、又は読み出し命令に対応して出力されるデータとともに出力されるデータストローブ信号を出力することを特徴とする。
【選択図】図１

Description

本発明は、高速で動作できる半導体素子に関し、特に、高速で動作する半導体素子において、誤り検出符号ＥＤＣ（Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ Ｃｏｄｅ）の出力を制御する素子に関する。

複数の半導体素子で構成されたシステムにおいて、半導体素子はデータを格納するためのものである。データ処理装置、例えば、中央処理装置（ＣＰＵ）などでデータを要求すると、半導体素子は、データを要求する装置から入力されたアドレスに対応するデータを出力したり、そのアドレスに対応する位置にデータ要求装置から提供されるデータを格納する。

半導体素子で構成されたシステムの動作速度が速くなり、半導体集積回路に係る技術が発達するにつれて、半導体素子は、より速い速度でデータを出力したり格納するように要求されてきた。半導体素子がより速い速度で安全に動作するためには、半導体素子内の複数の回路が高速で動作できることはもちろん、複数の回路間の信号又はデータを速い速度で伝達できなければならない。

半導体素子の動作を速くするために、内部で起きる種々の内部動作をより速く実行させたり、信号及びデータの入出力速度を高めることができる。一例として、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）半導体素子は、データの出力をより速くするために、データをシステムクロックの立上がりエッジだけでなく、立下がりクロックにも同期化して出力していた。半導体素子の１つの入出力端からシステムクロックの１周期に２個のデータを入出力することができることで、従来の半導体素子よりデータの入出力速度が速くなってきた。また、現在は、最も速い動作のために、システムクロックの１周期に４個のデータを入出力することができる半導体素子まで提案されている。

データを高速で出力するために、ＤＤＲ半導体素子から内部でプリフェッチ（ｐｒｅｆｅｔｃｈ）動作が利用された。ここで、プリフェッチ動作とは、データ又は命令が処理される前に、データ又は命令を高速で動作する格納手段に予め持ってくることをいう。例えば、ＤＤＲ半導体素子（ＤＤＲ ＳＤＲＡＭ）は、１回のクロックサイクルごとにメモリセルから２ビットのデータをアクセスしてデータパッドに出力する動作を採用したが、このような動作を２ビットプリフェッチ動作という。また、ＤＤＲ２半導体素子（ＤＤＲ２ ＳＤＲＡＭ）は、１回のクロックサイクルごとにメモリセルから４ビットのデータをアクセスしてデータパッドに出力する方式の４ビットプリフェッチ動作を採用した。同様に、ＤＤＲ３半導体素子（ＤＤＲ３ ＳＤＲＡＭ）は、１回のクロックサイクルごとにメモリセルから８ビットのデータをアクセスしてデータパッドに出力する８ビットプリフェッチ動作を採用した。このように、半導体素子が高い周波数を有するクロック信号に対応して高速動作を可能にするために、データの入出力速度を増加させなければならず、このため、１回の読み出し（ｒｅａｄ）又は書き込み（ｗｒｉｔｅ）命令によって各データ入出力パッド（ＤＱ）で最小バースト長（ｍｉｎｉｍｕｍ ｂｕｒｓｔ ｌｅｎｇｔｈ）に該当するデータを一度に読み出したり書き込んだりする動作方式を採用したが、このような方式をＮビットプリフェッチ（Ｎ ｂｉｔｓ ｐｒｅｆｅｔｃｈ）動作という。このときのＮは、最小バースト長と同じである。

前述したように、近年提案された半導体素子は、システムクロックの１周期に４個のデータが入出力できるように要求されており、このようなデータの高速入出力のために、８ビットプリフェッチ動作を採用する。単位セルから１つの読み出し命令に対応して出力される８個のデータは、それぞれ該当するセンスアンプ及びデータ入出力ラインを介して並列に伝達される。並列に伝達されたデータを１つのデータパッドを介して出力するために、これを直列化させなければならないが、このような動作を制御するために、半導体素子は複数のデータ入出力パッドのそれぞれに接続された複数のデータ出力回路を備える。

システム内の物理的損傷による場合でなければ、データ伝達のエラーは、普通、データを送信する側と受信する側との動作タイミングが合わないために発生する。低周波システムクロックに対応して動作する一般的な半導体素子とデータ処理装置との間のデータ伝達においては、動作マージンが十分であるため、信頼性が特に疑われなかったが、４Ｇｂｐｓのような高い周波数を有するシステムクロックに対応して半導体素子及びデータ処理装置が動作する場合は、データ伝達のための動作マージンに余裕がなく、伝達されるデータの信頼性が大きく低下する可能性がある。また、半導体素子の動作速度が速くなり、データの入出力がシステムクロックの１周期に４個ずつ行われ、かつ、データの伝達が正確になされるかに対する信頼性を保障するための別途の装置及び方法が更に要求されている。このための具体的な方案のうちの１つとして、近年提案された半導体素子は、誤り検出符号ＥＤＣ（Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ Ｃｏｄｅ）（エラー検査符号）を出力するための別途のパッドを備える。誤り検出符号ＥＤＣを出力する目的は、読み出し又は書き込み動作において伝達されるデータのエラーを検査するためである。

データの伝達の信頼性を保障するために、近年提案されている半導体素子は、誤り検出符号ＥＤＣパッドを介して巡回冗長検査ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）（循環重複検査）用データを出力する。半導体素子が巡回冗長検査ＣＲＣ用データを出力すると、データ処理装置がこれを受信してエラーがあるか否かを判別する。しかし、半導体素子の内部でどのような方法で巡回冗長検査ＣＲＣ用データを出力するかと、読み出し及び書き込み動作において伝達されるデータにエラーが発生した場合、これをどのような方法で補正するかについては具体的に提示されていない。

本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、高速で動作する半導体素子において、データ伝達の信頼性を高め、動作モードに応じて誤り検出符号ＥＤＣを出力するパッドを介して巡回冗長検査ＣＲＣ用データだけでなく、読み出し命令に対応して出力されるデータのためのデータストローブ信号を出力することにより、入出力の過程で歪み得るデータの信頼性を高めることができるようにする半導体素子を提供することにある。

そこで、上記の目的を達成するための本発明による半導体素子は、誤り検出のための巡回冗長検査ＣＲＣ用データを出力するパッドを備えており、パッドを介して動作モードに応じて巡回冗長検査用データを出力するか、又は、読み出し命令に対応して出力されるデータとともに出力されるデータストローブ信号を出力することを特徴とする。

また、本発明による半導体素子は、入出力データ及び信号を伝達する複数のパッドと、該複数のパッドのうち、１つのパッドを介して誤り検出動作のための巡回冗長検査ＣＲＣ用データを出力する第１の手段と、前記１つのパッドを介して読み出し命令に対応して出力されるデータとともに出力されるデータストローブ信号を出力する第２の手段とを備えることを特徴とする。

なお、本発明による半導体素子は、並列に入力される巡回冗長検査ＣＲＣ用の８個のデータを受信して直列化した８個のデータの各ウィンドウの４倍のデータウィンドウを有する４個の連続するデータを出力したり、動作モードに応じてストローブ信号のための第１のパターン及び待機状態で出力する第２のパターンを出力する第１の直列化手段と、第１の直列化手段の出力を受信し、前記直列化した８個のデータの各ウィンドウの２倍のデータウィンドウを有する２個の連続する４個のデータを出力する第２の直列化手段と、該第２の直列化手段の出力を受信し、前記直列化したデータを出力する第３の直列化手段とを備えることを特徴とする。

以下、本発明の属する技術分野における通常の知識を有した者が、本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を添付された図面を参照して説明する。

図１は、本発明の一実施形態に係る半導体素子を説明するためのブロック図である。

同図に示すように、半導体素子は、誤り検出のための巡回冗長検査ＣＲＣ用データを出力するパッドを備えており、パッドを介して動作モードに応じて、巡回冗長検査用データを出力するか、又は、読み出し命令に対応して出力されるデータとともに出力されるデータストローブ信号ＤＱＳを出力する。半導体素子は、上記パッドを介し、ＣＲＣ用データまたはデータストローブ信号ＤＱＳを動作モードに応じて選択的に出力する。

一般的に、半導体素子は、入出力データ及び信号を伝達する複数のパッドを備えており、近年新たに提案される半導体素子は、高速で動作を行なうことにおいて、データ伝達の信頼性を高めるために、誤り検出符号ＥＤＣを出力するパッドを備えることが求められている。ここで、誤り検出符号ＥＤＣとしては、読み出し動作及び書き込み動作におけるエラーを検査する巡回冗長検査ＣＲＣ用データが備えられており、巡回冗長検査ＣＲＣ用データは、グローバルデータバスＧＩ０を介して、前述したパッドに接続された出力回路に伝達される。

本発明の一実施形態に係る半導体素子は、誤り検出モード（ｅｒｒｏｒ ｄｅｔｅｃｔｉｏｎ ｍｏｄｅ）（エラー検査モード）で動作する場合、誤り検出符号ＥＤＣを出力するパッドを介して巡回冗長検査ＣＲＣ用データを出力し、ストローブモードで動作する場合、前述した誤り検出符号ＥＤＣを出力するパッドを介してデータストローブ信号ＤＱＳを出力する。ここで、データストローブ信号ＤＱＳは、クロック信号と同様に、読み出し命令に対応して出力されるデータとともにＣＡＳ遅延時間ＣＬに対応して外部に出力されるトグル（ｔｏｇｇｌｉｎｇ）信号である。

したがって、半導体素子は、誤り検出モードで誤り検出符号ＥＤＣを出力するパッドを介して読み出し動作及び書き込み動作の巡回冗長検査ＣＲＣ用データを出力するデータパスと、待機状態の場合、既に設定されたパターン（ＥＤＣ ｈｏｌｄ ｐａｔｔｅｒｎ）を出力するデータパスとを備える。一般的に、データを入出力するパッドを説明すると、データ入出力パッドでは読み出し動作の際、ＣＡＳ遅延時間ＣＬに対応してバースト長ＢＬ（Ｂｕｒｓｔ Ｌｅｎｇｔｈ）に該当するデータを連続的に出力する。また、データを出力する前後の待機状態ではターミネーション回路によって決定されるが、新たに提案される本発明の半導体素子の場合、電源電圧レベルでターミネーション回路が構成されており、待機状態では論理ハイレベルを出力する。それに対し、誤り検出符号ＥＤＣパッドは、書き込み動作では書き込み巡回検査遅延時間ＣＲＣＷＬ（Ｗｒｉｔｅ ＣＲＣ Ｌａｔｅｎｃｙ）に対応して巡回冗長検査ＣＲＣ用データを出力し、読み出し動作では読み出し巡回検査遅延時間ＣＲＣＲＬ（Ｒｅａｄ ＣＲＣ Ｌａｔｅｎｃｙ ）に対応してバースト長ＢＬの分巡回冗長検査ＣＲＣ用データを出力する。また、巡回冗長検査ＣＲＣ用データを出力する前後の待機（ｓｔａｎｄｂｙ）状態では、半導体素子内のモードレジスタに既に設定された４−ｂｉｔのパターン（ＥＤＣ ｈｏｌｄ ｐａｔｔｅｒｎ）が出力される。

ここで、書き込み巡回検査遅延時間ＣＲＣＷＬは、書き込み命令が印加された後、データが入力される書き込み遅延時間ＷＬ（Ｗｒｉｔｅ Ｌａｔｅｎｃｙ）後から巡回冗長検査ＣＲＣ用データが出力されるまでに掛かる時間を定義したものであり、読み出し巡回検査遅延時間ＣＲＣＲＬは、読み出し命令が印加された後、データが出力されるＣＡＳ遅延時間ＣＬ後から巡回冗長検査ＣＲＣ用データが出力されるまでに掛かる時間を定義したものである。例えば、ＣＡＳ遅延時間ＣＬが１７であり、読み出し巡回検査遅延時間ＣＲＣＲＬが３であれば、読み出し動作の巡回冗長検査ＣＲＣ用データは、読み出し命令が印加された後、２０×ｔＣＫ（１７＋３＝２０）が経た時点で出力される。

更に、本発明の一実施形態に係る半導体素子は、ストローブモードの際、誤り検出符号ＥＤＣパッドを介してデータストローブ信号ＤＱＳを出力する。ストローブモード信号ＲＤＱＳ＿ＭＯＤＥが活性化されると、出力回路は、巡回冗長検査ＣＲＣ用データを出力する代わりに、読み出し命令が印加された後、ＣＡＳ遅延時間ＣＬに対応して「１０１０」データパターンを出力する。このとき、「１０１０」データパターンに「１０１０」パターンのプリアンブルを加えて出力する。これにより、外部では半導体素子が誤り検出符号ＥＤＣパッドを介して「１０１０１０１０」のようにトグルする信号であるデータストローブ信号ＤＱＳを出力するものと認識することができる。また、ストローブモードの場合、データストローブ信号ＤＱＳが出力される前には、モードレジスタに既に設定されたパターンと関係なく、ターミネーション（終端）回路に対応して論理ハイレベルを出力する。

図１に示すように、出力回路は、並列に入力される巡回冗長検査ＣＲＣ用の８個のデータを直列化して４個の連続するデータを出力する第１の直列化部１００Ａと、第１の直列化部１００Ａの出力を受信して２個の連続するデータを出力する第２の直列化部１００Ｂと、第２の直列化部１００Ｂの出力を受信して直列化した８個のデータを出力する第３の直列化部１００Ｃとを備える。ここで、第１の直列化部１００Ａは、半導体素子の動作モードに応じて互いに異なる信号を出力する。まず、誤り検出モードを実行した場合、第１の直列化部１００Ａは、並列に入力される巡回冗長検査ＣＲＣ用の８個のデータを直列化して４個の連続するデータを出力し、巡回冗長検査ＣＲＣ用の８個のデータを出力する前後の待機状態ではモードレジスタに既に設定されたパターンを第２の直列化部１００Ｂに出力する。それに対し、ストローブモードを実行した場合、第１の直列化部１００Ａは、トグルするデータストローブ信号ＤＱＳを生成するための一定のパターンを出力し、データストローブ信号ＤＱＳの出力の前後の待機状態では、論理ハイレベルの信号を出力するようにする。

具体的に説明すると、第１の直列化部１００Ａは、ストローブモードではない誤り検出モードの場合、巡回冗長検査ＣＲＣ用の８個のデータＤ０〜Ｄ７のうち、４個のデータＤ４〜Ｄ７の位相をパッドを介して出力される８個のデータの各データウィンドウＵＩの４倍４ＵＩの分移動させる第１の位相移動部及び第２の位相移動部１１０Ａ、１１０Ｂと、８個のデータのうち、別の４個のデータＤ０〜Ｄ３と第１の位相移動部及び第２の位相移動部１１０Ａ、１１０Ｂの出力をマルチプレクスして４個の連続する２個のデータを出力する第１のマルチプレクサ及び第２のマルチプレクサ１２０Ａ、１２０Ｂと、第１のマルチプレクサ及び第２のマルチプレクサ１２０Ａ、１２０Ｂの出力をラッチする第１のラッチ部及び第２のラッチ部１３０Ａ、１３０Ｂとを備える。ストローブモード信号ＲＤＱＳ＿ＭＯＤＥが活性化されると、第１の位相移動部１１０Ａは、論理ハイレベルの一定のパターンを出力し、第２の位相移動部１１０Ｂは、論理ローレベルの一定のパターンを出力する。

まず、誤り検出モードの場合、並列に入力される巡回冗長検査ＣＲＣ用の８個のデータＤ０〜Ｄ７を第１の直列化部〜第３の直列化部１００Ａ〜１００Ｃを介して直列化し、誤り検出符号ＥＤＣを出力するパッドを介して出力する過程を説明する。並列で伝達される８個のデータＤ０〜Ｄ７のうち、奇数番目のデータＤ０、Ｄ２、Ｄ４、Ｄ６は、第１のマルチプレクサ１２０Ａにより２個ずつ組み合わされて直列化される。このために、まず、第１の位相移動部１１０Ａは、奇数番目のデータのうち、２個のデータＤ４、Ｄ６を第１のマルチプレクサ及び第２のマルチプレクサ１２０Ａ、１２０Ｂにより整列されるデータのウィンドウ４ＵＩの分遅延して位相を移動させる。同様に、偶数番目のデータＤ１、Ｄ３、Ｄ５、Ｄ７に対しても第２の位相移動部１１０Ｂ及び第２のマルチプレクサ１２０Ｂを用いてデータを直列化して整列する。第１のマルチプレクサ及び第２のマルチプレクサ１２０Ａ、１２０Ｂにより２個ずつ組み合わせられた４個のデータは、第１のラッチ部及び第２のラッチ部１３０Ａ、１３０Ｂによりそれぞれラッチされる。ここで、第１の直列化部１００Ａ内の第１のラッチ部及び第２のラッチ部１３０Ａ、１３０Ｂから出力される連続する２個のデータを含む４個のデータの各データウィンドウは、第３の直列化部１００Ｃから出力される直列化した８個のデータの各ウィンドウの４倍４ＵＩである。

また、第１のラッチ部及び第２のラッチ部１３０Ａ、１３０Ｂから出力される４個のデータを受信する第２の直列化部１００Ｂは、４個のデータのうち、２個のデータＤ２−Ｄ６、Ｄ３−Ｄ７を直列化した８個のデータの各データウィンドウの２倍２ＵＩの分位相を移動させるための第３の位相移動部及び第４の位相移動部１４０Ａ、１４０Ｂと、４個のデータのうち、他の２個のデータＤ０−Ｄ４、Ｄ１−Ｄ５と第３の位相移動部及び第４の位相移動部１４０Ａ、１４０Ｂとの出力をマルチプレクスして２個の連続する４個のデータＤ０−Ｄ２−Ｄ４−Ｄ６、Ｄ１−Ｄ３−Ｄ５−Ｄ７を出力する第３のマルチプレクサ及び第４のマルチプレクサ１５０Ａ、１５０Ｂと、第３のマルチプレクサ及び第４のマルチプレクサ１５０Ａ、１５０Ｂの出力をラッチする第３のラッチ部及び第４のラッチ部１６０Ａ、１６０Ｂとを備える。

具体的に説明すると、第３の位相移動部及び第４の位相移動部１４０Ａ、１４０Ｂは、第１の直列化部１００Ａ内の第１のラッチ部及び第２のラッチ部１３０Ａ、１３０Ｂから出力された４個のデータのうち、２個のデータＤ２−Ｄ６、Ｄ３−Ｄ７を、データクロックＷＣＫ、ＷＣＫＢを１／２分周した分周クロックＷＣＫ／２、ＷＣＫＢ／２を用いて遅延する。ここで、データクロックＷＣＫ、ＷＣＫＢは、直列化した８個のデータが出力されるのに基準として用いられるクロックであって、データクロックＷＣＫ、ＷＣＫＢの１周期間、２個のデータが出力される。すなわち、直列化した巡回冗長検査ＣＲＣ用の８個のデータのそれぞれのデータウィンドウＵ１は、データクロックＷＣＫ、ＷＣＫＢの周期の半分に該当する。第３の位相移動部及び第４の位相移動部１４０Ａ、１４０Ｂのそれぞれは周期が直列化した８個のデータのそれぞれのデータウィンドウＵＩの４倍になる分周クロックＷＣＫ／２、ＷＣＫＢ／２を用いて２個のデータＤ２−Ｄ６、Ｄ３−Ｄ７のそれぞれの位相を直列化した８個のデータのそれぞれのデータウィンドウＵＩの２倍の分遅延する。以後、第３のマルチプレクサ及び第４のマルチプレクサ１５０Ａ、１５０Ｂのそれぞれは、第１のラッチ部及び第２のラッチ部１３０Ａ、１３０Ｂから出力された４個のデータのうち、第３の位相移動部及び第４の位相移動部１４０Ａ、１４０Ｂにより位相が遅延された２個のデータＤ２−Ｄ６、Ｄ３−Ｄ７を、他の２個のデータＤ０−Ｄ４、Ｄ１−Ｄ５をそれぞれ整列して２個の連続する４個のデータＤ０−Ｄ２−Ｄ４−Ｄ６、Ｄ１−Ｄ３−Ｄ５−Ｄ７を出力する。また、第３のラッチ部及び第４のラッチ部１６０Ａ、１６０Ｂは、第３のマルチプレクサ及び第４のマルチプレクサ１５０Ａ、１５０Ｂの出力をラッチし、第３の直列化部１００Ｃに伝達する。

最後に、第３の直列化部１００Ｃは、２個の連続する４個のデータＤ０−Ｄ２−Ｄ４−Ｄ６、Ｄ１−Ｄ３−Ｄ５−Ｄ７のうち、１個のデータＤ１−Ｄ３−Ｄ５−Ｄ７を直列化した８個のデータの各データウィンドウＵＩの分位相を移動させる第５の位相移動部１７０と、２個の連続する４個のデータＤ０−Ｄ２−Ｄ４−Ｄ６、Ｄ１−Ｄ３−Ｄ５−Ｄ７のうち、他の１個Ｄ０−Ｄ２−Ｄ４−Ｄ６と第５の位相移動部１７０の出力をマルチプレクスして直列化した巡回冗長検査ＣＲＣ用の８個のデータＤ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６−Ｄ７を出力する第５のマルチプレクサ１８０とを備える。

図１に示すように、データ出力回路は、読み出し命令に対応してデータ出力を活性化する読み出しデータ出力信号ＲＤＯＵＴＥＮと、ストローブモード信号ＲＤＱＳ＿ＭＯＤＥと、データ出力の基準になるデータクロックＷＣＫの分周クロックＷＣＫ／２に対応して第１の直列化部１００Ａ内の第１の位相移動部及び第２の位相移動部１１０Ａ、１１０Ｂを制御する第１の制御パルスＰＯＵＴ＿ＣＬ１５Ｐと、第１のマルチプレクサ及び第２のマルチプレクサ１２０Ａ、１２０Ｂを制御する第２の制御パルスＰＯＵＴ＿ＣＬ１５と、第１のラッチ部及び第２のラッチ部１３０Ａ、１３０Ｂを制御するデータ伝達信号ＤＯＦＦＢを出力する直列化制御部１９０とを更に備える。

一方、以下では、データストローブ信号ＤＱＳを誤り検出符号ＥＤＣパッドを介して外部に出力する場合の出力回路の動作を説明する。ストローブモード信号ＲＤＱＳ＿ＭＯＤＥが活性化されると、直列化制御部１９０から出力される第１の制御パルスＰＯＵＴ＿ＣＬ１５Ｐと関係なく、第１の位相移動部１１０Ａは論理ハイレベル信号を出力し、第２の位相移動部１１０Ｂは論理ローレベル信号を出力する。このとき、直列化制御部１９０は、第１のマルチプレクサ及び第２のマルチプレクサ１２０Ａ、１２０Ｂが、第１の位相移動部及び第２の位相移動部１１０Ａ、１１０Ｂが出力する固定論理レベルの信号を伝達できるように第２の制御パルスＰＯＵＴ＿ＣＬ１５が論理ローレベルを維持する。また、ストローブモード信号ＲＤＱＳ＿ＭＯＤＥが活性化されると、直列化制御部１９０は読み出しデータ出力信号ＲＤＯＵＴＥＮに対応してデータ伝達信号ＤＯＦＦＢを活性化し、これにより、データ伝達信号ＤＯＦＦＢは、誤り検出モードの場合より１ｔＣＫ（システムクロックの１周期）だけ先に３ｔＣＫ間、第１のラッチ部及び第２のラッチ部１３０Ａ、１３０Ｂを活性化する。

以後、第１のラッチ部及び第２のラッチ部１３０Ａ、１３０Ｂから出力された信号は、第２の直列化部１００Ｂ内の第３の位相移動部及び第４の位相移動部１４０Ａ、１４０Ｂと第３のマルチプレクサ及び第４のマルチプレクサ１５０Ａ、１５０Ｂとを介して位相調整後直列化する。論理ハイレベル信号を受信する第３のマルチプレクサ１５０Ａ及び論理ローレベル信号を受信する第４のマルチプレクサ１５０Ｂから出力された各信号は、直列化した巡回冗長検査ＣＲＣ用の８個のデータＤ０-Ｄ１-Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６−Ｄ７と同様に、第５のマルチプレクサ１８０を介して外部に出力される。このとき、第５のマルチプレクサ１８０は、論理ハイレベル信号と論理ローレベル信号とを交互に出力するようになり、このようにトグルされる出力信号はデータストローブ信号ＤＱＳとして用いることができる。

図２は、図１に示された半導体素子の動作を説明するタイミングチャートである。特に、誤り検出モードを実行する半導体素子内の出力回路の動作を、データクロックＷＣＫと分周クロックＷＣＫ／２とを基準として説明する。また、図２は、分周クロックＷＣＫ／２の周波数がシステムクロックの周波数と同じであり、システムクロックの１周期ｔＣＫ間、４個のデータを出力する本発明の半導体素子の場合を例に挙げている。

図示しているように、半導体素子は、読み出し命令が印加された後、ＣＡＳ遅延時間ＣＬ及び読み出し巡回検査遅延時間ＣＲＣＲＬが経過した時点から直列化した巡回冗長検査ＣＲＣ用の８個の連続するデータＤ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６−Ｄ７を出力する。このとき、出力回路は、巡回冗長検査ＣＲＣ用の８個のデータＤ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６−Ｄ７の出力前後にモードレジスタに既に設定された４−ｂｉｔのパターン（ＥＤＣ ｈｏｌｄ ｐａｔｔｅｒｎ）を出力する。

具体的に説明すると、半導体素子の内部において、読み出し巡回検査遅延時間ＣＲＣＲＬより４ｔＣＫ（システムクロックの４周期）の分早い時点で読み出し命令に対応する読み出しデータ出力信号ＲＤＯＵＴＥＮが活性化される。以後、データ出力回路内の直列化制御部１９０は、読み出しデータ出力信号ＲＤＯＵＴＥＮに対応して第１の直列化部１００Ａを制御する複数の信号を生成する。また、内部の単位セルから出力された巡回冗長検査ＣＲＣ用の複数のデータＤ０〜Ｄ７は、ＣＡＳ遅延時間ＣＬより２．５ｔＣＫの分早い時点で出力回路に伝達される。

複数のデータＤ０〜Ｄ７は、並列にデータ出力回路に伝達される。出力回路は、並列に入力された巡回冗長検査ＣＲＣ用の複数のデータＤ０〜Ｄ７を直列化して８個の連続するデータＤ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６−Ｄ７を出力する。まず、直列化制御部１９０は、読み出しデータ出力信号ＲＤＯＵＴＥＮに対応してＣＡＳ遅延時間ＣＬより１．５ｔＣＫの分早い時点で第１の制御パルスＰＯＵＴ＿ＣＬ１５Ｐを活性化する。第１の直列化部１００Ａ内の第１の位相移動部及び第２の位相移動部１１０Ａ、１１０Ｂは、活性化された第１の制御パルスＰＯＵＴ＿ＣＬ１５Ｐに対応して複数のデータＤ０〜Ｄ７のうち、４個のデータＤ４〜Ｄ７の位相を１ｔＣＫ（４ＵＩ）の分遅延させる。

また、直列化制御部１９０は、第１の制御パルスＰＯＵＴ＿ＣＬ１５Ｐのように、ＣＡＳ遅延時間ＣＬより１．５ｔＣＫの分早い時点で第２の制御パルスＰＯＵＴ＿ＣＬ１５が論理ハイレベルに活性化する。このとき、第２の制御パルスＰＯＵＴ＿ＣＬ１５の反転信号ＰＯＵＴ＿ＣＬ５Ｂは論理ローレベルを有する。第１のマルチプレクサ及び第２のマルチプレクサ１２０Ａ、１２０Ｂは、第２の制御パルスＰＯＵＴ＿ＣＬ１５及び第２の制御パルスＰＯＵＴ＿ＣＬ１５の反転信号ＰＯＵＴ＿ＣＬ１５Ｂに対応して並列に入力された４個のデータＤ０〜Ｄ３と、第１の位相移動部及び第２の位相移動部３１０Ａ、３１０Ｂを介して位相が移動した別の４個のデータＤ４〜Ｄ７とを直列化する。第１のマルチプレクサ及び第２のマルチプレクサ１２０Ａ、１２０Ｂを介して４個の連続する２個のデータＤ０−Ｄ４、Ｄ２−Ｄ６、Ｄ１−Ｄ５、Ｄ３−Ｄ７が生成された後、第１のラッチ部及び第２のラッチ部１３０Ａ、１３０Ｂは、直列化制御部１９０から出力されたデータ伝達信号ＤＯＦＦＢに対応して４個のデータをそれぞれ第２の直列化部１００Ｂに伝達する。

第２の直列化部１００Ｂに伝達された４個のデータのうち、２個のデータＤ２−Ｄ６、Ｄ３−Ｄ７は、第３の位相移動部及び第４の位相移動部１４０Ａ、１４０Ｂに入力されて０．５ｔＣＫ（２ＵＩ）の分遅延される。その後、第３のマルチプレクサ及び第４のマルチプレクサ１５０Ａ、１５０Ｂは、４個のデータ、すなわち、第３の位相移動部及び第４の位相移動部１４０Ａ、１４０Ｂにより遅延された２個のデータと、第１のラッチ部及び第２のラッチ部１３０Ａ、２３０Ｂから出力された遅延されていない２個のデータとを受信して２個のデータに直列化する。直列化した２個のデータは、それぞれ第３のラッチ部及び第４のラッチ部１６０Ａ、１６０Ｂを介して第３の直列化部１００Ｃに伝達される。特に、第３のラッチ部及び第４のラッチ部１６０Ａ、１６０Ｂのそれぞれは、データクロックＷＣＫの立下がりエッジに対応してＣＡＳ遅延時間ＣＬの０．２５ｔＣＫ以前にデータを伝達する。図４に示すように、第３のマルチプレクサ及び第４のマルチプレクサ１５０Ａ、１５０Ｂの入力端Ｄ０、Ｄ１、Ｄ２、Ｄ３に伝達された４個のデータＤ０−Ｄ４、Ｄ２−Ｄ６、Ｄ１−Ｄ５、Ｄ３−Ｄ７と第３のマルチプレクサ及び第４マルチプレクサ１５０Ａ、１５０Ｂの出力端Ｄ４、Ｄ５における２個のデータＤ０−Ｄ２−Ｄ４−Ｄ６、Ｄ１−Ｄ３−Ｄ５−Ｄ７とを介して第２の直列化部１００Ｂの動作を確認することができる。

第４のラッチ部１６０Ｂを介して第３の直列化部１００Ｃに伝達されたデータＤ１−Ｄ３−Ｄ５−Ｄ７は、第５の位相移動部１７０に対応してＵＩだけ位相が遅延される。第３のラッチ部１６０Ａを介して読み出し巡回検査遅延時間ＣＲＣＲＬより０．２５ｔＣＫ（データクロックＷＣＫの半周期）の分前に、すなわち、データクロックＷＣＫの立下がりエッジに同期して第５のマルチプレクサ１８０に伝達されると、伝達される１つのデータＤ０−Ｄ２−Ｄ４−Ｄ６、ＲＤＯは、第５のマルチプレクサ１８０によりデータクロックＷＣＫの立上がりエッジに同期して出力され始める。それに対し、第５の位相移動部１７０を介して遅延された別の１つのデータＤ１−Ｄ３−Ｄ５−Ｄ７、ＦＤ０は、データクロックＷＣＫの立上がりエッジに同期して第５のマルチプレクサ１８０に伝達された後、第５のマルチプレクサ１９０によりデータクロックＷＣＫの立下がりエッジに同期して出力され始める。前述した過程によって、読み出し命令が印加された後、読み出し巡回検査遅延時間ＣＲＣＲＬが経過した時点から並列に伝達された巡回冗長検査ＣＲＣ用の８個のデータＤ０〜Ｄ７がデータ出力回路によって直列化して連続的に出力される直列化した巡回冗長検査ＣＲＣ用の８個のデータＤ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６−Ｄ７に変換される。

図３は、図１に示された直列化制御部１９０を説明するブロック図である。

同図に示すように、直列化制御部１９０は、読み出しデータ出力信号ＲＤＯＵＴＥＮ及び分周クロックＷＣＫ／２に対応して第１の制御パルスＰＯＵＴ＿ＣＬ１５Ｐ、第２の制御パルスＰＯＵＴ＿ＣＬ１５、ＰＯＵＴ＿ＣＬ１５Ｂ、及びデータ伝達信号を出力する複数のフリップフロップ３９１、３９２、３９３と、第１のラッチ部ないし第３のラッチ部３９６、３９７、３９８とを備える。特に、第１のラッチ部３９６は、読み出しデータ出力信号ＲＤＯＵＴＥＮに対応して第１の位相移動部及び第２の位相移動部１１０Ａ、１１０Ｂを制御する第１の制御パルスＰＯＵＴ＿ＣＬ１５Ｐを出力し、第２のラッチ部３９７は、第１のマルチプレクサ及び第２のマルチプレクサ１２０Ａ、１２０Ｂを制御するデータクロックＷＣＫの周期に２倍（１ｔＣＫ）分の活性化期間を有する第２の制御パルスＰＯＵＴ＿ＣＬ１５、ＰＯＵＴ＿ＣＬ１５Ｂを出力する。最後に、データ伝達信号ＤＯＦＦＢは、データクロックの周期に４倍（２ｔＣＫ）分の活性化期間を有し、第３のラッチ部３９８を介して出力される。

具体的に説明すると、読み出し命令が印加された後、読み出し巡回検査遅延時間ＣＲＣＲＬよりシステムクロックの４周期分早い時点（ＣＬ−４）で読み出しデータ出力信号ＲＤＯＵＴＥＮが論理ハイレベルに活性化されると、複数のフリップフロップ３９１、３９２、３９３は、分周クロックＷＣＫ／２に対応して読み出しデータ出力信号ＲＤＯＵＴＥＮを位相移動させる。読み出し巡回検査遅延時間ＣＲＣＲＬよりシステムクロックの２周期分早い時点ＣＬ−２で第２のフリップフロップ３９２の出力端Ｎ２は論理ハイレベルに遷移する。このとき、分周クロックＷＣＫ／２の第１のインバータ３９９＿１により反転された時点（すなわち、分周クロックＷＣＫ／２の立下がりエッジ）で第１の論理積ゲート３９５＿１は、第１の制御パルスＰＯＵＴ＿ＣＬ１５Ｐを活性化する。このとき、第１の制御パルスＰＯＵＴ＿ＣＬ１５Ｐは、データクロックＷＣＫの周期分活性化期間を有する。

第２のフリップフロップ３９２の出力端（Ｎ２）が論理ハイレベルに遷移した後、第１のラッチ部３９６は、分周クロックＷＣＫ／２の立下がりエッジに対応して第２の制御パルスＰＯＵＴ＿ＣＬ１５を生成する。それに対し、第２のフリップフロップ３９２の出力端Ｎ２を反転した第２のインバータ３９９＿２の出力を受信した第２のラッチ部３９７は、分周クロックＷＣＫ／２の立下がりエッジに対応して第２の制御パルスＰＯＵＴ＿ＣＬ１５の反転信号ＰＯＵＴ＿ＣＬ１５Ｂを生成する。ここで、第２の制御パルスＰＯＵＴ＿ＣＬ１５及び第２の制御パルスＰＯＵＴ＿ＣＬ１５の反転信号ＰＯＵＴ＿ＣＬ１５Ｂは、分周クロックＷＣＫ／２の立下がりエッジに対応して動作する第１のラッチ部及び第２のラッチ部３９６、３９７によって１ｔＣＫ分の活性化期間を有することができる。

第２の制御パルスＰＯＵＴ＿ＣＬ１５の活性化とともに、データ伝達信号ＤＯＦＦＢも分周クロックＷＣＫ／２の立下がりエッジに対応して動作する第３のラッチ部３９８により生成される。しかし、第３のラッチ部３９８は、第２のフリップフロップ及び第３のフリップフロップ３９２、３９３の出力を論理和ゲート３９４を介して受信することにより、第２の制御パルスＰＯＵＴ＿ＣＬ１５より２倍の活性化期間を有するデータ伝達信号ＤＯＦＦＢを出力することができる。

それに対し、ストローブモード信号ＲＤＱＳ＿ＭＯＤＥが活性化になり、読み出し巡回検査遅延時間ＣＲＣＲＬより３ｔＣＫ分早い時点で第１のフリップフロップ３９１の出力が論理ハイレベルになると、第２の論理積ゲート３９５＿２は論理ハイレベル信号を出力し、これに対応して第３のラッチ部３９８は誤り検出モードの場合より１ｔＣＫ分更に早くデータ伝達信号ＤＯＦＦＢを活性化する。また、ストローブモード信号ＲＤＱＳ＿ＭＯＤＥが活性化されると、第２のフリップフロップ３９２の出力に関係なく、否定論理和ゲート３９５＿３は論理ローレベルを出力し、これにより、第１の制御パルスＰＯＵＴ＿ＣＬ１５は論理ローレベルに非活性化になり、第１の制御パルスＰＯＵＴ＿ＣＬ１５の反転信号ＰＯＵＴ＿ＣＬ１５Ｂは論理ハイレベルに非活性化される。したがって、並列に伝達される巡回冗長検査ＣＲＣ用データの伝達が遮断され、それぞれ第１の位相移動部及び第２の位相移動部１１０Ａ、１１０Ｂで生成された論理ハイレベル及び論理ローレベル信号のみが第１のマルチプレクサ及び第２のマルチプレクサ１２０Ａ、１２０Ｂを介して第１のラッチ部及び第２のラッチ部１３０Ａ、１３０Ｂに伝達される。

図４は、ストローブモードが非活性化される場合、図３に示された直列化制御部１９０の動作を説明するタイミングチャートである。すなわち、ストローブモード信号ＲＤＱＳ＿ＭＯＤＥが非活性化された場合、直列化制御部１９０から出力される信号の位相を説明する。

同図に示すように、直列化制御部１９０は、読み出しデータ出力信号ＲＤＯＵＴＥＮに対応して分周クロックＷＣＫ／２を基準として複数の信号を生成している。まず、読み出しデータ出力信号ＲＤＯＵＴＥＮが活性化されると、複数のフリップフロップ３９１、３９２、３９３を介して分周クロックＷＣＫ／２の周期の分位相を遅延させる（複数のフリップフロップ３９１、３９２、３９３の出力端Ｎ１、Ｎ２、Ｎ３を参照）。その後、分周クロックＷＣＫ／２の立下がりエッジに対応して直列化制御部１９０内の第１のラッチ部及び第２のラッチ部３９６、３９７は第１の制御パルス及び第２の制御パルスＰＯＵＴ＿ＣＬ１５Ｐ、ＰＯＵＴ＿ＣＬ１５／ＰＯＵＴ＿ＣＬ１５Ｂを生成する。これとともに、論理和（ＯＲ）ゲート３９４は、第２のフリップフロップ及び第３のフリップフロップ３９１、３９２の出力に論理和演算を行って活性化期間が２倍である出力パルスを出力端Ｎ４を介して第３のラッチ部３９８に伝達し、第３のラッチ部３９８は、分周クロックＷＣＫ／２の立下がりエッジに対応して２ｔＣＫ間、活性化されるデータ伝達信号ＤＯＦＦＢを出力する。

図５は、ストローブモードが活性化される場合、図３に示された直列化制御部１９０の動作を説明するタイミングチャートである。すなわち、ストローブモード信号ＲＤＱＳ＿ＭＯＤＥが活性化された場合、直列化制御部１９０から出力される信号を説明する。

同図に示すように、読み出しデータ出力信号ＲＤＯＵＴＥＮの活性化に対応して分周クロックＷＣＫ／２を基準として直列化制御部１９０内の第１のフリップフロップないし第３のフリップフロップ３９１〜３９３の出力が生成される。しかし、ストローブモード信号ＲＤＱＳ＿ＭＯＤＥが論理ハイレベルに活性化された場合、第１のラッチ部３９６で生成される第１の制御パルスＰＯＵＴ＿ＣＬ１５は論理ローレベルに非活性化され、第２のラッチ部３９７で生成される第１の制御パルスＰＯＵＴ＿ＣＬ１５の反転信号ＰＯＵＴ＿ＣＬ１５Ｂは論理ハイレベルに非活性化される。それに対し、読み出しデータ出力信号ＲＤＯＵＴＥＮの活性化に対応して第１のフリップフロップ３９１が活性化される時点から３ｔＣＫ間、第３のラッチ部３９８から出力されるデータ伝達信号ＤＯＦＦＢは活性化される。図５では、読み出しデータ出力信号ＲＤＯＵＴＥＮが繰り返し的に活性化され、データ伝達信号ＤＯＦＦＢの活性化期間も連続的に続いていることを示している。

図６は、図１に示された第１の位相移動部及び第２の位相移動部１１０Ａ、１１０Ｂを説明する回路図である。

同図に示すように、第１の位相移動部１１０Ａは並列に入力される複数のデータＤ４、Ｄ６をそれぞれ位相移動させる複数の単位移動部１１０Ａ＿１を備え、単位移動部１１０Ａ＿１は、入力されるデータＤを反転する第５のインバータ１１２Ａ、第１の制御パルスＰＯＵＴ＿ＣＬ１５Ｐに対応して第５のインバータ１１２Ａの出力を伝達する伝送ゲート１１４Ａ、伝送ゲート１１４Ａの出力をラッチし、反転して出力するインバータラッチ１１８Ａ、及びインバータラッチ１１８Ａの出力をストローブモード信号ＲＤＱＳ＿ＭＯＤＥに対応して伝達するマルチプレクサ１１９Ａを備える。また、単位ラッチ部は、伝送ゲート１１４Ａを制御するために、第１の制御パルスＰＯＵＴ＿ＣＬ１５Ｐを反転する第６のインバータ１１６Ａを更に備える。マルチプレクサ１１９Ａは、ストローブモード信号ＲＤＱＳ＿ＭＯＤＥが論理ローレベルに非活性化された場合、インバータラッチ１１８Ａの出力（すなわち、位相が移動したデータ）を第１のマルチプレクサ１２０Ａに出力するが、ストローブモード信号ＲＤＱＳ＿ＭＯＤＥが論理ハイレベルに活性化された場合、論理ハイレベルＶＤＤ信号を第１のマルチプレクサ１２０Ａに出力する。

また、図６を参照すると、第２の位相移動部１１０Ｂも第１の位相移動部１１０Ａと類似した構成を備えている。ただし、並列に入力される複数のデータＤ５、Ｄ７を受信する第２の位相移動部１１０Ｂ内の複数の単位移動部１１０Ｂ＿１に備えられたマルチプレクサ１１９Ｂが、ストローブモード信号ＲＤＱＳ＿ＭＯＤＥが論理ローレベルに非活性化された場合、インバータラッチ１１８Ｂの出力（すなわち、位相が移動したデータ）を第２のマルチプレクサ１２０Ｂに出力するが、ストローブモード信号ＲＤＱＳ＿ＭＯＤＥが論理ハイレベルに活性化になった場合、論理ローレベルＶＳＳ信号を第２のマルチプレクサ１２０Ｂに出力する点において相違がある。

図７は、図１に示された第１のラッチ部１３０Ａを説明する回路図である。

同図に示すように、第１のラッチ部１３０Ａは、第１のマルチプレクサ１２０Ａから出力された複数の連続する２個のデータをラッチする複数の単位ラッチ部１２０Ａ＿１を備え、単位ラッチ部１２０Ａ＿１は、データ伝達信号ＤＯＦＦＢに対応して入力されるデータＤを伝達するか、又は、ストローブモード信号ＲＤＱＳ＿ＭＯＤＥ及びモードレジスタから伝達された既に設定されたパターンＨＯＬＤ＿ＰＡＴＴＥＲＮを出力するマルチプレクサ１３２、マルチプレクサ１３２の出力を直列化した８個のデータの各データウィンドウの４倍分の間隔で伝達する伝送ゲート１３４、及び伝送ゲート１３４の出力をラッチし、出力するインバータラッチ１３６を備える。入力されるストローブモード信号ＲＤＱＳ＿ＭＯＤＥ及びモードレジスタから伝達された既に設定されたパターンＨＯＬＤ＿ＰＡＴＴＥＲＮは、論理和ゲート１３１を介してマルチプレクサ１３２に伝達される。

ここで、マルチプレクサ１３２は、データ伝達信号ＤＯＦＦＢが論理ハイレベルである場合、第１のマルチプレクサ１２０Ａを介して入力されるデータＤを伝送ゲート１３４に伝達するが、データ伝達信号ＤＯＦＦＢが論理ローレベルである場合（すなわち、誤り検出モード及びストローブモードのそれぞれの待機状態）、入力されるデータＤのレベルに関係なく、ストローブモードである場合、論理ハイレベルを伝送ゲート１３４に伝達し、誤り検出モードである場合、モードレジスタから伝達された既に設定されたパターンＨＯＬＤ＿ＰＡＴＴＥＲＮを出力する。また、インバータラッチ１３６もセット信号ＳＥＴＢによりリセットされる。セット信号ＳＥＴＢが論理ローレベルに活性化されると、インバータラッチ１３６は、伝送ゲート１３４の出力と関係なく、論理ハイレベルの値を受信して出力する。

図８は、図１に示された第５の位相移動部１７０を説明する回路図である。

同図に示すように、第５の位相移動部１７０は、データクロックＷＣＫに対応して第４のラッチ部１６０Ｂから出力されるデータＤ６の位相を移動させたり、テスト動作時又はトレーニング動作時に、システムクロック又はデータクロックＷＣＫと同期しない任意のデータを出力する。

具体的に説明すると、第５の位相移動部１７０は、データクロックＷＣＫに同期してデータを反転するデータ反転部１７２と、テスト動作時又は前記トレーニング動作時に、任意のデータを出力する非同期データ生成部１７４と、データ反転部１７２及び非同期データ生成部１７４の出力をラッチし、反転信号を出力するインバータラッチ１７６とを備える。データ反転部１７２は、データクロックＷＣＫの立上がりエッジに同期して入力されるデータＤ６を反転して伝達し、インバータラッチ１７６は、データ反転部１７２から伝達されたデータを反転して第５のマルチプレクサ１８０に出力する。第５の位相移動部１７０からデータクロックＷＣＫの立上がりエッジに同期して出力され始めるデータを受信して第５のマルチプレクサ１８０は、データクロックＷＣＫの立下がりエッジに対応して外部に出力する。

それに対し、内部から伝達されたデータを出力しないテスト動作又はトレーニング動作の場合、非同期可能信号ＡＳＹＮＣ＿ＥＮ及び非同期開始信号ＡＳＹＮＣ＿ＤＯを活性化して第５の位相移動部１７０が任意のデータを出力できるようにする。このとき、データクロックＷＣＫは、論理ローレベルに非活性化する。

本発明の一実施形態に係る半導体素子の動作方法は、誤り検出のための巡回冗長検査ＣＲＣ用データを出力するパッドを介して前記巡回冗長検査用データを出力する第１のステップと、動作モードに応じて前記パッドを介して読み出し命令に対応して出力されるデータとともに出力されるデータストローブ信号を出力する第２のステップとを含む。ここで、第１のステップは、半導体素子が誤り検出モードを実行することを意味し、第２のステップは、ストローブモードを実行することを意味する。

具体的に説明すると、第１のステップは、並列に入力される巡回冗長検査ＣＲＣ用の８個のデータを４個の連続するデータとして出力したり、待機状態の場合、モードレジスタに既に設定されたパターンＨＯＬＤ＿ＰＡＴＴＥＲＮを出力する第１の直列化ステップと、４個の連続するデータを２個の連続するデータとして出力する第２の直列化ステップと、２個の連続するデータを直列化して、前記巡回冗長検査用データとして出力する第３の直列化ステップとを含む。それに対し、第２のステップは、ストローブモード信号ＲＤＱＳ＿ＭＯＤＥに対応して一定のパターンを直列化して出力する第１の直列化ステップと、第１の直列化ステップの出力を２個の連続するデータとして出力する第２の直列化ステップと、２個の連続するデータを直列化してトグルする前記データストローブ信号を出力する第３の直列化ステップとを含む。ここで、第１の直列化ステップの出力は、巡回冗長検査用データの各ウィンドウの４倍の有効ウィンドウを有し、第２の直列化ステップの出力は、巡回冗長検査用データの各ウィンドウの２倍の有効ウィンドウを有する。

特に、第１の直列化ステップは、半導体素子が誤り検出モードを実行する場合、並列に入力される８個のデータＤ０〜Ｄ７のうち、４個のデータの位相を巡回冗長検査用データの各データウィンドウの４倍分移動させるか、又は待機状態の場合、既に設定されたパターンＨＯＬＤ＿ＰＡＴＴＥＲＮを生成するステップと、８個のデータのうち、別の４個のデータと前記位相移動した４個のデータとをマルチプレクスして前記４個の連続するデータを出力するステップと、４個の連続するデータをラッチするステップとを含む。しかし、半導体素子が誤り検出モードではない、ストローブモードを実行する場合、巡回冗長検査用データ及び既に設定されたパターンの代わりに、自体生成した論理ハイレベル及び論理ローレベルの一定のパターン信号を出力してトグルリングするデータストローブ信号ＤＱＳを生成し、待機状態の場合、論理ハイレベルを出力する。また、テスト動作時又はトレーニング動作時、第３の直列化ステップは、システムクロックと同期しない任意のデータを外部に出力するステップを含む。

前述したように、本発明の一実施形態に係る半導体素子内の出力回路は、書き込み動作及び読み出し動作に用いられるデータにエラーがあるか否かを外部のデータ処理装置が判断できるように、巡回冗長検査ＣＲＣ用データを誤り検出符号ＥＤＣパッドを介して出力することができる。また、半導体素子は、必要に応じて、読み出し動作時に出力されるデータとともに出力されるデータストローブ信号ＤＱＳを、前述した誤り検出符号ＥＤＣパッドを介して出力することができるため、データ伝達の信頼性を高めることができる。このような動作を介して高い周波数のシステムクロック及びデータクロックに対応するデータ出力が可能になった。特に、データの入出力の速さがを重要視されるグラフィック用半導体素子の場合、高い周波数のシステムクロックに対応する動作が可能になるにしたがって製品の競争力が向上する。

また、本発明は、半導体素子内の出力回路を一例に挙げて説明したが、複数の並列に入力されるデータを直列化して出力するための通信及びネットワーク装備にも活用が可能である。出力回路は、データ伝達のためのネットワーク装置でも特定ポートを介して誤り検出のための巡回冗長検査ＣＲＣ用データを伝達するだけでなく、データとともにストローブ信号を出力することができ、伝達される有効なデータが歪みなく伝達され得るように保障することができる。

本発明は、新たに提案された半導体素子において、誤り検出符号ＥＤＣを出力するパッドを介して巡回冗長検査ＣＲＣ用データを出力できるようにして、高速でなされるデータの入出力過程におけるデータ伝達の信頼性を高めることができるという長所がある。

また、本発明は、動作モードに応じて誤り検出符号ＥＤＣを出力するパッドを介して従来のデータストローブ信号のように、読み出し動作に対応して出力されるデータとともに出力されるデータストローブ信号を出力するようにし、伝達されるデータの信頼性を高めることができるという長所がある。また、本発明は、動作モードに応じて１つのパッドを介して巡回冗長検査ＣＲＣ用データとデータストローブ信号とを備える様々な信号を出力できるようにして、パッド数及び全体面積を減らすことができるという長所がある。

以上で説明した本発明は、上記の実施形態及び添付された図面によって限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な置換、変形、及び変更が可能であるということが、本発明の属する技術分野における通常の知識を有した者において明白であろう。

本発明の一実施形態に係る半導体素子を説明するブロック図である。 図１に示された半導体素子の動作を説明するタイミングチャートである。 図１に示された直列化制御部を説明するブロック図である。 ストローブモードが非活性化である場合、図３に示された直列化制御部の動作を説明するタイミングチャートである。 ストローブモードが活性化である場合、図３に示された直列化制御部の動作を説明するタイミングチャートである。 図１に示された第１の位相移動部及び第２の位相移動部を説明する回路図である。 図１に示された第１のラッチ部を説明する回路図である。 図１に示された第５の位相移動部を説明する回路図である。

Claims (18)

1. 誤り検出のための巡回冗長検査用データを出力するパッドを備え、
   該パッドを介し、動作モードに応じて、前記巡回冗長検査用データを出力するか、又は読み出し命令に対応して出力されるデータとともに出力されるデータストローブ信号を出力することを特徴とする半導体素子。
2. 前記動作モードのうちの誤り検出モードを実行する場合、前記パッドを介して、書き込み誤り検出モード時に書き込み動作のための巡回冗長検査用データを出力し、前記パッドを介して、読み出し誤り検出モード時に読み出し動作のための巡回冗長検査用データを出力し、前記誤り検出モードのうち待機状態では、前記パッドを介して、モードレジスタに設定されたパターンデータを出力することを特徴とする請求項１に記載の半導体素子。
3. 前記動作モードのうちのストローブ出力モードを実行する場合、前記パッドを介して、前記読み出し命令に対応して出力されるデータとともに出力されるデータストローブ信号を出力し、前記ストローブ出力モードのうち待機状態では、前記パッドを介して、論理ハイレベルの信号を出力することを特徴とする請求項１に記載の半導体素子。
4. 前記書き込み動作のための巡回冗長検査用データと、前記読み出し動作のための巡回冗長検査用データと、前記モードレジスタに設定されたパターンデータとが、グローバルデータラインを介して前記パッドに接続された出力回路に並列に伝達されることを特徴とする請求項２又は３に記載の半導体素子。
5. 前記出力回路が、
   前記誤り検出モードの際に並列に伝達される８個のデータを直列化して４個の連続するデータを出力するか、又は前記パターンデータを出力し、前記ストローブ出力モードの際に、前記４個のデータの代わりに前記データストローブ信号を生成するための一定のパターンを出力する第１の直列化手段と、
   該第１の直列化手段の出力を受信し、２個の連続するデータを出力する第２の直列化手段と、
   前記第２の直列化手段の出力を受信し、直列化したデータを出力する第３の直列化手段と
   を備えることを特徴とする請求項４に記載の半導体素子。
6. 前記第１の直列化手段の出力のそれぞれが、前記直列化したデータの各ウィンドウの４倍の有効ウィンドウを有することを特徴とする請求項５に記載の半導体素子。
7. 前記第１の直列化手段が、
   前記誤り検出モード時に、並列に伝達される８個のデータのうち、４個のデータを位相移動し、前記ストローブ出力モード時に、前記４個のデータの代わりに前記一定のパターンを出力する位相移動部と、
   前記８個のデータのうち、別の４個のデータと前記位相移動部との出力をマルチプレクスして、前記４個の連続するデータを出力するマルチプレクサと、
   該マルチプレクサの出力をラッチするか、又は前記誤り検出モードのうち、待機状態では前記パターンデータを出力するラッチ部と
   を備えることを特徴とする請求項６に記載の半導体素子。
8. 前記読み出し命令又は前記ストローブ出力モードに対応して、前記位相移動部、前記マルチプレクサ、及び前記ラッチ部を制御する直列化制御部を更に備えることを特徴とする請求項７に記載の半導体素子。
9. 前記第２の直列化手段の出力が、前記直列化したデータの各ウィンドウの２倍の有効ウィンドウを有することを特徴とする請求項５に記載の半導体素子。
10. 入出力データ及び信号を伝達する複数のパッドと、
    該複数のパッドのうち、１つのパッドを介して誤り検出動作のための巡回冗長検査用データを出力する第１の手段と、
    前記１つのパッドを介して読み出し命令に対応して出力されるデータとともに出力されるデータストローブ信号を出力する第２の手段と
    を備えることを特徴とする半導体素子。
11. 前記第１の手段が、複数のグローバルデータラインを介して並列に伝達された前記巡回冗長検査用データを直列化した後、前記データを前記１つのパッドを介して出力することを特徴とする請求項１０に記載の半導体素子。
12. 前記第１の手段が、待機状態の際、前記巡回冗長検査用データの代わりにモードレジスタに既に設定された誤り検出用パターンデータを前記１つのパッドを介して出力することを特徴とする請求項１１に記載の半導体素子。
13. 前記第２手段が、ストローブモード時に、前記巡回冗長検査用データの代わりにＣＡＳ遅延時間に対応してトグルする前記データストローブ信号を内部で自体生成する位相移動部を備え、位相移動部は前記１つのパッドを介して出力することを特徴とする請求項１０に記載の半導体素子。
14. 並列に入力される巡回冗長検査用の８個のデータを受信して直列化した８個のデータの各ウィンドウの４倍のデータウィンドウを有する４個の連続するデータを出力したり、動作モードに応じてストローブ信号のための第１のパターン及び待機状態で出力する第２のパターンを出力する第１の直列化手段と、
    該第１の直列化手段の出力を受信し、前記直列化した８個のデータの各ウィンドウの２倍のデータウィンドウを有する２個の連続する４個のデータを出力する第２の直列化手段と、
    該第２の直列化手段の出力を受信し、前記直列化したデータを出力する第３の直列化手段と
    を備えることを特徴とする半導体素子。
15. 前記第１の直列化手段が、
    前記動作モードに応じて前記プリアンブルデータを出力した後、前記８個のデータのうち、４個のデータの位相を前記直列化したデータの各データウィンドウの４倍分移動させたり、前記第１のパターンの一部を出力する位相移動部と、
    前記８個のデータのうち、別の４個のデータと前記位相移動部との出力をマルチプレクスして前記４個の連続するデータを出力するマルチプレクサと、
    該マルチプレクサの出力をラッチして伝達したり、モードレジスタから伝達された前記第２のパターンを出力するラッチ部と
    を備えることを特徴とする請求項１４に記載の半導体素子。
16. データ出力の基準となるデータクロックを基に、データ伝達を活性化するデータイネーブル信号及び前記動作モードを決定するための信号に対応して前記第１の直列化手段を制御する直列化制御部を更に備えることを特徴とする請求項１５に記載の半導体素子。
17. 前記直列化制御部が、
    前記読み出しデータ出力信号に対応して前記位相移動部を制御するための第１の制御パルスを生成する第１のラッチと、
    前記マルチプレクサを制御するために、前記データクロックの周期に２倍分の活性化期間を有するか、又は前記動作モードによる活性化期間を有する第２の制御パルスを生成する第２のラッチと、
    前記ラッチ部を制御するために、前記データクロックの周期に４倍分の活性化期間を有するか、又は前記動作モードによる活性化期間を有するデータ伝達信号を出力する第３のラッチと
    を備えることを特徴とする請求項１６に記載の半導体素子。
18. テスト動作時又はトレーニング動作時、前記第３の直列化手段がシステムクロックと同期しない任意のデータを外部に出力することを特徴とする請求項１４に記載の半導体素子。

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