JP2002222591A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 同時に多くの個数をテストできる同期型半導
体記憶装置を提供する。 【解決手段】 同期型半導体記憶装置１００の入出力バ
ッファ８０は、コントロール回路４１０からのテストモ
ード信号を受けてクロック信号ＣＬＫに同期して端子４
２１からデータを取込み、メモリアレイ６０に書込むと
ともに、メモリアレイ６０からの読出データをＤＱＳ信
号発生回路７０からの内部データストローブ信号に同期
して端子４２１へ出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、同時に多くの数
をテスト可能な同期型半導体記憶装置に関する。

【０００２】

【従来の技術】主記憶として用いられるダイナミックア
クセスメモリ（ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））は高速化されてき
ているものの、その動作速度は、依然、マイクロプロセ
ッサ（ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕ
ｎｉｔ））の動作速度に追随することができない。この
ため、ＤＲＡＭのアクセスタイムおよびサイクルタイム
がボトムネックとなり、システム全体の性能が低下する
ことがよくある。そこで、近年、高速ＭＰＵのための主
記憶として相補のシステムクロック信号（ＣＬＫ，／Ｃ
ＬＫ）に同期して動作するダブルデータレートＳＤＲＡ
Ｍ（ＤＤＲ−ＳＤＲＡＭ（ＤｏｕｂｌｅＤａｔａ Ｒａ
ｔｅ−Ｓｙｎｃｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎ
ｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ））が提案されてい
る。

【０００３】図１２を参照して、ＤＤＲ−ＳＤＲＡＭ４
００は、アドレスバッファ１０と、クロックバッファ２
０と、コントロール信号バッファ３０と、ＤＬＬ（Ｄｅ
ｌａｙｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路５０と、メ
モリアレイ６０と、データストローブ信号発生回路（Ｄ
ＱＳ信号発生回路）７０と、コントロール回路４１０
と、入出力バッファ４２０，４３０と、端子１１，１
２，２１〜２３，３１〜３５，４２１，４３１とを備え
る。

【０００４】端子１１は、アドレス信号Ａ０〜Ａ１０を
入力するための端子である。端子１２は、バンクアドレ
スＢＡを入力するための端子である。端子２１〜２３
は、それぞれ、クロックイネーブル信号ＣＫＥ、クロッ
ク信号ＣＬＫ、および反転クロック信号／ＣＬＫを入力
するための端子である。端子３１〜３５は、それぞれ、
チップ選択信号／ＣＳ、ロウアドレスストローブ信号／
ＲＡＳ、／コラムアドレスストローブ信号／ＣＡＳ、ラ
イトイネーブル信号／ＷＥ、およびデータマスク信号Ｄ
ＱＭを入力するための端子である。端子４２１は、デー
タを入出力するための端子である。端子４３１は、デー
タストローブ信号ＤＱＳを入出力するための端子であ
る。

【０００５】アドレスバッファ１０は、クロックバッフ
ァ２０からのクロック信号ＣＬＫに同期してアドレス信
号Ａ０〜Ａ１０およびバンクアドレスＢＡをラッチし、
コントロール回路４１０へ出力する。クロックバッファ
２０は、クロックイネーブル信号ＣＫＥ、クロック信号
ＣＬＫおよび反転クロック信号／ＣＬＫをラッチし、ク
ロック信号ＣＬＫをアドレスバッファ１０、およびコン
トロール信号バッファ３０へ出力し、クロック信号ＣＬ
Ｋおよび反転クロック信号／ＣＬＫをコントロール回路
４１０およびＤＬＬ回路５０へ出力し、クロックイネー
ブル信号ＣＫＥ、クロック信号ＣＬＫおよび反転クロッ
ク信号／ＣＬＫをコントロール回路４１０へ出力する。
コントロール信号バッファ３０は、クロックバッファ２
０からのクロック信号ＣＬＫに同期してチップ選択信号
／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラム
アドレスストローブ信号／ＣＡＳ、ライトイネーブル信
号／ＷＥ、およびデータマスク信号ＤＱＭをラッチして
コントロール回路４１０へ出力する。

【０００６】ＤＬＬ回路５０は、クロックバッファ２０
からのクロック信号ＣＬＫおよび反転クロック信号／Ｃ
ＬＫの位相を一定量だけ遅延させ、その遅延させた遅延
クロック信号ＣＬＫＤおよび遅延反転クロック信号／Ｃ
ＬＫＤを入出力バッファ４２０，４３０へ出力する。メ
モリアレイ６０は、行方向に配置された複数のワード線
と、列方向に配置された複数のビット線対と、複数のワ
ード線と複数のビット線対に接続された複数のメモリセ
ルとを含む。そして、複数のメモリセルは、複数のバン
クに分けられてメモリアレイ６０に含まれている。ＤＱ
Ｓ信号発生回路７０は、メモリアレイ６０からデータが
読出されるとき内部データストローブ信号ｉｎｔＤＱＳ
を発生し、入出力バッファ４２０へ出力する。

【０００７】コントロール回路４１０は、クロック信号
ＣＬＫが立上がるタイミング（Ｌ（論理ロー）レベルか
らＨ（論理ハイ）レベルに切換わるタイミング）でクロ
ックイネーブル信号ＣＫＥがＨレベルかＬレベルかを判
別し、Ｈレベルであればそのタイミングで入力されたチ
ップ選択信号／ＣＳ、ロウアドレスストローブ信号／Ｒ
ＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライト
イネーブル信号／ＷＥ、およびデータマスク信号ＤＱＭ
を有効と判定し、クロックイネーブル信号ＣＫＥがＬレ
ベルであればチップ選択信号／ＣＳ、ロウアドレススト
ローブ信号／ＲＡＳ、コラムアドレスストローブ信号／
ＣＡＳ、ライトイネーブル信号／ＷＥ、およびデータマ
スク信号ＤＱＭを無効と判定する。また、コントロール
回路４１０は、ロウアドレスストローブ信号／ＲＡＳが
Ｌレベルになったタイミングでアドレスバッファ１０か
ら入力されたアドレス信号Ａ０〜Ａ１０を行アドレスと
見做し、その行アドレスをコントロール回路４１０に含
まれる行デコーダ（図示せず）へ出力し、コラムアドレ
スストローブ信号／ＣＡＳがＬレベルになったタイミン
グでアドレスバッファ１０から入力されたアドレス信号
Ａ０〜Ａ１０を列アドレスと見做し、その列アドレスを
コントロール回路４１０に含まれる列デコーダ（図示せ
ず）へ出力する。そして、行デコーダは、行アドレスを
デコードし、そのデコーダした行アドレスによって指定
されたワード線を活性化する。列デコーダは、列アドレ
スをデコードし、そのデコードした列アドレスによって
指定されたビット線対を活性化する。

【０００８】さらに、コントロール回路４１０は、アド
レスバッファ１０から入力されたバンクアドレスＢＡに
基づいてメモリアレイ６０に含まれるバンクを選択す
る。またさらに、コントロール回路４１０は、コントロ
ール信号バッファ３０から入力されたチップ選択信号／
ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムア
ドレスストローブ信号／ＣＡＳ、ライトイネーブル信号
／ＷＥ、およびデータマスク信号ＤＱＭに基づいてメモ
リアレイ６０、ＤＱＳ信号発生回路７０および入出力バ
ッファ４２０，４３０を制御する。またさらに、コント
ロール回路４１０は、Ｌレベルのロウアドレスストロー
ブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストローブ
信号／ＣＡＳ、Ｌレベルのライトイネーブル信号／Ｗ
Ｅ、および特定パターンのアドレス信号Ａ０〜Ａ１０が
入力されると、テストモードへ移行されたと判定し、活
性化されたテストモード信号ＴＭを入出力バッファ４２
０へ出力する。

【０００９】入出力バッファ４２０は、コントロール回
路４１０からの制御によって活性化され、メモリアレイ
６０に含まれる複数のメモリセルにデータを書込むと
き、ＤＬＬ回路５０からの遅延クロック信号ＣＬＫＤお
よび遅延反転クロック信号／ＣＬＫＤに同期して端子４
２１からのデータと入出力バッファ４３０から外部デー
タストローブ信号ｏｕｔＤＱＳとを取込み、外部データ
ストローブ信号ｏｕｔＤＱＳの論理レベルが切換わるタ
イミングに同期してデータをメモリアレイ６０に含まれ
る複数のメモリセルに書込む。また、入出力バッファ４
２０は、メモリアレイ６０からデータを読出すとき、Ｄ
ＬＬ回路５０からの遅延クロック信号ＣＬＫＤおよび遅
延反転クロック信号／ＣＬＫＤに同期してメモリアレイ
６０からの読出データを端子４２０へ出力するととも
に、ＤＱＳ信号発生回路７０からの内部データストロー
ブ信号ｉｎＤＱＳを入出力バッファ４３０へ出力する。

【００１０】入出力バッファ４３０は、ＤＬＬ回路５０
からの遅延クロック信号ＣＬＫＤおよび遅延反転クロッ
ク信号／ＣＬＫＤに同期して端子４３１からの外部デー
タストローブ信号ｏｕｔＤＱＳを取込み、その取込んだ
外部データストローブ信号ｏｕｔＤＱＳを入出力バッフ
ァ４２０へ出力するとともに、入出力バッファ４２０か
らの内部データストローブ信号ｉｎＤＱＳを端子４３１
へ出力する。

【００１１】図１３を参照して、ＤＤＲ−ＳＤＲＡＭ４
００へのデータの書込みの動作、およびＤＤＲ−ＳＤＲ
ＡＭ４００からのデータの読出しの動作について説明す
る。まず、ＤＤＲ−ＳＤＲＡＭ４００へのデータの書込
動作について説明する。端子２１〜２３を介してそれぞ
れクロックイネーブル信号ＣＫＥ、クロック信号ＣＬ
Ｋ、および反転クロック信号／ＣＬＫが入力されると、
クロックバッファ２０は、クロック信号ＣＬＫをアドレ
スバッファ１０およびコントロール信号バッファ３０へ
出力し、クロック信号ＣＬＫおよび反転クロック信号／
ＣＬＫをＤＬＬ回路５０へ出力し、クロックイネーブル
信号ＣＫＥ、クロック信号ＣＬＫ、および反転クロック
信号／ＣＬＫをコントロール回路４１０へ出力する。端
子３１を介してＬレベルのチップ選択信号／ＣＳが入力
されると、コントロール信号バッファ３０は、クロック
バッファ２０からのクロック信号ＣＬＫに同期してＬレ
ベルのチップ選択信号／ＣＳをラッチしてコントロール
回路４１０へ出力する。そして、コントロール回路４１
０は、クロック信号ＣＬＫが立上がるタイミングでクロ
ックイネーブル信号ＣＫＥがＨレベルであるので、入力
されたＬレベルのチップ選択信号／ＣＳを有効と判定
し、ＤＤＲ−ＳＤＲＡＭ４００が選択されたことを認識
する。

【００１２】その後、端子３２を介してＬレベルのロウ
アドレスストローブ信号／ＲＡＳが入力されると、コン
トロール信号バッファ３０は、クロック信号ＣＬＫに同
期してＬレベルのロウアドレスストローブ信号／ＲＡＳ
をラッチしてコントロール回路４１０へ出力する。一
方、端子１１を介してアドレス信号Ａ０〜Ａ１０が入力
されると、アドレスバッファ１０は、クロックＣＬＫに
同期してアドレス信号Ａ０〜Ａ１０をラッチしてコント
ロール回路４１０へ出力する。そうすると、コントロー
ル回路４１０は、クロック信号ＣＬＫが立上がるタイミ
ングでクロックイネーブル信号ＣＫＥがＨレベルである
ので、入力されたＬレベルのロウアドレスストローブ信
号／ＲＡＳを有効と判定し、Ｌレベルのロウアドレスス
トローブ信号／ＲＡＳと同じタイミングで入力されたア
ドレス信号Ａ０〜Ａ１０を行アドレスＸｃと見做す。そ
して、コントロール回路４１０は、行デコーダによって
行アドレスＸｃをデコードし、そのデコードした行アド
レスＸｃによって指定されたワード線を活性化する。

【００１３】また、端子３３を介してＬレベルのコラム
アドレスストローブ信号／ＣＡＳが入力され、端子３４
を介してＬレベルのライトイネーブル信号／ＷＥが入力
されると、コントロール信号バッファ３０は、クロック
信号ＣＬＫに同期してＬレベルのコラムアドレスストロ
ーブ信号／ＣＡＳおよびＬレベルのライトイネーブル信
号／ＷＥをラッチしてコントロール回路４１０へ出力す
る。一方、端子１１を介してアドレス信号Ａ０〜Ａ１０
が入力されると、アドレスバッファ１０は、クロックＣ
ＬＫに同期してアドレス信号Ａ０〜Ａ１０をラッチして
コントロール回路４１０へ出力する。そうすると、コン
トロール回路４１０は、クロック信号ＣＬＫが立上がる
タイミングでクロックイネーブル信号ＣＫＥがＨレベル
であるので、入力されたＬレベルのコラムアドレススト
ローブ信号／ＣＡＳおよびＬレベルのライトイネーブル
信号／ＷＥを有効と判定し、Ｌレベルのコラムアドレス
ストローブ信号／ＣＡＳおよびＬレベルのライトイネー
ブル信号／ＷＥと同じタイミングで入力されたアドレス
信号Ａ０〜Ａ１０を列アドレスＹｄと見做す。つまり、
コントロール回路４１０は、コラムアドレスストローブ
信号／ＣＡＳおよびライトイネーブル信号／ＷＥが共に
Ｌレベルであるときに限り、入力されたアドレス信号Ａ
０〜Ａ１０を列アドレスＹｄとして取込む。そして、コ
ントロール回路４１０は、列デコーダによって列アドレ
スＹｄをデコードし、そのデコードした列アドレスＹｄ
によって指定されたビット線対を活性化する。

【００１４】入出力バッファ４３０は、ＤＬＬ回路５０
からの遅延クロック信号ＣＬＫＤおよび遅延反転クロッ
ク信号／ＣＬＫＤに同期して端子４３１から入力された
外部データストローブ信号ｏｕｔＤＱＳを取込み、外部
データストローブ信号ｏｕｔＤＱＳを入出力バッファ４
２０へ出力する。また、入出力バッファ４２０は、ＤＬ
Ｌ回路５０からの遅延クロック信号ＣＬＫＤおよび遅延
反転クロック信号／ＣＬＫＤに同期して端子４２１から
のデータと入出力バッファ４３０からの外部データスト
ローブ信号ｏｕｔＤＱＳとを取込み、外部データストロ
ーブ信号ｏｕｔＤＱＳに同期してデータｄ０〜ｄ３を、
順次、メモリアレイ６０に含まれるメモリセルに書込
む。この場合、データｄ０〜ｄ３は、外部データストロ
ーブ信号ｏｕｔＤＱＳの立上がりエッジがデータｄ０〜
ｄ３の中央になるタイミングでメモリセルに書込まれ
る。これによって、メモリアレイ６０へのデータｄ０〜
ｄ３の書込動作が終了する。

【００１５】次に、メモリアレイ６０からのデータの読
出動作について説明する。クロックイネーブル信号ＣＫ
Ｅ、クロック信号ＣＬＫ、反転クロック信号／ＣＬＫ、
Ｌレベルのチップ選択信号／ＣＳ、Ｌレベルのロウアド
レスストローブ信号／ＲＡＳおよびアドレス信号Ａ０〜
Ａ１０が入力され、行アドレスＸａによって指定された
ワード線が選択的に活性化されるまでの動作は、データ
の書込動作と同じである。

【００１６】その後、端子３３を介してＬレベルのコラ
ムアドレスストローブ信号／ＣＡＳが入力されると、コ
ントロール信号バッファ３０は、クロック信号ＣＬＫに
同期してＬレベルのコラムアドレスストローブ信号／Ｃ
ＡＳをラッチしてコントロール回路４１０へ出力する。
一方、端子１１を介してアドレス信号Ａ０〜Ａ１０が入
力されると、アドレスバッファ１０は、クロックＣＬＫ
に同期してアドレス信号Ａ０〜Ａ１０をラッチしてコン
トロール回路４１０へ出力する。そうすると、コントロ
ール回路４１０は、クロック信号ＣＬＫが立上がるタイ
ミングでクロックイネーブル信号ＣＫＥがＨレベルであ
るので、入力されたＬレベルのコラムアドレスストロー
ブ信号／ＣＡＳを有効と判定し、Ｌレベルのコラムアド
レスストローブ信号／ＣＡＳと同じタイミングで入力さ
れたアドレス信号Ａ０〜Ａ１０を列アドレスＹｂと見做
す。そして、コントロール回路４１０は、列デコーダに
よって列アドレスＹｂをデコードし、そのデコードした
列アドレスＹｂによって指定されたビット線対を活性化
する。そして、ロウアドレスストローブ信号／ＲＡＳが
Ｌレベルになってから３．５周期で最初の読出データｑ
０がメモリアレイ６０から入出力バッファ４２０へ読出
される。また、ＤＱＳ信号発生回路７０は、コントロー
ル回路４１０の制御により内部データストローブ信号ｉ
ｎＤＱＳを発生し、入出力バッファ４２０へ出力する。
そうすると、入出力バッファ４２０は、ＤＬＬ回路５０
からの遅延クロック信号ＣＬＫＤおよび遅延反転クロッ
ク信号／ＣＬＫＤに同期して内部データストローブ信号
ｉｎＤＱＳを入出力バッファ４３０へ出力するととも
に、内部データストローブ信号ｉｎＤＱＳの立上がりエ
ッジに同期して読出データｑ０を端子４２１へ出力す
る。そして、入出力バッファ４３０は、ＤＬＬ回路５０
からの遅延クロック信号ＣＬＫＤおよび遅延反転クロッ
ク信号／ＣＬＫＤに同期して内部データストローブ信号
ｉｎＤＱＳを端子４３１へ出力する。その後、同様にし
て読出データｑ１〜ｑ３が内部データストローブ信号ｉ
ｎＤＱＳの立上がりエッジに同期して、順次、出力され
る。これによってメモリアレイ６０からのデータの読出
動作が終了する。

【００１７】このように、ＤＤＲ−ＳＤＲＡＭ４００に
おいては、外部データストローブ信号ｏｕｔＤＱＳおよ
び内部データストローブ信号ｉｎＤＱＳを用いてデータ
の書込および読出が行なわれるが、これはコントロール
回路４１０とメモリアレイとの間のフライトタイムをキ
ャンセルし、高速応答を可能にするためである。したが
って、ＤＤＲ−ＳＤＲＡＭ４００においてデータの書込
および読出による動作テストを行なうには、端子４３１
を介してデータストローブ信号ＤＱＳ（外部データスト
ローブ信号ｏｕｔＤＱＳおよび内部データストローブ信
号ｉｎＤＱＳ）を入出力する必要がある。

【００１８】

【発明が解決しようとする課題】しかし、動作テスト時
にデータストローブ信号ＤＱＳを入出力すると、通常の
ＤＲＡＭの動作テスト時よりもテスターのテストピンが
１個多く必要になり、同時にテストできるＤＤＲ−ＳＤ
ＲＡＭの個数が減少するという問題が生じる。

【００１９】また、ＤＤＲ−ＳＤＲＡＭの動作テストに
おいては、入出力バッファ以外の内部回路に供給される
電流値が予め決定された規定値の範囲内に入っているか
をテストすることも行なわれる。そして、ＤＤＲ−ＳＤ
ＲＡＭにおいては、入出力バッファに電源を供給するた
めの端子と、内部回路に電源を供給するための端子とは
分離されているため、データの書込および読出によるテ
スト時に内部回路に供給される電流値も測定しようとす
れば、テスターのテストピンが多く必要になり、同時に
テストできるＤＤＲ−ＳＤＲＡＭの個数が減少する。

【００２０】そこで、本発明は、かかる問題を解決する
ためになされたものであり、その目的は、同時に多くの
個数をテストできる同期型半導体記憶装置を提供するこ
とである。

【００２１】

【課題を解決するための手段】この発明による同期型半
導体記憶装置は、外部データストローブ信号を入力し、
内部データストローブ信号を出力するための第１の端子
と、クロック信号を入力するための第２の端子と、デー
タを入出力するための入出力端子と、複数のメモリセル
と、入出力端子を介してデータを入出力する第１の入出
力回路と、内部データストローブ信号を発生するデータ
ストローブ信号発生回路と、第１の端子を介して外部デ
ータストローブ信号を入力し、内部データストローブ信
号を出力する第２の入出力回路とを備え、第１の入出力
回路は、テストモード信号の活性化に伴い、入出力端子
から入力された入力データを複数のメモリセルに書込む
ためにクロック信号に同期して入力データを取込み、複
数のメモリセルから読出された読出データを内部データ
ストローブ信号の論理レベルが切換わる第１のタイミン
グに同期して入出力端子へ出力し、テストモード信号の
不活性化に伴い、入力データを複数のメモリセルに書込
むために第１の端子から入力された外部データストロー
ブ信号の論理レベルが切換わる第２のタイミングに同期
して入力データを取込み、読出データを第１のタイミン
グに同期して入出力端子へ出力し、第２の入出力回路
は、テストモード信号の不活性化に伴い、内部データス
トローブ信号を第１の端子を介して出力する。

【００２２】この発明による同期型半導体記憶装置にお
いては、テストモード時、クロック信号に同期してデー
タが取込まれ、かつ、メモリセルに書込まれるととも
に、メモリセルから読出されたデータは内部データスト
ローブ信号に同期して外部へ出力される。

【００２３】したがって、この発明によれば、外部デー
タストローブ信号または内部データストローブ信号を入
出力するための端子にテストピンを接続しなくても動作
テストを行なうことができる。その結果、同時に多くの
同期型半導体記憶装置のテストを行なうことができる。

【００２４】好ましくは、同期型半導体記憶装置の第１
の入出力回路は、テストモード信号の活性化に応じてク
ロック信号に同期して入力データを取込み、テストモー
ド信号の不活性化に応じて第２のタイミングに同期して
入力データを取込む入力回路と、テストモード信号の活
性化に応じて読出データを入出力端子へ出力し、テスト
モード信号の不活性化に応じて読出データを入出力端子
へ出力し、かつ、内部データストローブ信号を第２の入
出力回路へ出力する出力回路とを含む。

【００２５】入力回路は、テストモード信号の活性化／
不活性化に応じてクロック信号または外部データストロ
ーブ信号に同期してデータを取込み、かつ、メモリセル
にデータを書込む。

【００２６】したがって、この発明によれば、テストモ
ード信号の活性化／不活性化を選択的に切換えるだけ、
クロック信号のみに同期してデータを取込み、かつ、書
込むことができる。

【００２７】好ましくは、入力回路は、入力データの電
圧を基準電圧と比較し、その比較結果に応じた電圧レベ
ルから成る論理信号を出力する入力バッファと、テスト
モード信号の活性化に応じて、クロック信号の一周期の
期間、入力バッファからの論理信号をラッチし、テスト
モード信号の不活性化に応じて、外部データストローブ
信号の一周期の期間、入力バッファからの論理信号をラ
ッチするフリップフロップとから成る。

【００２８】入力回路は、フリップフロップによってク
ロック信号または外部データストローブ信号の一周期の
間、データをラッチする。

【００２９】したがって、この発明によれば、クロック
信号または外部データストローブ信号に同期してデータ
を正確に取込むことができる。

【００３０】好ましくは、フリップフロップは、クロッ
ク信号または外部データストローブ信号が第１の論理レ
ベルの期間、論理信号を反転し、その反転した論理信号
を保持する第１の論理回路と、クロック信号または外部
データストローブ信号が第１の論理レベルを反転させた
第２の論理レベルの期間、反転した論理信号をさらに反
転して出力する第２の論理回路とから成る。

【００３１】フリップフロップは、クロック信号または
外部データストローブ信号の半周期の間、データを保持
し、次の半周期で保持したデータを出力する。

【００３２】したがって、この発明によれば、入力回路
は、クロック信号または外部データストローブ信号に同
期して正確にデータを取込むことができる。

【００３３】また、この発明による同期型半導体記憶装
置は、外部データストローブ信号を入力し、内部データ
ストローブ信号を出力するための第１の端子と、クロッ
ク信号を入力するための第２の端子と、データを入出力
するための入出力端子と、入出力端子を介してデータを
入出力する第１の入出力回路と、第１の端子を介して外
部データストローブ信号を入力し、内部データストロー
ブ信号を出力する第２の入出力回路と、内部回路と、第
１および第２の入出力回路へ電源を供給するための第１
の電源端子と、内部回路へ電源を供給するための第２の
電源端子とを備え、内部回路は、複数のメモリセルと、
内部データストローブ信号を発生するデータストローブ
信号発生回路とを含み、第１の入出力回路は、テストモ
ード信号の活性化に伴い複数のメモリセルから読出され
た読出データの入出力端子への出力を停止し、テストモ
ード信号の不活性化に伴い読出データをクロック信号に
同期して入出力端子へ出力し、第２の入出力回路は、テ
ストモード信号の活性化に伴い内部データストローブ信
号の第１の端子への出力を停止し、テストモード信号の
不活性化に伴い内部データストローブ信号をクロック信
号に同期して第１の端子へ出力する。

【００３４】この発明よる同期型半導体記憶装置におい
ては、テストモード時、メモリセルからの読出データの
出力が停止される。

【００３５】したがって、この発明によれば、入出力回
路へ供給する電流値は小さくなるので、入出力回路以外
の内部回路へ供給される電流値を正確に測定できる。そ
の結果、入出力回路および内部回路へ電源およびグラン
ドを１つのテストピンによって供給しても内部回路へ供
給される電流値を正確に測定でき、同時に多くの同期型
半導体記憶装置をテストできる。

【００３６】好ましくは、第１の入出力回路は、テスト
モード信号の活性化に応じてハイインピーダンスのモー
ドへ移行し、テストモード信号の不活性化に応じて読出
データを出力する第１の出力回路を含み、第２の入出力
回路は、テストモード信号の活性化に応じてハイインピ
ーダンスのモードへ移行し、テストモード信号の不活性
化に応じて内部データストローブ信号を出力する第２の
出力回路を含む。

【００３７】第１および第２の入出力回路は、テストモ
ード時、ハイインピーダンスのモードへ移行することに
よって、メモリセルからの読出データまたは内部データ
ストローブ信号の出力を停止する。

【００３８】したがって、この発明によれば、読出デー
タまたは内部データストローブ信号の出力を確実に停止
できる。

【００３９】好ましくは、第１の出力回路は、テストモ
ード信号の活性化に応じて、第１の論理から成る第１の
論理信号を第１のノードから出力し、かつ、第１の論理
を反転させた第２の論理から成る第２の論理信号を第２
のノードから出力し、テストモード信号の不活性化に応
じて、読出データの論理レベルが第１の論理のとき第２
の論理信号を第１および第２のノードから出力し、読出
データの論理レベルが第２の論理のとき第１の論理信号
を第１および第２のノードから出力する第１の論理回路
と、第１のノードから第１の論理信号を受け、かつ、第
２のノードから第２の論理信号を受けたときハイインピ
ーダンスのモードへ移行し、第１および第２のノードか
ら第２の論理信号を受けたとき第１の論理信号を出力
し、第１および第２のノードから第１の論理信号を受け
たとき第２の論理信号を出力する第２の論理回路とから
成り、第２の出力回路は、テストモード信号の活性化に
応じて、第１の論理から成る第１の論理信号を第３のノ
ードから出力し、かつ、第１の論理を反転させた第２の
論理から成る第２の論理信号を第４のノードから出力
し、テストモード信号の不活性化に応じて、内部データ
ストローブ信号の論理レベルが第１の論理のとき第２の
論理信号を第３および第４のノードから出力し、内部デ
ータストローブ信号の論理レベルが第２の論理のとき第
１の論理信号を第３および第４のノードから出力する第
３の論理回路と、第３のノードから第１の論理信号を受
け、かつ、第４のノードから第２の論理信号を受けたと
きハイインピーダンスのモードへ移行し、第３および第
４のノードから第２の論理信号を受けたとき第１の論理
信号を出力し、第３および第４のノードから第１の論理
信号を受けたとき第２の論理信号を出力する第４の論理
回路とから成る。

【００４０】第１の出力回路は、第１および第２の論理
回路から構成される。そして、第１の論理回路から出力
される２つの論理信号の論理レベルが異なるとき第２の
論理回路は第１の出力回路をハイインピーダンスのモー
ドへ移行させる。また、第１の論理回路から出力される
２つの論理信号の論理レベルが一致するとき、第２の論
理回路は、第１または第２の論理を有する論理信号を出
力する。

【００４１】また、第２の出力回路は、第３および第４
の論理回路から構成される。そして、第３の論理回路か
ら出力される２つの論理信号の論理レベルが異なるとき
第４の論理回路は第２の出力回路をハイインピーダンス
のモードへ移行させる。また、第３の論理回路から出力
される２つの論理信号の論理レベルが一致するとき、第
４の論理回路は、第１または第２の論理を有する論理信
号を出力する。

【００４２】したがって、この発明によれば、論理回路
によって出力回路をハイインピーダンスのモードに移行
させ、または、通常動作時のモードに移行させることが
できる。

【００４３】好ましくは、第１の論理回路は、テストモ
ード信号および読出データを受け、テストモード信号と
読出データの論理積を演算し、その演算結果を反転させ
て第１のノードへ出力するＮＡＮＤゲートと、テストモ
ード信号を受け、テストモード信号を反転させるインバ
ータと、インバータの出力信号および読出データを受
け、インバータの出力信号と読出データの論理和を演算
し、その演算結果を反転させて第２のノードへ出力する
ＮＯＲゲートとから成り、第２の論理回路は、ゲート端
子が第１のノードに接続され、ソース端子が電源ノード
に接続された第１の導電型の第１のＭＯＳトランジスタ
と、ゲート端子が第２のノードに接続され、ソース端子
が第１のＭＯＳトランジスタのドレイン端子に接続さ
れ、ドレイン端子が接地ノードに接続された第２の導電
型の第２のＭＯＳトランジスタとから成り、第３の論理
回路は、テストモード信号および内部データストローブ
信号を受け、テストモード信号と内部データストローブ
信号の論理積を演算し、その演算結果を反転させて第３
のノードへ出力するＮＡＮＤゲートと、テストモード信
号を受け、テストモード信号を反転させるインバータ
と、インバータの出力信号および内部データストローブ
信号を受け、インバータの出力信号と内部データストロ
ーブ信号の論理和を演算し、その演算結果を反転させて
第２のノードへ出力するＮＯＲゲートとから成り、第４
の論理回路は、ゲート端子が第３のノードに接続され、
ソース端子が電源ノードに接続された第１の導電型の第
３のＭＯＳトランジスタと、ゲート端子が第４のノード
に接続され、ソース端子が第３のＭＯＳトランジスタの
ドレイン端子に接続され、ドレイン端子が接地ノードに
接続された第２の導電型の第４のＭＯＳトランジスタと
から成る。

【００４４】テストモード信号が活性化されたときＮＡ
ＮＤゲートは、読出データまたは内部データストローブ
信号の論理レベルに拘わらず第１および第３のＭＯＳト
ランジスタをオフするための論理信号を出力し、ＮＯＲ
ゲートは、読出データまたは内部データストローブ信号
の論理レベルに拘わらず第２および第４のＭＯＳトラン
ジスタをオフするための論理信号を出力する。また、テ
ストモード信号が不活性化されたときＮＡＮＤゲートお
よびＮＯＲゲートは、読出データまたは内部データスト
ローブ信号が出力されるように論理信号を出力する。

【００４５】したがって、この発明によれば、ＮＡＮＤ
ゲート、ＮＯＲゲート、インバータ、およびＭＯＳトラ
ンジスタを用いて読出データおよび内部データストロー
ブ信号の出力を停止できる論理回路を構成できる。

【００４６】また、この発明による同期型半導体記憶装
置は、外部データストローブ信号を入力し、内部データ
ストローブ信号を出力するための第１の端子と、クロッ
ク信号を入力するための第２の端子と、データを入出力
するための入出力端子と、入出力端子を介してデータを
入出力する第１の入出力回路と、第１の端子を介して外
部データストローブ信号を入力し、内部データストロー
ブ信号を出力する第２の入出力回路と、内部回路と、第
１および第２の入出力回路へ電源を供給するための第１
の電源端子と、内部回路へ電源を供給するための第２の
電源端子とを備え、内部回路は、複数のメモリセルと、
内部データストローブ信号を発生するデータストローブ
信号発生回路とを含み、第１の入出力回路は、テストモ
ード信号の活性化に伴い、入出力端子から入力された入
力データを複数のメモリセルに書込むためにクロック信
号に同期して入力データを取込み、複数のメモリセルか
ら読出された読出データの入出力端子への出力を停止
し、テストモード信号の不活性化に伴い、入力データを
複数のメモリセルに書込むために第１の端子から入力さ
れた外部データストローブ信号の論理レベルが切換わる
第１のタイミングに同期して入力データを取込み、読出
データを内部データストローブ信号の論理レベルが切換
わる第２のタイミングに同期して入出力端子へ出力し、
第２の入出力回路は、テストモード信号の活性化に伴い
内部データストローブ信号の第１の端子への出力を停止
し、テストモード信号の不活性化に伴い内部データスト
ローブ信号を第１の端子を介して出力する。

【００４７】この発明による同期型半導体記憶装置にお
いては、テストモード時、クロック信号に同期してデー
タが取込まれ、かつ、メモリセルに書込まれ、メモリセ
ルから読出されたデータの出力が停止される。

【００４８】したがって、この発明によれば、外部デー
タストローブ信号または内部データストローブ信号を入
出力するための端子にテストピンを接続しなくてもデー
タをメモリセルに書込むことができ、入出力回路以外の
内部回路へ供給される電流値を正確に測定できる。その
結果、同時に多くの同期型半導体記憶装置をテストでき
る。

【００４９】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。

【００５０】［実施の形態１］図１を参照して、実施の
形態１による同期型半導体記憶装置１００は、アドレス
バッファ１０と、クロックバッファ２０と、コントロー
ル信号バッファ３０と、コントロール回路４１０と、Ｄ
ＬＬ回路５０と、メモリアレイ６０と、ＤＱＳ信号発生
回路７０と、入出力バッファ８０，４３０と、端子１
１，１２，２１〜２３，３１〜３５，４２１，４３１と
を備える。アドレスバッファ１０、コントロール信号バ
ッファ３０、コントロール回路４１０、ＤＬＬ回路５
０、メモリアレイ６０、ＤＱＳ信号発生回路７０、およ
び入出力バッファ４３０は、図１２を参照して説明した
内容と同じである。クロックバッファ２０は、図１２を
参照して説明した内容に追加して、ラッチしたクロック
信号ＣＬＫを入出力バッファ８０へ出力する。入出力バ
ッファ８０は、コントロール回路４１０から不活性化さ
れたテストモード信号ＴＭが入力されたとき、つまり、
通常動作時においては、図１２を参照して説明した動作
と同じ動作を行なう。そして、入出力バッファ８０は、
コントロール回路４１０から活性化されたテストモード
信号ＴＭが入力されたとき、後述する方法によって入出
力バッファ４３０から入力された外部データストローブ
信号ｏｕｔＤＱＳではなく、クロックバッファ２０から
入力されたクロック信号ＣＬＫに同期して端子４２１か
らのデータを取込み、その取込んだデータをメモリアレ
イ６０に書込む。また、メモリアレイ６０からデータを
読出すとき、入出力バッファ８０は、ＤＱＳ信号発生回
路７０からの内部データストローブ信号ｉｎＤＱＳをＤ
ＬＬ回路５０からの遅延クロック信号ＣＬＫＤおよび遅
延反転クロック信号／ＣＬＫＤに同期して入出力バッフ
ァ４３０へ出力するとともに、メモリアレイ６０から読
出されたデータを内部データストローブ信号ｉｎＤＱＳ
に同期して端子４２１に出力する。そして、入出力バッ
ファ４３０は、ＤＬＬ回路５０からの遅延クロック信号
ＣＬＫＤおよび遅延反転クロック信号／ＣＬＫＤに同期
して入出力バッファ８０から入力された内部データスト
ローブ信号ｉｎＤＱＳを端子４３１へ出力するが、後述
するように、テスト時には、端子４３１にテストピンが
接続されないので、内部データストローブ信号ｉｎＤＱ
Ｓが外部へ出力されることはない。

【００５１】図２を参照して、入出力バッファ８０は、
入力回路８２と出力回路８３とを含む。入力回路８２
は、活性化されたテストモード信号ＴＭを受けると、ク
ロックバッファ２０から入力されたクロック信号ＣＬＫ
に同期して入力データＤｉｎを取込み、その取込んだ入
力データＤｉｎをクロック信号ＣＬＫに同期してメモリ
アレイ６０へ出力する。この場合、クロック信号ＣＬＫ
の位相はＤＬＬ回路５０からの遅延クロックＣＬＫＤの
位相に一致するように調整されている。また、入力回路
８２は、不活性化されたテストモード信号ＴＭを受ける
と、入出力バッファ４３０からの外部データストローブ
信号ｏｕｔＤＱＳに同期して入力データＤｉｎを取込
み、その取込んだ入力データＤｉｎを外部データストロ
ーブ信号ｏｕｔＤＱＳに同期してメモリアレイ６０へ出
力する。この場合、外部データストローブ信号ｏｕｔＤ
ＱＳの位相は、ＤＬＬ回路５０からの遅延クロックＣＬ
ＫＤの位相に一致するように調整されている。

【００５２】出力回路８３は、テストモード信号ＴＭの
活性化および不活性化に拘わらず、ＤＱＳ信号発生回路
７０からの内部データストローブ信号ｉｎＤＱＳをクロ
ック信号ＣＬＫに同期して入出力バッファ４３０へ出力
するとともに、メモリアレイ６０から読出された読出デ
ータＤｏｕｔを内部データストローブ信号ｉｎＤＱＳに
同期して端子４２１へ出力する。この場合、内部データ
ストローブ信号ｉｎＤＱＳの位相は、ＤＬＬ回路５０か
らの遅延クロックＣＬＫＤの位相に一致するように調整
されている。

【００５３】図３を参照して、入力回路８２は、入力バ
ッファ８２１と、フリップフロップ８２２と、スイッチ
８２３と、端子８２４，８２５とを含む。入力バッファ
８２１８２１は、後述するように、データを基準電圧と
比較し、データの電圧レベルに応じた電圧レベルの信号
を出力する。フリップフロップ８２２は、入力バッファ
８２１からの信号を端子８２４からの外部データストロ
ーブ信号ｏｕｔＤＱＳまたは端子８２５からのクロック
信号ＣＬＫに同期して保持し、かつ、出力する。スイッ
チ８２３は、活性化されたテストモード信号ＴＭが入力
されると、端子８２５に接続され、不活性化されたテス
トモード信号ＴＭが入力されると、端子８２４に接続さ
れる。

【００５４】図４を参照して、入力バッファ８２１は、
ＰチャネルＭＯＳトランジスタ８２１１，８２１２と、
ＮチャネルＭＯＳトランジスタ８２１３，８２１４とを
備える。ＰチャネルＭＯＳトランジスタ８２１１および
ＮチャネルＭＯＳトランジスタ８２１３は、電源ノード
８２１７と接地ノード８２１８との間に直列に接続され
る。また、ＰチャネルＭＯＳトランジスタ８２１２およ
びＮチャネルＭＯＳトランジスタ８２１４は、電源ノー
ド８２１７と接地ノード８２１８との間に直列に接続さ
れる。そして、ＰチャネルＭＯＳトランジスタ８２１
１，８２１２は、そのゲート端子にノード８２１５上の
電圧を受ける。ＮチャネルＭＯＳトランジスタ８２１３
は、そのゲート端子に基準電圧を受け、ＮチャネルＭＯ
Ｓトランジスタ８２１４は、そのゲート端子にデータを
構成する電圧を受ける。したがって、入力バッファ８２
１は、カレントミラー型の作動増幅器から成る。

【００５５】基準電圧は、データ「１」を構成する電圧
よりも低く、データ「０」を構成する電圧よりも高くな
るように設定される。データ「１」が入力バッファ８２
１に入力されると、データ「１」を構成する電圧が基準
電圧よりも高いので、ＰチャネルＭＯＳトランジスタ８
２１２およびＮチャネルＭＯＳトランジスタ８２１４を
介して電源ノード８２１７から接地ノード８２１８へ流
れる電流が、ＰチャネルＭＯＳトランジスタ８２１１お
よびＮチャネルＭＯＳトランジスタ８２１３を介して電
源ノード８２１７から接地ノード８２１８へ流れる電流
よりも多くなる。その結果、ノード８２１６上の電圧
は、ノード８２１５上の電圧よりも低くなる。

【００５６】一方、データ「０」が入力バッファ８２１
に入力されると、データ「０」を構成する電圧が基準電
圧よりも低いので、ＰチャネルＭＯＳトランジスタ８２
１２およびＮチャネルＭＯＳトランジスタ８２１４を介
して電源ノード８２１７から接地ノード８２１８へ流れ
る電流が、ＰチャネルＭＯＳトランジスタ８２１１およ
びＮチャネルＭＯＳトランジスタ８２１３を介して電源
ノード８２１７から接地ノード８２１８へ流れる電流よ
りも少なくなる。その結果、ノード８２１６上の電圧
は、ノード８２１５上の電圧よりも高くなる。したがっ
て、入力バッファ８２１は、データ「１」が入力される
とＬレベルの信号をノード８２１６から出力し、データ
「０」が入力されるとＨレベルの信号をノード８２１６
から出力する。

【００５７】図５を参照して、図３に示すフリップフロ
ップ８２２は、インバータ８２２１〜８２２５と、Ｎチ
ャネルＭＯＳトランジスタ８２２６，８２２７とを備え
る。インバータ８２２２の出力端子は、インバータ８２
２３の入力端子に接続され、インバータ８２２２の入力
端子は、インバータ８２２３の出力端子に接続される。
また、インバータ８２２４の出力端子は、インバータ８
２２５の入力端子に接続され、インバータ８２２４の入
力端子は、インバータ８２２５の出力端子に接続され
る。

【００５８】ＮチャネルＭＯＳトランジスタ８２２７
は、インバータ８２２２とインバータ８２２４との間に
接続され、そのゲート端子に外部データストローブ信号
ｏｕｔＤＱＳまたはクロック信号ＣＬＫを受ける。Ｎチ
ャネルＭＯＳトランジスタ８２２６は、インバータ８２
２２の入力端子側に接続され、そのゲート端子に外部デ
ータストローブ信号ｏｕｔＤＱＳまたはクロック信号Ｃ
ＬＫを反転させた信号を受ける。また、ＮチャネルＭＯ
Ｓトランジスタ８２２６は、ソース端子にデータを受け
る。インバータ８２２１の出力端子は、ＮチャネルＭＯ
Ｓトランジスタ８２２６のゲート端子に接続される。

【００５９】外部データストローブ信号ｏｕｔＤＱＳま
たはクロック信号ＣＬＫがＬレベルの期間、Ｎチャネル
ＭＯＳトランジスタ８２２６がオンされ、ＮチャネルＭ
ＯＳトランジスタ８２２７がオフされるため、フリップ
フロップ８２２に入力されたデータは、反転されてノー
ド８２２８に保持される。そして、外部データストロー
ブ信号ｏｕｔＤＱＳまたはクロック信号ＣＬＫがＨレベ
ルの期間、ＮチャネルＭＯＳトランジスタ８２２６がオ
フされ、ＮチャネルＭＯＳトランジスタ８２２７がオン
されるため、ノード８２２８に保持されたデータは、反
転されてノード８２２９から出力される。これによっ
て、フリップフロップ８２２は、外部データストローブ
信号ｏｕｔＤＱＳまたはクロック信号ＣＬＫに同期して
入力データＤｉｎを取込むことができる。

【００６０】再び、図３を参照して、入力回路８２に不
活性化されたテストモード信号ＴＭが入力されると、ス
イッチ８２３は、端子８２４に接続される。入力バッフ
ァ８２１は、入力したデータを上述したように基準電圧
と比較し、そのデータに応じた電圧レベルの信号をフリ
ップフロップ８２２へ出力する。フリップフロップ８２
２は、上述したように、端子８２４から入力された外部
データストローブ信号ｏｕｔＤＱＳに同期してデータを
メモリアレイ６０へ出力する。また、入力回路８２に活
性化されたテストモード信号ＴＭが入力されると、スイ
ッチ８２３は端子８２５に接続される。この場合、フリ
ップフロップ８２２は、端子８２５からのクロック信号
ＣＬＫに同期してデータをメモリアレイ６０へ出力す
る。

【００６１】上述したように、テストモード信号ＴＭが
不活性化された通常動作時においては、入力回路８２は
外部データストローブ信号ｏｕｔＤＱＳに同期して入力
データＤｉｎを取込み、かつ、メモリアレイ６０へ出力
するので、通常動作時におけるメモリアレイ６０へのデ
ータの書込動作および読出動作は図１２を参照して説明
した動作と同じである。

【００６２】図６を参照して、テストモード時における
メモリアレイ６０へのデータの書込動作および読出動作
について説明する。同期型半導体記憶装置１００の動作
テストを行なうときは、端子４３１にテストピンが接続
されない。つまり、同期型半導体記憶装置１００は、外
部データストローブ信号ｏｕｔＤＱＳが入力されない。

【００６３】まず、テストモード時における同期型半導
体記憶装置１００へのデータの書込動作について説明す
る。端子２１〜２３を介してそれぞれクロックイネーブ
ル信号ＣＫＥ、クロック信号ＣＬＫ、および反転クロッ
ク信号／ＣＬＫが入力されると、クロックバッファ２０
は、クロック信号ＣＬＫをアドレスバッファ１０、コン
トロール信号バッファ３０、および入出力バッファ８０
へ出力し、クロック信号ＣＬＫおよび反転クロック信号
／ＣＬＫをＤＬＬ回路５０へ出力し、クロックイネーブ
ル信号ＣＫＥ、クロック信号ＣＬＫ、および反転クロッ
ク信号／ＣＬＫをコントロール回路４１０へ出力する。
端子３１を介してＬレベルのチップ選択信号／ＣＳが入
力されると、コントロール信号バッファ３０は、クロッ
クバッファ２０からのクロック信号ＣＬＫに同期してＬ
レベルのチップ選択信号／ＣＳをラッチしてコントロー
ル回路４１０へ出力する。そして、コントロール回路４
１０は、クロック信号ＣＬＫが立上がるタイミングでク
ロックイネーブル信号ＣＫＥがＨレベルであるので、入
力されたＬレベルのチップ選択信号／ＣＳを有効と判定
し、同期型半導体記憶装置１００が選択されたことを認
識する。

【００６４】その後、端子３２を介してＬレベルのロウ
アドレスストローブ信号／ＲＡＳが入力され、端子３３
を介してＬレベルのコラムアドレスストローブ信号／Ｃ
ＡＳが入力され、端子３４を介してＬレベルのライトイ
ネーブル信号／ＷＥが入力され、および端子１１を介し
て特定パターンのアドレス信号Ａ０〜Ａ１０が入力され
ると、コントロール回路４１０は、コントロール信号バ
ッファ３０を介してＬレベルのロウアドレスストローブ
信号／ＲＡＳ、Ｌレベルのコラムアドレスストローブ信
号／ＣＡＳ、およびＬレベルのライトイネーブル信号／
ＷＥを受取り、アドレスバッファ１０を介して特定パタ
ーンのアドレス信号Ａ０〜Ａ１０を受取る。そして、コ
ントロール回路４１０は、クロック信号ＣＬＫの立上が
りのタイミングにおいてクロックイネーブル信号ＣＫＥ
がＨレベルであるので、Ｌレベルのロウアドレスストロ
ーブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストロー
ブ信号／ＣＡＳ、およびＬレベルのライトイネーブル信
号／ＷＥを有効と判定し、同期型半導体記憶装置１００
がテストモードへ移行されたことを認識する。そして、
コントロール回路４１０は、活性化されたテストモード
信号ＴＭを入出力バッファ８０へ出力する。

【００６５】同期型半導体記憶装置１００がテストモー
ドへ移行された後、端子３２を介してＬレベルのロウア
ドレスストローブ信号／ＲＡＳが入力されると、コント
ロール信号バッファ３０は、クロック信号ＣＬＫに同期
してＬレベルのロウアドレスストローブ信号／ＲＡＳを
ラッチしてコントロール回路４１０へ出力する。一方、
端子１１を介してアドレス信号Ａ０〜Ａ１０が入力され
ると、アドレスバッファ１０は、クロックＣＬＫに同期
してアドレス信号Ａ０〜Ａ１０をラッチしてコントロー
ル回路４１０へ出力する。そうすると、コントロール回
路４１０は、クロック信号ＣＬＫが立上がるタイミング
でクロックイネーブル信号ＣＫＥがＨレベルであるの
で、入力されたＬレベルのロウアドレスストローブ信号
／ＲＡＳを有効と判定し、Ｌレベルのロウアドレススト
ローブ信号／ＲＡＳと同じタイミングで入力されたアド
レス信号Ａ０〜Ａ１０を行アドレスＸｃと見做す。そし
て、コントロール回路４１０は、行デコーダによって行
アドレスＸｃをデコードし、そのデコードした行アドレ
スＸｃによって指定されたワード線を活性化する。

【００６６】また、端子３３を介してＬレベルのコラム
アドレスストローブ信号／ＣＡＳが入力され、端子３４
を介してＬレベルのライトイネーブル信号／ＷＥが入力
されると、コントロール信号バッファ３０は、クロック
信号ＣＬＫに同期してＬレベルのコラムアドレスストロ
ーブ信号／ＣＡＳおよびＬレベルのライトイネーブル信
号／ＷＥをラッチしてコントロール回路４１０へ出力す
る。一方、端子１１を介してアドレス信号Ａ０〜Ａ１０
が入力されると、アドレスバッファ１０は、クロックＣ
ＬＫに同期してアドレス信号Ａ０〜Ａ１０をラッチして
コントロール回路４１０へ出力する。そうすると、コン
トロール回路４１０は、クロック信号ＣＬＫが立上がる
タイミングでクロックイネーブル信号ＣＫＥがＨレベル
であるので、入力されたＬレベルのコラムアドレススト
ローブ信号／ＣＡＳおよびＬレベルのライトイネーブル
信号／ＷＥを有効と判定し、Ｌレベルのコラムアドレス
ストローブ信号／ＣＡＳおよびＬレベルのライトイネー
ブル信号／ＷＥと同じタイミングで入力されたアドレス
信号Ａ０〜Ａ１０を列アドレスＹｄと見做す。つまり、
コントロール回路４１０は、コラムアドレスストローブ
信号／ＣＡＳおよびライトイネーブル信号／ＷＥが共に
Ｌレベルであるときに限り、入力されたアドレス信号Ａ
０〜Ａ１０を列アドレスＹｄとして取込む。そして、コ
ントロール回路４１０は、列デコーダによって列アドレ
スＹｄをデコードし、そのデコードした列アドレスＹｄ
によって指定されたビット線対を活性化する。

【００６７】入出力バッファ８０は、上述したようにク
ロック信号ＣＬＫに同期して端子４２１からのデータを
取込み、クロック信号ＣＬＫに同期してデータｄ０〜ｄ
３を、順次、メモリアレイ６０に含まれるメモリセルに
書込む。これによって、メモリアレイ６０へのデータｄ
０〜ｄ３の書込動作が終了する。

【００６８】このように、テストモードにおけるデータ
の書込動作においては、外部データストローブ信号ｏｕ
ｔＤＱＳは用いられず、クロック信号ＣＬＫのみが用い
られて、データがメモリアレイ６０に書込まれる。

【００６９】次に、メモリアレイ６０からのデータの読
出動作について説明する。クロックイネーブル信号ＣＫ
Ｅ、クロック信号ＣＬＫ、反転クロック信号／ＣＬＫ、
Ｌレベルのチップ選択信号／ＣＳ、Ｌレベルのロウアド
レスストローブ信号／ＲＡＳおよびアドレス信号Ａ０〜
Ａ１０が入力され、行アドレスＸａによって指定された
ワード線が選択的に活性化されるまでの動作は、データ
の書込動作と同じである。

【００７０】その後、端子３３を介してＬレベルのコラ
ムアドレスストローブ信号／ＣＡＳが入力されると、コ
ントロール信号バッファ３０は、クロック信号ＣＬＫに
同期してＬレベルのコラムアドレスストローブ信号／Ｃ
ＡＳをラッチしてコントロール回路４１０へ出力する。
一方、端子１１を介してアドレス信号Ａ０〜Ａ１０が入
力されると、アドレスバッファ１０は、クロックＣＬＫ
に同期してアドレス信号Ａ０〜Ａ１０をラッチしてコン
トロール回路４１０へ出力する。そうすると、コントロ
ール回路４１０は、クロック信号ＣＬＫが立上がるタイ
ミングでクロックイネーブル信号ＣＫＥがＨレベルであ
るので、入力されたＬレベルのコラムアドレスストロー
ブ信号／ＣＡＳを有効と判定し、Ｌレベルのコラムアド
レスストローブ信号／ＣＡＳと同じタイミングで入力さ
れたアドレス信号Ａ０〜Ａ１０を列アドレスＹｂと見做
す。そして、コントロール回路４１０は、列デコーダに
よって列アドレスＹｂをデコードし、そのデコードした
列アドレスＹｂによって指定されたビット線対を活性化
する。そして、ロウアドレスストローブ信号／ＲＡＳが
Ｌレベルになってから３．５周期で最初の読出データｑ
０がメモリアレイ６０から入出力バッファ８０へ読出さ
れる。また、ＤＱＳ信号発生回路７０は、コントロール
回路４１０の制御により内部データストローブ信号ｉｎ
ＤＱＳを発生し、入出力バッファ８０へ出力する。そう
すると、入出力バッファ８０は、クロック信号ＣＬＫに
同期して内部データストローブ信号ｉｎＤＱＳを入出力
バッファ４３０へ出力するとともに、内部データストロ
ーブ信号ｉｎＤＱＳの立上がりエッジに同期して読出デ
ータｑ０を端子４２１へ出力する。そして、入出力バッ
ファ４３０は、ＤＬＬ回路５０からの遅延クロック信号
ＣＬＫＤおよび遅延反転クロック信号／ＣＬＫＤに同期
して内部データストローブ信号ｉｎＤＱＳを端子４３１
へ出力する。その後、同様にして読出データｑ１〜ｑ３
が内部データストローブ信号ｉｎＤＱＳの立上がりエッ
ジに同期して、順次、出力される。これによってメモリ
アレイ６０からのデータの読出動作が終了する。

【００７１】このように、メモリアレイ６０からのデー
タの読出動作においては、入出力バッファ４３０は、内
部データストローブ信号ｉｎＤＱＳを端子４３１へ出力
するが、端子４３１にはテストピンが接続されず、入出
力バッファ８０は、端子４２１からデータを出力するだ
けなので、多くの同期型半導体記憶装置１００の動作テ
ストを同時に行なうことができる。

【００７２】つまり、テスターのテストピンが６４本で
あり、同期型半導体記憶装置１００の語構成が４である
とき、通常の動作テストにおいては、データの入出力に
４本、およびデータストローブ信号ＤＱＳの入出力に１
本のテストピンが必要であり、同時に１２個の同期型半
導体記憶装置しかテストできない。これに対して、本発
明による同期型半導体記憶装置１００を用いれば、動作
テストにおいて必要なテストピンは、データを入出力す
るための４本だけであるので、同時に１６個の同期型半
導体記憶装置をテストできる。

【００７３】実施の形態１によれば、同期型半導体記憶
装置は、テストモード時、外部から入力されたクロック
信号のみに同期して書込データを取込み、メモリアレイ
にデータを書込むので、同時に多くの同期型半導体記憶
装置の動作テストを行なうことができる。

【００７４】［実施の形態２］図７は、同期型半導体記
憶装置の外観図を示したものである。同期型半導体記憶
装置は、チップ選択信号／ＣＳ、ロウアドレスストロー
ブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡ
Ｓ、ライトイネーブル信号／ＷＥ、データマスク信号Ｄ
ＱＭ、データＤＱ、データストローブ信号ＤＱＳ、クロ
ック信号ＣＬＫ、反転クロック信号／ＣＬＫ、クロック
イネーブル信号ＣＫＥ、アドレス信号Ａ０〜Ａ１０、お
よびバンクアドレスＢＡを入力するための端子の他に内
部回路に印加される電源ＶＤＤおよびグランドＧＮＤを
供給するための端子と入出力バッファに印加される電源
ＶＤＤＱおよびグランドＧＮＤＱを供給するための端子
とが設けられている。そして、このように、内部回路に
印加される電源ＶＤＤおよびグランドＧＮＤと入出力バ
ッファに印加される電源ＶＤＤＱおよびグランドＧＮＤ
Ｑとが分離されて供給されるのは、入出力バッファから
の電源ノイズを抑えて、同期型半導体記憶装置を高速に
動作させるためである。

【００７５】そして、同期型半導体記憶装置の動作テス
トにおいては、実施の形態１においては説明したデータ
の書込みと読出しによるテストの他に内部回路へ供給さ
れる電流値もテストされる。この内部回路へ供給される
電流値は、予め決定されており、動作テストにおいて
は、内部回路へ供給された電流値が予め決定された電流
値の範囲に入っているか否かがテストされる。したがっ
て、内部回路へ供給される電流値を正確に測定しようと
すれば、入出力バッファと内部回路へ、別々に電源とグ
ランドを供給する必要があり、テストピンの増加し、同
時にテストできる同期型半導体記憶装置の数が減少す
る。一方、１つのテストピンを用いて入出力バッファと
内部回路へ電源とグランドとを供給しようとすれば、そ
の１つのテストピンを流れる電流は入出力バッファと内
部回路の両方へ流れるので、内部回路へ流れる電流を正
確に測定することができない。

【００７６】そこで、実施の形態２による同期型半導体
記憶装置２００は、テストピンの数を増加させないで、
内部回路へ流れる電流値を正確に測定可能な同期型半導
体記憶装置を提供するものである。同期型半導体記憶装
置２００は、図７に示す外観を有する。

【００７７】図８を参照して、同期型半導体記憶装置２
００は、図１に示す半導体記憶装置１００の入出力バッ
ファ８０を入出力バッファ８０Ａに代え、入出力バッフ
ァ４３０を入出力バッファ９０Ａに代えたものであり、
その他は同期型半導体記憶装置１００と同じである。

【００７８】入出力バッファ９０Ａは、通常動作時、Ｄ
ＬＬ回路５０からの遅延クロック信号ＣＬＫＤおよび遅
延反転クロック信号／ＣＬＫＤに同期して端子４３１か
ら入力された外部データストローブ信号ｏｕｔＤＱＳを
取込み、入出力バッファ８０Ａへ出力するとともに、入
出力バッファ８０Ａからの内部データストローブ信号ｉ
ｎＤＱＳを遅延クロック信号ＣＬＫＤおよび遅延反転ク
ロック信号／ＣＬＫＤに同期して端子４３１へ出力す
る。また、入出力バッファ９０Ａは、テストモード時、
内部データストローブ信号ｉｎＤＱＳの端子４３１への
出力を停止する。

【００７９】入出力バッファ８０Ａは、通常動作時、入
出力バッファ９０Ａからの外部データストローブ信号ｏ
ｕｔＤＱＳに同期して端子４２１からのデータを取込
み、メモリアレイ６０へ書込むとともに、メモリアレイ
６０から読出されたデータをＤＱＳ信号発生回路７０か
らの内部データストローブ信号ｉｎＤＱＳに同期して端
子４２１へ出力し、かつ、内部データストローブ信号ｉ
ｎＤＱＳを遅延クロック信号ＣＬＫＤおよび遅延反転ク
ロック信号／ＣＬＫＤに同期して入出力バッファ９０Ａ
へ出力する。

【００８０】同期型半導体記憶装置２００においては、
入出力バッファ８０Ａ，９０Ａ以外のアドレスバッファ
１０、クロックバッファ２０、コントロール信号バッフ
ァ３０、コントロール回路４１０、ＤＬＬ回路５０、メ
モリアレイ６０、およびＤＱＳ信号発生回路７０は内部
回路に含まれる。

【００８１】入出力バッファ８０Ａ，９０Ａは、図９に
示す出力回路８４を含む。図９を参照して、出力回路８
４は、論理回路８５，８６を含む。論理回路８５は、Ｎ
ＡＮＤゲート８５１と、インバータ８５２と、ＮＯＲゲ
ート８５３とから成る。ＮＡＮＤゲート８５１およびＮ
ＯＲゲート８５３は、電源ノード８５４から電源ＶＤＤ
を供給され、接地ノード８５５からグランドＧＮＤを供
給される。また、ＮＡＮＤゲート８５１およびＮＯＲゲ
ート８５３は、電源ノード８５４から電源ＶＤＤＱを供
給され、接地ノード８５５からグランドＧＮＤＱを供給
されても良い。つまり、ＮＡＮＤゲート８５１およびＮ
ＯＲゲート８５３は、内部回路に供給される電源ＶＤＤ
およびグランドＧＮＤ、または入出力バッファ８０Ａ，
９０Ａに供給される電源ＶＤＤＱおよびグランドＧＮＤ
Ｑが供給されればよい。

【００８２】ＮＡＮＤゲート８５１は、Ｈレベルまたは
Ｌレベルのテストモード信号ＴＭを一方端子に受け、デ
ータを他方端子に受ける。そして、ＮＡＮＤゲート８５
１は、テストモード信号ＴＭとデータとの論理積を演算
し、その演算結果を反転した論理信号をノード８６５へ
出力する。インバータ８５２は、ＨレベルまたはＬレベ
ルのテストモード信号ＴＭを受け、テストモード信号Ｔ
Ｍを反転してＮＯＲゲート８５３の一方端子へ出力す
る。ＮＯＲゲート８５３は、一方端子にインバータ８５
２の出力信号を受け、他方端子にデータを受ける。そし
て、ＮＯＲゲート８５３は、インバータ８５２の出力信
号とデータとの論理和を演算し、その演算結果を反転し
た論理信号をノード８６６へ出力する。

【００８３】論理回路８６は、ＰチャネルＭＯＳトラン
ジスタ８６１と、ＮチャネルＭＯＳトランジスタ８６２
とから成る。ＰチャネルＭＯＳトランジスタ８６１とＮ
チャネルＭＯＳトランジスタ８６２とは電源ノード８６
３と接地ノード８６４との間に直列に接続される。Ｐチ
ャネルＭＯＳトランジスタ８６１は、そのゲート端子が
ノード８６５に接続される。ＮチャネルＭＯＳトランジ
スタ８６２は、そのゲート端子がノード８６６に接続さ
れる。電源ノード８６３は、電源ＶＤＤが供給され、接
地ノード８６４はグランドＧＮＤが供給される。また、
電源ノード８６３は、電源ＶＤＤＱが供給され、接地ノ
ード８６４はグランドＧＮＤＱが供給されても良い。つ
まり、電源ノード８６３および接地ノード８６４は、内
部回路に印加される電源ＶＤＤおよびグランドＧＮＤ、
または入出力バッファ８０Ａ，９０Ａに印加される電源
ＶＤＤＱおよびグランドＧＮＤＱが供給されればよい。

【００８４】テストモード時、コントロール回路４１０
は、Ｌレベルのテストモード信号ＴＭを入出力バッファ
８０Ａに含まれる出力回路８４へ出力する。そうする
と、ＮＡＮＤゲート８５１は、一方端子にＬレベルのテ
ストモード信号ＴＭが入力され、他方端子に入力される
データがＨレベルかＬレベルに拘わらず、Ｈレベルの信
号をノード８６５へ出力する。また、インバータ８５２
は、Ｌレベルのテストモード信号ＴＭを反転したＨレベ
ルの信号をＮＯＲゲート８５３の一方端子へ出力する。
そして、ＮＯＲゲート８５３は、他方端子に入力される
データがＨレベルかＬレベルかに拘わらずＬレベルの信
号をノード８６６へ出力する。

【００８５】そうすると、ＰチャネルＭＯＳトランジス
タ８６１およびＮチャネルＭＯＳトランジスタ８６２
は、共にオフされ、論理回路８６はハイインピーダンス
のモードになる。その結果、出力回路８４は、メモリア
レイ６０から読出されたデータの出力を停止する。

【００８６】一方、通常動作時、コントロール回路４１
０は、Ｈレベルのテストモード信号ＴＭを入出力バッフ
ァ８０Ａに含まれる出力回路８４へ出力する。そうする
と、ＮＡＮＤゲート８５１は、一方端子にＨレベルのテ
ストモード信号が入力される。また、インバータ８５２
は、Ｈレベルのテストモード信号ＴＭを反転したＬレベ
ルの信号をＮＯＲゲート８５３の一方端子へ出力する。
そして、ＮＡＮＤゲート８５１およびＮＯＲゲート８５
３の他方端子にＨレベルのデータが入力されると、ＮＡ
ＮＤゲート８５１は、Ｈレベルのテストモード信号とＨ
レベルのデータとに基づいてＬレベルの信号をノード８
６５へ出力し、ＮＯＲゲート８５３は、インバータ８５
２からのＬレベルの信号とＨレベルのデータとに基づい
てＬレベルの信号をノード８６６へ出力する。

【００８７】そうすると、ＰチャネルＭＯＳトランジス
タ８６１はオンされ、ＮチャネルＭＯＳトランジスタ８
６２はオフされ、論理回路８６はＨレベルの信号をノー
ド８６７へ出力する。

【００８８】また、Ｈレベルのテストモード信号ＴＭが
入力された場合において、Ｌレベルのデータが入力され
ると、ＮＡＮＤゲート８５１は、Ｈレベルのテストモー
ド信号ＴＭとＬレベルのデータとに基づいてＨレベルの
信号をノード８６５へ出力し、ＮＯＲゲート８５３は、
インバータ８５２からのＬレベルの信号とＬレベルのデ
ータとに基づいてＨレベルの信号をノード８６６へ出力
する。

【００８９】そうすると、ＰチャネルＭＯＳトランジス
タ８６１はオフされ、ＮチャネルＭＯＳトランジスタ８
６２はオンされ、論理回路８６はＬレベルの信号をノー
ド８６７へ出力する。

【００９０】このように、Ｌレベルのテストモード信号
ＴＭが入力されると、出力回路８４はハイインピーダン
スのモードへ移行してメモリアレイ６０からの読出デー
タの出力を停止し、Ｈレベルのテストモード信号ＴＭが
入力されると、メモリアレイ６０からの読出データをノ
ード８６７へ出力する。

【００９１】入出力バッファ９０Ａも、出力回路８４を
含み、出力回路８４にデータの代わりに内部データスト
ローブ信号ｉｎＤＱＳが入力されると、上述したのと同
じ原理によって、テストモード時、内部データストロー
ブ信号ｉｎＤＱＳの出力が停止され、通常動作時、内部
データストローブ信号ｉｎＤＱＳが出力される。

【００９２】論理回路８６がハイインピーダンスのモー
ドへ移行するテストモード時においては、メモリアレイ
６０からの読出データの出力および内部データストロー
ブ信号ｉｎＤＱＳの出力が停止されるのであるから、入
出力バッファ８０Ａ，９０Ａへ供給される電流値は小さ
くなる。したがって、内部回路へ供給される電源ＶＤＤ
（またはＶＤＤＱ）およびグランドＧＮＤ（またはＧＮ
ＤＱ）と入出力バッファ８０Ａ，９０Ａへ供給される電
源ＶＤＤＱ（またはＶＤＤ）およびグランドＧＮＤＱ
（またはＧＮＤ）を１つのテストピンから供給しても内
部回路へ供給される電流値を正確に測定することができ
る。

【００９３】その結果、同時に測定可能な同期型半導体
記憶装置の数を増加させることができる。

【００９４】その他、通常動作時における同期型半導体
記憶装置２００におけるデータの書込動作および読出動
作は図１２を参照して説明した内容と同じである。

【００９５】実施の形態２によれば、同期型半導体記憶
装置は、メモリアレイから読出されたデータおよび内部
で発生された内部データストローブ信号の出力を停止す
るテストモードを有するので、動作テストに必要なテス
トピンを少なくできる。その結果、同時に多くの同期型
半導体記憶装置をテストできる。

【００９６】［実施の形態３］図１０を参照して、実施
の形態３による同期型半導体記憶装置３００は、図８に
示す同期型半導体記憶装置２００の入出力バッファ８０
Ａを入出力バッファ８０Ｂに代えたものであり、その他
は、同期型半導体記憶装置２００と同じである。

【００９７】入出力バッファ８０Ｂは、図１１に示すよ
うに入力回路８２と出力回路８４とを備える。入力回路
８２は、実施の形態１で説明した入力回路であり、出力
回路８４は実施の形態２で説明した出力回路である。

【００９８】入出力バッファ８０Ｂは、通常動作時、上
述したように、入出力バッファ９０Ａからの外部データ
ストローブ信号ｏｕｔＤＱＳに同期して端子４２１から
の入力データＤｉｎを取込み、メモリアレイ６０へ書込
むとともに、メモリアレイ６０からの読出データＤｏｕ
ｔをＤＱＳ信号発生回路７０からの内部データストロー
ブ信号ｉｎＤＱＳに同期して端子４２１へ出力し、か
つ、内部データストローブ信号ｉｎＤＱＳを遅延クロッ
ク信号ＣＬＫＤおよび遅延反転クロック信号／ＣＬＫＤ
に同期して入出力バッファ９０Ａへ出力する。

【００９９】また、入出力バッファ８０Ｂは、データの
書込および読出による動作テストを行なうとき、入力回
路８２によってクロック信号ＣＬＫに同期して端子４２
１からの入力データＤｉｎを取込み、かつ、メモリアレ
イ６０へ書込むとともに、出力回路８４によってメモリ
アレイ６０からの読出データＤｏｕｔおよび内部データ
ストローブ信号ｉｎＤＱＳの出力を停止する。

【０１００】このように、実施の形態３においては、デ
ータストローブ信号を用いずに入力データＤｉｎをメモ
リアレイ６０に書込み、メモリアレイ６０からの読出デ
ータＤｏｕｔおよび内部データストローブ信号ｉｎＤＱ
Ｓの出力を停止することにより内部回路に供給される電
流値が予め決定された範囲内に入っているか否かをテス
トする。

【０１０１】その他、通常動作時における同期型半導体
記憶装置３００におけるデータの書込動作および読出動
作は図１２を参照して説明した内容と同じである。

【０１０２】実施の形態３によれば、同期型半導体記憶
装置は、メモリアレイへのデータの書込をクロック信号
のみに同期して行ない、メモリアレイから読出されたデ
ータおよび内部データストローブ信号の出力を停止する
テストモードを有するので、動作テストに必要なテスト
ピンをさらに少なくできる。その結果、同時に多くの同
期型半導体記憶装置をテストできる。

【０１０３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。

【０１０４】

【発明の効果】この発明によれば、同期型半導体記憶装
置は、メモリアレイへのデータの書込をクロック信号の
みに同期して行なうテストモードを有するので、動作テ
ストに必要なテストピンを少なくできる。その結果、同
時に多くの同期型半導体記憶装置をテストできる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による同期型半導体
記憶装置の概略ブロック図である。

【図２】 図１に示す同期型半導体記憶装置の入出力バ
ッファの概略ブロック図である。

【図３】 図２に示す入出力バッファの入力回路の概略
ブロック図である。

【図４】 図３に示す入力回路の入力バッファの回路図
である。

【図５】 図３に示す入力回路のフリップフロップの回
路図である。

【図６】 実施の形態１におけるテストモード時のデー
タの書込動作および読出動作を説明するための各信号の
タイミングチャート図である。

【図７】 実施の形態２による同期型半導体記憶装置の
外観図である。

【図８】 実施の形態２による同期型半導体記憶装置の
概略ブロック図である。

【図９】 図８に示す同期型半導体記憶装置の入出力バ
ッファに含まれる出力回路の回路図である。

【図１０】 実施の形態３による同期型半導体記憶装置
の概略ブロック図である。

【図１１】 図１０に示す同期型半導体記憶装置の入出
力バッファの概略ブロック図である。

【図１２】 従来の同期型半導体記憶装置の概略ブロッ
ク図である。

【図１３】 図１２に示す同期型半導体記憶装置におけ
るデータの書込動作および読出動作を説明するための各
信号のタイミングチャート図である。

【符号の説明】

１０ アドレスバッファ、１１，１２，２１〜２３，３
１〜３５，４２１，４３１，８２４，８２５ 端子、２
０ クロックバッファ、３０ コントロール信号バッフ
ァ、５０ ＤＬＬ回路、６０ メモリアレイ、７０ Ｄ
ＱＳ信号発生回路、８０，８０Ａ，８０Ｂ，９０Ａ，４
２０，４３０ 入出力バッファ、８２入力回路、８３，
８４ 出力回路、８５，８６ 論理回路、１００，２０
０，３００，４００ 同期型半導体記憶装置、４１０
コントロール回路、８２１ 入力バッファ、８２２ フ
リップフロップ、８２３ スイッチ、８５１ ＮＡＮＤ
ゲート、８５２，８２２１〜８２２５ インバータ、８
５３ ＮＯＲゲート、８６１，８２１１，８２１２ Ｐ
チャネルＭＯＳトランジスタ、８６２，８２１３，８２
１４，８２２６，８２２７ ＮチャネルＭＯＳトランジ
スタ、８６５〜８６７，８２１５，８２１６，８２２
８，８２２９ ノード、８５４，８６３，８２１７ 電
源ノード、８５５，８６４，８２１８ 接地ノード。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 29/00 ６７１ Ｇ０１Ｒ 31/28 Ｙ Ｇ１１Ｃ 11/34 ３６２Ｓ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 外部データストローブ信号を入力し、内
   部データストローブ信号を出力するための第１の端子
   と、 クロック信号を入力するための第２の端子と、 データを入出力するための入出力端子と、 複数のメモリセルと、 前記入出力端子を介してデータを入出力する第１の入出
   力回路と、 前記内部データストローブ信号を発生するデータストロ
   ーブ信号発生回路と、 前記第１の端子を介して前記外部データストローブ信号
   を入力し、前記内部データストローブ信号を出力する第
   ２の入出力回路とを備え、 前記第１の入出力回路は、 テストモード信号の活性化に伴い、前記入出力端子から
   入力された入力データを前記複数のメモリセルに書込む
   ために前記クロック信号に同期して前記入力データを取
   込み、前記複数のメモリセルから読出された読出データ
   を前記内部データストローブ信号の論理レベルが切換わ
   る第１のタイミングに同期して前記入出力端子へ出力
   し、 前記テストモード信号の不活性化に伴い、前記入力デー
   タを前記複数のメモリセルに書込むために前記第１の端
   子から入力された前記外部データストローブ信号の論理
   レベルが切換わる第２のタイミングに同期して前記入力
   データを取込み、前記読出データを前記第１のタイミン
   グに同期して前記入出力端子へ出力し、 前記第２の入出力回路は、前記テストモード信号の不活
   性化に伴い、前記内部データストローブ信号を前記第１
   の端子を介して出力する、同期型半導体記憶装置。
2. 【請求項２】 前記第１の入出力回路は、 前記テストモード信号の活性化に応じて前記クロック信
   号に同期して前記入力データを取込み、前記テストモー
   ド信号の不活性化に応じて前記第２のタイミングに同期
   して前記入力データを取込む入力回路と、 前記テストモード信号の活性化に応じて前記読出データ
   を前記入出力端子へ出力し、前記テストモード信号の不
   活性化に応じて前記読出データを前記入出力端子へ出力
   し、かつ、前記内部データストローブ信号を前記第２の
   入出力回路へ出力する出力回路とを含む、請求項１に記
   載の同期型半導体記憶装置。
3. 【請求項３】 前記入力回路は、 前記入力データの電圧を基準電圧と比較し、その比較結
   果に応じた電圧レベルから成る論理信号を出力する入力
   バッファと、 前記テストモード信号の活性化に応じて、前記クロック
   信号の一周期の期間、前記入力バッファからの論理信号
   をラッチし、前記テストモード信号の不活性化に応じ
   て、前記外部データストローブ信号の一周期の期間、前
   記入力バッファからの論理信号をラッチするフリップフ
   ロップとから成る、請求項２に記載の同期型半導体記憶
   装置。
4. 【請求項４】 前記フリップフロップは、 前記クロック信号または前記外部データストローブ信号
   が第１の論理レベルの期間、前記論理信号を反転し、そ
   の反転した論理信号を保持する第１の論理回路と、 前記クロック信号または前記外部データストローブ信号
   が前記第１の論理レベルを反転させた第２の論理レベル
   の期間、前記反転した論理信号をさらに反転して出力す
   る第２の論理回路とから成る、請求項３に記載の同期型
   半導体記憶装置。
5. 【請求項５】 外部データストローブ信号を入力し、内
   部データストローブ信号を出力するための第１の端子
   と、 クロック信号を入力するための第２の端子と、 データを入出力するための入出力端子と、 前記入出力端子を介してデータを入出力する第１の入出
   力回路と、 前記第１の端子を介して前記外部データストローブ信号
   を入力し、前記内部データストローブ信号を出力する第
   ２の入出力回路と、 内部回路と、 前記第１および第２の入出力回路へ電源を供給するため
   の第１の電源端子と、 前記内部回路へ電源を供給するための第２の電源端子と
   を備え、 前記内部回路は、 複数のメモリセルと、 前記内部データストローブ信号を発生するデータストロ
   ーブ信号発生回路とを含み、 前記第１の入出力回路は、テストモード信号の活性化に
   伴い前記複数のメモリセルから読出された読出データの
   前記入出力端子への出力を停止し、前記テストモード信
   号の不活性化に伴い前記読出データを前記クロック信号
   に同期して前記入出力端子へ出力し、 前記第２の入出力回路は、前記テストモード信号の活性
   化に伴い前記内部データストローブ信号の前記第１の端
   子への出力を停止し、前記テストモード信号の不活性化
   に伴い前記内部データストローブ信号を前記クロック信
   号に同期して前記第１の端子へ出力する、同期型半導体
   記憶装置。
6. 【請求項６】 前記第１の入出力回路は、前記テストモ
   ード信号の活性化に応じてハイインピーダンスのモード
   へ移行し、前記テストモード信号の不活性化に応じて前
   記読出データを出力する第１の出力回路を含み、 前記第２の入出力回路は、前記テストモード信号の活性
   化に応じてハイインピーダンスのモードへ移行し、前記
   テストモード信号の不活性化に応じて前記内部データス
   トローブ信号を出力する第２の出力回路を含む、請求項
   ５に記載の同期型半導体記憶装置。
7. 【請求項７】 前記第１の出力回路は、 前記テストモード信号の活性化に応じて、第１の論理か
   ら成る第１の論理信号を第１のノードから出力し、か
   つ、前記第１の論理を反転させた第２の論理から成る第
   ２の論理信号を第２のノードから出力し、 前記テストモード信号の不活性化に応じて、前記読出デ
   ータの論理レベルが前記第１の論理のとき前記第２の論
   理信号を前記第１および第２のノードから出力し、前記
   読出データの論理レベルが前記第２の論理のとき前記第
   １の論理信号を前記第１および第２のノードから出力す
   る第１の論理回路と、 前記第１のノードから前記第１の論理信号を受け、か
   つ、前記第２のノードから前記第２の論理信号を受けた
   ときハイインピーダンスのモードへ移行し、前記第１お
   よび第２のノードから前記第２の論理信号を受けたとき
   前記第１の論理信号を出力し、前記第１および第２のノ
   ードから前記第１の論理信号を受けたとき前記第２の論
   理信号を出力する第２の論理回路とから成り、 前記第２の出力回路は、 前記テストモード信号の活性化に応じて、第１の論理か
   ら成る第１の論理信号を第３のノードから出力し、か
   つ、前記第１の論理を反転させた第２の論理から成る第
   ２の論理信号を第４のノードから出力し、 前記テストモード信号の不活性化に応じて、前記内部デ
   ータストローブ信号の論理レベルが前記第１の論理のと
   き前記第２の論理信号を前記第３および第４のノードか
   ら出力し、前記内部データストローブ信号の論理レベル
   が前記第２の論理のとき前記第１の論理信号を前記第３
   および第４のノードから出力する第３の論理回路と、 前記第３のノードから前記第１の論理信号を受け、か
   つ、前記第４のノードから前記第２の論理信号を受けた
   ときハイインピーダンスのモードへ移行し、前記第３お
   よび第４のノードから前記第２の論理信号を受けたとき
   前記第１の論理信号を出力し、前記第３および第４のノ
   ードから前記第１の論理信号を受けたとき前記第２の論
   理信号を出力する第４の論理回路とから成る、請求項６
   に記載の同期型半導体記憶装置。
8. 【請求項８】 前記第１の論理回路は、 前記テストモード信号および前記読出データを受け、前
   記テストモード信号と前記読出データの論理積を演算
   し、その演算結果を反転させて前記第１のノードへ出力
   するＮＡＮＤゲートと、 前記テストモード信号を受け、前記テストモード信号を
   反転させるインバータと、 前記インバータの出力信号および前記読出データを受
   け、前記インバータの出力信号と前記読出データの論理
   和を演算し、その演算結果を反転させて前記第２のノー
   ドへ出力するＮＯＲゲートとから成り、 前記第２の論理回路は、 ゲート端子が前記第１のノードに接続され、ソース端子
   が電源ノードに接続された第１の導電型の第１のＭＯＳ
   トランジスタと、 ゲート端子が前記第２のノードに接続され、ソース端子
   が前記第１のＭＯＳトランジスタのドレイン端子に接続
   され、ドレイン端子が接地ノードに接続された第２の導
   電型の第２のＭＯＳトランジスタとから成り、 前記第３の論理回路は、 前記テストモード信号および前記内部データストローブ
   信号を受け、前記テストモード信号と前記内部データス
   トローブ信号の論理積を演算し、その演算結果を反転さ
   せて前記第３のノードへ出力するＮＡＮＤゲートと、 前記テストモード信号を受け、前記テストモード信号を
   反転させるインバータと、 前記インバータの出力信号および前記内部データストロ
   ーブ信号を受け、前記インバータの出力信号と前記内部
   データストローブ信号の論理和を演算し、その演算結果
   を反転させて前記第２のノードへ出力するＮＯＲゲート
   とから成り、 前記第４の論理回路は、 ゲート端子が前記第３のノードに接続され、ソース端子
   が電源ノードに接続された第１の導電型の第３のＭＯＳ
   トランジスタと、 ゲート端子が前記第４のノードに接続され、ソース端子
   が前記第３のＭＯＳトランジスタのドレイン端子に接続
   され、ドレイン端子が接地ノードに接続された第２の導
   電型の第４のＭＯＳトランジスタとから成る、請求項７
   に記載の同期型半導体記憶装置。
9. 【請求項９】 外部データストローブ信号を入力し、内
   部データストローブ信号を出力するための第１の端子
   と、 クロック信号を入力するための第２の端子と、 データを入出力するための入出力端子と、 前記入出力端子を介してデータを入出力する第１の入出
   力回路と、 前記第１の端子を介して前記外部データストローブ信号
   を入力し、前記内部データストローブ信号を出力する第
   ２の入出力回路と、 内部回路と、 前記第１および第２の入出力回路へ電源を供給するため
   の第１の電源端子と、 前記内部回路へ電源を供給するための第２の電源端子と
   を備え、 前記内部回路は、 複数のメモリセルと、 前記内部データストローブ信号を発生するデータストロ
   ーブ信号発生回路とを含み、 前記第１の入出力回路は、 テストモード信号の活性化に伴い、前記入出力端子から
   入力された入力データを前記複数のメモリセルに書込む
   ために前記クロック信号に同期して前記入力データを取
   込み、前記複数のメモリセルから読出された読出データ
   の前記入出力端子への出力を停止し、 前記テストモード信号の不活性化に伴い、前記入力デー
   タを前記複数のメモリセルに書込むために前記第１の端
   子から入力された前記外部データストローブ信号の論理
   レベルが切換わる第１のタイミングに同期して前記入力
   データを取込み、前記読出データを前記内部データスト
   ローブ信号の論理レベルが切換わる第２のタイミングに
   同期して前記入出力端子へ出力し、 前記第２の入出力回路は、前記テストモード信号の活性
   化に伴い前記内部データストローブ信号の前記第１の端
   子への出力を停止し、前記テストモード信号の不活性化
   に伴い前記内部データストローブ信号を前記第１の端子
   を介して出力する、同期型半導体記憶装置。