KR100414413B1

KR100414413B1 - 반도체 기억장치

Info

Publication number: KR100414413B1
Application number: KR10-2000-0081461A
Authority: KR
Inventors: 히라카와츠요시
Original assignee: 엔이씨 일렉트로닉스 코포레이션
Priority date: 1999-12-27
Filing date: 2000-12-26
Publication date: 2004-01-07
Also published as: US6504789B2; JP3535788B2; US20010007541A1; JP2001184864A; KR20010062670A

Abstract

본 발명은 지정된 CAS 레이텐시(Column Address Strobe latency)에 따른 기간을 유효하게 이용함으로써, 판독 마진을 충분히 확보할 수 있는 반도체 기억장치를 제공하는 것을 목적으로 하며, 이를 위하여 본 발명에서는, 판독하기 전에 미리 CAS 레이텐시(CL)를 설정한다. 우선 ACT 커맨드가 입력되어 로우 어드레스에 대응한 워드선(WL)이 활성화된다. 다음에 내부클록(ICLK)의 0번째 클록에서 READ 커맨드(CAS)가 입력되어, 칼럼 어드레스에 대응하는 디짓선이 센스 증폭기(11)와 접속된다. 이 시점에서 CAS 레이텐시에 의하지 않고 센스 증폭기 활성화 신호(EQB)가 유효화 되어 이퀄라이즈 동작 및 센스 동작이 시작된다. 그 다음에, CAS 레이텐시에 따라 2 내지 5사이클 후에 센스 증폭기 활성화 신호가 무효화 되어 이퀄라이즈 동작 및 센스 동작이 종료된다. 이어서, 센스 증폭기의 센스 결과를 출력 핀까지 전달하는 출력동작을 행하여, CAS 레이텐시에 따른 5 내지 8번째 클록부터 최초의 데이터(D0)가 사용 가능하다.

Description

반도체 기억장치{Semiconductor memory device}

본 발명은 메모리 셀(memory cell)에 기억되어 있는 데이터의 판독 시간을 외부로부터 지정할 수 있는 반도체 기억장치에 관한 것으로서, 예를 들면, 외부로부터 공급되는 클록의 사이클 수를 단위로서 나타내는 레이텐시(latency)에 의해 판독 시간을 규정한 반도체 기억장치에 관한 것이다.

현재의 반도체 기억장치 중에는, 판독 커맨드가 주어진 시점으로부터 메모리 셀에 기억되어 있는 데이터가 판독되어 반도체 기억장치 외부로 출력되기까지의 판독 시간을 외부로부터 지정할 수 있는 것이 있다. 특히, 반도체 기억장치가 적용되는 시스템의 클록에 동기 하여 동작하는 싱크로너스 마스크 ROM(Synchronous Mask Read Only Memory)나 SDRAM(Synchronous Dynamic Random Access Memory) 등에서는, 상기의 판독 시간을 클록의 사이클 수로 표현한 「레이텐시」를 이용하고 있다.

이러한 레이텐시의 지정을 외부로부터 행할 수 있도록 함으로써, 반도체 기억장치 자체의 성능, 시스템 측의 요구, 사용자의 사용방법 등에 따른 적합한 판독 시간을 설정할 수 있다. 다시 말하면, 반도체 기억장치에 필요한 판독 시간은 반도체 기억장치와 시스템과의 상호 관계에 의해 결정되는 것이므로, 그러한 다양한 조건에 따라 판독 시간을 유연하게 제어하고자 하는 요청이 있었다. 예를 들면, 근년에는 시스템의 동작 주파수가 점점 더 높아지고 있지만, 반도체 기억장치의 성능은 그러한 시스템의 동작속도를 따라가지 못한다는 것이 현 실정이다. 따라서, 그러한 상황에서는 레이텐시로서 큰 값을 지정함으로써, 시스템과 반도체 기억장치 사이에 존재하는 성능상의 갭을 보완하는 일이 필요하게 된다.

그런데, 지금까지 이용되고 있는 반도체 기억장치로서, 예를 들면, 싱크로너스 ROM 에서는 다음과 같이 하여 메모리 셀에 기억되어 있는 데이터의 판독을 행한다. 우선, CAS(Column Address Strobe)신호를 유효화 하고 나서 유효한 데이터가 출력되기까지의 레이텐시를 「CAS 레이텐시」로서 싱크로너스 마스크 ROM 외부로부터 설정한다. 또한, 그 후의 설명과 당해 설명에서 참조되는 도면 중에는 CAS 레이텐시를 「CL」이라고 약기하는 경우가 있다. 그리고 실제로 판독을 행하는 경우에는, 우선 로우(행) 어드레스를 지정함과 동시에 RAS(Row Address Strobe)신호를 유효화하여, 주어진 로우 어드레스에 대응한 워드선을 활성화시킨다.

다음에, 칼럼(열) 어드레스를 지정하는 동시에 CAS 신호를 유효화하여, 주어진 칼럼 어드레스에 대응하는 디짓(digit)선(비트선 또는 데이터선 등이라고도 한다)을 선택한다. 이 결과, 로우 어드레스 및 칼럼 어드레스로서 한번에 특정되는 메모리 셀이 선택된다. 또한, CAS 신호가 유효화됨에 따라서 센스 증폭기(sense amplifier) 활성화신호를 유효화하여 센스 증폭기가 동작상태로 되고, 센스 증폭기는 선택된 디짓선을 통해 메모리 셀에 기억된 데이터를 센스한다. 센스 증폭기에 의한 센스 결과는 출력 버퍼 등을 통해 싱크로너스 마스크 ROM의 외부로 출력된다. 여기서, 종래의 싱크로너스 마스크 ROM에서는 내부에 마련된 지연 회로 등을 이용하여 센스 증폭기 활성화신호를 생성하고 있기 때문에, 센스 증폭기 활성화신호의 유효기간은 항상 일정하다.

여기서, 도 10은 앞서 서술한 종래의 싱크로너스 마스크 ROM의 동작을 도시한 타이밍챠트이다. 동 도면에서는, CAS 신호가 유효화된 시점으로부터 데이터의 출력이 완료되기까지의 시점에 있어서의 타이밍을 몇 개의 CAS 레이텐시에 관해서 도시한 것이다. 또한, 동 도면에 도시한 「CLK」는 시스템의 클록에 동기하여 생성되는 싱크로너스 마스크 ROM 내부의 클록이다. 예를 들면, CAS 레이텐시가 “5”인 경우에는, 클록(CLK)의 0번째 클록의 상승으로 CAS 신호가 주어지면, 그 직후에 센스 증폭기 활성화신호가 활성화〔즉 “L”(로우 레벨)〕되어 2번째 클록의 상승 직후에 비활성화〔즉 “H”(하이 레벨)〕된다.

그리고, 4번째 클록의 하강 전후에서 데이터의 출력이 시작되어, CAS 신호가 주어지고 나서 CAS 레이텐시 “5”에 상당하는 시간이 경과한 5번째 클록의 상승으로, 버스트(burst) 출력되는 최초의 데이터 “D0”의 값이 확정되어 출력 데이터로서 외부로 출력된다. CAS 레이텐시 “5” 이외의 경우도 지금 서술한 경우와 마찬가지로, CAS 레이텐시 값의 차이에 기인하여 CAS 레이텐시가 “6” 내지 “8”의 경우에 각각 6번째 클록 내지 8번째 클록의 상승으로 데이터 “D0”의 값이 확정된다. 이와 같이, 종래의 싱크로너스 마스크 ROM에서는 CAS 레이텐시로서 어떠한 값이 지정되어 있어도, 센스 증폭기 활성화신호의 유효기간은 클록(CLK)의 2 사이클 분으로 일정하다.

이상과 같은 싱크로너스 마스크 ROM에 대하여, CAS 레이텐시에 따라 센스 증폭기 활성화신호의 유효기간을 변화시킨 것으로는 예를 들면, 일본 특허 공개공보 평10-69770호에 개시된 SDRAM을 들 수 있다. 이 SDRAM은 CAS 레이텐시의 값이 작을 수록 동작 주파수가 낮아진다는 전제 하에 설계되었다. 이 경우, CAS 레이텐시의 값이 작아질 수록 클록의 1사이클의 주기가 길어진다. 따라서, CAS 레이텐시의 값을 작게 한 경우, 메모리 셀의 액세스 기간에 상당하는 칼럼선 선택신호의 유효기간 및 디짓선의 이퀄라이즈(equalize) 기간에 상당하는 쇼트신호의 유효기간을 각각 길게 한다.

즉, 칼럼선 선택신호의 유효기간과 쇼트신호의 유효기간의 비율을 CAS 레이텐시에 의하지 않고 항상 거의 일정하게 하며, 또한, 이들 양기간의 합이 CAS 레이텐시에 의하지 않고 항상 시스템 로크의 1사이클과 같아지도록 한다. 이상에 대해 구체적으로 수치를 들어 나타내면, CAS 레이텐시가 “2” 내지 “4”인 경우에는 클록의 1사이클이 각각 “9ns”, " 7ns”, “6ns”가 된다. 그리고 이 때, 칼럼선 선택신호의 유효기간을 각각 “6ns”, “4.6ns”, “4ns”로 하는 동시에, 쇼트신호의 유효기간을 각각 “3ns”, “2.4ns”, “2ns”로 한다.

이상과 같은 것으로, 기존의 싱크로너스 마스크 ROM에서는 센스 증폭기 활성화신호를 생성하는데 지연 회로 등을 사용하고 있다. 이 때문에, CAS 레이텐시가 어떠한 값으로 되어 있어도 센스 증폭기 활성화신호의 유효기간이 일정하게 된다. 따라서, 상기 싱크로너스 마스크 ROM에서는 최소치의 CAS 레이텐시(도 10에 도시한 범위에서 말하면 그 값이 “5”)에 맞추어 타이밍 설계를 하여야 한다.

그러나, 이외의 값 CAS 레이텐시로서 예를들면, CAS 레이텐시 “8”로 주목하면, 이 경우에는 8번째 클록의 상승이 되어 비로소 데이터가 출력되면 좋다. 즉, 센스 증폭기 활성화신호의 유효기간이 2사이클일 필요는 없으며 이 보다 길어도 좋다. 그리고, CAS 레이텐시의 값을 크게 하면 할 수록 센스 증폭기 활성화신호의 유효기간을 연장시킬 수 있다. 그 의미로 종래의 싱크로너스 마스크 ROM은 매우 불필요한 타이밍 설계를 행하고 있다고 할 수 있다.

게다가, 센스 증폭기 활성화신호의 유효기간이 항상 일정하면, 메모리 셀에 기억되어 있는 데이터를 판독할 때 센스 증폭기의 동작 마진은 CAS 레이텐시가 어떠한 값이라도 같아질 수밖에 없다. 센스 증폭기의 동작 마진을 갖는 것으로 그만큼 싱크로너스 마스크 ROM의 동작 주파수를 올릴 수 있게 되지만, 상술한 바와 같은 싱크로너스 마스크 ROM의 구성에서는 CAS 레이텐시를 어떻게 설정하여도 동일한 동작 주파수로 밖에 판독을 행할 수 없다고 하는 문제가 있다.

한편, 상술한 SDRAM에서는, CAS 레이텐시가 “1” 이외의 경우에도 칼럼 선택신호의 유효기간과 쇼트신호의 유효기간과의 합이 클록의 1사이클과 같게 되어 있기 때문에, 1번째 클록의 기간 내에서 메모리 셀에 기억되어 있는 데이터의 판독이 행하여진다. 그러나, 이 경우도 CAS 레이텐시가 예를 들면, “4”이면 4번째 클록의 타이밍이 되어 비로소 데이터가 출력된다. 따라서, CAS 레이텐시가 “1” 이외의 경우에는 CAS 레이텐시가 “1”일 때에 비하여 칼럼선 선택신호의 유효기간 및 쇼트신호의 유효기간의 양쪽을 더욱 연장시킬 수 있을 것이다.

이와 같이, 상기 SDRAM에 있어서도 기존의 싱크로너스 마스크 ROM와 같이 불필요한 타이밍 설계를 하고 있다. 즉, 상기 SDRAM에서는, 동작 주파수가 높아 질수록 CAS 레이텐시의 값을 크게 하여 판독 시간을 길게 할 수 있을 것이다. 그럼에도 불구하고, 동작 주파수를 높게 할 수록 칼럼선 선택신호의 유효기간 및 쇼트신호의 유효기간을 짧게 하여 버린다. 이 때문에, 동작 주파수가 낮은 경우에는 동작 여유를 얻을 수 있지만, 동작 주파수가 높아짐에 따라 그만큼 판독 마진에 여유가 없어져, 오히려 불량이 되기 쉬워진다.

본 발명의 목적은, 외부로부터 지정된 CAS 레이텐시에 따른 기간 판독을 위해 유효하게 이용하는 것으로, 판독 마진을 충분히 확보할 수 있는 반도체 기억장치를 제공하는 데 있다.

본 발명에 의한 반도체 기억장치는, 메모리 셀에 기억되어 있는 데이터의 판독 지시를 행한 시점으로부터 데이터가 메모리 셀로부터 판독되어 외부로 출력되기 까지의 시간을 나타내는 레이텐시 길이를 가변으로 설정하는 레이텐시 길이 설정회로와, 판독 지시를 행하고 나서 데이터의 판독이 완료되기까지의 판독 동작기간이 레이텐시 길이에 비례하도록 제어하는 제어회로를 구비하고 있다.

이로 인해, 레이텐시 길이가 커질수록 판독 동작기간도 길어져, 그만큼 판독할 때의 동작 마진을 확보할 수 있다. 따라서, 동작 주파수가 올라간 경우에도 레이텐시 길이를 크게 하는 것으로 타이밍 여유를 갖게 할 수 있기 때문에, 더욱 동작 주파수를 올릴 수 있다.

본 발명에서는, 레이텐시 길이의 결정에 이용되는 클록신호에 동기하여 판독동작기간을 설정하도록 하여도 좋다. 그렇게 함으로써, 동작 주파수가 변화되었다고 해도 이에 수반하여 클록신호의 주기가 변화되기 때문에, 클록신호의 주기에 동기하여 판독 동작기간을 자동적으로 신축시킬 수 있다.

또한 본 발명에서는, 판독 어드레스를 지정하는 어드레스 신호선에 주어진 레이텐시 길이의 데이터로부터 판독 동작기간을 설정하여도 좋다. 그렇게 함으로써, 어드레스 신호를 입력하기 위한 신호선을 레이텐시 길이의 설정을 위해 유용할 수 있고, 레이텐시 길이의 설정을 위해 특별한 신호선을 마련할 필요가 없어진다.

또한 본 발명에서는, 센스 증폭기를 활성화시키는 센스 증폭기 활성화 기간에 있어서, 메모리 셀과 센스 증폭기 내의 레퍼런스 셀에 각각 흐르는 전류에 따라 센스 증폭기 내의 차동 증폭기의 차동 입력단에 인가되는 전압간의 차이 전압이 시간 경과에 따라 증대시켜도 좋다. 그렇게 함으로써, 레이텐시 길이에 비례하여 센스 증폭기 활성화 기간을 길게 할 수록, 판독 대상의 메모리 셀과 레퍼런스 셀과의 전압차의 벌어짐이 크게되어 판독에 유리하게 된다.

또한 본 발명에서는, 판독의 완료부터 메모리 셀에 기억되어 있는 데이터를 외부로 출력하기 까지의 기간인 출력기간을 레이텐시 길이로부터 제외한 기간을 판독 동작기간에 설정하여도 좋다. 그렇게 함으로써, 출력시간에 따라 액세스 타임이 율속(rate-determined, rate-limited)되지 않도록 배려하면서, 판독 동작기간을 가능한 한 확보할 수 있다. 따라서, 판독 마진을 최대로 할 수 있다.

도 1은 본 발명의 한 실시형태에 의한 반도체 기억장치로서, 싱크로너스 마스크 ROM 전체의 구성예를 도시한 블록도.

도 2a 및 도 2b는 동 실시형태에 의한 싱크로너스 마스크 ROM에 대한 모드 설정동작을 설명하기 위한 도면으로서, 도 2a는 모드 설정을 위해 어드레스 버스 에 게재되는 모드 설정 데이터의 상세한 포맷을 도시한 설명도, 도 2b는 모드 설정 시에 있어서의 모드 레지스터 세트 커맨드와 모드 설정 데이터와의 관계를 도시한 타이밍챠트.

도 3은 도 1에 도시한 센스 증폭기 활성화신호 생성회로(5)의 상세한 구성예를 도시한 회로도.

도 4는 도 3에 도시한 기준신호 생성회로(21)의 상세한 구성예를 도시한 회로도.

도 5는 도 1에 도시한 센스 증폭기(11)의 상세한 구성예를 도시한 회로도.

도 6은 동 실시형태에 의한 싱크로너스 마스크 ROM의 판독 동작을 몇 개의 CAS 레이텐시에 관해 도시한 타이밍챠트.

도 7은 동 실시형태에 의한 싱크로너스 마스크 ROM에 있어서, 기준 파형을 바탕으로 센스 증폭기 활성화신호(EQB)가 생성되는 모양을 몇 개의 CAS 레이텐시에관해 도시한 타이밍챠트.

도 8은 도 1 또는 도 5에 도시한 센스 증폭기(11)의 상세한 동작을 도시한 타이밍챠트.

도 9는 동 실시형태에 있어서의 CAS 레이텐시와 동작 가능 주파수와의 관계를 도시한 그래프.

도 10은 관련 기술에 의한 싱크로너스 마스크 ROM의 판독 동작을 몇 개의 CAS 레이텐시에 관해 도시한 타이밍챠트.

(도면의 주요부분에 대한 부호의 설명)

1 : 클록 제네레이터 2 : 커맨드 디코더

3 : 제어회로 4 : 모드 레지스터

5 : 센스 증폭기 활성화신호 생성회로 6 : 로우 어드레스 버퍼

7 : 칼럼 어드레스 버퍼 8 : 메모리 셀 어레이

9 : 로우 디코더 10 : 칼럼 디코더·선택회로

11 : 센스 증폭기 12 : 출력 버퍼

21 : 기준 신호 생성회로 22 내지 25 : NAND게이트

26 내지 29 : 인버터 CASB : 칼럼 어드레스 스트로브

CLK : 외부 클록 CSB : 칩 셀렉트

DELCL0 내지 DELCL5 : 기준신호 EQB : 센스 증폭기 활성화신호

ICLK : 내부 클록 LIN : 기본신호

MDCL0 내지 MDCL5 : 모드 설정신호 MDRSB : 모드 레지스터 리셋신호

MRB : 모드 레지스터 이네이블 RASB : 로우 어드레스 스트로브

이하, 도면을 참조하여 본 발명의 1실시형태에 관해서 설명하지만, 여기서는 반도체 기억장치의 구체적 예로서 싱크로너스 마스크 ROM을 들어 설명한다. 먼저 본 실시형태의 개요를 설명하면, 후술하는 도 6 및 도 7에도 도시한 바와 같이, 본 실시형태에서는 CAS 레이텐시의 값이 커질수록 센스 증폭기 활성화신호의 유효기간을 길게한다. 이렇게 함으로써, CAS 레이텐시에 상당하는 기간을 판독 동작을 위해 최대한으로 유효하게 이용할 수 있으며, CAS 레이텐시가 커질수록 센스 증폭기의 판독 마진을 확보할 수 있게 된다.

(1) 구성

① 전체의 구성

도 1은 본 실시형태에 의한 싱크로너스 마스크 ROM의 전체 구성을 도시한 블록도로서, 본 발명을 설명하는 데 있어서 직접 관련되지 않은 신호나 기능 블록에 관해서는 도시를 생략한다. 동 도면에 있어서, 외부클록(CLK), 클록 이네이블(CKE), 어드레스 버스 상에 공급되는 어드레스(ADR)(A00 내지 A12의 13비트), 칩 셀렉트(CSB), 로우 어드레스 스트로브(RASB), 칼럼 어드레스 스트로브(CASB), 모드 레지스터 이네이블(MRB)은 모두 싱크로너스 마스크 ROM의 외부로부터 공급되는 신호이다.

이에 대하여, 출력 데이터(OUT)는 싱크로너스 마스크 ROM으로부터 외부에 대하여 출력되는 신호이다. 또한, 신호명의 말미에 부여된 기호 「B」는 마이너스 논리의 신호를 의미하고, 예를 들면 로우 어드레스 스트로브(RASB)는 로우 어드레스 스트로브(RAS)의 반전신호이다.

외부클록(CLK)은 싱크로너스 마스크 ROM이 적용되는 시스템 내에서 이용되는 기준 클록이다. 클록 제네레이터(1)는 클록 이네이블(CKE)이 “H”일 때, 외부클록(CLK)에 동기한 내부클록(ICLK)을 생성하여 각부로 분배 공급한다. 또한, 클록 이네이블(CKE)이 “L”로 설정되면 내부클록(ICLK)은 생성되지 않지만, 이것은 본 발명과는 직접적인 관련성이 없는 파워 다운 등의 때에만 사용되는 것이다. 이 때문에, 이하의 설명에서는 클록 이네이블(CKE)이 항상 “H”인 것으로 한다.

이어서, 커맨드 디코더(2)는 칩 셀렉트(CSB)가 “L”로 설정되어 이 싱크로너스 마스크 ROM이 선택되었을 때 동작한다. 그리고 커맨드 디코더(2)는 로우 어드레스 스트로브(RASB), 칼럼 어드레스 스트로브(CASB), 모드 레지스터 이네이블(MRB)을 내부클록(ICLK)에 동기하여 수용되고, 이들 신호의 각 레벨의 조합에 의해 지정되는 커맨드를 디코드하고, 그 디코드 결과를 제어회로(3)에 송출한다. 그 때, 지정된 커맨드가 모드 레지스터(4)의 내용을 설정하기 위한 「모드 레지스터 세트 커맨드」라면, 커맨드 디코더(2)는 모드 레지스터(4)에 대하여 모드 설정 데이터의 수용 지시신호를 출력한다. 또한, 모드 레지스터 세트 커맨드의 지정은 칩 셀렉트(CSB), 로우 어드레스 스트로브(RASB), 칼럼 어드레스 스트로브(CSB), 모드 레지스터 이네이블(MRB)을 모두 “L”로 하여 행한다.

이어서, 제어회로(3)는 싱크로너스 마스크 ROM 내의 각부의 동작을 통괄하는 회로이다. 본 발명에 관련되는 범위에 관해서만 설명하면, 제어회로(3)는 커맨드 디코더(2)로부터 주어지는 커맨드의 디코드 결과, 모드 레지스터(4)에 보존되어 있는 모드 설정 데이터 및 내부클록(ICLK)에 따라, 기본신호(LIN), 모드리셋신호(MDRSB) 및 모드 설정신호(MDCL0 내지 MDCL5)를 생성한다. 또한, 기본신호(LIN), 모드 리셋신호(MDRSB), 모드 설정신호(MDCL0 내지 MDCL5)의 상세에 관해서는 여기에서는 언급하지 않고, 도 3 및 도 4를 참조하여 후술하기로 한다.

이어서, 모드 레지스터(4)는 커맨드 디코더(2)로부터 수용 지시신호가 출력된 타이밍에서 어드레스(ADR)에 게재되어 있는 모드 설정 데이터가 수용된다. 여기서, 도 2a는 모드 설정 데이터의 포맷을 도시하고, 어드레스(ADR)를 구성하고 있는 13비트의 어드레스 데이터 A00 내지 A12중 및 A05 내지 A03의 3비트로서 CAS 레이텐시의 값이 지정된다. 예를 들면, 이들 3비트가 B “O1O” 내지 B “111”(선두에 부가된 「B」는 2진수를 의미한다)이라면 각각 CAS 레이텐시의 값이 “4” 내지 “9”이다. 그리고 제어회로(3)는, 모드 레지스터(4)의 어드레스 데이터 출력에 의해 CAS 레이텐시 값에 대응하는 모드 설정신호(MDCL0 내지 MDCL5)를 생성 출력한다.

덧붙여서 말하면, 어드레스 데이터(A06)는 RAS 레이텐시이고, 로우 어드레스 스트로브(RASB)(후술하는 「ACT 커맨드」에 대응)를 유효하게 한 시점을 기준으로 하여 칼럼 어드레스 스트로브(CASB)(후술하는 「READ 커맨드」에 대응)를 유효화될 수 있기 까지의 시간을 클록의 사이클 수로 나타낸 것이다. 또한, 어드레스 데이터(A02)는 버스트 타입이고, 버스트 데이터의 어드레스가 인크리멘트되는 순서로 「시퀀셜」이나 「인터리브(interleave)」 등에 상당하는 데이터 출력 순서의 형식이 지정된다. 또한, 어드레스 데이터(A01 내지 A00)는 버스트 길이를 지정하기 위한 데이터로서, 예를 들면 “4” 또는 “8”에 상당하는 데이터가 지정된다.

한편, 도 2b는 모드 설정 데이터가 모드 레지스터(4)에 수용되는 타이밍을 도시한 것이다. 도시한 바와 같이, 커맨드 디코더(2)에 대하여 「모드 레지스터 세트 커맨드」(도면 중 「MRS」)가 지정되는 것과 동시에, 어드레스(ADR)에는 모드 설정 데이터가 주어진다. 이 때, 커맨드 디코더(2)가 내부클록(ICLK)의 상승 타이밍에서 수용 지시신호를 모드 레지스터(4)에 송출 함으로써, 모드 레지스터(4)가 모드 설정 데이터를 내부에 수용된다. 또한, 도시한 「ACT」는 외부로부터 지정된 로우 어드레스에 대응하는 워드선을 활성화시키기 위한 로우 액티베이트 커맨드(row activate command)이다. 이 커맨드를 지정하기 위해서는, 칩 셀렉트(CSB) 및 로우 어드레스 스트로브(RASB)를 유효화하는 동시에 어드레스(ADR)에는 활성화해야 할 워드선에 대응하는 로우 어드레스를 게재한다.

재차 도 1을 참조하면, 센스 증폭기 활성화신호 생성회로(5)는, 기본신호(LIN), 모드 리셋신호(MDRSB), 모드 설정신호(MDCL0 내지 MDCL5) 및 내부클록(ICLK)에 의거하여, CAS 레이텐시에 따른 폭을 갖는 마이너스의 펄스를 센스 증폭기 활성화신호(EQB)로서 출력한다. 이 센스 증폭기 활성화신호 생성회로(5)의 상세 구성에 관해서는 이 후에 또한 상술한다. 다음에, 로우 어드레스 버퍼(6), 칼럼 어드레스 버퍼(7)는 각각 어드레스(ADR)에 포함되어 있는 로우 어드레스, 칼럼 어드레스를 버퍼링하여 출력한다.

또한, 본 발명의 특징 부분을 한번에 알기 쉽게 제어회로(3)와 센스 증폭기 활성화신호 생성회로(5)를 개개의 블록으로 하였지만, 제어회로(3)의 내부에 센스 증폭기 활성화신호 생성회로(5)를 추가하여도 물론 좋다. 또한, 이후, 센스 증폭기 활성화신호(EQB)가 유효하게 되어 있는 기간을 센스 증폭기 활성화 기간이라고 부른다.

다음에, 메모리 셀 어레이(8)는 일반적인 마스크 ROM과 같은 메모리 셀이 워드선 및 디짓선이 교차하는 위치에서 매트릭스형으로 배열된 것이다. 로우 디코더(9)는 로우 어드레스 버퍼(6)로부터 공급되는 로우 어드레스를 디코드하고, 이 로우 어드레스에 대응하는 워드선을 활성화시킨다. 그 때문에, 로우 디코더(9)는 도시하지 않은 워드 드라이버를 내장하고 있다. 칼럼 디코더 선택회로(10)는 칼럼 디코더 및 칼럼 스위치로 구성되어 있다. 이 중, 칼럼 디코더는 칼럼 어드레스 버퍼(7)로부터 공급되는 칼럼 어드레스를 디코드하고, 이 칼럼 어드레스에 대응한 디짓선을 선택하기 위한 선택신호를 발생시킨다.

한편, 칼럼 스위치는 이 선택신호에서 선택된 어느 1개의 디짓선을 다음에 설명하는 센스 증폭기(11)에 접속한다. 이 센스 증폭기(11)는 센스 증폭기 활성화신호(EQB)가 “L”일 때 활성화되어, 칼럼 디코더, 선택회로(10)에서 선택된 상기 디짓선을 통해 로우 어드레스 및 칼럼 어드레스로 특정되는 메모리 셀에 기억되어 있는 데이터를 센스하고, 센스 결과인 “0”／“1”중 어느 것의 판독 데이터를 출력한다. 다음에, 출력 버퍼(12)는 센스 증폭기(11)로부터 송출되는 판독 데이터를 내부클록(ICLK)에 동기하여 래치하고, 이것을 출력 데이터(OUT)로서 도시 생략된 출력 핀을 통해 외부로 출력한다. 또한, 출력 버퍼(12)는 데이터를 버스트적으로 출력할 때 제어회로(3)의 지시에 따라 버스트 데이터를 출력한다.

② 센스 증폭기 활성화신호 생성회로

다음에, 도 3을 참조하여 센스 증폭기 활성화신호 생성회로(5)의 상세 구성에 관해서 설명한다. 또한, 동 도면에 「DELCL 생성회로」로 도시한 기준신호 발생회로의 상세 구성은 도 4에 도시하고 있다. 우선 기본신호(LIN)는 내부클록(ICLK)의 주기와 같은 시간 폭을 가진 마이너스의 펄스이고, 제어회로(3)는 커맨드 디코더(2)로부터 「READ 커맨드」가 통지된 것을 트리거로 하여 기본신호(LIN)에 상기 마이너스의 펄스를 발생시킨다. 또한, READ 커맨드를 지정하는 데에는 칩 셀렉트(CSB) 및 칼럼 어드레스 스트로브(CASB)를 “L”로 설정함과 동시에 어드레스(ADR) 상에는 판독 대상이 되는 칼럼 어드레스를 게재한다.

이어서, 모드 설정신호(MDCL0 내지 MDCL5)는 각각 CAS 레이텐시 “4” 내지 “9”에 대응하고, CAS 레이텐시의 값에 따른 어느 것인가의 모드 설정신호만이 “L”레벨이 된다. 예를 들면 모드 레지스터(4)에 CAS 레이텐시 “5”가 설정되어 있으면, 모드 설정신호(MDCL1)만이 “L”로 되어 그 외의 4개의 신호는 모두 “H”가 된다. 다음에, 모드 리셋신호(MDRSB)는 다음에 설명하는 기준신호 생성회로(21)의 내부에 마련된 플립플롭을 초기화하기 위한 신호로서, 「모드 레지스터 세트 커맨드」가 입력되었을 때 일정 기간만 “L”로 되고 그 외에 있어서는 “H”가 된다.

이어서, 기준신호 생성회로(21)(도면 중의 「DELCL 생성회로」)는 기본신호(LIN), 내부클록(ICLK), 모드 리셋신호(MDRSB)에 의거하여, 모드 설정신호(MDCLO 내지 MDCL5)로 지정된 CAS 레이텐시에 따라 기준신호(DELCL0 내지 DELCL5)를 생성한다. 여기서, 이하에 도시한 표를 참조하여, 유효화된 모드 설정신호, 생성되는 기준신호, 센스 증폭기 활성화신호(EQB)의 유효기간의 관계에 관해서 좀더 자세히 설명한다.

유효로 된 모드 설정신호	생성되는 기준신호	센스 증폭기 활성화신호(EQB)의 유효기간
MDCL 0	DELCL 0	1 사이클
MDCL 1	DELCL 1 내지 DELCL 0	2 사이클
MDCL 2	DELCL 2 내지 DELCL 0	3 사이클
MDCL 3	DELCL 3 내지 DELCL 0	4 사이클
MDCL 4	DELCL 4 내지 DELCL 0	5 사이클
MDCL 5	DELCL 5 내지 DELCL 0	6 사이클

우선, 모드 설정신호(MDCL0)가 유효하면 기본신호(LIN)를 기준신호(DELCL0)로 하여 그대로 출력한다. 또한, 모드 설정신호(MDCL1)가 유효하면 기본신호(LIN)를 기준신호(DELCL1)로 하여 그대로 출력함과 동시에, 이 기준신호(DELCL1)를 내부클록(ICLK)의 1사이클 분 만큼 지연시킨 신호를 기준신호(DELCL0)로서 발생시킨다.

또한, 모드 설정신호(MDCL2)가 유효하면 기본신호(LIN)를 기준신호(DELCL2)로 하여 그대로 출력함과 동시에, 이 기준신호(DELCL2)를 1사이클 분 만큼 지연시킨 신호를 기준신호(DELCL1)로서 발생시키는 외에, 이 기준신호(DELCL1)를 또한 1사이클 분(즉 기준신호(DELCL2)를 2사이클 분) 지연시킨 신호를 기준신호(DELCL0)로서 발생시킨다.

이하 마찬가지로, 예를 들면, 모드 설정신호(MDCL5)가 유효하면, 기본신호(LIN)를 기준신호(DELCL5)로 하여 그대로 출력함과 동시에, 이 기준신호(DELCL5)를 차례로 1사이클씩 지연시켜 얻어지는 신호를 각각 기준신호(DELCL4, …, DELCL0)로서 발생시킨다.

다음에, NAND 게이트(22 내지 25) 및 인버터(26 내지 29)는, 기본신호(LIN) 및 기준신호(DELCL0 내지 DELCL5)의 논리곱(이 경우는 이들 신호가 모두 마이너스의 펄스이기 때문에 실질적으로는 논리합)을 연산함으로써, 이들 신호의 모두를 합성하고, 이 연산에 의해 얻어진 마이너스의 펄스를 센스 증폭기 활성화신호(EQB)로서 발생시킨다.

따라서, 모드 설정신호(MDCL1)가 유효하면, 기본신호(LIN)가 유효로 된 시점으로부터 내부클록(ICLK)의 2사이클 분의 폭을 가진 마이너스의 펄스가 센스 증폭기 활성화신호(EQB)로서 생성된다. 이하 마찬가지로, 모드 설정신호(MDCL2 내지 MDCL5)가 각각 유효하면, 기본신호(LIN)가 유효로 된 시점으로부터 각각 “3”사이클 내지 “6”사이클의 폭을 가진 마이너스의 펄스가 센스 증폭기 활성화신호(EQB)로서 생성된다. 또한, 모드 설정신호(MDCL0)가 유효하면, 합성동작에 관계없이 내부클록(ICLK)의 “1”사이클 분의 폭을 가진 신호가 출력된다.

③ 기준신호 생성회로

다음에, 도 4를 참조하여 기준신호 생성회로(21)의 상세한 구성예에 관해서 설명한다. 우선, 인버터(39, 40)는 모드 리셋신호(MDRSB)를 버퍼링한다. 다음에,인버터(41)는 내부클록(ICLK)의 반전신호인 클록(ICLKB)을 생성하고, 인버터(42)는 이 클록(ICLKB)을 더욱 반전시켜 내부클록(ICLK)과 동일 상의 클록(ICLKT)을 생성시킨다. 다음에, NOR 게이트(43)는 모드 설정신호(MDCL5)가 유효(“L”)일 때만 기본신호(LIN)를 반전시켜 출력한다. 인버터(44)는 NOR 게이트(43)의 출력을 더욱 반전시켜 기준신호(DELCL5)를 생성한다. 즉, 모드 설정신호(MDCL5)가 유효하면 기본신호(LIN)가 그대로 기준신호(DELCL5)로서 출력된다.

다음에, 부호 45-5는 마스터 슬레이브 플립플롭(Master Slave Flip Flop)(이하 「MS·FF」라고 약칭한다)을 갖는 FF(Flip Flop)회로로서, 트랜스퍼 게이트(Transfer Gate)(이하 「TG」라고 약기한다)(46 내지 49), NAND 게이트(50 내지 51), 인버터(52 내지 54)를 구비하고 있다. 이 중, 인버터(54)를 제외한 회로가 MS·FF를 구성하고 있고, 인버터(54)는 이 MS·FF의 출력을 반전하고 나서 다음 단의 회로에 출력한다. 또한, TG(46), TG(47), NAND 게이트(50), 인버터(52)가 마스터 단의 플립플롭을 구성하고, TG(48), TG(49), NAND 게이트(51), 인버터(53)가 슬레이브 단의 플립플롭을 구성한다.

또한, TG(46), TG(49)에서는 pMOS(금속산화물 반도체; Metal Oxide Semiconductor) 트랜지스터 측에 클록(ICLKT)이 공급되는 동시에 nMOS 트랜지스터측에 클록(ICLKB)이 공급된다. 이에 대하여 TG(47), TG(48)에서는 nMOS 트랜지스터측에 클록(ICLKT)이 공급되는 동시에, pMOS 트랜지스터 측에 클록(ICLKB)이 공급된다.

또한, 이 외의 FF회로(45-1 내지 45-4)는 FF회로(45-5)와 내부 구성이 완전히 동일하므로, 이들 FF회로(45-1 내지 45-4)에 관해서는 상세한 구성을 도시하지 않는다.

모드 레지스터 세트 커맨드의 입력에 의해 모드 리셋신호(MDRSB)가 일정기간 “L”로 되면, NAND 게이트(50)는 그 출력을 강제적으로 “H”로 하여 마스터단의 플립플롭을 초기화한다. 이 때 동시에, NAND 게이트(51)는 그 출력을 강제적으로 “H”로 하여, 그 후 내부클록(ICLK)의 하강 타이밍에서 슬레이브 단의 플립플롭을 초기화한다. 이상에 대하여, 모드 리셋신호(MDRSB)가 “H”에 설정되어 있는 것이라면 NAND 게이트(50, 51)는 모두 인버터와 등가가 되기 때문에, FF회로(45-5)는 단순한 MS·FF로서 기능하게 된다. 즉, FF회로(45-5)는 NOR 게이트(43)로부터 출력되는 신호를 내부 클록(ICLK)의 상승으로 래치된 신호를 출력하게 된다.

다음에, NOR 게이트(60)는 NOR 게이트(43)와 같은 역할을 다하고, 모드 설정신호(MDCL4)가 유효한 경우에만 기본신호(LIN)를 반전시켜 출력한다. 또한, 인버터(61) 및 NAND 게이트(62)는 NOR 게이트(60)의 출력과 FF회로(45-5)의 출력을 합성하기 위한 것이다. 다만, CAS 레이텐시의 값은 모드 레지스터 세트 커맨드로 변경하지 않는 한은 바뀌지 않기 때문에, 어느 한 번의 판독 동작의 과정에 있어서 예를 들면 모드 설정신호(MDCL4, MDCL5)가 동시에 유효하게 되는 것은 아니다. 따라서 실제상, NAND 게이트(62)는 인버터(61)의 출력 또는 FF회로(45-5)의 출력중 어느 한쪽을 다음 단의 FF회로(45-4)에 전달하게 된다. 또한, 인버터(63)는 인버터(44)와 같은 역할을 다하고, NAND 게이트(62)의 출력을 반전시켜 이것을 기준신호(DELCL4)로서 출력한다.

이어서, FF회로(45-4), NOR 게이트(64), 인버터(65 내지 66), NAND 게이트(67)로 이루어지는 회로는, FF회로(45-5), NOR 게이트(60), 인버터(61), NAND 게이트(62), 인버터(63)로 이루어지는 회로와 같은 기능을 가지고 있다. 전자가 후자와 상위하는 점은, 모드 설정신호(MDCL4) 대신에 모드 설정신호(MDCL3)가 입력되는 것 및 기준신호(DELCL4) 대신에 기준신호(DELCL3)가 출력되는 것뿐이다. 따라서, 모드 설정신호(MDCL3)가 유효하면, 기본신호(LIN)가 NOR 게이트(64), 인버터(65), NAND 게이트(67), 인버터(66)를 통하여 기준신호(DELCL3)로서 그대로 출력되게 된다.

한편, 모드 설정신호(MDCL4 또는 MDCL5)가 유효하면, 이 때에는 모드 설정신호(MDCL3)가 무효이기 때문에, FF회로(45-4)는 전단의 NAND 게이트(62)의 출력을 내부클록(ICLK)에 동기하여 래치하여 출력하고, 이것이 NAND 게이트(67), 인버터(66)를 통하여 기준신호(DELCL3)로서 출력되게 된다.

FF회로(45-3), NOR 게이트(70), 인버터(71 내지 72), NAND 게이트(73)로 이루어지는 회로와, FF회로(45-2), NOR 게이트(74), 인버터(75 내지 76), NAND 게이트(77)로 이루어지는 회로와, FF회로(45-1), NOR 게이트(78), 인버터(79 내지 80), NAND 게이트(81)로 이루어지는 회로도 같은 구성이다.

이상과 같은 회로 구성을 채용함으로써, 모드 설정신호(MDCL0)를 유효로 한 경우에는 기본신호(LIN)에 부여된 마이너스의 펄스가 NOR 게이트(78) 내지 인버터(80)를 통해서 그대로 기준신호(DELCL0)로서 출력된다. 또한 모드 설정신호(MDCL1)를 유효로 한 경우에는, 기본신호(LIN)에 부여된 마이너스의 펄스가 NOR 게이트(74) 내지 NAND 게이트(77) 및 인버터(76)를 통해서 그대로 기준신호(DELCL1)로서 출력되는 것 외에 기본신호(LIN)의 반전신호가 FF회로(45-1)에 래치되고 또한 반전된 후, NAND 게이트(81) 및 인버터(80)를 통하여 기준신호(DELCL0)로서 출력된다.

모드 설정신호(MDCL2 내지 MDCL5)가 유효화된 경우도 같다. 예를 들면 모드 설정신호(MDCL5)를 유효화한 경우, 기본신호(LIN)에 부여된 마이너스의 펄스가 NOR 게이트(43) 및 인버터(44)를 통하여 그대로 기준신호(DELCL5)로서 출력된다. 또한, NOR 게이트(43)에서 반전된 기본신호(LIN)가 FF회로(45-5)에서 래치되고 나서 NAND 게이트(62) 및 인버터(63)를 통하여 기준신호(DELCL4)로서 출력되고, 이후는 내부클록(ICLK)에 동기하여 FF회로(45-4 내지 45-1)에서 차례로 래치되면서 전파하여 가고, 그것에 따라 마이너스의 펄스가 기준신호(DELCL3 내지 DELCL0)로서 생성되어 간다.

④ 센스 증폭기

이어서, 도 5를 참조하여 도 1에 도시한 센스 증폭기(11)의 상세 구성에 관해서 설명한다. 또한, 도 5에서는 전류 검출형 센스 증폭기의 구성예를 도시한 것이다.

우선, pMOS의 트랜지스터(이하 「Tr」이라고 약기한다)(100, 101) 및 nMOS의 Tr(102 내지 104)는 소위 커런트 미러(current mirror)형의 차동 증폭기로서, Tr(102)의 게이트에 인가되는 전압과 Tr(103)의 게이트에 인가되는 전압을 서로 비교하고, 그 비교 결과에 따라서 출력 데이터 SAOUT에 “H” 또는 “L”중 어느 하나를 출력한다. 여기서, Tr(104)의 게이트에는 센스 증폭기 활성화신호(EQB)의 반전신호에 대하여 유효기간이 소정시간(α)만큼 긴 파형이 인가된다.

또한, pMOS의 Tr(105)는 이퀄라이즈용 트랜지스터로서, 센스 증폭기 활성화신호(EQB)를 “L”로 함으로써, 차동 출력단인 노드(N1) 및 노드(N2)를 단락하여 동 전위로 한다. nMOS 트랜지스터로 구성된 본 셀(정규의 셀)(110)은, 로우 어드레스 및 칼럼 어드레스에 의해 메모리 셀 어레이(8)(도 1 참조)로부터 선택된 판독 대상의 메모리 셀이고, 그 게이트에는 워드선(WL)이 접속되어 있다. 본 셀(110)은 자신이 나타내는 데이터(“1” 또는 “0”")에 따라서 온(ON) 셀(즉, 본 셀(110)의 트랜지스터가 온 상태일 것) 또는 오프(OFF) 셀(즉, 본 셀(110)의 트랜지스터가 커트 오프 상태일 것)로 설정되어 있다.

본 셀(110)이 온 셀이라면, 워드선(WL)을 활성화시킴으로써 본 셀(110)이 접속되어 있는 디짓선에 전류가 흐른다. 이에 대하여, 본 셀(110)이 오프 셀이라면 당해 디짓선에 전류는 흐르지 않는다. 또한, 동 도면에서는 본 셀(110)과 센스 증폭기 사이에 개재하는 디짓선 및 칼럼 디코더 선택회로의 도시를 생략한다.

다음에, 인버터(111)는 본 셀(110)이 온 셀로서 자신(인버터(111))의 입력에 “L”이 인가되었을 때, nM0s의 Tr(112)의 게이트에 대하여 “H”를 인가하여 Tr(112)을 온 시킨다. 그렇지 않으면, 인버터(111)는 Tr(112)의 게이트에 “L”을 인가하여 이 Tr(112)을 오프 시킨다.

다음에, pMOS의 Tr(113)은 바이어스(bias)단의 트랜지스터이고, 그 게이트에는 센스 증폭기 활성화신호(EQB)에 대하여 유효기간이 소정시간(α)만큼 긴 파형이인가된다. 다음에, 레퍼런스 셀(reference 셀)(120)은 본 셀(110)과 같은 특성을 가진 nMOS 트랜지스터이고, 그 게이트에는 도시하지 않은 레퍼런스 전압 발생회로가 생성한 레퍼런스 전압(VREF)이 인가된다. 또한, 레퍼런스 전압(VREF)을 설정하는데 있어서는, 본 셀(110)이 온 셀일 때 Tr(103)의 게이트에 인가되는 전압(예를 들면 전압(Von)으로 한다)과 본 셀(110)이 오프 셀일 때 Tr(103)의 게이트에 인가되는 전압(예를 들면 전압(Voff)으로 한다)과의 중간 전압(즉 (Von+Voff)/2)이, Tr(102)의 게이트에 인가되도록 한다. 또한, 인버터(121), nMOS의 Tr(122), pMOS의 Tr(123)은 각각 인버터(111), Tr(112), Tr(113)과 같은 역할을 이룬다.

(2)동작

다음에, 도 6 및 도 7에 도시한 타이밍챠트를 참조하면서, 상기 구성을 채용한 싱크로너스 마스크 ROM으로부터 데이터를 판독하는 경우의 동작에 관해서 설명한다. 또한, 이들의 도면에서는 CAS 레이텐시의 취할 수 있는 값 “4” 내지 “9”중 “5” 내지 “8”에 관해서만 동작 파형을 도시한다. 또한, READ 커맨드의 입력된 시점이 CAS 레이텐시의 기준이 됨으로, 이들의 도면에서는 READ 커맨드(도면중의 「CAS」)가 주어진 타이밍을 「0번째 클록」으로 하여 나타내도록 한다.

① CAS 레이텐시 = “5”

최초에 CAS 레이텐시의 값으로서 “5”를 설정한 경우에 관해서 설명한다. 우선은, CAS 레이텐시 등을 설정하기 위해 MRS 커맨드를 입력하는 동시에, 모드 설정 데이터(도 2a, 도 2b 참조)를 지정한다. 여기서는, RAS 레이텐시로서 “2”,CAS 레이텐시로서 “5”, 버스트 타입으로서 “시퀀셜”, 버스트 길이로서 “4”를 지정한 것으로 한다. 그리고, 커맨드 디코더(2)가 상기 커맨드를 디코드하여 기록 지시를 행함으로써 모드 레지스터(4)는 어드레스(ADR)로부터 상기 모드 설정 데이터를 기록한다.

또한, 제어회로(3)는 커맨드 디코더(2)에 의해 생성된 디코드 결과를 받고, 모드 레지스터(4)로부터 모드 설정 데이터를 수용하여, CAS 레이텐시 “5”에 대응한 모드 설정신호(MDCL1)를 “L”로 한다. 이것과 동시에 제어회로(3)는 모드 리셋신호(MDRSB)를 일정시간 “L”로 한다. 이로 인해, 센스 증폭기 활성화신호 생성회로(5) 내의 기준신호 생성회로(21)는 자신이 내장하고 있는 MS·FF를 초기화한다.

다음에, 도 2b에 도시한 바와 같이 MRS 커맨드의 입력으로부터 예를 들면 2사이클이 경과한 시점에서 ACT 커맨드가 입력된다. 이 때 어드레스(ADR)에는 로우 어드레스가 주어져 있고, 이것이 로우 어드레스 버퍼(6)를 통하여 로우 디코더(9)에 주어져 대응하는 워드선이 활성화된다. 여기서는 RAS 레이텐시로서 “2”가 지정되어 있기 때문에, 그 후, ACT 커맨드가 입력된 2사이클 후인 내부클록(ICLK)의 “0번째 클록”(도 6 또는 도 7을 참조)의 시점에 있어서 READ 커맨드(도면중 「CAS」)가 입력된다.

이 때 어드레스(ADR)에는 칼럼 어드레스가 주어져 있기 때문에, 이 칼럼 어드레스가 칼럼 어드레스 버퍼(7)를 통하여 칼럼 디코더 선택회로(10)에 보내진다. 이로써, 칼럼 디코더 선택회로(10)는 지정된 로우 어드레스에 대응하는 디짓선을 센스 증폭기(11)에 접속한다.

또한, 제어회로(3)는 READ 커맨드가 주어지면, 기본신호(LIN)에 1사이클 폭을 가진 마이너스의 펄스를 발생시켜 센스 증폭기 활성화신호 생성회로(5)에 공급한다. 그러면, 센스 증폭기 활성화신호 생성회로(5)는 기본신호(LIN)의 하강을 트리거로 하여 기준신호(DELCL1)에 마이너스의 펄스를 발생시킨다(도 7의 기준 파형①에 상당). 이로 인해, 도 6에 도시한 바와 같이 내부클록(ICLK)의 “0번째 클록”의 상승에 동기하여 센스 증폭기 활성화신호(EQB)가 “H”로부터 “L”로 변화되어, 센스 증폭기(11)가 활성상태로 이행한다.

또한, 센스 증폭기 활성화신호 생성회로(5)는 기본신호(LIN)를 FF회로(45-1)에서 1사이클 분 지연시키기 때문에, 내부클록(ICLK)의 “1번째 클록”의 상승에 동기하여 기준신호(DELCL0)에 마이너스의 펄스가 생성된다(도 7의 기준 파형 ②에 상당). 이 결과, 도 6 또는 도 7에 도시한 바와 같이, 센스 증폭기 활성화신호(EQB)에는 2사이클 분의 폭을 가진 마이너스의 펄스가 생성되고, 내부클록(ICLK)의 “2번째 클록”의 상승에서 센스 증폭기 활성화신호(EQB)가 “H”로 되돌아가 센스 증폭기(11)가 비활성 상태로 되돌아간다.

여기서, 센스 증폭기(11)는 센스 증폭기 활성화신호(EQB)가 “L”로 되어 있는 2사이클의 기간중에 이퀄라이즈 동작 및 센스 동작을 행하고, 상기 로우 어드레스 및 칼럼 어드레스로 지정된 메모리 셀이 나타내는 데이터를 센스한다. 이렇게 해서 센스 증폭기(11)가 센스 동작을 완료시키면, 메모리 셀에 기억되어 있는 데이터가 센스 증폭기(11)로부터 출력 버퍼(12)에 전달된다. 제어회로(3)는 CAS 레이텐시 “5”에 따라서 내부클록(ICLK)의 “4번째 클록”의 상승에 동기하여 출력버퍼(12)에 대해 수용 지시를 송출한다.

이것에 의해, 출력 버퍼(12)는 센스 증폭기(11)로부터 보내져 오는 데이터 “D0”를 래치하고, 출력 데이터(OUT)로서 출력 핀을 통해서 싱크로너스 마스크 ROM의 외부로 출력한다. 이렇게 해서 우선 데이터 “DO” 가 “4번째 클록”의 하강 부근으로부터 출력되게 된다. 그 후는, 데이터 “D0”의 경우와 마찬가지로 하여, 내부클록(ICLK)에 동기하여 데이터 “D1” 내지 “D3”이 차례로 출력되게 된다.

또한 상술한 바와 같이, CAS 레이텐시가 “5”인 경우에는 “5번째 클록”의 하나 앞의 사이클인 “4번째 클록”으로부터 데이터가 출력하기 시작된다. 이 때문에, “4번째 클록”의 상승으로부터 실제로 데이터가 출력되기 까지의 시간이 싱크로너스 마스크 ROM의 방법상의 액세스 타임이 된다. 따라서, “4번째 클록”의 상승시점까지 센스 증폭기(11)로부터의 데이터가 출력 버퍼(12)에 도달하고 있으면 좋다.

여기서, 도 5에 도시한 구성을 갖는 센스 증폭기의 동작은 다음과 같다. 우선 센스 증폭기 활성화신호(EQB)가 “H”로 되어 있는 시각(t50)(도 8을 참조)까지의 기간에 있어서는, Tr(104, 105, 113, 123)이 모두 잘라내기 때문에 센스 증폭기는 동작하지 않는다. 그 후, “0번째 클록”의 상승에 상당하는 시각(t50)에서 센스 증폭기 활성화신호(EQB)가 “L”이 되면, Tr(104)이 도통하여 센스 증폭기를 구성하는 차동 증폭기가 동작하게 된다. 또한, Tr(105)이 도통 상태가 되고, 도 5에 도시한 노드(N1)와 노드(N2)가 단락되어 이퀄라이즈 동작이 행하여진다. 또한,Tr(113,123)이 모두 도통상태로 되기 때문에, 전원 전위에 상당하는 바이어스가 Tr(102, 103)의 각 게이트에 공급되게 된다.

또한, 이 시점에서는 ACT 커맨드의 발행에 의해 워드선(WL)이 활성화되어 있는 외에 레퍼런스 셀(120)의 게이트에는 레퍼런스 전압(VREF)이 공급되어 있다. 따라서, 본 셀(110)이 온 셀이면 이 본 셀(110)이 도통해서 인버터(111)의 입력이 “L”로 되고, 인버터(111)의 출력인 “H”가 Tr(112)의 게이트에 인가되어 도통한다. 그 결과, Tr(103)의 게이트 전압은 거의 “0”으로 된다.

이에 대하여, 본 셀(110)이 오프 셀이면 이 본 셀(110)은 비도통 상태가 된다. 이 때문에, Tr(113) 및 Tr(112)을 통하여 인버터(111)의 입력 노드가 충전되어 그 전위가 높아지면 인버터(111)의 출력이 “L”로 되어 Tr(112)이 도통하지 않게 된다. 따라서 이 경우에는 Tr(113)을 통하여 공급되는 바이어스 전압이 Tr(103)의 게이트에 인가된다. 한편, 레퍼런스 셀측에서도 본 셀측과 같은 동작이 이루어져 Tr(102)의 게이트에는 온 셀 및 오프 셀의 게이트 전압의 중간 전압이 인가된다. 그 결과, 차동 증폭기는 본 셀(110)측의 전압이 레퍼런스 셀(120)측의 전압 이상으로 되어 있으면, 출력 데이터(SA0UT)로서 “H”(“1”)를 출력하고 그렇치 않으면 “L”(“O”)을 출력한다.

이상과 같은 센스 동작의 과정에서 Tr(102), Tr(103)의 각 게이트에 인가되는 전압 파형을 센스 증폭기 활성화신호(EQB)와 동시에 도 8에 도시한다. 도면 중, 「레퍼런스 셀 신호」는 레퍼런스 셀(120)(도 5를 참조)에 대응하는 Tr(102)의 게이트 전압 파형, 「본 셀 신호(오프 셀)」은 본 셀(110)이 오프 셀 일 때의Tr(103)의 게이트 전압 파형, 「본 셀 신호(온 셀)」은 본 셀(110)이 온 셀 일 때의 Tr(103)의 게이트 전압 파형이다. 상술한 바와 같이 시각(t50)에서 센스 증폭기 활성화신호(EQB)를 “H”로부터 “L”로 변화시키면, 선택된 본 셀 및 레퍼런스 셀로의 프리챠지가 행하여지기 때문에, 3개의 전압 파형은 모두 서서히 상승하여 가지만, 최초 중에는 어느 전압 파형의 변화 양태도 거의 같다.

그러나, 시각(t51)으로 된 부근으로부터 3개의 전압 파형에 차이가 인상되도록 되어, 본 셀 신호(OFF셀)의 전압 파형은 시간 경과와 함께 점증하고, 레퍼런스 셀 신호는 시간 경과에 의하지 않고 전압이 거의 일정하게 되고, 본 셀 신호(ON셀)의 전압 파형은 시간 경과와 함께 점점 감소된다. 이 때문에, 도 8에 도시한 바와 같이 레퍼런스 셀 신호로부터의 벌어짐이 본 셀 신호(OFF셀), 본 셀 신호(ON셀) 모두 시간 경과에 따라서 커진다. 당연히, 본 셀 신호(OFF셀, ON셀)와 레퍼런스 셀 신호와의 사이의 벌어짐이 클수록 판독 마진을 취할 수 있기 때문에 판독에 유리하다. 따라서, 판독 마진만을 생각하면 센스 증폭기 활성화신호(EQB)를 “H”로 되돌리는 타이밍은 늦으면 늦을수록(예를 들면 시각(t52)보다도 시각(t53)쪽이) 판독 마진을 더욱 확보할 수 있게 된다.

그러나, 센스 증폭기 활성화신호(EQB)를 “H”로 되돌리는 타이밍을 결정하는데 있어서는, 센스 증폭기(11)가 센스한 메모리 셀에 기억되어 있는 데이터를 출력 버퍼(12) 경유로 출력 핀에 전달할 때까지 요하는 시간(이하 「출력시간」이라고 부른다)을 고려하여야 한다. 는 것도, 출력시간으로서 필요한 최저한의 시간은 당연히 존재하기 때문에, 센스 증폭기 활성화신호(EQB)의 상승이 늦어지면, 싱크로너스 마스크 ROM의 액세스 타임이 출력시간에 의해 율속(rate-determined, rate-limited)되어 버린다. 이렇게 함으로써, 센스 증폭기 활성화신호(EQB)를 상승시키는 타이밍은, CAS 레이텐시에 의해 결정되는 상승 타이밍으로부터 출력 시간 분만큼 앞의 타이밍으로 설정하는 것이 적합하다.

이상과 같은 이유로, 본 실시형태에서는 CAS 레이텐시가 “5”인 경우에는 센스 증폭기 활성화신호(EQB)를 “H”로 되돌리는 타이밍을 2번째 클록의 상승에 설정함과 동시에, 이 타이밍 이후의 기간을 출력시간에 할당하도록 한다. 따라서, 출력시간을 이 보다도 단축시킬 수 있는 것이라면, 센스 증폭기 활성화신호(EQB)를 “H”로 하는 타이밍을 2번째 클록의 상승보다 늦추어도 문제없고, 그렇게 함으로써 또한 판독 마진을 크게할 수 있다.

또한, 본 셀 신호(OFF셀, ON셀)의 전압 파형도 어느것은 포화하고, 센스 증폭기 활성화신호(EQB)를 “L”에 유지하여 그 이상 전압 변화가 인식되지 않는 상태가 된다. 그러나, 그러한 상태에 도달하는 것은 상당 정도의 시간이 경과하고 나서의 것으로, 본 실시형태와 같이 CAS 레이텐시가 “4” 내지 “9” 정도의 범위 내인 경우에는, 본 셀 신호(OFF셀, ON셀)가 포화되는 것이 예상되는 경우라도 가능한 한 느린 타이밍까지 센스 증폭기 활성화신호(EQB)를 “L”에 유지하는 쪽이 확실하게 판독할 수 있다.

② CAS 레이텐시 = “6”

CAS 레이텐시의 값이 “5” 이외의 경우도 상술한 동작과 거의 같기 때문에,상위점 만을 간단히 서술한다. 지금, CAS 레이텐시의 값으로서 “6”이 설정된 경우에는 모드 설정신호(MDCL1) 대신에 모드 설정신호(MDCL2)가 “L”이 된다. 이 경우도 내부클록(ICLK)의 “0번째 클록”에서 기본신호(LIN)에 마이너스의 펄스가 생성되고, 센스 증폭기 활성화신호(EQB)가 “L”로 천이된다. 즉, 이 경우는 기본신호(LIN)의 하강을 트리거로 하여 기본신호(LIN)에서 기준신호(DELCL2)에 마이너스의 펄스(도 7의 기준 파형①에 상당)가 생성된다.

다음에, “1번째 클록”의 상승으로부터 기준신호(DELCL1)에 마이너스의 펄스(도 7의 기준 파형②에 상당)가 생성되고, 또한 “2번째 클록”의 상승으로부터 기준신호(DELCL0)에 마이너스의 펄스(도 7의 기준 파형③에 상당)가 생성된다. 이 결과, 센스 증폭기 활성화신호 생성회로(5)는 3사이클 분의 폭을 가진 마이너스의 펄스를 센스 증폭기 활성화신호(EQB)로서 발생시킨다. 이에 의해, “3번째 클록”의 상승에서 센스 증폭기 활성화신호(EQB)가 “H”로 되돌아갈 때까지 센스 동작이 행하여진다. 이에 계속해서 상기와 같은 출력동작이 행하여지고, “5번째 클록”의 상승에 동기하여 센스 증폭기(11)로부터 전달된 데이터가 출력 버퍼(12)에 래치되어 “6번째 클록”으로부터 외부로 출력된다.

③ CAS 레이텐시 = “7” 내지 “9”/“4”

CAS 레이텐시의 값이 “7” 또는 “8”의 경우도 완전히 같다. 우선, CAS 레이텐시의 값이 “7”인 경우에는 모드 설정신호(MDCL3)가 “L”로 된다. 이 때문에, “0번째 클록”에서 생성되는 기본신호(LIN)에서 기준신호(DELCL3)에 마이너스의 펄스(도 7의 기준 파형①에 상당)가 생성되고, 센스 증폭기 활성화신호(EQB)가 “L”로 천이 된다. 그 후는, “1번째 클록” 내지 “3번째 클록”의 상승으로부터 기준신호(DELCL2 내지 DELCL0)에 각각 마이너스의 펄스(도 7의 기준 파형② 내지 ④에 각각 상당)가 생성되고, 4사이클 분의 폭을 가진 마이너스의 펄스가 센스 증폭기 활성화신호(EQB)로서 발생한다. 이 때문에, “4번째 클록”의 상승에 동기하여 센스 증폭기 활성화신호(EQB)가 “H”로 되돌아가고, 그 후의 출력동작에 의해 시스템측에서는 “7번째 클록”의 상승으로부터 데이터가 사용 가능하다.

또한, CAS 레이텐시의 값이 “8”인 경우에는 모드 설정신호(MDCL4)가 “L”로 된다. 이 때문에, 0번째 클록에서 생성되는 기본신호(LIN)로부터 기준신호(DELCL4)에 마이너스의 펄스(도 7의 기준 파형 ①에 상당)가 생성되어, 센스 증폭기 활성화신호(EQB)가 “L”로 천이된다. 그 후는, “1번째 클록” 내지 “4번째 클록”의 상승으로부터 기준신호(DELCL3 내지 DELCL0)에 각각 마이너스의 펄스(도 7의 기준 파형 ② 내지 ⑤에 각각 상당)가 생성되어, 5사이클 분의 폭을 가진 마이너스의 펄스가 센스 증폭기 활성화신호(EQB)로서 발생한다. 이 때문에, “5번째 클록”의 상승에 동기하여 센스 증폭기 활성화신호(EQB)가 “H”로 되돌아가고, 그 후의 출력동작에 의해 “8번째 클록”의 상승으로부터 데이터가 사용 가능하다.

또한, CAS 레이텐시의 값이 “4” 또는 “9”인 경우에 관해서는 특히 도시하지 않았지만 상술한 설명으로 용이하게 그 동작을 이해할 수 있다. 즉, CAS 레이텐시의 값이 “4”인 경우에는 모드 설정신호(MDCL0)가 “L”이 되기 때문에, 센스증폭기 활성화신호(EQB)에는 1사이클 분 폭의 마이너스의 펄스가 생성되어, “1번째 클록”의 상승에서 센스 증폭기 활성화신호(EQB)가 “H”로 되돌아간다. 또한, CAS 레이텐시의 값이 “9”인 경우에는 모드 설정신호(MDCL5)가 “L”이 되기 때문에, 센스 증폭기 활성화신호(EQB)에는 6사이클 분 폭의 마이너스의 펄스가 생성되어, “6번째 클록”의 상승에서 센스 증폭기 활성화신호(EQB)가 “H”로 되돌아간다.

이상과 같이, 본 실시형태에서는, READ 커맨드가 내부클록(ICLK)에 동기하여 주어진 시점에서 CAS 레이텐시의 값에 의하지 않고 센스 증폭기 활성화신호(EQB)를 “L”로 하는 한편, 센스 증폭기 활성화신호(EQB)를 “H”로 복귀되는 경우에는, CAS 레이텐시의 값에 따른 타이밍에서 내부클록(ICLK)에 동기되어 복귀되고 있다. 그 때, CAS 레이텐시의 값이 클수록 센스 증폭기 활성화신호(EQB)를 “H”에 되돌리는 타이밍을 느리게 하여 센스 증폭기 활성화 기간을 길게 한다. 이렇게 함으로써, CAS 레이텐시가 커짐에 따라 판독 마진이 그만큼 충분히 취할 수 있게 되어 판독이 유리하게 된다.

여기서, 도 9는 판독 동작을 행할 수 있는 클록의 상한 주파수와 CAS 레이텐시의 값과의 관계를 모식적으로 도시한 것이다. 본 실시형태에서는 CAS 레이텐시를 크게함에 따라 센스 증폭기 활성화 기간이 연장된다. 이 때문에, CAS 레이텐시를 크게할 수록 높은 클록 주파수라도 판독 동작이 가능하다. 따라서, 도시한 바와 같이 CAS 레이텐시의 값과 클록 주파수의 상한치와의 관계가 거의 선형으로 되고, CAS 레이텐시의 값을 크게 할 수록 클록 주파수의 상한치를 올려갈 수 있다.

또한, 본 실시형태에서는 외부클록(CLK)(따라서 내부클록(ICLK))에 동기하여 센스 증폭기 활성화신호(EQB)를 생성하고 있다. 이 때문에, 외부클록(CLK)의 주파수가 변화된 경우에도 그 주파수 변화에 추종하여 센스 증폭기 활성화 기간이 신축하게 된다.

(3)변형예

상술한 설명에서는 CAS 레이텐시의 값을 “4” 내지 “9”로 하고 있지만, 이것은 어디까지나 하나의 예이며, 어떠한 것이라도 좋다. 또한, 상술한 설명에서는 CAS 레이텐시가 “1”씩 증가할 때마다 센스 증폭기 활성화 기간이 1사이클씩 늘어나도록 했지만, 반드시 이와 같이 할 필요는 없다. 예를 들면, CAS 레이텐시의 값이 “4” 및 “5”일 때는 모두 1사이클 폭으로 하고, CAS 레이텐시의 값이 “6” 이상에서는 상술한 바와 같이 1사이클씩 증가시키도록 하여도 좋다. 또한 예를 들면, CAS 레이텐시의 값이 “4”일 때 1사이클 폭으로 하고, CAS 레이텐시의 값이 “5” 및 “6”에서는 모두 2사이클 폭으로 하고, CAS 레이텐시의 값이 “7” 이상에서는 상술한 바와 같이 1사이클씩 늘리는 등으로 하여도 좋다. 또한 예를 들면, CAS 레이텐시의 값이 “7”까지는 상술한 바와 같이 1사이클씩 늘리도록 하고, CAS 레이텐시의 값이 “8” 및 “9”같은 사이클 수로 하도록 하여도 좋다.

또한, 상술한 설명에서는 싱크로너스 마스크 ROM을 예로 들어 설명했지만, 본 발명은 이에 한정되는 것은 아니다. 즉, 판독 시간을 외부로부터의 지정에 따라서 가변할 수 있는 구성의 반도체 기억장치라면, SDRAM 등의 동기식 반도체 기억장치뿐만 아니라, 동기식이나 비동기식이나 ROM, RAM 어느 것인지를 불문하고 다양한 반도체 기억장치에 적용 가능하다. 또한, 상술한 바와 같이 클록의 상승에 동기하여 데이터 전송을 행하는 것 외에도, 클록의 상승 에지 및 하강 에지의 쌍방에서 데이터 전송을 행하는 DDR(Double Data Rate)기술을 채용한 반도체 기억장치 등에도 적용 가능하다.

예를 들면, 상술한 싱크로너스 마스크(ROM과 DRAM)에서는 이하와 같은 구성상의 차이가 있지만, 이 차이를 인식하고 있으면 본 발명을 DRAM 등에도 적용할 수 있다. 우선, 싱크로너스 마스크(ROM와 DRAM)에서는 판독을 위한 데이터 경로가 다르다. 즉, 싱크로너스 마스크 ROM에서는 CAS 신호(READ 커맨드)가 유효화된 시점에서 판독 대상의 메모리 셀이 하나로 특정된다. 그래서 이 시점에서 처음으로 센스 증폭기를 동작시킴과 동시에, 디짓선을 선택하여 판독 대상의 메모리 셀을 센스 증폭기에 접속한다. 그리고 판독 대상의 메모리 셀에 전류가 흐르는지의 여부를 센스 증폭기로 검지 함으로써 데이터를 센스한다. 따라서, 싱크로너스 마스크 ROM에서는 출력 데이터 1비트당 센스 증폭기가 1대로 종료한다.

이에 대하여, DRAM에서는 RAS 신호가 유효화된 시점에서 워드선을 활성화시킴과 동시에 모든 센스 증폭기를 동작시켜, 이 워드선에 접속되어 있는 메모리 셀에 기억되어 있는 데이터를 센스하여 래치한다. 그 후, CAS 신호가 유효화된 시점에서, 지정된 칼럼 어드레스에 대응하는 센스 증폭기의 데이터를 선택하여 출력한다. 따라서, DRAM에서는 디짓선의 수에 상당하는 대수의 센스 증폭기가 필요하지만, 이것은 일반적인 DRAM의 메모리 셀이 파괴 판독형인 것에 의한 것으로서, 센스 증폭기로 래치한 데이터를 메모리 셀에 대하여 재기입해야 할 필요가 있기 때문이다.

또한, 이상과 같은 상위점에 대응하여 다음과 같은 차이도 있다. 즉, 싱크로너스 마스크 ROM에서는 이퀄라이즈 동작과 센스 동작의 기간이 오버랩되어 있다. 이에 대하여, DRAM에서는 프리차지, 이퀄라이즈 동작을 위한 기간과 센스 동작의 기간이 다르고, 미리 디짓선의 프리차지 동작을 행함과 동시에 상보의 디짓선 쌍을 단락시켜 동 전위로 하여 이퀄라이즈 동작을 행한다. 그리고, 프리차지, 이퀄라이즈 동작이 종료한 후에 워드선을 활성화시켜 메모리 셀에 기억되어 있는 데이터를 센스 증폭기에 수용한 후, 어느 하나의 센스 증폭기를 선택하여 센스 결과를 출력한다.

또한, 싱크로너스 마스크 ROM의 센스 증폭기는, 메모리 셀에 흐르는 전류를 검출하여 메모리 셀에 기억되어 있는 데이터를 판별하고, 최종적으로는 전류를 전압으로 변환하고 있지만 본질적으로는 전류 검지형의 센스 증폭기이다. 이에 대하여, DRAM에서는 메모리 셀을 구성하는 커패시터에 전하가 축적되어 있는지의 여부로 데이터를 기억하고 있기 때문에, 그 전하를 판독함으로써 디짓선상에 생기는 미소한 전위로부터 기억 데이터를 판별하는 것이기에 전압 검출형의 센스 증폭기이다.

본 발명에서는 메모리 셀의 데이터의 판독 지시를 행하고 해당 테이터의 판독이 완료될때까지의 판독 동작기간을 상기 판독 지시를 행한 후 부터 외부로 출력될때까지의 시간을 나타내는 레이텐시 길이에 비례시키고 있으며, 이로 인해, 레이텐시 길이가 크게될수록 판독 동작기간도 길어져, 그만큼 판독할 때의 동작 마진을 확보할 수 있다. 따라서, 동작 주파수가 올라간 경우에도 레이텐시 길이를 크게 하는 것으로 타이밍 여유를 갖게 할 수 있기 때문에, 더욱 동작 주파수를 올릴 수 있다.

또한, 본 발명에서는, 판독 동작기간이 레이텐시 길이의 결정에 이용되는 소정의 클록신호에 동기되어 있다. 이때문에, 동작 주파수가 변화되었다고 해도 이에 수반하여 클록신호의 주기가 변화되기 때문에, 클록신호의 주기에 동기되어 판독 동작기간을 자동적으로 신축하여 조정할 수 있다.

또한 본 발명에서는, 판독 어드레스를 지정하는 어드레스 신호선에 주어진 레이텐시 길이의 데이터로부터 판독 동작기간을 설정하도록 하고 있다. 그렇게 함으로써, 어드레스 신호를 입력하기 위한 신호선을 레이텐시 길이의 설정을 위해 유용할 수 있고, 레이텐시 길이의 설정을 위해 특별한 신호선을 마련할 필요가 없게된다.

또한 본 발명에서는, 센스 증폭기 활성화 기간에 있어서, 레퍼런스 셀에 각각 흐르는 전류에 따라서 차동 증폭기의 차동 입력단에 인가되는 전압간의 전압차가 시간 경과에 따라 증대시켜 가도록 되어있다. 그렇게 함으로써, 레이텐시 길이에 비례시켜 센스 증폭기 활성화 기간을 길게 할 수록, 판독 대상의 메모리 셀과 레퍼런스 셀과의 전압차의 벌어짐이 크게되어 판독에 유리하게 된다.

또한 본 발명에서는, 판독의 완료부터 메모리 셀에 기억되어 있는 데이터를외부로 출력하기 까지의 출력기간을 레이텐시 길이로부터 제외한 기간을 판독 동작기간으로 설정하여도 좋다. 그렇게 함으로써, 출력시간에 의해 액세스 타임이 율속(rate-determined, rate-limited)되지 않도록 배려하면서, 판독 동작기간을 가능한 한 확보할 수 있기 때문에 판독 마진을 최대로 할 수 있다.

Claims

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메모리 셀(8, 110)에 기억되어 있는 데이터의 판독 지시를 행한 시점으로부터 상기 데이터가 상기 메모리 셀로부터 판독되어 외부로 출력되기까지의 시간을 나타내는 레이텐시 길이(CL)를 가변으로 설정하는 레이텐시 길이 설정회로(2, 4)와, 상기 판독 지시를 행하고 나서 상기 데이터의 판독이 완료되기까지의 판독 동작기간이 상기 레이텐시 길이에 비례하도록 제어하는 제어회로(3, 5)를 구비한 반도체 기억장치에 있어서,

상기 메모리 셀에 기억되어 있는 데이터의 판독을 행하는 센스 증폭기(11)를 구비하고,

상기 제어회로는 상기 센스 증폭기가 활성화되는 센스 증폭기 활성화 기간(EQB)에 상기 판독 동작기간을 비례시키는 것을 특징으로 하는 반도체 기억장치.
제 4 항에 있어서,

상기 제어회로는 상기 레이텐시 길이의 결정에 이용되는 클록신호(ICLK)의 1사이클만큼 유효하게 되는 기본신호(LIN)를 생성하고, 상기 기본신호를 상기 클록신호에 동기되어 차례로 지연시켜 상기 레이텐시 길이에 따른 개수의 기준신호(DELCL0 내지 DELCL5)를 생성하고, 이들 기준신호를 합성하여, 상기 센스 증폭기 활성화 기간을 설정하는 것을 특징으로 하는 반도체 기억장치.
제 4 항에 있어서,

상기 센스 증폭기는 상기 메모리 셀에 흐르는 전류의 전류량에 따라 상기 메모리 셀에 기억되어 있는 데이터를 판독하는 전류 검출형 센스 증폭기인 것을 특징으로 하는 반도체 기억장치.
제 4 항에 있어서,

상기 센스 증폭기는,

상기 센스 증폭기 활성화 기간에 동작하여 상기 메모리 셀에 기억되어 있는 데이터를 출력하는 차동 증폭기(100 내지 104)와,

상기 센스 증폭기 활성화 기간에 상기 차동 증폭기의 차동 출력단을 단락시키는 이퀄라이저(105)와,

상기 센스 증폭기 활성화 기간에 상기 차동 증폭기의 차동 입력단에 바이어스 전압을 공급하는 바이어스회로(113, 123)와,

상기 메모리 셀이 온 셀일 때 상기 차동 입력단의 일단(N2)에 인가되는 전압과, 상기 메모리 셀이 오프 셀일 때 상기 차동 입력단의 일단(N2)에 인가되는 전압과의 중간 전압을 상기 차동 입력단의 타단(N1)에 공급하는 레퍼런스 셀(120)과,

상기 레퍼런스 셀 및 판독 대상의 상기 메모리 셀에 각각 흐르는 전류를 검출하여 얻어지는 전압을 상기 차동 입력단에 공급하는 전류 검출기(111, 112, 121, 122)를 구비한 것을 특징으로 하는 반도체 기억장치.
제 7 항에 있어서,

상기 센스 증폭기는 상기 센스 증폭기 활성화 기간에 상기 메모리 셀에 흐르는 전류에 따라 상기 차동 입력단의 일단에 인가되는 전압과 상기 레퍼런스 셀에 흐르는 전류에 따라 상기 차동 입력단의 타단에 인가되는 전압과의 전압차를 시간 경과에 따라 증대시켜 가는 것을 특징으로 하는 반도체 기억장치.
삭제
외부 클록에 동기하여 메모리 셀로부터의 데이터를 판독을 행하는 반도체 기억장치에 있어서,

외부로부터 지정되는 CAS 레이턴시에 대응하여 상기 메모리 셀로부터의 데이터를 판독하는 센스 앰프의 활성화 기간을 변화시키는 것을 특징으로 하는 반도체 기억장치.