JP3693201B2 - 内部動作周波数設定可能なｄｒａｍ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は一般にＳＤＲＡＭに関し、詳しくは内部動作周波数を設定可能なＤＲＡＭに関する。
【０００２】
【従来の技術】
従来のＳＤＲＡＭに於ては、ＳＤＲＡＭの動作モードを規定するパラメータとして、ＣＡＳレイテンシ、バーストレングス、バーストタイプ等を外部から設定できる。これらのパラメータを設定する場合、ＳＤＲＡＭのコマンド入力からモード設定動作を指示し、アドレス入力からパラメータを入力してＳＤＲＡＭ内のモードレジスタにパラメータを書き込む。
【０００３】
図８は、従来の１６ＭＳＤＲＡＭに於けるモードレジスタセットを説明するための図である。図８（Ａ）は、ＳＤＲＡＭに供給されるクロック信号、図８（Ｂ）はコマンド入力、図８（Ｃ）はアドレス入力を示す。図８（Ｂ）及び（Ｃ）に示されるように、コマンド入力にモードレジスタセットコマンドＭＲＳを入力し、アドレス入力にモードレジスタに設定するデータを入力する。データ入力後、コマンド入力にアクティベイトコマンドＡＣＴを入力して、新規設定されたモードを有効にする。
【０００４】
図８（Ｄ）には、モードレジスタに設定されるデータとアドレス入力との関係を示す。図８（Ｄ）に示されるように、アドレス入力Ａ０からＡ２の３ビットはバーストレングスを設定し、アドレス入力Ａ３はバーストタイプを設定し、アドレス入力Ａ４からＡ６の３ビットはＣＡＳレイテンシを設定する。なおＡ７以上のビットは現時点では用いられない。
【０００５】
ＣＡＳレイテンシとは、データ読み出しコマンド入力に対して、データ読み出し動作の開始がどれくらい遅れるかを設定するパラメータである。図９は、ＣＡＳレイテンシを異なった値に設定した場合のデータ読み出し動作を示す。図９（Ａ）はＣＡＳレイテンシ４の場合、図９（Ｂ）はＣＡＳレイテンシ３の場合、図９（Ｃ）はＣＡＳレイテンシ２の場合、図９（Ｄ）はＣＡＳレイテンシ１の場合を示す。各図に於て、上がクロック入力、下がデータ読み出しを示す。また１番目のクロックパルスの入力で、コマンド入力がなされるものとする。
【０００６】
図に示されるように、ＣＡＳレイテンシの値を大きく設定すると、ＳＤＲＡＭのクロック周波数を大きくして動作を高速にすることが可能になる。それと同時に、ＣＡＳレイテンシの値が大きいとコマンド入力に対しての動作開始時の遅れが大きくなる。例えばＣＡＳレイテンシ４に於ては、クロック周波数167 ＭＨｚという高速な動作でデータ読み出しが可能となるが、データ読み出しの開始タイミングは、コマンド入力から４クロック後となる。また例えばＣＡＳレイテンシ１に於ては、クロック周波数は従来のＤＲＡＭと同等（56ＭＨｚ程度）となり、コマンド入力に対する動作開始の遅れは１クロック以内となりこれも従来のＤＲＡＭと同等になる。
【０００７】
ここで従来のＳＤＲＡＭに於けるデータ読み出し及びデータ書き込み動作を以下に説明する。図１０に、従来のＳＤＲＡＭのメモリコアの一部分を示す。
まずデータ読み出しの場合を以下に説明する。ワード線選択信号ＷＬがハイになると、トランジスタ２００が導通されてメモリセルＣＥＬＬに記憶された電位がセンスアンプ２０４に読み込まれる。コラム線選択信号ＣＬがハイになると、トランジスタ２０１及び２０２が導通されて、センスアンプ２０４のデータがローカルデータバスＬＤＢ０及びＬＤＢ１に供給される。ここでローカルデータバスＬＤＢ０及びＬＤＢ１は、相補信号を伝送するものであり一方がハイの時には他方はローとなる。ローカルデータバスＬＤＢ０及びＬＤＢ１に供給された相補信号は、グローバルデータバスＧＤＢ０及びＧＤＢ１に伝送される。このグローバルデータバスＧＤＢ０及びＧＤＢ１のデータが、データ読み出し信号Ｒｅａｄによって読み出しアンプ２０５から読み出される。
【０００８】
このようにデータ伝送を相補信号で行うことが最も高速なアクセス動作を可能にする。従って、一対のデータバス線は電源電圧より低い電位にプリチャージされ、同電位になるようにショート信号ＳＳを用いてトランジスタ２０３によって短絡される。連続読み出し動作に於ては、一度アクセスされた後、一対のデータバス線の電位をプリチャージ及びショート動作により同電位に設定して、次のアクセス動作のために準備しておく必要がある。
【０００９】
データ書き込み動作に於ては、まずデータ書き込み信号Ｗｒｉｔｅによってデータを書き込みアンプ２０６に書き込んで、グローバルデータバスＧＤＢ０及びＧＤＢ１にデータを供給する。以降は上述のデータ読み出し動作の逆であり、グローバルデータバスＧＤＢ０及びＧＤＢ１上のデータは、ローカルデータバスＬＤＢ０及びＬＤＢ１を介してセンスアンプ２０４に供給され、メモリセルＣＥＬＬに記憶される。データ書き込み動作も相補信号により行われるので、一対のデータバス線の電位をプリチャージ及びショート動作により同電位に設定しておく必要がある。
【００１０】
この様にデータ読み出し或いはデータ書き込み動作に於ては、まずプリチャージ及びショート動作により一対のデータバス線が同電位とされる。その後、コラム線選択信号ＣＬによりセンスアンプ２０４がアクセスされるタイミングで、一対のデータバス線のうちの一方が高電位に変化し、もう一方のデータバスが低電位に変化する。この電位変化が、データとして読み出されるか、或いはデータとして書き込まれることになる。その後、次のセンスアンプに対するアクセスに備えて、プリチャージ及びショート動作により一対のデータバス線を同電位とする。
【００１１】
従って、データ読み出し動作或いはデータ書き込み動作を実行する際には、プリチャージ及びショート動作とセンスアンプに対するコラム線選択動作とを、動作クロックの１サイクル中に行う必要がある。これらの動作は、当然ながら長い時間をかけるほど、動作の信頼性が向上する。
【００１２】
図９に示された上述の例に於ては、最も短い１サイクルの時間は６ｎｓである（167 ＭＨｚの場合）。従って、最高周波数の場合には、６ｎｓの期間をコラム線活性化時間（センスアンプアクセス時間）とショート動作時間（プリチャージは同時に行われる）に分割することになる。
【００１３】
図１１に、コラム線活性化動作及びショート動作を制御するための従来の回路を示す。図１１の回路は、ＮＯＲ回路４０、信号生成部１０、コラム線選択信号制御部４１、ショート信号制御部４２、Ｒｅａｄ信号制御部４３、及びＷｒｉｔｅ信号制御部４４を含む。信号生成部１０は、ＲＳフリップフロップを構成するＮＡＮＤ回路１１及び１２、遅延用インバータ２１乃至２９及びインバータ３０よりなる遅延部１３、インバータ１４及び１５、ＮＯＲ回路１６を含む。
【００１４】
図１２に図１１の回路の動作を説明するためのタイムチャートを示す。このタイムチャートは、１サイクルを６ｎｓとして、コラム線活性化時間を４ｎｓ、ショート時間を２ｎｓに分割した場合を示す。
ここでＮＯＲ回路４０を介して信号生成部１０に入力される信号ｉｎｚは、外部クロック信号ＣＬＫに同期して内部生成される内部パルス信号である。図１２（Ａ）乃至（Ｉ）に於て、ＣＬＫは外部クロック信号、ｉｎｚは内部パルス信号、ａｚは遅延部１３の出力信号、ｏｕｔｚは信号生成部１０の出力信号、ＣＬｚはコラム線選択信号制御部４１の出力信号、Ｓｈｏｒｔｘはショート信号制御部４２の出力信号、ＲｅａｄｚはＲｅａｄ信号制御部４３の出力信号、及びＷｒｉｔｅｚはＷｒｉｔｅ信号制御部４４の出力信号である。またＷＥｚはデータ読み出し動作とデータ書き込み動作とのいずれかを指定するための信号である。
【００１５】
図１１及び図１２を参照して、内部パルス信号ｉｎｚがローからハイに変化すると、ＮＡＮＤ回路１１及び１２からなるフリップフロップの状態が変化して、ＮＡＮＤ回路１１の出力がローからハイに変化する。この変化は図１２（Ｄ）に示されるように、出力信号ｏｕｔｚのローからハイへの変化として現われる。またＮＡＮＤ回路１１の出力のローからハイへの変化は遅延部１３によって遅延され、図１２（Ｃ）に示されるように出力信号ａｚのローからハイへの立ち上がりとして現われる。出力信号ａｚはインバータ１４を介してフリップフロップに入力されるので、出力信号ａｚのローからハイへの変化によってフリップフロップのＮＡＮＤ回路１１の出力がハイからローへと変化する。この変化は図１２（Ｄ）に示されるように、出力信号ｏｕｔｚのハイからローへの変化として現われる。このように内部パルス信号ｉｎｚの各パルスの立ち上がりを契機として、出力信号ｏｕｔｚは、所定時間（４ｎｓ）の間ハイとなる。この所定時間の間隔は、遅延部１３の遅延時間によって決定される。
【００１６】
出力信号ｏｕｔｚは、コラム線選択信号制御部４１、ショート信号制御部４２、Ｒｅａｄ信号制御部４３、及びＷｒｉｔｅ信号制御部４４に供給される。コラム線選択信号制御部４１は、遅延用インバータ５１乃至５３及びインバータ５４によって、出力信号ｏｕｔｚを所定時間遅延させて出力信号ＣＬｚとして出力する。出力信号ＣＬｚは図１２（Ｅ）に示されており、図１０のコラム線選択信号ＣＬに対応する。ショート信号制御部４２は、遅延用インバータ５５乃至５８及びインバータ５９によって、出力信号ｏｕｔｚを所定時間遅延させた後に反転して出力信号Ｓｈｏｒｔｘとして出力する。出力信号Ｓｈｏｒｔｘは図１２（Ｆ）に示されており、図１０のショート信号ＳＳに対応する。
【００１７】
またＲｅａｄ信号制御部４３は、遅延用インバータ６１及び６２及びインバータ６３によって、出力信号ｏｕｔｚを所定時間遅延させて出力信号Ｒｅａｄｚとして出力する。Ｗｒｉｔｅ信号制御部４４は、遅延用インバータ６５及びインバータ６６及び６７によって、出力信号ｏｕｔｚを所定時間遅延させて出力信号Ｗｒｉｔｅｚとして出力する。Ｒｅａｄ信号制御部４３のＮＯＲ回路６４及びＷｒｉｔｅ信号制御部４４のＮＡＮＤ回路６８は、信号ＷＥｚを入力として、読み出し動作と書き込み動作とを判別するために用いられる。ここでＲｅａｄｚ信号は図１０の読み出し信号Ｒｅａｄに対応し、Ｗｒｉｔｅｚ信号は図１０の書き込み信号Ｗｒｉｔｅに対応する。
【００１８】
このように、図１２に示されるコラム線選択信号ＣＬ（ＣＬｚ）とショート信号ＳＳ（Ｓｈｏｒｔｘ）とは、逆相の信号として供給される。コラム線選択信号ＣＬのハイ期間は４ｎｓであり、１サイクルは６ｎｓであるから、ショート信号ＳＳのハイ期間は２ｎｓとなる。つまりコラム線活性化動作とショート動作とで、１サイクルを４ｎｓと２ｎｓとに分割することになる。
【００１９】
図１３（Ａ）乃至（Ｃ）は、ＣＡＳレイテンシが３で１サイクルが７ｎｓの場合を示し、図１４（Ａ）乃至（Ｃ）は、ＣＡＳレイテンシが２で１サイクルが９ｎｓの場合を示す。また図１５（Ａ）乃至（Ｃ）は、ＣＡＳレイテンシが１で１サイクルが１８ｎｓの場合を示す。各図に於て、外部クロックＣＬＫ、コラム線選択信号ＣＬｚ、及びショート信号Ｓｈｏｒｔｘが示される。
【００２０】
図１１に示されるように遅延部１３の信号遅延時間は一定であるから、ＣＡＳレイテンシが変更されても、コラム線選択信号ＣＬｚのパルス長（信号がハイレベルである期間の長さ）は４ｎｓで変化することはない。従って、図１３乃至図１５に示されるように、ＣＡＳレイテンシが３、２、１と短縮されていっても、コラム線活性化動作のための時間は４ｎｓで固定であり、ショート動作のための時間だけが、３ｎｓ、５ｎｓ、１４ｎｓと増えていくことになる。
【００２１】
【発明が解決しようとする課題】
一般に、ＳＤＲＡＭが提供されるとき、実際に用いる最も高速なモードはＣＡＳレイテンシ３であり、それ以上高速なＣＡＳレイテンシ４は、将来の更なる高速動作のために用意されている。ところが上述のようにコラム線活性化動作期間は、ＣＡＳレイテンシ４で動作可能である長さ（上述の例では４ｎｓ）に設定される。そしてそれ以下のＣＡＳレイテンシに対しても、同一のコラム線活性化動作期間（４ｎｓ）が割り当てられる。
【００２２】
このようにＣＡＳレイテンシ４に合わせてコラム線活性化動作期間を設定することは、最高速のメモリ動作に合わせてコラム線活性化動作期間を設定することになる。実際に製造されたメモリチップのうちでは、最高速のＣＡＳレイテンシ４ではコラム線活性化動作のマージンが充分でなく、動作不可能な製品が何パーセントか含まれることは避けられない。ところが全てのＣＡＳレイテンシに対して同一のコラム線活性化動作期間を割り当てているので、このような不良製品は、将来の高速動作のためのＣＡＳレイテンシ４だけでなく、実際に用いるＣＡＳレイテンシ３、２、及び１に於ても動作不可能となってしまう。従って歩留り率が下がるという問題がある。
【００２３】
従って本発明は、最高速の動作周波数に対応するＣＡＳレイテンシでは動作不可能であっても、それ以下のＣＡＳレイテンシに対しては動作可能なＤＲＡＭを提供することを目的とする。
【００２４】
【課題を解決するための手段】
請求項１の発明に於ては、ＤＲＡＭは、メモリセルアレイと、該メモリセルアレイにデータを読み書きするセンスアンプと、該センスアンプに接続された一対のデータバスと、該一対のデータバスを互いに短絡する短絡回路と、該センスアンプを該一対のデータバスに導通するアクセス期間及びアクセスタイミング、更に該短絡回路の短絡期間及び短絡タイミングを定める少なくとも一つの信号を生成する制御回路と、ＤＲＡＭの動作モードを規定するパラメータを格納するモードレジスタを含み、前記制御回路は、該少なくとも一つの信号のパルス長によって該アクセス期間及び該短絡期間を定義する信号生成部と、該パラメータに応じて該パルス長を調整するパルス長制御部を含み、該パラメータに応じて該アクセス期間と該短絡期間との両者を設定することを特徴とする。
【００２５】
上記発明に於ては、モードレジスタに格納されたパラメータに応じてアクセス期間と短絡期間との両方を設定可能であるために、ＤＲＡＭがある動作モードに設定された場合にはＤＲＡＭが動作不可能であったとしても、パラメータを変更して他の動作モードに設定した場合には、アクセス期間及び短絡期間とに充分なマージンを設けてＤＲＡＭを動作可能とすることが出来る。またパルス長を調整することによってアクセス期間及び短絡期間を所望の長さに設定することが出来る。
【００２８】
請求項２の発明に於ては、請求項１記載のＤＲＡＭに於て、前記パラメータは、前記ＤＲＡＭの最高動作周波数を規定するＣＡＳレイテンシであることを特徴とする。上記発明に於ては、モードレジスタに設定されたＣＡＳレイテンシよってアクセス期間と短絡期間との両方を設定可能であるために、ＤＲＡＭの内部動作周波数がある周波数に設定された場合にはＤＲＡＭが動作不可能であったとしても、ＣＡＳレイテンシを変更して他の周波数に設定した場合には、アクセス期間及び短絡期間とに充分なマージンを設けることが出来る。
【００３０】
請求項３の発明に於ては、請求項２記載のＤＲＡＭに於て、前記パルス長制御部は、前記ＣＡＳレイテンシの各設定値に対して、前記アクセス期間及び前記短絡期間の比率が一定になるように前記パルス長を調整することを特徴とする。
【００３１】
上記発明に於ては、ＣＡＳレイテンシが短くなり動作周波数の１サイクルが長くなったとき、アクセス期間と短絡期間とが同一の比率を保ったまま長くなるので、最長のＣＡＳレイテンシではアクセス期間或いは短絡期間が不十分であっても、それ以下のＣＡＳレイテンシではアクセス期間及び短絡期間に充分なマージンを設けることが出来る。
【００３２】
請求項４の発明に於ては、請求項３記載のＤＲＡＭに於て、前記パルス長制御部は、前記ＣＡＳレイテンシの少なくとも幾つかの設定値に対してのみ前記アクセス期間及び前記短絡期間の比率が一定になるように前記パルス長を調整し、前記ＣＡＳレイテンシのそれ以外の設定値に対しては該パルス長を変化させないことを特徴とする。
【００３３】
上記発明に於ては、アクセス期間及び短絡期間に充分なマージンが得られるようなＣＡＳレイテンシに於てはパルス長の調整を行わないことによって、パルス長制御部の不必要な回路規模増大を避けることが出来る。請求項５の発明に於ては、ＤＲＡＭの内部動作タイミングを変更する方法は、メモリセルアレイにデータを読み書きするセンスアンプと該センスアンプに接続された一対のデータバスが設けられ、該センスアンプと該一対のデータバスとを導通するアクセス期間が第１の信号のパルス長によって規定され、該一対のデータバスを互いに短絡する短絡期間が第２の信号のパルス長によって規定されるＤＲＡＭに於て、ａ）該ＤＲＡＭの動作モードを規定するパラメータをモードレジスタに格納し、ｂ）該パラメータに基づいて、該第１の信号のパルス長と該第２の信号のパルス長の比率が一定であるように、該第１の信号のパルス長と該第２の信号のパルス長を変更する各段階を含むことを特徴とする。
【００３４】
上記発明に於ては、センスアンプをアクセスするアクセス期間と一対のデータバスを短絡する短絡期間との両方をモードレジスタ内のパラメータに基づいて変更可能であるために、ＤＲＡＭの内部動作周波数が最高周波数に設定された場合にはＤＲＡＭが動作不可能であったとしても、他の周波数に設定された場合にはアクセス期間及び短絡期間とに充分なマージンを設けてＤＲＡＭを動作可能とすることが出来る。また動作モードに応じて動作周波数の１サイクルが長くなったとき、アクセス期間と短絡期間とが同一の比率を保ったまま長くなるので、ある動作モードではアクセス期間或いは短絡期間が不十分であっても、それ以外の動作モードではアクセス期間及び短絡期間に充分なマージンを設けることが出来る。
【００３５】
請求項６の発明に於ては、請求項５記載の方法に於て、前記パラメータはＣＡＳレイテンシであることを特徴とする。上記発明に於ては、モードレジスタに設定されたＣＡＳレイテンシよってアクセス期間と短絡期間との両方を設定可能であるために、ＤＲＡＭの内部動作周波数が最高周波数に設定された場合にはＤＲＡＭが動作不可能であったとしても、ＣＡＳレイテンシを短くしてより低い周波数に設定した場合には、アクセス期間及び短絡期間とに充分なマージンを設けることが出来る。
【００４０】
【発明の実施の形態】
以下に本発明の原理と実施例を添付の図面を用いて説明する。
図１に本発明の原理による読み出し・書き込み制御部１を示す。図１に於て、図１１と同一の符号は同一の番号で参照され、その説明は省略される。図１の読み出し・書き込み制御部１は、信号生成部１０、コラム線選択信号制御部４１、ショート信号制御部４２、Ｒｅａｄ信号制御部４３、及びＷｒｉｔｅ信号制御部４４を含み、これらの構成要素は図１１に示される従来技術のものと同一である。読み出し・書き込み制御部１は更に、信号生成部１０の動作をＣＡＳレイテンシ判別信号によって制御するＣＡＳレイテンシ判定制御部７０を含む。
【００４１】
ＣＡＳレイテンシ判別制御部７０は、ＣＡＳレイテンシの設定値を示すＣＡＳレイテンシ判別信号ＣＬ１ｚ乃至ＣＬ４ｚを受け取り、ＣＡＳレイテンシ判別信号に応じて、信号生成部１０が設定するコラム線活性化時間及びショート時間を変化させる。具体的には、例えば、ＣＡＳレイテンシが減少して１サイクルの時間が増大するに従い、コラム線活性化時間及びショート時間を同一の割合で増大させる。即ち例えば、ＣＡＳレイテンシ４に於てコラム線活性化時間及びショート時間が２：１の割合で設定されるならば、ＣＡＳレイテンシ３、２、及び１に於ても、コラム線活性化時間及びショート時間を２：１の割合に保つ。
【００４２】
このようにコラム線活性化時間及びショート時間を、最高速クロックに対応するＣＡＳレイテンシで設定された動作可能極限に近い値から、低速動作に移行するにつれて増大させることにより、他のＣＡＳレイテンシが設定された場合に、コラム線活性化時間及びショート時間の両方に対して充分なマージンを確保することが出来る。従って、仮に最高速クロックに対応するＣＡＳレイテンシで設定されたコラム線活性化時間或いはショート時間に於ては動作不可能で不良となった製品であっても、それ以下のＣＡＳレイテンシに於ては動作可能となる可能性が高い。
【００４３】
図２は本発明の実施例による読み出し・書き込み制御部１を示す。図２に於て、図１１と同一の符号は同一の番号で参照され、その説明は省略される。図２の読み出し・書き込み制御部１は、信号生成部１０、コラム線選択信号制御部４１、ショート信号制御部４２、Ｒｅａｄ信号制御部４３、及びＷｒｉｔｅ信号制御部４４を含み、これらの構成要素は図１１に示される従来技術のものと基本的に同一である。読み出し・書き込み制御部１は更に、ＣＡＳレイテンシ判定制御部７０を含む。ＣＡＳレイテンシ判定制御部７０が設けられたのに従って、信号生成部１０のインバータ１４は削除されている。
【００４４】
ＣＡＳレイテンシ判定制御部７０は、第１の遅延部７１と、第２の遅延部７２と、ＮＡＮＤ回路７３とを含む。第１の遅延部７１は、遅延用インバータ８１乃至８５、インバータ８６、及びＮＡＮＤ回路８７を含む。第２の遅延部７２は、遅延用インバータ９１乃至９５、ＮＯＲ回路９６、及びＮＡＮＤ回路９７を含む。
【００４５】
図３に図２の回路の動作を説明するためのタイムチャートを示す。このタイムチャートは、ＣＡＳレイテンシを４に設定した場合に、１サイクルの長さを６ｎｓとして、コラム線活性化時間を４ｎｓ、ショート時間を２ｎｓに分割した場合を示す。
【００４６】
図３（Ａ）乃至（Ｈ）に於て、ＣＬＫは外部クロック信号、ｉｎｚは内部パルス信号、ａｚは遅延部１３の出力信号、ｂｚはＣＡＳレイテンシ判定制御部７０の第１の遅延部７１の出力信号、ｃｚはＣＡＳレイテンシ判定制御部７０の第２の遅延部７２の出力信号、ｏｕｔｚは信号生成部１０の出力信号、ＣＬｚはコラム線選択信号制御部４１の出力信号、Ｓｈｏｒｔｘはショート信号制御部４２の出力信号である。
【００４７】
図２及び図３を参照して、内部パルス信号ｉｎｚがローからハイに変化すると、ＮＡＮＤ回路１１及び１２からなるフリップフロップの状態が変化して、ＮＡＮＤ回路１１の出力がローからハイに変化する。この変化は図３（Ｆ）に示されるように、出力信号ｏｕｔｚのローからハイへの変化として現われる。またＮＡＮＤ回路１１の出力のローからハイへの変化は遅延部１３によって遅延され、図３（Ｃ）に示されるように出力信号ａｚのローからハイへの立ち上がりとして現われる。
【００４８】
図３はＣＡＳレイテンシが４の場合を示すので、ＣＡＳレイテンシ判別信号ＣＬ４ｚ乃至ＣＬ１ｚのうちで、ＣＡＳレイテンシ４に対応するＣＬ４ｚのみがハイとなっている。この時、インバータ８６及びＮＯＲ回路９６の出力はローとなるので、第１の遅延部７１の出力信号ｂｚと第２の遅延部７２の出力信号ｃｚとは共にハイとなる。従って、出力信号ａｚに対してＮＡＮＤ回路７３はインバータとして動作することになる。
【００４９】
従って、出力信号ａｚはインバータとして動作するＮＡＮＤ回路７３を介してフリップフロップに入力されるので、出力信号ａｚのローからハイへの変化によってフリップフロップのＮＡＮＤ回路１１の出力がハイからローへと変化する。この変化は図３（Ｆ）に示されるように、出力信号ｏｕｔｚのハイからローへの変化として現われる。このように内部パルス信号ｉｎｚの各パルスの立ち上がりを契機として、出力信号ｏｕｔｚは、所定時間（４ｎｓ）の間ハイとなる。この所定時間の長さは、遅延部１３の遅延時間によって決定される。
【００５０】
コラム線選択信号制御部４１は、出力信号ｏｕｔｚを所定時間遅延させて出力信号ＣＬｚとして出力する。出力信号ＣＬｚは図３（Ｇ）に示されており、図１０のコラム線選択信号ＣＬに対応する。ショート信号制御部４２は、出力信号ｏｕｔｚを所定時間遅延させた後に反転して出力信号Ｓｈｏｒｔｘとして出力する。出力信号Ｓｈｏｒｔｘは図３（Ｈ）に示されており、図１０のショート信号ＳＳに対応する。
【００５１】
このように、図３に示されるコラム線選択信号ＣＬ（ＣＬｚ）とショート信号ＳＳ（Ｓｈｏｒｔｘ）とは、逆相の信号として供給される。遅延部１３の遅延時間によって決定されるコラム線選択信号ＣＬのハイ期間は４ｎｓであり、１サイクルは６ｎｓであるから、ショート信号ＳＳのハイ期間は２ｎｓとなる。つまりコラム線活性化動作とショート動作とで、１サイクルを４ｎｓと２ｎｓとに２：１の割合に分割することになる。
【００５２】
図４に図２の回路の動作を説明するためのタイムチャートを示す。このタイムチャートは、ＣＡＳレイテンシを３に設定した場合に、１サイクルの長さを７ｎｓとして、コラム線活性化時間を4.6 ｎｓ、ショート時間を2.4 ｎｓに分割する場合を示す。
【００５３】
図２及び図４を参照して、内部パルス信号ｉｎｚがローからハイに変化すると、ＮＡＮＤ回路１１及び１２からなるフリップフロップの状態が変化して、ＮＡＮＤ回路１１の出力がローからハイに変化する。この変化は図４（Ｆ）に示されるように、出力信号ｏｕｔｚのローからハイへの変化として現われる。またＮＡＮＤ回路１１の出力のローからハイへの変化は遅延部１３によって遅延され、図４（Ｃ）に示されるように出力信号ａｚのローからハイへの立ち上がりとして現われる。
【００５４】
図４はＣＡＳレイテンシが３の場合を示すので、ＣＡＳレイテンシ判別信号ＣＬ４ｚ乃至ＣＬ１ｚのうちで、ＣＡＳレイテンシ３に対応するＣＬ３ｚのみがハイとなっている。この時、ＣＬ４ｚがローであるからインバータ８６の出力はハイとなり、第１の遅延部７１のＮＡＮＤ回路８７はインバータとして動作する。従って、第１の遅延部７１に入力された信号ａｚは、第１の遅延部７１によって所定時間遅延されて、出力信号ｂｚとしてＮＡＮＤ回路７３に入力される。
【００５５】
またＣＬ３ｚがハイであるので、ＮＯＲ回路９６の出力はローとなり、第２の遅延部７２の出力信号ｃｚはハイとなる。従って、ＮＡＮＤ回路７３に於て出力信号ｃｚは無視することが出来る。
従って、出力信号ａｚと出力信号ｂｚとのＮＡＮＤがＮＡＮＤ回路７３を介してフリップフロップに入力されるので、出力信号ｂｚのローからハイへの変化によってフリップフロップのＮＡＮＤ回路１１の出力がハイからローへと変化する。この変化は図４（Ｆ）に示されるように、出力信号ｏｕｔｚのハイからローへの変化として現われる。このように内部パルス信号ｉｎｚの各パルスの立ち上がりを契機として、出力信号ｏｕｔｚは、所定時間（4.6 ｎｓ）の間ハイとなる。この所定時間の長さは、遅延部１３及び第１の遅延部７１の合計の遅延時間によって決定される。
【００５６】
コラム線選択信号制御部４１は、出力信号ｏｕｔｚを所定時間遅延させて出力信号ＣＬｚとして出力する。出力信号ＣＬｚは図４（Ｇ）に示されており、図１０のコラム線選択信号ＣＬに対応する。ショート信号制御部４２は、出力信号ｏｕｔｚを所定時間遅延させた後に反転して出力信号Ｓｈｏｒｔｘとして出力する。出力信号Ｓｈｏｒｔｘは図４（Ｈ）に示されており、図１０のショート信号ＳＳに対応する。
【００５７】
このように、図４に示されるコラム線選択信号ＣＬ（ＣＬｚ）とショート信号ＳＳ（Ｓｈｏｒｔｘ）とは、逆相の信号として供給される。遅延部１３及び第１の遅延部７１の合計遅延時間によって決定されるコラム線選択信号ＣＬのハイ期間は4.6 ｎｓであり、１サイクルは７ｎｓであるから、ショート信号ＳＳのハイ期間は2.4 ｎｓとなる。つまりコラム線活性化動作とショート動作とで、１サイクルを4.6 ｎｓと2.4 ｎｓとに約２：１の割合に分割することになる。
【００５８】
図５に図２の回路の動作を説明するためのタイムチャートを示す。このタイムチャートは、ＣＡＳレイテンシを２に設定した場合に、１サイクルの長さを９ｎｓとして、コラム線活性化時間を６ｎｓ、ショート時間を３ｎｓに分割する場合を示す。
【００５９】
図２及び図５を参照して、内部パルス信号ｉｎｚがローからハイに変化すると、ＮＡＮＤ回路１１及び１２からなるフリップフロップの状態が変化して、ＮＡＮＤ回路１１の出力がローからハイに変化する。この変化は図５（Ｆ）に示されるように、出力信号ｏｕｔｚのローからハイへの変化として現われる。またＮＡＮＤ回路１１の出力のローからハイへの変化は遅延部１３によって遅延され、図５（Ｃ）に示されるように出力信号ａｚのローからハイへの立ち上がりとして現われる。
【００６０】
図５はＣＡＳレイテンシが２の場合を示すので、ＣＡＳレイテンシ判別信号ＣＬ４ｚ乃至ＣＬ１ｚのうちで、ＣＡＳレイテンシ２に対応するＣＬ２ｚのみがハイとなる。この時、ＣＬ４ｚがローであるからインバータ８６の出力はハイとなり、第１の遅延部７１のＮＡＮＤ回路８７はインバータとして動作する。従って、第１の遅延部７１に入力された信号ａｚは、第１の遅延部７１によって所定時間遅延されて、出力信号ｂｚとしてＮＡＮＤ回路７３及び第２の遅延回路７２に供給される。
【００６１】
第２の遅延回路７２に於て、ＣＡＳレイテンシ判別信号ＣＬ４ｚ及びＣＬ３ｚが共にローであるので、ＮＯＲ回路９６の出力はハイとなり、ＮＡＮＤ回路９７はインバータとして動作する。従って、第２の遅延部７２に入力された信号ｂｚは、第２の遅延部７２によって所定時間遅延されて、出力信号ｃｚとしてＮＡＮＤ回路７３に入力される。
【００６２】
従って、出力信号ａｚ、ｂｚ、及びｃｚのＮＡＮＤがＮＡＮＤ回路７３を介してフリップフロップに入力されるので、出力信号ｃｚのローからハイへの変化によってフリップフロップのＮＡＮＤ回路１１の出力がハイからローへと変化する。この変化は図５（Ｆ）に示されるように、出力信号ｏｕｔｚのハイからローへの変化として現われる。このように内部パルス信号ｉｎｚの各パルスの立ち上がりを契機として、出力信号ｏｕｔｚは、所定時間（６ｎｓ）の間ハイとなる。この所定時間の長さは、遅延部１３、第１の遅延部７１、及び第２の遅延部７２の合計の遅延時間によって決定される。
【００６３】
コラム線選択信号制御部４１は、出力信号ｏｕｔｚを所定時間遅延させて出力信号ＣＬｚとして出力する。出力信号ＣＬｚは図５（Ｇ）に示されており、図１０のコラム線選択信号ＣＬに対応する。ショート信号制御部４２は、出力信号ｏｕｔｚを所定時間遅延させた後に反転して出力信号Ｓｈｏｒｔｘとして出力する。出力信号Ｓｈｏｒｔｘは図５（Ｈ）に示されており、図１０のショート信号ＳＳに対応する。
【００６４】
このように、図５に示されるコラム線選択信号ＣＬ（ＣＬｚ）とショート信号ＳＳ（Ｓｈｏｒｔｘ）とは、逆相の信号として供給される。遅延部１３、第１の遅延部７１、及び第２の遅延部７２の合計遅延時間によって決定されるコラム線選択信号ＣＬのハイ期間は６ｎｓであり、１サイクルは９ｎｓであるから、ショート信号ＳＳのハイ期間は３ｎｓとなる。つまりコラム線活性化動作とショート動作とで、１サイクルを６ｎｓと３ｎｓとに２：１の割合で分割することになる。
【００６５】
図６に図２の回路の動作を説明するためのタイムチャートを示す。このタイムチャートは、ＣＡＳレイテンシを１に設定した場合に、１サイクルの長さを１８ｎｓとして、コラム線活性化時間を６ｎｓ、ショート時間を１２ｎｓに分割する場合を示す。
【００６６】
図６はＣＡＳレイテンシが１の場合を示すので、ＣＡＳレイテンシ判別信号ＣＬ４ｚ乃至ＣＬ１ｚのうちで、ＣＡＳレイテンシ１に対応するＣＬ１ｚのみがハイとなる。ＣＡＳレイテンシ判別信号ＣＬ４ｚ及びＣＬ３ｚは共にローであるので、図２の回路は、図５のＣＡＳレイテンシが２の場合と同一の動作をすることになる。
【００６７】
従って図６（Ｂ）に示されるコラム線選択信号ＣＬ（ＣＬｚ）と図６（Ｃ）に示されるショート信号ＳＳ（Ｓｈｏｒｔｘ）とは、図５の場合と同様に逆相の信号として供給される。但し、図６の場合の１サイクルは１８ｎｓであるから、遅延部１３、第１の遅延部７１、及び第２の遅延部７２の合計遅延時間によって決定されるコラム線選択信号ＣＬのハイ期間は６ｎｓと同一であるが、、ショート信号ＳＳのハイ期間は１２ｎｓとなる。つまりコラム線活性化動作とショート動作とで、１サイクルを６ｎｓと１２ｎｓとに１：２の割合で分割することになる。
【００６８】
本実施例に於ては、上述のように、ＣＡＳレイテンシ１の場合にＣＡＳレイテンシ２の場合と同一のコラム線活性化時間を用いる。これはＣＡＳレイテンシ２の場合はＣＡＳレイテンシ４の場合と比較して、コラム線活性化時間に充分なマージンがあると判断できるので、ＣＡＳレイテンシ１用の遅延部を特別に設けないでも、ＣＡＳレイテンシ２と同様の設定を用いれば支障がないからである。このような構成は、遅延部を配置するための回路面積を考慮した場合に好ましい。勿論、ＣＡＳレイテンシ１用に第３の遅延部を設けて、１サイクルを２：１の割合に分割するように、コラム線活性化動作とショート動作とを設定することは容易である。
【００６９】
図７は、本発明によるＳＤＲＡＭのブロック図を示す。図７のＳＤＲＡＭは、クロック信号入力端子１０１、コマンド信号入力端子１０２、アドレス信号入力端子１０３、データ信号入出力端子１０４、内部クロック発生部１０５、コマンド入力バッファ１０６、アドレス入力バッファ１０７、データ出力バッファ１０８、データ入力バッファ１０９、モードレジスタコントロール部１１０、モードレジスタ１１１、コマンドデコード部１１２、アドレスデコード部１１３、パインライン１１４及び１１５、書き込みコントロール部１１６、書き込みアンプ１１７、センスアンプ１１８、ショート回路１１９、読み出しアンプ１２０、メモリセルアレイ１２１、及び図１に示す読み出し・書き込み制御部１を含む。
【００７０】
図７の本発明によるＳＤＲＡＭに於ては、読み出し・書き込み制御部１として、例えば図２に示す回路が用いられる。読み出し・書き込み制御部１として従来の図１１の回路ではなく図２の回路を用いる以外は、従来のＳＤＲＡＭと同一の構造である。
【００７１】
図７のＳＤＲＡＭの動作を簡単に説明する。クロック信号入力端子１０１に供給されたクロック信号は、内部クロック発生部１０５に供給されて、内部回路を制御するための様々な内部クロック信号が生成される。内部クロック発生部１０５から供給される内部クロック信号に基づいて、コマンド入力バッファ１０６、アドレス入力バッファ１０７、及びデータ入力バッファ１０９は各々、コマンド信号入力端子１０２、アドレス信号入力端子１０３、データ信号入出力端子１０４に入力されたコマンド信号、アドレス信号、及びデータ信号を取り込む。
【００７２】
入力されたコマンド信号は、コマンド入力バッファ１０６からコマンドデコード部１１２に供給されてデコードされる。コマンドのデコード結果に応じて、内部回路が制御される。コマンドとしてモードレジスタセットコマンドが与えられたときには、モードレジスタコントロール部１１０がモードレジスタセットコマンドに応じて、アドレス入力バッファ１０７から供給されたアドレス信号をモードレジスタ１１１に書き込む。
【００７３】
入力されたアドレス信号は、アドレス入力バッファ１０７からアドレスデコード部１１３に供給されてデコードされる。アドレスのデコード結果に応じて、メモリセルアレイ１２１の指定されたアドレスがアクセスされる。
入力されたデータ信号は、データ入力バッファ１０９から、書き込みアンプ１１７とセンスアンプ１１８とを介して、メモリセルアレイ１２１の指定されたアドレスに格納される。逆にメモリセルアレイ１２１の指定されたアドレスから読み出されたデータは、センスアンプ１１８、読み出しアンプ１２０、パイプライン１１４及び１１５を介して、データ出力バッファ１０８に供給される。データ出力バッファ１０８は、内部クロック発生部１０５からの内部クロックに基づいて、データをデータ入出力端子１０４に出力する。
【００７４】
書き込みコントロール部１１６は、コマンドデコード部１１２のコマンドデコード結果に応じて、図１のＲｅａｄ／Ｗｒｉｔｅ識別信号（図２のＷＥｚ）を読み出し・書き込み制御部１に供給する。またコマンドデコード結果に基づいて、データ入力バッファ１０９を制御する。
【００７５】
モードレジスタ１１１は、設定されたＣＡＳレイテンシを示すＣＡＳレイテンシ判別信号ＣＬ１ｚ乃至ＣＬ４ｚを出力する（ＣＡＳレイテンシ設定が４以上可能なときには、更にＣＬ５ｚ・・・を出力する）。これらのＣＡＳレイテンシ判別信号はＣＬ１ｚ乃至ＣＬ４ｚ、読み出し・書き込み制御部１に供給される。
【００７６】
読み出し・書き込み制御部１は前述のように、コラム線選択信号ＣＬ、ショート信号ＳＳ、書き込み信号Ｗｒｉｔｅ、及び読み出し信号Ｒｅａｄを生成する。コラム線選択信号ＣＬは、複数のセンスアンプを含むセンスアンプ１１８に供給されて、選択されたセンスアンプに対するデータ読み出し・データ書き込みを所定期間（コラム線活性化時間）だけ可能にする。ショート信号ＳＳは、ショート回路１１９に供給されて、所定期間（ショート時間）だけグローバルデータバスＧＤＢ０及びＧＤＢ１を短絡する。書き込み信号Ｗｒｉｔｅは、書き込みアンプ１１７に供給されて、データ入力バッファ１０９からの入力データを所定のタイミングでグローバルデータバスＧＤＢ０及びＧＤＢ１に供給する。書き込み信号Ｒｅａｄは、読み出しアンプ１２０に供給されて、グローバルデータバスＧＤＢ０及びＧＤＢ１上の読み出しデータを所定のタイミングでパイプライン１１５に供給する。
【００７７】
この読み出し・書き込み制御部１の動作に於ては、前述のように、コラム線活性化時間及びショート時間を、ＣＡＳレイテンシ４で設定された動作可能極限に近い値から、低速動作に移行するにつれて増大させることにより、他のＣＡＳレイテンシが設定された場合に、コラム線活性化時間及びショート時間の両方に対して充分なマージンを確保することが出来る。従って、仮に最高速クロックに対応するＣＡＳレイテンシ（この場合はＣＡＳレイテンシ４）で設定されたコラム線活性化時間或いはショート時間に於ては動作不可能で不良となったＳＤＲＡＭであっても、それ以下のＣＡＳレイテンシに於ては動作可能な製品となる可能性が高い。
【００７８】
本発明は上述の実施例に限定されることなく、特許請求の範囲を逸脱することなく様々な変形・修正が可能である。
【００７９】
【発明の効果】
請求項１の発明に於ては、モードレジスタに格納されたパラメータに応じてアクセス期間と短絡期間との両方を設定可能であるために、ＤＲＡＭがある動作モードに設定された場合にはＤＲＡＭが動作不可能であったとしても、パラメータを変更して他の動作モードに設定した場合には、アクセス期間及び短絡期間とに充分なマージンを設けてＤＲＡＭを動作可能とすることが出来る。またパルス長を調整することによってアクセス期間及び短絡期間を所望の長さに設定することが出来る。
【００８１】
請求項２の発明に於ては、モードレジスタに設定されたＣＡＳレイテンシよってアクセス期間と短絡期間との両方を設定可能であるために、ＤＲＡＭの内部動作周波数がある周波数に設定された場合にはＤＲＡＭが動作不可能であったとしても、ＣＡＳレイテンシを変更して他の周波数に設定した場合には、アクセス期間及び短絡期間とに充分なマージンを設けることが出来る。
【００８２】
請求項３の発明に於ては、ＣＡＳレイテンシが短くなり動作周波数の１サイクルが長くなったとき、アクセス期間と短絡期間とが同一の比率を保ったまま長くなるので、最長のＣＡＳレイテンシではアクセス期間或いは短絡期間が不十分であっても、それ以下のＣＡＳレイテンシではアクセス期間及び短絡期間に充分なマージンを設けることが出来る。
【００８３】
請求項４の発明に於ては、アクセス期間及び短絡期間に充分なマージンが得られるようなＣＡＳレイテンシに於てはパルス長の調整を行わないことによって、パルス長制御部の不必要な回路規模増大を避けることが出来る。請求項５の発明に於ては、センスアンプをアクセスするアクセス期間と一対のデータバスを短絡する短絡期間との両方をモードレジスタ内のパラメータに基づいて変更可能であるために、ＤＲＡＭの内部動作周波数が最高周波数に設定された場合にはＤＲＡＭが動作不可能であったとしても、他の周波数に設定された場合にはアクセス期間及び短絡期間とに充分なマージンを設けてＤＲＡＭを動作可能とすることが出来る。また動作モードに応じて動作周波数の１サイクルが長くなったとき、アクセス期間と短絡期間とが同一の比率を保ったまま長くなるので、ある動作モードではアクセス期間或いは短絡期間が不十分であっても、それ以外の動作モードではアクセス期間及び短絡期間に充分なマージンを設けることが出来る。
【００８４】
請求項６の発明に於ては、モードレジスタに設定されたＣＡＳレイテンシよってアクセス期間と短絡期間との両方を設定可能であるために、ＤＲＡＭの内部動作周波数が最高周波数に設定された場合にはＤＲＡＭが動作不可能であったとしても、ＣＡＳレイテンシを短くしてより低い周波数に設定した場合には、アクセス期間及び短絡期間とに充分なマージンを設けることが出来る。
【図面の簡単な説明】
【図１】本発明の原理による読み出し・書き込み制御部の構成を示す図である。
【図２】本発明の実施例による読み出し・書き込み制御部の回路構成を示す図である。
【図３】ＣＡＳレイテンシが４の場合に図２の回路の動作を示すタイムチャートである。
【図４】ＣＡＳレイテンシが３の場合に図２の回路の動作を示すタイムチャートである。
【図５】ＣＡＳレイテンシが２の場合に図２の回路の動作を示すタイムチャートである。
【図６】ＣＡＳレイテンシが１の場合に図２の回路の動作を示すタイムチャートである。
【図７】本発明によるＳＤＲＡＭの構成を示す図である。
【図８】（Ａ）乃至（Ｄ）は、モードレジスタへのデータ設定を説明するための図である。
【図９】ＣＡＳレイテンシを異なった値に設定した場合のデータ読み出し或いはデータ書き込みの動作を示すタイムチャートである。
【図１０】メモリコア周辺でのデータ読み出し及びデータ書き込みを説明するための図である。
【図１１】コラム線活性化動作及びショート動作を制御するための従来の回路の回路構成を示す図である。
【図１２】ＣＡＳレイテンシが４の場合に図１１の回路の動作を示すタイムチャートである。
【図１３】ＣＡＳレイテンシが３の場合に図１１の回路の動作を示すタイムチャートである。
【図１４】ＣＡＳレイテンシが２の場合に図１１の回路の動作を示すタイムチャートである。
【図１５】ＣＡＳレイテンシが１の場合に図１１の回路の動作を示すタイムチャートである。
【符号の説明】
１ 読み出し・書き込み制御部
１０ 信号生成部
１３ 遅延部
４１ コラム線選択信号制御部４１
４２ ショート信号制御部
４３ Ｒｅａｄ信号制御部
４４ Ｗｒｉｔｅ信号制御部
７０ ＣＡＳレイテンシ判定制御部
１０１ クロック信号入力端子１０１
１０２ コマンド信号入力端子
１０３ アドレス信号入力端子
１０４ データ信号入出力端子
１０５ 内部クロック発生部
１０６ コマンド入力バッファ
１０７ アドレス入力バッファ
１０８ データ出力バッファ
１０９ データ入力バッファ
１１０ モードレジスタコントロール部
１１１ モードレジスタ
１１２ コマンドデコード部
１１３ アドレスデコード部
１１４、１１５ パインライン
１１６ 書き込みコントロール部
１１７ 書き込みアンプ
１１８ センスアンプ
１１９ ショート回路
１２０ 読み出しアンプ
１２１ メモリセルアレイ
２００ センスアンプ
２０５ 読み出しアンプ
２０６ 書き込みアンプ
【発明の属する技術分野】
本発明は一般にＳＤＲＡＭに関し、詳しくは内部動作周波数を設定可能なＤＲＡＭに関する。
【０００２】
【従来の技術】
従来のＳＤＲＡＭに於ては、ＳＤＲＡＭの動作モードを規定するパラメータとして、ＣＡＳレイテンシ、バーストレングス、バーストタイプ等を外部から設定できる。これらのパラメータを設定する場合、ＳＤＲＡＭのコマンド入力からモード設定動作を指示し、アドレス入力からパラメータを入力してＳＤＲＡＭ内のモードレジスタにパラメータを書き込む。
【０００３】
図８は、従来の１６ＭＳＤＲＡＭに於けるモードレジスタセットを説明するための図である。図８（Ａ）は、ＳＤＲＡＭに供給されるクロック信号、図８（Ｂ）はコマンド入力、図８（Ｃ）はアドレス入力を示す。図８（Ｂ）及び（Ｃ）に示されるように、コマンド入力にモードレジスタセットコマンドＭＲＳを入力し、アドレス入力にモードレジスタに設定するデータを入力する。データ入力後、コマンド入力にアクティベイトコマンドＡＣＴを入力して、新規設定されたモードを有効にする。
【０００４】
図８（Ｄ）には、モードレジスタに設定されるデータとアドレス入力との関係を示す。図８（Ｄ）に示されるように、アドレス入力Ａ０からＡ２の３ビットはバーストレングスを設定し、アドレス入力Ａ３はバーストタイプを設定し、アドレス入力Ａ４からＡ６の３ビットはＣＡＳレイテンシを設定する。なおＡ７以上のビットは現時点では用いられない。
【０００５】
ＣＡＳレイテンシとは、データ読み出しコマンド入力に対して、データ読み出し動作の開始がどれくらい遅れるかを設定するパラメータである。図９は、ＣＡＳレイテンシを異なった値に設定した場合のデータ読み出し動作を示す。図９（Ａ）はＣＡＳレイテンシ４の場合、図９（Ｂ）はＣＡＳレイテンシ３の場合、図９（Ｃ）はＣＡＳレイテンシ２の場合、図９（Ｄ）はＣＡＳレイテンシ１の場合を示す。各図に於て、上がクロック入力、下がデータ読み出しを示す。また１番目のクロックパルスの入力で、コマンド入力がなされるものとする。
【０００６】
図に示されるように、ＣＡＳレイテンシの値を大きく設定すると、ＳＤＲＡＭのクロック周波数を大きくして動作を高速にすることが可能になる。それと同時に、ＣＡＳレイテンシの値が大きいとコマンド入力に対しての動作開始時の遅れが大きくなる。例えばＣＡＳレイテンシ４に於ては、クロック周波数167 ＭＨｚという高速な動作でデータ読み出しが可能となるが、データ読み出しの開始タイミングは、コマンド入力から４クロック後となる。また例えばＣＡＳレイテンシ１に於ては、クロック周波数は従来のＤＲＡＭと同等（56ＭＨｚ程度）となり、コマンド入力に対する動作開始の遅れは１クロック以内となりこれも従来のＤＲＡＭと同等になる。
【０００７】
ここで従来のＳＤＲＡＭに於けるデータ読み出し及びデータ書き込み動作を以下に説明する。図１０に、従来のＳＤＲＡＭのメモリコアの一部分を示す。
まずデータ読み出しの場合を以下に説明する。ワード線選択信号ＷＬがハイになると、トランジスタ２００が導通されてメモリセルＣＥＬＬに記憶された電位がセンスアンプ２０４に読み込まれる。コラム線選択信号ＣＬがハイになると、トランジスタ２０１及び２０２が導通されて、センスアンプ２０４のデータがローカルデータバスＬＤＢ０及びＬＤＢ１に供給される。ここでローカルデータバスＬＤＢ０及びＬＤＢ１は、相補信号を伝送するものであり一方がハイの時には他方はローとなる。ローカルデータバスＬＤＢ０及びＬＤＢ１に供給された相補信号は、グローバルデータバスＧＤＢ０及びＧＤＢ１に伝送される。このグローバルデータバスＧＤＢ０及びＧＤＢ１のデータが、データ読み出し信号Ｒｅａｄによって読み出しアンプ２０５から読み出される。
【０００８】
このようにデータ伝送を相補信号で行うことが最も高速なアクセス動作を可能にする。従って、一対のデータバス線は電源電圧より低い電位にプリチャージされ、同電位になるようにショート信号ＳＳを用いてトランジスタ２０３によって短絡される。連続読み出し動作に於ては、一度アクセスされた後、一対のデータバス線の電位をプリチャージ及びショート動作により同電位に設定して、次のアクセス動作のために準備しておく必要がある。
【０００９】
データ書き込み動作に於ては、まずデータ書き込み信号Ｗｒｉｔｅによってデータを書き込みアンプ２０６に書き込んで、グローバルデータバスＧＤＢ０及びＧＤＢ１にデータを供給する。以降は上述のデータ読み出し動作の逆であり、グローバルデータバスＧＤＢ０及びＧＤＢ１上のデータは、ローカルデータバスＬＤＢ０及びＬＤＢ１を介してセンスアンプ２０４に供給され、メモリセルＣＥＬＬに記憶される。データ書き込み動作も相補信号により行われるので、一対のデータバス線の電位をプリチャージ及びショート動作により同電位に設定しておく必要がある。
【００１０】
この様にデータ読み出し或いはデータ書き込み動作に於ては、まずプリチャージ及びショート動作により一対のデータバス線が同電位とされる。その後、コラム線選択信号ＣＬによりセンスアンプ２０４がアクセスされるタイミングで、一対のデータバス線のうちの一方が高電位に変化し、もう一方のデータバスが低電位に変化する。この電位変化が、データとして読み出されるか、或いはデータとして書き込まれることになる。その後、次のセンスアンプに対するアクセスに備えて、プリチャージ及びショート動作により一対のデータバス線を同電位とする。
【００１１】
従って、データ読み出し動作或いはデータ書き込み動作を実行する際には、プリチャージ及びショート動作とセンスアンプに対するコラム線選択動作とを、動作クロックの１サイクル中に行う必要がある。これらの動作は、当然ながら長い時間をかけるほど、動作の信頼性が向上する。
【００１２】
図９に示された上述の例に於ては、最も短い１サイクルの時間は６ｎｓである（167 ＭＨｚの場合）。従って、最高周波数の場合には、６ｎｓの期間をコラム線活性化時間（センスアンプアクセス時間）とショート動作時間（プリチャージは同時に行われる）に分割することになる。
【００１３】
図１１に、コラム線活性化動作及びショート動作を制御するための従来の回路を示す。図１１の回路は、ＮＯＲ回路４０、信号生成部１０、コラム線選択信号制御部４１、ショート信号制御部４２、Ｒｅａｄ信号制御部４３、及びＷｒｉｔｅ信号制御部４４を含む。信号生成部１０は、ＲＳフリップフロップを構成するＮＡＮＤ回路１１及び１２、遅延用インバータ２１乃至２９及びインバータ３０よりなる遅延部１３、インバータ１４及び１５、ＮＯＲ回路１６を含む。
【００１４】
図１２に図１１の回路の動作を説明するためのタイムチャートを示す。このタイムチャートは、１サイクルを６ｎｓとして、コラム線活性化時間を４ｎｓ、ショート時間を２ｎｓに分割した場合を示す。
ここでＮＯＲ回路４０を介して信号生成部１０に入力される信号ｉｎｚは、外部クロック信号ＣＬＫに同期して内部生成される内部パルス信号である。図１２（Ａ）乃至（Ｉ）に於て、ＣＬＫは外部クロック信号、ｉｎｚは内部パルス信号、ａｚは遅延部１３の出力信号、ｏｕｔｚは信号生成部１０の出力信号、ＣＬｚはコラム線選択信号制御部４１の出力信号、Ｓｈｏｒｔｘはショート信号制御部４２の出力信号、ＲｅａｄｚはＲｅａｄ信号制御部４３の出力信号、及びＷｒｉｔｅｚはＷｒｉｔｅ信号制御部４４の出力信号である。またＷＥｚはデータ読み出し動作とデータ書き込み動作とのいずれかを指定するための信号である。
【００１５】
図１１及び図１２を参照して、内部パルス信号ｉｎｚがローからハイに変化すると、ＮＡＮＤ回路１１及び１２からなるフリップフロップの状態が変化して、ＮＡＮＤ回路１１の出力がローからハイに変化する。この変化は図１２（Ｄ）に示されるように、出力信号ｏｕｔｚのローからハイへの変化として現われる。またＮＡＮＤ回路１１の出力のローからハイへの変化は遅延部１３によって遅延され、図１２（Ｃ）に示されるように出力信号ａｚのローからハイへの立ち上がりとして現われる。出力信号ａｚはインバータ１４を介してフリップフロップに入力されるので、出力信号ａｚのローからハイへの変化によってフリップフロップのＮＡＮＤ回路１１の出力がハイからローへと変化する。この変化は図１２（Ｄ）に示されるように、出力信号ｏｕｔｚのハイからローへの変化として現われる。このように内部パルス信号ｉｎｚの各パルスの立ち上がりを契機として、出力信号ｏｕｔｚは、所定時間（４ｎｓ）の間ハイとなる。この所定時間の間隔は、遅延部１３の遅延時間によって決定される。
【００１６】
出力信号ｏｕｔｚは、コラム線選択信号制御部４１、ショート信号制御部４２、Ｒｅａｄ信号制御部４３、及びＷｒｉｔｅ信号制御部４４に供給される。コラム線選択信号制御部４１は、遅延用インバータ５１乃至５３及びインバータ５４によって、出力信号ｏｕｔｚを所定時間遅延させて出力信号ＣＬｚとして出力する。出力信号ＣＬｚは図１２（Ｅ）に示されており、図１０のコラム線選択信号ＣＬに対応する。ショート信号制御部４２は、遅延用インバータ５５乃至５８及びインバータ５９によって、出力信号ｏｕｔｚを所定時間遅延させた後に反転して出力信号Ｓｈｏｒｔｘとして出力する。出力信号Ｓｈｏｒｔｘは図１２（Ｆ）に示されており、図１０のショート信号ＳＳに対応する。
【００１７】
またＲｅａｄ信号制御部４３は、遅延用インバータ６１及び６２及びインバータ６３によって、出力信号ｏｕｔｚを所定時間遅延させて出力信号Ｒｅａｄｚとして出力する。Ｗｒｉｔｅ信号制御部４４は、遅延用インバータ６５及びインバータ６６及び６７によって、出力信号ｏｕｔｚを所定時間遅延させて出力信号Ｗｒｉｔｅｚとして出力する。Ｒｅａｄ信号制御部４３のＮＯＲ回路６４及びＷｒｉｔｅ信号制御部４４のＮＡＮＤ回路６８は、信号ＷＥｚを入力として、読み出し動作と書き込み動作とを判別するために用いられる。ここでＲｅａｄｚ信号は図１０の読み出し信号Ｒｅａｄに対応し、Ｗｒｉｔｅｚ信号は図１０の書き込み信号Ｗｒｉｔｅに対応する。
【００１８】
このように、図１２に示されるコラム線選択信号ＣＬ（ＣＬｚ）とショート信号ＳＳ（Ｓｈｏｒｔｘ）とは、逆相の信号として供給される。コラム線選択信号ＣＬのハイ期間は４ｎｓであり、１サイクルは６ｎｓであるから、ショート信号ＳＳのハイ期間は２ｎｓとなる。つまりコラム線活性化動作とショート動作とで、１サイクルを４ｎｓと２ｎｓとに分割することになる。
【００１９】
図１３（Ａ）乃至（Ｃ）は、ＣＡＳレイテンシが３で１サイクルが７ｎｓの場合を示し、図１４（Ａ）乃至（Ｃ）は、ＣＡＳレイテンシが２で１サイクルが９ｎｓの場合を示す。また図１５（Ａ）乃至（Ｃ）は、ＣＡＳレイテンシが１で１サイクルが１８ｎｓの場合を示す。各図に於て、外部クロックＣＬＫ、コラム線選択信号ＣＬｚ、及びショート信号Ｓｈｏｒｔｘが示される。
【００２０】
図１１に示されるように遅延部１３の信号遅延時間は一定であるから、ＣＡＳレイテンシが変更されても、コラム線選択信号ＣＬｚのパルス長（信号がハイレベルである期間の長さ）は４ｎｓで変化することはない。従って、図１３乃至図１５に示されるように、ＣＡＳレイテンシが３、２、１と短縮されていっても、コラム線活性化動作のための時間は４ｎｓで固定であり、ショート動作のための時間だけが、３ｎｓ、５ｎｓ、１４ｎｓと増えていくことになる。
【００２１】
【発明が解決しようとする課題】
一般に、ＳＤＲＡＭが提供されるとき、実際に用いる最も高速なモードはＣＡＳレイテンシ３であり、それ以上高速なＣＡＳレイテンシ４は、将来の更なる高速動作のために用意されている。ところが上述のようにコラム線活性化動作期間は、ＣＡＳレイテンシ４で動作可能である長さ（上述の例では４ｎｓ）に設定される。そしてそれ以下のＣＡＳレイテンシに対しても、同一のコラム線活性化動作期間（４ｎｓ）が割り当てられる。
【００２２】
このようにＣＡＳレイテンシ４に合わせてコラム線活性化動作期間を設定することは、最高速のメモリ動作に合わせてコラム線活性化動作期間を設定することになる。実際に製造されたメモリチップのうちでは、最高速のＣＡＳレイテンシ４ではコラム線活性化動作のマージンが充分でなく、動作不可能な製品が何パーセントか含まれることは避けられない。ところが全てのＣＡＳレイテンシに対して同一のコラム線活性化動作期間を割り当てているので、このような不良製品は、将来の高速動作のためのＣＡＳレイテンシ４だけでなく、実際に用いるＣＡＳレイテンシ３、２、及び１に於ても動作不可能となってしまう。従って歩留り率が下がるという問題がある。
【００２３】
従って本発明は、最高速の動作周波数に対応するＣＡＳレイテンシでは動作不可能であっても、それ以下のＣＡＳレイテンシに対しては動作可能なＤＲＡＭを提供することを目的とする。
【００２４】
【課題を解決するための手段】
請求項１の発明に於ては、ＤＲＡＭは、メモリセルアレイと、該メモリセルアレイにデータを読み書きするセンスアンプと、該センスアンプに接続された一対のデータバスと、該一対のデータバスを互いに短絡する短絡回路と、該センスアンプを該一対のデータバスに導通するアクセス期間及びアクセスタイミング、更に該短絡回路の短絡期間及び短絡タイミングを定める少なくとも一つの信号を生成する制御回路と、ＤＲＡＭの動作モードを規定するパラメータを格納するモードレジスタを含み、前記制御回路は、該少なくとも一つの信号のパルス長によって該アクセス期間及び該短絡期間を定義する信号生成部と、該パラメータに応じて該パルス長を調整するパルス長制御部を含み、該パラメータに応じて該アクセス期間と該短絡期間との両者を設定することを特徴とする。
【００２５】
上記発明に於ては、モードレジスタに格納されたパラメータに応じてアクセス期間と短絡期間との両方を設定可能であるために、ＤＲＡＭがある動作モードに設定された場合にはＤＲＡＭが動作不可能であったとしても、パラメータを変更して他の動作モードに設定した場合には、アクセス期間及び短絡期間とに充分なマージンを設けてＤＲＡＭを動作可能とすることが出来る。またパルス長を調整することによってアクセス期間及び短絡期間を所望の長さに設定することが出来る。
【００２８】
請求項２の発明に於ては、請求項１記載のＤＲＡＭに於て、前記パラメータは、前記ＤＲＡＭの最高動作周波数を規定するＣＡＳレイテンシであることを特徴とする。上記発明に於ては、モードレジスタに設定されたＣＡＳレイテンシよってアクセス期間と短絡期間との両方を設定可能であるために、ＤＲＡＭの内部動作周波数がある周波数に設定された場合にはＤＲＡＭが動作不可能であったとしても、ＣＡＳレイテンシを変更して他の周波数に設定した場合には、アクセス期間及び短絡期間とに充分なマージンを設けることが出来る。
【００３０】
請求項３の発明に於ては、請求項２記載のＤＲＡＭに於て、前記パルス長制御部は、前記ＣＡＳレイテンシの各設定値に対して、前記アクセス期間及び前記短絡期間の比率が一定になるように前記パルス長を調整することを特徴とする。
【００３１】
上記発明に於ては、ＣＡＳレイテンシが短くなり動作周波数の１サイクルが長くなったとき、アクセス期間と短絡期間とが同一の比率を保ったまま長くなるので、最長のＣＡＳレイテンシではアクセス期間或いは短絡期間が不十分であっても、それ以下のＣＡＳレイテンシではアクセス期間及び短絡期間に充分なマージンを設けることが出来る。
【００３２】
請求項４の発明に於ては、請求項３記載のＤＲＡＭに於て、前記パルス長制御部は、前記ＣＡＳレイテンシの少なくとも幾つかの設定値に対してのみ前記アクセス期間及び前記短絡期間の比率が一定になるように前記パルス長を調整し、前記ＣＡＳレイテンシのそれ以外の設定値に対しては該パルス長を変化させないことを特徴とする。
【００３３】
上記発明に於ては、アクセス期間及び短絡期間に充分なマージンが得られるようなＣＡＳレイテンシに於てはパルス長の調整を行わないことによって、パルス長制御部の不必要な回路規模増大を避けることが出来る。請求項５の発明に於ては、ＤＲＡＭの内部動作タイミングを変更する方法は、メモリセルアレイにデータを読み書きするセンスアンプと該センスアンプに接続された一対のデータバスが設けられ、該センスアンプと該一対のデータバスとを導通するアクセス期間が第１の信号のパルス長によって規定され、該一対のデータバスを互いに短絡する短絡期間が第２の信号のパルス長によって規定されるＤＲＡＭに於て、ａ）該ＤＲＡＭの動作モードを規定するパラメータをモードレジスタに格納し、ｂ）該パラメータに基づいて、該第１の信号のパルス長と該第２の信号のパルス長の比率が一定であるように、該第１の信号のパルス長と該第２の信号のパルス長を変更する各段階を含むことを特徴とする。
【００３４】
上記発明に於ては、センスアンプをアクセスするアクセス期間と一対のデータバスを短絡する短絡期間との両方をモードレジスタ内のパラメータに基づいて変更可能であるために、ＤＲＡＭの内部動作周波数が最高周波数に設定された場合にはＤＲＡＭが動作不可能であったとしても、他の周波数に設定された場合にはアクセス期間及び短絡期間とに充分なマージンを設けてＤＲＡＭを動作可能とすることが出来る。また動作モードに応じて動作周波数の１サイクルが長くなったとき、アクセス期間と短絡期間とが同一の比率を保ったまま長くなるので、ある動作モードではアクセス期間或いは短絡期間が不十分であっても、それ以外の動作モードではアクセス期間及び短絡期間に充分なマージンを設けることが出来る。
【００３５】
請求項６の発明に於ては、請求項５記載の方法に於て、前記パラメータはＣＡＳレイテンシであることを特徴とする。上記発明に於ては、モードレジスタに設定されたＣＡＳレイテンシよってアクセス期間と短絡期間との両方を設定可能であるために、ＤＲＡＭの内部動作周波数が最高周波数に設定された場合にはＤＲＡＭが動作不可能であったとしても、ＣＡＳレイテンシを短くしてより低い周波数に設定した場合には、アクセス期間及び短絡期間とに充分なマージンを設けることが出来る。
【００４０】
【発明の実施の形態】
以下に本発明の原理と実施例を添付の図面を用いて説明する。
図１に本発明の原理による読み出し・書き込み制御部１を示す。図１に於て、図１１と同一の符号は同一の番号で参照され、その説明は省略される。図１の読み出し・書き込み制御部１は、信号生成部１０、コラム線選択信号制御部４１、ショート信号制御部４２、Ｒｅａｄ信号制御部４３、及びＷｒｉｔｅ信号制御部４４を含み、これらの構成要素は図１１に示される従来技術のものと同一である。読み出し・書き込み制御部１は更に、信号生成部１０の動作をＣＡＳレイテンシ判別信号によって制御するＣＡＳレイテンシ判定制御部７０を含む。
【００４１】
ＣＡＳレイテンシ判別制御部７０は、ＣＡＳレイテンシの設定値を示すＣＡＳレイテンシ判別信号ＣＬ１ｚ乃至ＣＬ４ｚを受け取り、ＣＡＳレイテンシ判別信号に応じて、信号生成部１０が設定するコラム線活性化時間及びショート時間を変化させる。具体的には、例えば、ＣＡＳレイテンシが減少して１サイクルの時間が増大するに従い、コラム線活性化時間及びショート時間を同一の割合で増大させる。即ち例えば、ＣＡＳレイテンシ４に於てコラム線活性化時間及びショート時間が２：１の割合で設定されるならば、ＣＡＳレイテンシ３、２、及び１に於ても、コラム線活性化時間及びショート時間を２：１の割合に保つ。
【００４２】
このようにコラム線活性化時間及びショート時間を、最高速クロックに対応するＣＡＳレイテンシで設定された動作可能極限に近い値から、低速動作に移行するにつれて増大させることにより、他のＣＡＳレイテンシが設定された場合に、コラム線活性化時間及びショート時間の両方に対して充分なマージンを確保することが出来る。従って、仮に最高速クロックに対応するＣＡＳレイテンシで設定されたコラム線活性化時間或いはショート時間に於ては動作不可能で不良となった製品であっても、それ以下のＣＡＳレイテンシに於ては動作可能となる可能性が高い。
【００４３】
図２は本発明の実施例による読み出し・書き込み制御部１を示す。図２に於て、図１１と同一の符号は同一の番号で参照され、その説明は省略される。図２の読み出し・書き込み制御部１は、信号生成部１０、コラム線選択信号制御部４１、ショート信号制御部４２、Ｒｅａｄ信号制御部４３、及びＷｒｉｔｅ信号制御部４４を含み、これらの構成要素は図１１に示される従来技術のものと基本的に同一である。読み出し・書き込み制御部１は更に、ＣＡＳレイテンシ判定制御部７０を含む。ＣＡＳレイテンシ判定制御部７０が設けられたのに従って、信号生成部１０のインバータ１４は削除されている。
【００４４】
ＣＡＳレイテンシ判定制御部７０は、第１の遅延部７１と、第２の遅延部７２と、ＮＡＮＤ回路７３とを含む。第１の遅延部７１は、遅延用インバータ８１乃至８５、インバータ８６、及びＮＡＮＤ回路８７を含む。第２の遅延部７２は、遅延用インバータ９１乃至９５、ＮＯＲ回路９６、及びＮＡＮＤ回路９７を含む。
【００４５】
図３に図２の回路の動作を説明するためのタイムチャートを示す。このタイムチャートは、ＣＡＳレイテンシを４に設定した場合に、１サイクルの長さを６ｎｓとして、コラム線活性化時間を４ｎｓ、ショート時間を２ｎｓに分割した場合を示す。
【００４６】
図３（Ａ）乃至（Ｈ）に於て、ＣＬＫは外部クロック信号、ｉｎｚは内部パルス信号、ａｚは遅延部１３の出力信号、ｂｚはＣＡＳレイテンシ判定制御部７０の第１の遅延部７１の出力信号、ｃｚはＣＡＳレイテンシ判定制御部７０の第２の遅延部７２の出力信号、ｏｕｔｚは信号生成部１０の出力信号、ＣＬｚはコラム線選択信号制御部４１の出力信号、Ｓｈｏｒｔｘはショート信号制御部４２の出力信号である。
【００４７】
図２及び図３を参照して、内部パルス信号ｉｎｚがローからハイに変化すると、ＮＡＮＤ回路１１及び１２からなるフリップフロップの状態が変化して、ＮＡＮＤ回路１１の出力がローからハイに変化する。この変化は図３（Ｆ）に示されるように、出力信号ｏｕｔｚのローからハイへの変化として現われる。またＮＡＮＤ回路１１の出力のローからハイへの変化は遅延部１３によって遅延され、図３（Ｃ）に示されるように出力信号ａｚのローからハイへの立ち上がりとして現われる。
【００４８】
図３はＣＡＳレイテンシが４の場合を示すので、ＣＡＳレイテンシ判別信号ＣＬ４ｚ乃至ＣＬ１ｚのうちで、ＣＡＳレイテンシ４に対応するＣＬ４ｚのみがハイとなっている。この時、インバータ８６及びＮＯＲ回路９６の出力はローとなるので、第１の遅延部７１の出力信号ｂｚと第２の遅延部７２の出力信号ｃｚとは共にハイとなる。従って、出力信号ａｚに対してＮＡＮＤ回路７３はインバータとして動作することになる。
【００４９】
従って、出力信号ａｚはインバータとして動作するＮＡＮＤ回路７３を介してフリップフロップに入力されるので、出力信号ａｚのローからハイへの変化によってフリップフロップのＮＡＮＤ回路１１の出力がハイからローへと変化する。この変化は図３（Ｆ）に示されるように、出力信号ｏｕｔｚのハイからローへの変化として現われる。このように内部パルス信号ｉｎｚの各パルスの立ち上がりを契機として、出力信号ｏｕｔｚは、所定時間（４ｎｓ）の間ハイとなる。この所定時間の長さは、遅延部１３の遅延時間によって決定される。
【００５０】
コラム線選択信号制御部４１は、出力信号ｏｕｔｚを所定時間遅延させて出力信号ＣＬｚとして出力する。出力信号ＣＬｚは図３（Ｇ）に示されており、図１０のコラム線選択信号ＣＬに対応する。ショート信号制御部４２は、出力信号ｏｕｔｚを所定時間遅延させた後に反転して出力信号Ｓｈｏｒｔｘとして出力する。出力信号Ｓｈｏｒｔｘは図３（Ｈ）に示されており、図１０のショート信号ＳＳに対応する。
【００５１】
このように、図３に示されるコラム線選択信号ＣＬ（ＣＬｚ）とショート信号ＳＳ（Ｓｈｏｒｔｘ）とは、逆相の信号として供給される。遅延部１３の遅延時間によって決定されるコラム線選択信号ＣＬのハイ期間は４ｎｓであり、１サイクルは６ｎｓであるから、ショート信号ＳＳのハイ期間は２ｎｓとなる。つまりコラム線活性化動作とショート動作とで、１サイクルを４ｎｓと２ｎｓとに２：１の割合に分割することになる。
【００５２】
図４に図２の回路の動作を説明するためのタイムチャートを示す。このタイムチャートは、ＣＡＳレイテンシを３に設定した場合に、１サイクルの長さを７ｎｓとして、コラム線活性化時間を4.6 ｎｓ、ショート時間を2.4 ｎｓに分割する場合を示す。
【００５３】
図２及び図４を参照して、内部パルス信号ｉｎｚがローからハイに変化すると、ＮＡＮＤ回路１１及び１２からなるフリップフロップの状態が変化して、ＮＡＮＤ回路１１の出力がローからハイに変化する。この変化は図４（Ｆ）に示されるように、出力信号ｏｕｔｚのローからハイへの変化として現われる。またＮＡＮＤ回路１１の出力のローからハイへの変化は遅延部１３によって遅延され、図４（Ｃ）に示されるように出力信号ａｚのローからハイへの立ち上がりとして現われる。
【００５４】
図４はＣＡＳレイテンシが３の場合を示すので、ＣＡＳレイテンシ判別信号ＣＬ４ｚ乃至ＣＬ１ｚのうちで、ＣＡＳレイテンシ３に対応するＣＬ３ｚのみがハイとなっている。この時、ＣＬ４ｚがローであるからインバータ８６の出力はハイとなり、第１の遅延部７１のＮＡＮＤ回路８７はインバータとして動作する。従って、第１の遅延部７１に入力された信号ａｚは、第１の遅延部７１によって所定時間遅延されて、出力信号ｂｚとしてＮＡＮＤ回路７３に入力される。
【００５５】
またＣＬ３ｚがハイであるので、ＮＯＲ回路９６の出力はローとなり、第２の遅延部７２の出力信号ｃｚはハイとなる。従って、ＮＡＮＤ回路７３に於て出力信号ｃｚは無視することが出来る。
従って、出力信号ａｚと出力信号ｂｚとのＮＡＮＤがＮＡＮＤ回路７３を介してフリップフロップに入力されるので、出力信号ｂｚのローからハイへの変化によってフリップフロップのＮＡＮＤ回路１１の出力がハイからローへと変化する。この変化は図４（Ｆ）に示されるように、出力信号ｏｕｔｚのハイからローへの変化として現われる。このように内部パルス信号ｉｎｚの各パルスの立ち上がりを契機として、出力信号ｏｕｔｚは、所定時間（4.6 ｎｓ）の間ハイとなる。この所定時間の長さは、遅延部１３及び第１の遅延部７１の合計の遅延時間によって決定される。
【００５６】
コラム線選択信号制御部４１は、出力信号ｏｕｔｚを所定時間遅延させて出力信号ＣＬｚとして出力する。出力信号ＣＬｚは図４（Ｇ）に示されており、図１０のコラム線選択信号ＣＬに対応する。ショート信号制御部４２は、出力信号ｏｕｔｚを所定時間遅延させた後に反転して出力信号Ｓｈｏｒｔｘとして出力する。出力信号Ｓｈｏｒｔｘは図４（Ｈ）に示されており、図１０のショート信号ＳＳに対応する。
【００５７】
このように、図４に示されるコラム線選択信号ＣＬ（ＣＬｚ）とショート信号ＳＳ（Ｓｈｏｒｔｘ）とは、逆相の信号として供給される。遅延部１３及び第１の遅延部７１の合計遅延時間によって決定されるコラム線選択信号ＣＬのハイ期間は4.6 ｎｓであり、１サイクルは７ｎｓであるから、ショート信号ＳＳのハイ期間は2.4 ｎｓとなる。つまりコラム線活性化動作とショート動作とで、１サイクルを4.6 ｎｓと2.4 ｎｓとに約２：１の割合に分割することになる。
【００５８】
図５に図２の回路の動作を説明するためのタイムチャートを示す。このタイムチャートは、ＣＡＳレイテンシを２に設定した場合に、１サイクルの長さを９ｎｓとして、コラム線活性化時間を６ｎｓ、ショート時間を３ｎｓに分割する場合を示す。
【００５９】
図２及び図５を参照して、内部パルス信号ｉｎｚがローからハイに変化すると、ＮＡＮＤ回路１１及び１２からなるフリップフロップの状態が変化して、ＮＡＮＤ回路１１の出力がローからハイに変化する。この変化は図５（Ｆ）に示されるように、出力信号ｏｕｔｚのローからハイへの変化として現われる。またＮＡＮＤ回路１１の出力のローからハイへの変化は遅延部１３によって遅延され、図５（Ｃ）に示されるように出力信号ａｚのローからハイへの立ち上がりとして現われる。
【００６０】
図５はＣＡＳレイテンシが２の場合を示すので、ＣＡＳレイテンシ判別信号ＣＬ４ｚ乃至ＣＬ１ｚのうちで、ＣＡＳレイテンシ２に対応するＣＬ２ｚのみがハイとなる。この時、ＣＬ４ｚがローであるからインバータ８６の出力はハイとなり、第１の遅延部７１のＮＡＮＤ回路８７はインバータとして動作する。従って、第１の遅延部７１に入力された信号ａｚは、第１の遅延部７１によって所定時間遅延されて、出力信号ｂｚとしてＮＡＮＤ回路７３及び第２の遅延回路７２に供給される。
【００６１】
第２の遅延回路７２に於て、ＣＡＳレイテンシ判別信号ＣＬ４ｚ及びＣＬ３ｚが共にローであるので、ＮＯＲ回路９６の出力はハイとなり、ＮＡＮＤ回路９７はインバータとして動作する。従って、第２の遅延部７２に入力された信号ｂｚは、第２の遅延部７２によって所定時間遅延されて、出力信号ｃｚとしてＮＡＮＤ回路７３に入力される。
【００６２】
従って、出力信号ａｚ、ｂｚ、及びｃｚのＮＡＮＤがＮＡＮＤ回路７３を介してフリップフロップに入力されるので、出力信号ｃｚのローからハイへの変化によってフリップフロップのＮＡＮＤ回路１１の出力がハイからローへと変化する。この変化は図５（Ｆ）に示されるように、出力信号ｏｕｔｚのハイからローへの変化として現われる。このように内部パルス信号ｉｎｚの各パルスの立ち上がりを契機として、出力信号ｏｕｔｚは、所定時間（６ｎｓ）の間ハイとなる。この所定時間の長さは、遅延部１３、第１の遅延部７１、及び第２の遅延部７２の合計の遅延時間によって決定される。
【００６３】
コラム線選択信号制御部４１は、出力信号ｏｕｔｚを所定時間遅延させて出力信号ＣＬｚとして出力する。出力信号ＣＬｚは図５（Ｇ）に示されており、図１０のコラム線選択信号ＣＬに対応する。ショート信号制御部４２は、出力信号ｏｕｔｚを所定時間遅延させた後に反転して出力信号Ｓｈｏｒｔｘとして出力する。出力信号Ｓｈｏｒｔｘは図５（Ｈ）に示されており、図１０のショート信号ＳＳに対応する。
【００６４】
このように、図５に示されるコラム線選択信号ＣＬ（ＣＬｚ）とショート信号ＳＳ（Ｓｈｏｒｔｘ）とは、逆相の信号として供給される。遅延部１３、第１の遅延部７１、及び第２の遅延部７２の合計遅延時間によって決定されるコラム線選択信号ＣＬのハイ期間は６ｎｓであり、１サイクルは９ｎｓであるから、ショート信号ＳＳのハイ期間は３ｎｓとなる。つまりコラム線活性化動作とショート動作とで、１サイクルを６ｎｓと３ｎｓとに２：１の割合で分割することになる。
【００６５】
図６に図２の回路の動作を説明するためのタイムチャートを示す。このタイムチャートは、ＣＡＳレイテンシを１に設定した場合に、１サイクルの長さを１８ｎｓとして、コラム線活性化時間を６ｎｓ、ショート時間を１２ｎｓに分割する場合を示す。
【００６６】
図６はＣＡＳレイテンシが１の場合を示すので、ＣＡＳレイテンシ判別信号ＣＬ４ｚ乃至ＣＬ１ｚのうちで、ＣＡＳレイテンシ１に対応するＣＬ１ｚのみがハイとなる。ＣＡＳレイテンシ判別信号ＣＬ４ｚ及びＣＬ３ｚは共にローであるので、図２の回路は、図５のＣＡＳレイテンシが２の場合と同一の動作をすることになる。
【００６７】
従って図６（Ｂ）に示されるコラム線選択信号ＣＬ（ＣＬｚ）と図６（Ｃ）に示されるショート信号ＳＳ（Ｓｈｏｒｔｘ）とは、図５の場合と同様に逆相の信号として供給される。但し、図６の場合の１サイクルは１８ｎｓであるから、遅延部１３、第１の遅延部７１、及び第２の遅延部７２の合計遅延時間によって決定されるコラム線選択信号ＣＬのハイ期間は６ｎｓと同一であるが、、ショート信号ＳＳのハイ期間は１２ｎｓとなる。つまりコラム線活性化動作とショート動作とで、１サイクルを６ｎｓと１２ｎｓとに１：２の割合で分割することになる。
【００６８】
本実施例に於ては、上述のように、ＣＡＳレイテンシ１の場合にＣＡＳレイテンシ２の場合と同一のコラム線活性化時間を用いる。これはＣＡＳレイテンシ２の場合はＣＡＳレイテンシ４の場合と比較して、コラム線活性化時間に充分なマージンがあると判断できるので、ＣＡＳレイテンシ１用の遅延部を特別に設けないでも、ＣＡＳレイテンシ２と同様の設定を用いれば支障がないからである。このような構成は、遅延部を配置するための回路面積を考慮した場合に好ましい。勿論、ＣＡＳレイテンシ１用に第３の遅延部を設けて、１サイクルを２：１の割合に分割するように、コラム線活性化動作とショート動作とを設定することは容易である。
【００６９】
図７は、本発明によるＳＤＲＡＭのブロック図を示す。図７のＳＤＲＡＭは、クロック信号入力端子１０１、コマンド信号入力端子１０２、アドレス信号入力端子１０３、データ信号入出力端子１０４、内部クロック発生部１０５、コマンド入力バッファ１０６、アドレス入力バッファ１０７、データ出力バッファ１０８、データ入力バッファ１０９、モードレジスタコントロール部１１０、モードレジスタ１１１、コマンドデコード部１１２、アドレスデコード部１１３、パインライン１１４及び１１５、書き込みコントロール部１１６、書き込みアンプ１１７、センスアンプ１１８、ショート回路１１９、読み出しアンプ１２０、メモリセルアレイ１２１、及び図１に示す読み出し・書き込み制御部１を含む。
【００７０】
図７の本発明によるＳＤＲＡＭに於ては、読み出し・書き込み制御部１として、例えば図２に示す回路が用いられる。読み出し・書き込み制御部１として従来の図１１の回路ではなく図２の回路を用いる以外は、従来のＳＤＲＡＭと同一の構造である。
【００７１】
図７のＳＤＲＡＭの動作を簡単に説明する。クロック信号入力端子１０１に供給されたクロック信号は、内部クロック発生部１０５に供給されて、内部回路を制御するための様々な内部クロック信号が生成される。内部クロック発生部１０５から供給される内部クロック信号に基づいて、コマンド入力バッファ１０６、アドレス入力バッファ１０７、及びデータ入力バッファ１０９は各々、コマンド信号入力端子１０２、アドレス信号入力端子１０３、データ信号入出力端子１０４に入力されたコマンド信号、アドレス信号、及びデータ信号を取り込む。
【００７２】
入力されたコマンド信号は、コマンド入力バッファ１０６からコマンドデコード部１１２に供給されてデコードされる。コマンドのデコード結果に応じて、内部回路が制御される。コマンドとしてモードレジスタセットコマンドが与えられたときには、モードレジスタコントロール部１１０がモードレジスタセットコマンドに応じて、アドレス入力バッファ１０７から供給されたアドレス信号をモードレジスタ１１１に書き込む。
【００７３】
入力されたアドレス信号は、アドレス入力バッファ１０７からアドレスデコード部１１３に供給されてデコードされる。アドレスのデコード結果に応じて、メモリセルアレイ１２１の指定されたアドレスがアクセスされる。
入力されたデータ信号は、データ入力バッファ１０９から、書き込みアンプ１１７とセンスアンプ１１８とを介して、メモリセルアレイ１２１の指定されたアドレスに格納される。逆にメモリセルアレイ１２１の指定されたアドレスから読み出されたデータは、センスアンプ１１８、読み出しアンプ１２０、パイプライン１１４及び１１５を介して、データ出力バッファ１０８に供給される。データ出力バッファ１０８は、内部クロック発生部１０５からの内部クロックに基づいて、データをデータ入出力端子１０４に出力する。
【００７４】
書き込みコントロール部１１６は、コマンドデコード部１１２のコマンドデコード結果に応じて、図１のＲｅａｄ／Ｗｒｉｔｅ識別信号（図２のＷＥｚ）を読み出し・書き込み制御部１に供給する。またコマンドデコード結果に基づいて、データ入力バッファ１０９を制御する。
【００７５】
モードレジスタ１１１は、設定されたＣＡＳレイテンシを示すＣＡＳレイテンシ判別信号ＣＬ１ｚ乃至ＣＬ４ｚを出力する（ＣＡＳレイテンシ設定が４以上可能なときには、更にＣＬ５ｚ・・・を出力する）。これらのＣＡＳレイテンシ判別信号はＣＬ１ｚ乃至ＣＬ４ｚ、読み出し・書き込み制御部１に供給される。
【００７６】
読み出し・書き込み制御部１は前述のように、コラム線選択信号ＣＬ、ショート信号ＳＳ、書き込み信号Ｗｒｉｔｅ、及び読み出し信号Ｒｅａｄを生成する。コラム線選択信号ＣＬは、複数のセンスアンプを含むセンスアンプ１１８に供給されて、選択されたセンスアンプに対するデータ読み出し・データ書き込みを所定期間（コラム線活性化時間）だけ可能にする。ショート信号ＳＳは、ショート回路１１９に供給されて、所定期間（ショート時間）だけグローバルデータバスＧＤＢ０及びＧＤＢ１を短絡する。書き込み信号Ｗｒｉｔｅは、書き込みアンプ１１７に供給されて、データ入力バッファ１０９からの入力データを所定のタイミングでグローバルデータバスＧＤＢ０及びＧＤＢ１に供給する。書き込み信号Ｒｅａｄは、読み出しアンプ１２０に供給されて、グローバルデータバスＧＤＢ０及びＧＤＢ１上の読み出しデータを所定のタイミングでパイプライン１１５に供給する。
【００７７】
この読み出し・書き込み制御部１の動作に於ては、前述のように、コラム線活性化時間及びショート時間を、ＣＡＳレイテンシ４で設定された動作可能極限に近い値から、低速動作に移行するにつれて増大させることにより、他のＣＡＳレイテンシが設定された場合に、コラム線活性化時間及びショート時間の両方に対して充分なマージンを確保することが出来る。従って、仮に最高速クロックに対応するＣＡＳレイテンシ（この場合はＣＡＳレイテンシ４）で設定されたコラム線活性化時間或いはショート時間に於ては動作不可能で不良となったＳＤＲＡＭであっても、それ以下のＣＡＳレイテンシに於ては動作可能な製品となる可能性が高い。
【００７８】
本発明は上述の実施例に限定されることなく、特許請求の範囲を逸脱することなく様々な変形・修正が可能である。
【００７９】
【発明の効果】
請求項１の発明に於ては、モードレジスタに格納されたパラメータに応じてアクセス期間と短絡期間との両方を設定可能であるために、ＤＲＡＭがある動作モードに設定された場合にはＤＲＡＭが動作不可能であったとしても、パラメータを変更して他の動作モードに設定した場合には、アクセス期間及び短絡期間とに充分なマージンを設けてＤＲＡＭを動作可能とすることが出来る。またパルス長を調整することによってアクセス期間及び短絡期間を所望の長さに設定することが出来る。
【００８１】
請求項２の発明に於ては、モードレジスタに設定されたＣＡＳレイテンシよってアクセス期間と短絡期間との両方を設定可能であるために、ＤＲＡＭの内部動作周波数がある周波数に設定された場合にはＤＲＡＭが動作不可能であったとしても、ＣＡＳレイテンシを変更して他の周波数に設定した場合には、アクセス期間及び短絡期間とに充分なマージンを設けることが出来る。
【００８２】
請求項３の発明に於ては、ＣＡＳレイテンシが短くなり動作周波数の１サイクルが長くなったとき、アクセス期間と短絡期間とが同一の比率を保ったまま長くなるので、最長のＣＡＳレイテンシではアクセス期間或いは短絡期間が不十分であっても、それ以下のＣＡＳレイテンシではアクセス期間及び短絡期間に充分なマージンを設けることが出来る。
【００８３】
請求項４の発明に於ては、アクセス期間及び短絡期間に充分なマージンが得られるようなＣＡＳレイテンシに於てはパルス長の調整を行わないことによって、パルス長制御部の不必要な回路規模増大を避けることが出来る。請求項５の発明に於ては、センスアンプをアクセスするアクセス期間と一対のデータバスを短絡する短絡期間との両方をモードレジスタ内のパラメータに基づいて変更可能であるために、ＤＲＡＭの内部動作周波数が最高周波数に設定された場合にはＤＲＡＭが動作不可能であったとしても、他の周波数に設定された場合にはアクセス期間及び短絡期間とに充分なマージンを設けてＤＲＡＭを動作可能とすることが出来る。また動作モードに応じて動作周波数の１サイクルが長くなったとき、アクセス期間と短絡期間とが同一の比率を保ったまま長くなるので、ある動作モードではアクセス期間或いは短絡期間が不十分であっても、それ以外の動作モードではアクセス期間及び短絡期間に充分なマージンを設けることが出来る。
【００８４】
請求項６の発明に於ては、モードレジスタに設定されたＣＡＳレイテンシよってアクセス期間と短絡期間との両方を設定可能であるために、ＤＲＡＭの内部動作周波数が最高周波数に設定された場合にはＤＲＡＭが動作不可能であったとしても、ＣＡＳレイテンシを短くしてより低い周波数に設定した場合には、アクセス期間及び短絡期間とに充分なマージンを設けることが出来る。
【図面の簡単な説明】
【図１】本発明の原理による読み出し・書き込み制御部の構成を示す図である。
【図２】本発明の実施例による読み出し・書き込み制御部の回路構成を示す図である。
【図３】ＣＡＳレイテンシが４の場合に図２の回路の動作を示すタイムチャートである。
【図４】ＣＡＳレイテンシが３の場合に図２の回路の動作を示すタイムチャートである。
【図５】ＣＡＳレイテンシが２の場合に図２の回路の動作を示すタイムチャートである。
【図６】ＣＡＳレイテンシが１の場合に図２の回路の動作を示すタイムチャートである。
【図７】本発明によるＳＤＲＡＭの構成を示す図である。
【図８】（Ａ）乃至（Ｄ）は、モードレジスタへのデータ設定を説明するための図である。
【図９】ＣＡＳレイテンシを異なった値に設定した場合のデータ読み出し或いはデータ書き込みの動作を示すタイムチャートである。
【図１０】メモリコア周辺でのデータ読み出し及びデータ書き込みを説明するための図である。
【図１１】コラム線活性化動作及びショート動作を制御するための従来の回路の回路構成を示す図である。
【図１２】ＣＡＳレイテンシが４の場合に図１１の回路の動作を示すタイムチャートである。
【図１３】ＣＡＳレイテンシが３の場合に図１１の回路の動作を示すタイムチャートである。
【図１４】ＣＡＳレイテンシが２の場合に図１１の回路の動作を示すタイムチャートである。
【図１５】ＣＡＳレイテンシが１の場合に図１１の回路の動作を示すタイムチャートである。
【符号の説明】
１ 読み出し・書き込み制御部
１０ 信号生成部
１３ 遅延部
４１ コラム線選択信号制御部４１
４２ ショート信号制御部
４３ Ｒｅａｄ信号制御部
４４ Ｗｒｉｔｅ信号制御部
７０ ＣＡＳレイテンシ判定制御部
１０１ クロック信号入力端子１０１
１０２ コマンド信号入力端子
１０３ アドレス信号入力端子
１０４ データ信号入出力端子
１０５ 内部クロック発生部
１０６ コマンド入力バッファ
１０７ アドレス入力バッファ
１０８ データ出力バッファ
１０９ データ入力バッファ
１１０ モードレジスタコントロール部
１１１ モードレジスタ
１１２ コマンドデコード部
１１３ アドレスデコード部
１１４、１１５ パインライン
１１６ 書き込みコントロール部
１１７ 書き込みアンプ
１１８ センスアンプ
１１９ ショート回路
１２０ 読み出しアンプ
１２１ メモリセルアレイ
２００ センスアンプ
２０５ 読み出しアンプ
２０６ 書き込みアンプ
Claims (6)
- メモリセルアレイと、該メモリセルアレイにデータを読み書きするセンスアンプと、
該センスアンプに接続された一対のデータバスと、
該一対のデータバスを互いに短絡する短絡回路と、
該センスアンプを該一対のデータバスに導通するアクセス期間及びアクセスタイミング、更に該短絡回路の短絡期間及び短絡タイミングを定める少なくとも一つの信号を生成する制御回路と、
ＤＲＡＭの動作モードを規定するパラメータを格納するモードレジスタ、
を含み、
前記制御回路は、該少なくとも一つの信号のパルス長によって該アクセス期間及び該短絡期間を定義する信号生成部と、該パラメータに応じて該パルス長を調整するパルス長制御部を含み、
該パラメータに応じて該アクセス期間と該短絡期間との両者を設定することを特徴とするＤＲＡＭ。 - 前記パラメータは、読み出しレイテンシであることを特徴とする請求項１記載のＤＲＡＭ。
- 前記パルス長制御部は、前記読み出しレイテンシの各設定値に対して、前記アクセス期間及び前記短絡期間の比率が一定になるように前記パルス長を調整することを特徴とする請求項２記載のＤＲＡＭ。
- 前記パルス長制御部は、前記読み出しレイテンシの少なくとも幾つかの設定値に対してのみ前記アクセス期間及び前記短絡期間の比率が一定になるように前記パルス長を調整し、前記読み出しレイテンシのそれ以外の設定値に対しては該パルス長を変化させないことを特徴とする請求項３記載のＤＲＡＭ。
- メモリセルアレイにデータを読み書きするセンスアンプと該センスアンプに接続された一対のデータバスが設けられ、該センスアンプと該一対のデータバスとを導通するアクセス期間が第１の信号のパルス長によって規定され、該一対のデータバスを互いに短絡する短絡期間が第２の信号のパルス長によって規定されるＤＲＡＭに於て、
ａ）該ＤＲＡＭの動作モードを規定するパラメータをモードレジスタに格納し、
ｂ）該パラメータに基づいて、該第１の信号のパルス長と該第２の信号のパルス長の比率が一定であるように、該第１の信号のパルス長と該第２の信号のパルス長を変更する各段階を含むことを特徴とするＤＲＡＭの内部動作タイミングを変更する方法。 - 前記パラメータは読み出しレイテンシであることを特徴とする請求項５記載の方法。
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