JP2001110183A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 本発明は、新規なデータ転送方法を用いた半
導体記憶装置を提供することを目的とする 【解決手段】 外部から供給されるクロックに同期して
動作する半導体記憶装置において、前記クロックからデ
ータ出力用の出力ストローブ信号を生成して外部に出力
する回路を設けた。
導体記憶装置を提供することを目的とする 【解決手段】 外部から供給されるクロックに同期して
動作する半導体記憶装置において、前記クロックからデ
ータ出力用の出力ストローブ信号を生成して外部に出力
する回路を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に外部から供給されるクロックに同期して動作す
る半導体記憶装置に関する。従来、ＤＲＡＭ等の半導体
記憶装置は大容量化を目指して研究開発されてきたが、
近年、ＣＰＵやマイクロプロセッサの高速化に伴い、デ
ータ転送レートの向上が求められている。この要求に応
える半導体記憶装置として、例えばＳＤＲＡＭ（Ｓｙｎ
ｃｈｒｏｎｏｕｓ ＤＲＡＭ）、ＦＣＲＡＭ（Ｆａｓｔ
ＣｙｃｌｅＲＡＭ）、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂ
ｌｅ−Ｄａｔａ−Ｒａｔｅ−ＳＤＲＡＭ）等が提案さ
れ、実用化されている。このうちＤＤＲ−ＳＤＲＡＭ
は、クロックの立上がりと立下りの両方のエッジを利用
することで、２倍のデータ転送レートを実現するもので
ある。また、ＤＤＲ−ＳＤＲＡＭはデータストローブ信
号を用いて、データを確定するためのマージンを確保し
ている。
し、特に外部から供給されるクロックに同期して動作す
る半導体記憶装置に関する。従来、ＤＲＡＭ等の半導体
記憶装置は大容量化を目指して研究開発されてきたが、
近年、ＣＰＵやマイクロプロセッサの高速化に伴い、デ
ータ転送レートの向上が求められている。この要求に応
える半導体記憶装置として、例えばＳＤＲＡＭ（Ｓｙｎ
ｃｈｒｏｎｏｕｓ ＤＲＡＭ）、ＦＣＲＡＭ（Ｆａｓｔ
ＣｙｃｌｅＲＡＭ）、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂ
ｌｅ−Ｄａｔａ−Ｒａｔｅ−ＳＤＲＡＭ）等が提案さ
れ、実用化されている。このうちＤＤＲ−ＳＤＲＡＭ
は、クロックの立上がりと立下りの両方のエッジを利用
することで、２倍のデータ転送レートを実現するもので
ある。また、ＤＤＲ−ＳＤＲＡＭはデータストローブ信
号を用いて、データを確定するためのマージンを確保し
ている。
【０００２】
【従来の技術】図１は、ＣＰＵ等のコントローラ１００
とＤＤＲ−ＳＤＲＡＭ（以下、単にメモリという）２０
０を有するシステムを示すブロック図である。また、図
２はこのシステムの動作を示すタイミング図である。コ
ントローラ１００とメモリ２００は、図示しないクロッ
クジェネレータからディファレンシャル形式のクロック
ＣＬＫ、／ＣＬＫを受けて動作する。コントローラ１０
０とメモリ２００間のデータＤＱは、データストローブ
信号ＤＱＳと共に転送される。メモリ２００は、データ
ストローブ信号ＤＱＳを入出力する１つのＤＱＳ端子を
具備している。コントローラ１００はメモリ２００にコ
マンドＣＭＤを出力して、データの読み出し（出力）及
び書き込み（入力）をメモリ２００に指示する。なお、
コントローラ１００がメモリ２００に出力するアドレス
信号は、後述する発明か解決しようとする課題と直接関
係していないので、図１では省略してある。
とＤＤＲ−ＳＤＲＡＭ（以下、単にメモリという）２０
０を有するシステムを示すブロック図である。また、図
２はこのシステムの動作を示すタイミング図である。コ
ントローラ１００とメモリ２００は、図示しないクロッ
クジェネレータからディファレンシャル形式のクロック
ＣＬＫ、／ＣＬＫを受けて動作する。コントローラ１０
０とメモリ２００間のデータＤＱは、データストローブ
信号ＤＱＳと共に転送される。メモリ２００は、データ
ストローブ信号ＤＱＳを入出力する１つのＤＱＳ端子を
具備している。コントローラ１００はメモリ２００にコ
マンドＣＭＤを出力して、データの読み出し（出力）及
び書き込み（入力）をメモリ２００に指示する。なお、
コントローラ１００がメモリ２００に出力するアドレス
信号は、後述する発明か解決しようとする課題と直接関
係していないので、図１では省略してある。
【０００３】図２を参照して、データの読み出し及び書
き込み動作を説明する。コントローラ１００は、メモリ
２００に読み出しコマンドＲＤＡａを送る。メモリ２０
０は、クロックＣＬＫの立ち上がり（図２の“０”のタ
イミング）に同期してコマンドＲＤＡａを取り込む。ま
た、メモリ２００、“２”のタイミング、つまり読み出
しコマンドＲＡＤａを受けてから２サイクル後に、デー
タストローブ信号ＤＱＳをローレベルＬからハイレベル
Ｈに立ち上げる。コントローラ１００とメモリ２００は
データストローブ信号ＤＱＳをデータの入出力動作に共
通に使用しているため、データがメモリ２００から読み
出される１サイクル前の期間において、データストロー
ブ信号ＤＱＳはローレベルＬになっている必要がある。
この期間はプリアンブル期間と呼ばれる。メモリ２００
は読み出しデータをデータバスに出力する際、データス
トローブ信号ＤＱＳをローレベルＬからハイレベルＨに
変化させる。これにより、メモリ２００は、データスト
ローブ信号ＤＱＳの立ち上がりに同期して読み出しデー
タＱａ１をデータバスに出力する。メモリ２００は、デ
ータストローブ信号ＤＱＳを立ち上げた後、読み出しデ
ータのビット数分だけ、データストローブ信号ＤＱＳを
ハイレベルＨとローレベルＬに交互に切り替える。そし
て、メモリ２００はデータストローブ信号ＤＱＳの立ち
上がり及び立ち下がりに同期して順番にデータＱａ１、
Ｑａ２、Ｑａ１、Ｑａ２をデータバスに出力する。読み
出しデータを出力した後、メモリ２００はデータストロ
ーブ信号ＤＱＳの信号線をハイインピーダンスＨｉ−Ｚ
に設定する。これにより、メモリ２００が出力するデー
タストローブ信号ＤＱＳがコントローラ１００が出力す
るデータストローブ信号ＤＱＳを干渉することを防止す
ることができる。コントローラ１００は、データストロ
ーブ信号ＤＱＳの立ち上がり及び立ち下がりエッジから
所定時間だけ遅延させた内部信号を作成して、読み出し
データを取り込む。
き込み動作を説明する。コントローラ１００は、メモリ
２００に読み出しコマンドＲＤＡａを送る。メモリ２０
０は、クロックＣＬＫの立ち上がり（図２の“０”のタ
イミング）に同期してコマンドＲＤＡａを取り込む。ま
た、メモリ２００、“２”のタイミング、つまり読み出
しコマンドＲＡＤａを受けてから２サイクル後に、デー
タストローブ信号ＤＱＳをローレベルＬからハイレベル
Ｈに立ち上げる。コントローラ１００とメモリ２００は
データストローブ信号ＤＱＳをデータの入出力動作に共
通に使用しているため、データがメモリ２００から読み
出される１サイクル前の期間において、データストロー
ブ信号ＤＱＳはローレベルＬになっている必要がある。
この期間はプリアンブル期間と呼ばれる。メモリ２００
は読み出しデータをデータバスに出力する際、データス
トローブ信号ＤＱＳをローレベルＬからハイレベルＨに
変化させる。これにより、メモリ２００は、データスト
ローブ信号ＤＱＳの立ち上がりに同期して読み出しデー
タＱａ１をデータバスに出力する。メモリ２００は、デ
ータストローブ信号ＤＱＳを立ち上げた後、読み出しデ
ータのビット数分だけ、データストローブ信号ＤＱＳを
ハイレベルＨとローレベルＬに交互に切り替える。そし
て、メモリ２００はデータストローブ信号ＤＱＳの立ち
上がり及び立ち下がりに同期して順番にデータＱａ１、
Ｑａ２、Ｑａ１、Ｑａ２をデータバスに出力する。読み
出しデータを出力した後、メモリ２００はデータストロ
ーブ信号ＤＱＳの信号線をハイインピーダンスＨｉ−Ｚ
に設定する。これにより、メモリ２００が出力するデー
タストローブ信号ＤＱＳがコントローラ１００が出力す
るデータストローブ信号ＤＱＳを干渉することを防止す
ることができる。コントローラ１００は、データストロ
ーブ信号ＤＱＳの立ち上がり及び立ち下がりエッジから
所定時間だけ遅延させた内部信号を作成して、読み出し
データを取り込む。
【０００４】次に、コントローラ１００は書き込みコマ
ンドＷＲＡｂをメモリ２００に出力し、書き込みデータ
Ｄｂ１、Ｄｂ２、Ｄｂ１、Ｄｂ２をメモリ２００に出力
する。コントローラ１００は、データストローブ信号Ｄ
ＱＳをローレベルＬに設定してプリアンブル期間を設定
した後、ハイレベルＨとローレベルＬに交互に切り替え
る。メモリ２００はデータストローブ信号ＤＱＳの立ち
上がりと立ち下がりに同期して書き込みデータを取り込
む。そして、コントローラ１００はデータストローブ信
号ＤＱＳをローレベルＬに設定する。
ンドＷＲＡｂをメモリ２００に出力し、書き込みデータ
Ｄｂ１、Ｄｂ２、Ｄｂ１、Ｄｂ２をメモリ２００に出力
する。コントローラ１００は、データストローブ信号Ｄ
ＱＳをローレベルＬに設定してプリアンブル期間を設定
した後、ハイレベルＨとローレベルＬに交互に切り替え
る。メモリ２００はデータストローブ信号ＤＱＳの立ち
上がりと立ち下がりに同期して書き込みデータを取り込
む。そして、コントローラ１００はデータストローブ信
号ＤＱＳをローレベルＬに設定する。
【０００５】なお、図２中、ＣＬ＝２はコラムレイテン
シーが２であることを示し、ＷＬ＝１はライトレイテン
シーが１であることを示している。また、図２の場合は
入出力共通の構成であるが、書き込み用データバスと読
み出し用のデータバスを別々に設けても良い。
シーが２であることを示し、ＷＬ＝１はライトレイテン
シーが１であることを示している。また、図２の場合は
入出力共通の構成であるが、書き込み用データバスと読
み出し用のデータバスを別々に設けても良い。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体記憶装置は以下の問題点を有する。第
１に、データの入出力動作はデータストローブ信号ＤＱ
Ｓを共用しているため、前述したプリアンブル期間が必
要である。このプリアンブル期間は、コントローラ１０
０もメモリ２００もデータバスにデータを出力すること
ができない。つまり、プリアンブル期間はデータバスの
空白期間となってしまい、高速動作の障害となる。
うな従来の半導体記憶装置は以下の問題点を有する。第
１に、データの入出力動作はデータストローブ信号ＤＱ
Ｓを共用しているため、前述したプリアンブル期間が必
要である。このプリアンブル期間は、コントローラ１０
０もメモリ２００もデータバスにデータを出力すること
ができない。つまり、プリアンブル期間はデータバスの
空白期間となってしまい、高速動作の障害となる。
【０００７】第２に、前述したように、メモリ２００が
出力するデータストローブ信号ＤＱＳは、データの読み
出し終了後にデータストローブ信号線をハイインピーダ
ンスＨｉ−Ｚに設定しなければならない。よって、メモ
リ２００はデータストローブ信号線をハイインピーダン
スＨｉ−Ｚに設定するための制御回路が必要である。第
３に、データストローブ信号ＤＱＳは単相信号なので、
ハイレベル期間とローレベル期間とが必ずしも同一の長
さにはならない。よって、データの確定幅（確定期間）
が異なってしまう。図３は、この問題点を図示するもの
である。データストローブ信号ＤＱＳのローレベル期間
はハイレベル期間よりも長い。データストローブ信号Ｄ
ＱＳは基準電圧（しきい値電圧）Ｖｒｅｆと比較され、
ハイレベルＨとローレベルＬを識別する。図３中、ｔＱ
ＳＰはデータストローブ信号ＤＱＳのパルス幅、ｔＱＳ
Ｑはデータストローブ信号ＤＱＳからのデータアクセス
時間、ｔＤＶはデータ確定幅、ｔＡＣＣはクロックＣＬ
Ｋからのデータアクセス時間、ｔＨＺはハイインピーダ
ンス状態の出力時間、ｔＣＫＱＳはクロックからデータ
ストローブ信号ＤＱＳまでのアクセス時間を示してい
る。データストローブ信号ＤＱＳのローレベル期間はハ
イレベル期間よりも長いので、データ確定幅ｔＤＶが異
なっている。
出力するデータストローブ信号ＤＱＳは、データの読み
出し終了後にデータストローブ信号線をハイインピーダ
ンスＨｉ−Ｚに設定しなければならない。よって、メモ
リ２００はデータストローブ信号線をハイインピーダン
スＨｉ−Ｚに設定するための制御回路が必要である。第
３に、データストローブ信号ＤＱＳは単相信号なので、
ハイレベル期間とローレベル期間とが必ずしも同一の長
さにはならない。よって、データの確定幅（確定期間）
が異なってしまう。図３は、この問題点を図示するもの
である。データストローブ信号ＤＱＳのローレベル期間
はハイレベル期間よりも長い。データストローブ信号Ｄ
ＱＳは基準電圧（しきい値電圧）Ｖｒｅｆと比較され、
ハイレベルＨとローレベルＬを識別する。図３中、ｔＱ
ＳＰはデータストローブ信号ＤＱＳのパルス幅、ｔＱＳ
Ｑはデータストローブ信号ＤＱＳからのデータアクセス
時間、ｔＤＶはデータ確定幅、ｔＡＣＣはクロックＣＬ
Ｋからのデータアクセス時間、ｔＨＺはハイインピーダ
ンス状態の出力時間、ｔＣＫＱＳはクロックからデータ
ストローブ信号ＤＱＳまでのアクセス時間を示してい
る。データストローブ信号ＤＱＳのローレベル期間はハ
イレベル期間よりも長いので、データ確定幅ｔＤＶが異
なっている。
【０００８】従って、本発明は、新たなデータ転送方法
を用いることによって上記従来技術の問題点を解決する
ことを目的とする。
を用いることによって上記従来技術の問題点を解決する
ことを目的とする。
【０００９】
【課題を解決するための手段】請求項１に記載の発明
は、外部から供給されるクロックに同期して動作する半
導体記憶装置において、前記クロックからデータ出力用
の出力ストローブ信号を生成して外部に出力する第１の
回路を設けた半導体記憶装置である。前記クロックから
データ出力用（読み出し用）のデータストローブ信号を
生成する。データ出力用（出力専用）であるから、従来
必要とされていたプリアンブル期間は不要であり、また
ストローブ信号線をハイインピーダンスに制御する必要
もない。
は、外部から供給されるクロックに同期して動作する半
導体記憶装置において、前記クロックからデータ出力用
の出力ストローブ信号を生成して外部に出力する第１の
回路を設けた半導体記憶装置である。前記クロックから
データ出力用（読み出し用）のデータストローブ信号を
生成する。データ出力用（出力専用）であるから、従来
必要とされていたプリアンブル期間は不要であり、また
ストローブ信号線をハイインピーダンスに制御する必要
もない。
【００１０】請求項２に記載の発明は、請求項１におい
て、前記第１の回路が前記クロックをバッファリングす
るバッファ回路である半導体記憶装置である。簡単な構
成で、データ出力用のデータストローブ信号を生成する
ことができる。請求項３に記載の発明は、請求項１又は
２において、前記第１の回路が前記クロックと出力スト
ローブ信号とを所定の位相差に維持するＤＬＬ回路を具
備する半導体記憶装置である。温度条件や電源電圧等が
変化しても位相差を予め所定の位相差に維持できるの
で、出力データ（読み出しデータ）を受け取る側のデバ
イス（例えば、コントローラ）はこの位相差を効率的に
検出でき、出力ストローブ信号を用いて出力データを安
定して取り込むことができる。
て、前記第１の回路が前記クロックをバッファリングす
るバッファ回路である半導体記憶装置である。簡単な構
成で、データ出力用のデータストローブ信号を生成する
ことができる。請求項３に記載の発明は、請求項１又は
２において、前記第１の回路が前記クロックと出力スト
ローブ信号とを所定の位相差に維持するＤＬＬ回路を具
備する半導体記憶装置である。温度条件や電源電圧等が
変化しても位相差を予め所定の位相差に維持できるの
で、出力データ（読み出しデータ）を受け取る側のデバ
イス（例えば、コントローラ）はこの位相差を効率的に
検出でき、出力ストローブ信号を用いて出力データを安
定して取り込むことができる。
【００１１】請求項４に記載の発明は、請求項１ないし
３において、前記クロック及び前記出力ストローブ信号
がそれぞれ相補信号である半導体記憶装置である。出力
ストローブ信号が相補形式の信号なので、出力データ
（読み出しデータ）を受け取る側のデバイス（例えば、
コントローラ）は、当該半導体装置や伝送系において温
度条件や電源電圧等が変化しても、この出力ストローブ
信号を用いて出力データを安定して取り込むことができ
る。
３において、前記クロック及び前記出力ストローブ信号
がそれぞれ相補信号である半導体記憶装置である。出力
ストローブ信号が相補形式の信号なので、出力データ
（読み出しデータ）を受け取る側のデバイス（例えば、
コントローラ）は、当該半導体装置や伝送系において温
度条件や電源電圧等が変化しても、この出力ストローブ
信号を用いて出力データを安定して取り込むことができ
る。
【００１２】請求項５に記載の発明は、請求項１ないし
３において、前記クロック及び前記出力ストローブ信号
がそれぞれ相補信号であって、該出力ストローブ信号の
クロスポイントが出力データの確定期間を定める規定点
として定義されている半導体記憶装置である。出力スト
ローブ信号のクロスポイントが出力データの確定期間を
定める規定点として定義されているので、当該半導体装
置や伝送系において温度条件や電源電圧等が変化して
も、この出力ストローブ信号のハイレベル期間とローレ
ベル期間が変動することはない。よって、出力データ
（読み出しデータ）を受け取る側のデバイス（例えば、
コントローラ）は、この出力ストローブ信号を用いて出
力データを安定して取り込むことができる。
３において、前記クロック及び前記出力ストローブ信号
がそれぞれ相補信号であって、該出力ストローブ信号の
クロスポイントが出力データの確定期間を定める規定点
として定義されている半導体記憶装置である。出力スト
ローブ信号のクロスポイントが出力データの確定期間を
定める規定点として定義されているので、当該半導体装
置や伝送系において温度条件や電源電圧等が変化して
も、この出力ストローブ信号のハイレベル期間とローレ
ベル期間が変動することはない。よって、出力データ
（読み出しデータ）を受け取る側のデバイス（例えば、
コントローラ）は、この出力ストローブ信号を用いて出
力データを安定して取り込むことができる。
【００１３】請求項６に記載の発明は、請求項１ないし
５において、外部から供給される前記クロックをバッフ
ァリングする第２の回路を有し、前記クロックを入力デ
ータのストローブする半導体記憶装置である。外部から
供給される前記クロックを入力データのストローブとす
るので、従来用いられていたデータストローブ信号を廃
止することができる。
５において、外部から供給される前記クロックをバッフ
ァリングする第２の回路を有し、前記クロックを入力デ
ータのストローブする半導体記憶装置である。外部から
供給される前記クロックを入力データのストローブとす
るので、従来用いられていたデータストローブ信号を廃
止することができる。
【００１４】請求項７に記載の発明は、請求項１ないし
６において、前記クロックと基準電圧との交点が入力デ
ータ、コマンド及びアドレスのセットアップ時間とホー
ルド時間を定める規定点として定義されている半導体記
憶装置である。入力データ、コマンド及びアドレスのセ
ットアップ時間とホールド時間を全て、前記クロックと
基準電圧との交点を規定点として定義しているため、ク
ロック周波数が高くなっても、また温度条件や電源電圧
が変動してもセットアップ時間とホールド時間が変動す
ることはない。
６において、前記クロックと基準電圧との交点が入力デ
ータ、コマンド及びアドレスのセットアップ時間とホー
ルド時間を定める規定点として定義されている半導体記
憶装置である。入力データ、コマンド及びアドレスのセ
ットアップ時間とホールド時間を全て、前記クロックと
基準電圧との交点を規定点として定義しているため、ク
ロック周波数が高くなっても、また温度条件や電源電圧
が変動してもセットアップ時間とホールド時間が変動す
ることはない。
【００１５】
【発明の実施の形態】図４は、本発明の原理を示すブロ
ック図である。本発明では、従来の単相のデータストロ
ーブ信号ＤＱＳに代えて、クロックＣＬＫ、／ＣＬＫ並
びに出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫを用い
る。出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫは例え
ば、メモリ２１０内でコントローラ１１０から転送され
たクロックＣＬＫ、／ＣＬＫをバッファリングすること
で生成する。
ック図である。本発明では、従来の単相のデータストロ
ーブ信号ＤＱＳに代えて、クロックＣＬＫ、／ＣＬＫ並
びに出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫを用い
る。出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫは例え
ば、メモリ２１０内でコントローラ１１０から転送され
たクロックＣＬＫ、／ＣＬＫをバッファリングすること
で生成する。
【００１６】図５は、図４に示すシステムの動作を示す
タイミング図である。コントローラ１１０は読み出しコ
マンドＲＤＡａをメモリ２１０に出力する。図２を参照
して前述したように、従来のメモリ１００はデータスト
ローブ信号ＤＱＳをコマンド受信から２サイクル後にロ
ーレベルＬからハイレベルＨに立ち上げていた。これに
対し、本発明ではディファレンシャル・クロックである
出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫとともに読み
出しデータＱａ１，Ｑａ２、Ｑａ１、Ｑａ２をコントロ
ーラ１１０に転送する。コントローラ１１０は、自らが
出力したクロックＣＬＫ、／ＣＬＫと出力ストローブ信
号ＱＣＬＫ、／ＱＣＬＫとの位相差を検出し、メモリ２
１０からの読み出しデータを取り込むタイミングを知
る。
タイミング図である。コントローラ１１０は読み出しコ
マンドＲＤＡａをメモリ２１０に出力する。図２を参照
して前述したように、従来のメモリ１００はデータスト
ローブ信号ＤＱＳをコマンド受信から２サイクル後にロ
ーレベルＬからハイレベルＨに立ち上げていた。これに
対し、本発明ではディファレンシャル・クロックである
出力ストローブ信号ＱＣＬＫ、／ＱＣＬＫとともに読み
出しデータＱａ１，Ｑａ２、Ｑａ１、Ｑａ２をコントロ
ーラ１１０に転送する。コントローラ１１０は、自らが
出力したクロックＣＬＫ、／ＣＬＫと出力ストローブ信
号ＱＣＬＫ、／ＱＣＬＫとの位相差を検出し、メモリ２
１０からの読み出しデータを取り込むタイミングを知
る。
【００１７】図６は、上記の位相差検出を説明するため
の図である。コントローラ１１０は内部に、位相差検出
回路１１２を具備している。位相差検出回路１１２は、
コントローラが出力するクロックＣＬＫと、メモリ２１
０内のインバータで構成されるバッファ回路２１２でク
ロックＣＬＫをバッファリングすることで生成され、転
送された出力ストローブ信号／ＱＣＬＫとの位相を比較
する。位相差φを検出するために、クロックＣＬＫより
も高い周波数の内部クロックを用いる。つまり、クロッ
クＣＬＫの立ち上がりエッジに同期して内部クロックの
カウントを開始し、出力ストローブ信号／ＱＣＬＫの立
ち上がりエッジでカウントを停止し、そのカウント数で
位相差φを検出する。位相差φが検出できれば、読み出
しデータＤＱを入力回路１１４に取り込むタイミングを
制御することができる。なお、メモリ２１０から読み出
されるデータはクロックＣＬＫ及びその反転クロックで
制御されるアナログスイッチ２１６及びラッチ２１４を
介して、データバスＤＱに出力される。また、図示を省
略してあるが、メモリ２１０はクロック／ＣＬＫを反転
して／ＱＣＬＫを出力するバッファも具備している。
の図である。コントローラ１１０は内部に、位相差検出
回路１１２を具備している。位相差検出回路１１２は、
コントローラが出力するクロックＣＬＫと、メモリ２１
０内のインバータで構成されるバッファ回路２１２でク
ロックＣＬＫをバッファリングすることで生成され、転
送された出力ストローブ信号／ＱＣＬＫとの位相を比較
する。位相差φを検出するために、クロックＣＬＫより
も高い周波数の内部クロックを用いる。つまり、クロッ
クＣＬＫの立ち上がりエッジに同期して内部クロックの
カウントを開始し、出力ストローブ信号／ＱＣＬＫの立
ち上がりエッジでカウントを停止し、そのカウント数で
位相差φを検出する。位相差φが検出できれば、読み出
しデータＤＱを入力回路１１４に取り込むタイミングを
制御することができる。なお、メモリ２１０から読み出
されるデータはクロックＣＬＫ及びその反転クロックで
制御されるアナログスイッチ２１６及びラッチ２１４を
介して、データバスＤＱに出力される。また、図示を省
略してあるが、メモリ２１０はクロック／ＣＬＫを反転
して／ＱＣＬＫを出力するバッファも具備している。
【００１８】図５に戻り、コントローラ１１０は読み出
しコマンドＲＤＡａの次にメモリ２１０に書き込みコマ
ンドＷＲＡｂを出力する。メモリ２１０は書き込みデー
タＤｂ１、Ｄｂ２、Ｄｂ１、Ｄｂ２とクロックＣＬＫ、
／ＣＬＫのみをコントローラ１１０から受けるだけで、
従来用いられているデータストローブ信号ＤＱＳが存在
しない。しかしならが、ライトレイテンシーＷＬは１と
予め分かっているので、メモリ２１０は書き込みコマン
ドＷＲＡｂを受けてから最初の書き込みデータＤｂ１が
到着するタイミングを予測することができる。つまり、
メモリ２１０はコントローラ１１０からのクロックＣＬ
Ｋ、／ＣＬＫを、書き込みデータのストローブとして使
用する。つまり、書き込みデータ、アドレス及びコマン
ドを全て、クロックＣＬＫ、／ＣＬＫを用いてメモリ２
１０を取り込むことになる。これにより、従来用いられ
ていたデータストローブ信号ＤＱＳを省略することがで
きる。
しコマンドＲＤＡａの次にメモリ２１０に書き込みコマ
ンドＷＲＡｂを出力する。メモリ２１０は書き込みデー
タＤｂ１、Ｄｂ２、Ｄｂ１、Ｄｂ２とクロックＣＬＫ、
／ＣＬＫのみをコントローラ１１０から受けるだけで、
従来用いられているデータストローブ信号ＤＱＳが存在
しない。しかしならが、ライトレイテンシーＷＬは１と
予め分かっているので、メモリ２１０は書き込みコマン
ドＷＲＡｂを受けてから最初の書き込みデータＤｂ１が
到着するタイミングを予測することができる。つまり、
メモリ２１０はコントローラ１１０からのクロックＣＬ
Ｋ、／ＣＬＫを、書き込みデータのストローブとして使
用する。つまり、書き込みデータ、アドレス及びコマン
ドを全て、クロックＣＬＫ、／ＣＬＫを用いてメモリ２
１０を取り込むことになる。これにより、従来用いられ
ていたデータストローブ信号ＤＱＳを省略することがで
きる。
【００１９】このように、本発明はメモリ２１０が出力
するストローブ信号をディファレンシャルな出力ストロ
ーブ信号ＱＣＬＫ、／ＱＣＬＫとし、コントローラ１１
０はストローブ信号を出力しない構成である。出力スト
ローブ信号ＱＣＬＫ、／ＱＣＬＫはクロックＣＬＫ、／
ＣＬＫが供給されている限り、常時メモリ２１０から出
力されている出力専用のストローブ信号である。よっ
て、従来のようにハイインピーダンス制御を行う必要が
ないので、メモリ２１０はハイインピーダンス制御のた
めの回路を持たない。また、従来のようにデータストロ
ーブ信号ＤＱＳの干渉という問題点もないので、プリア
ンブル期間を設ける必要がない。更に、出力ストローブ
信号ＱＣＬＫ、／ＱＣＬＫはディファレンシャル形式な
ので、図７に示すように、そのクロスポイントＶｑｘを
タイミング規定点とすれば、たとえ出力ストローブ信号
ＱＣＬＫ、／ＱＣＬＫのハイレベル期間とローレベル期
間が異なったとしても、データ確定幅ｔＤＶは常に一定
である。よって、コントローラ１１０は容易に読み出し
データを取り込むことができる。なお、図８は、出力ス
トローブ信号ＱＣＬＫ、／ＱＣＬＫのハイレベル期間と
ローレベル期間が等しい場合を示す。
するストローブ信号をディファレンシャルな出力ストロ
ーブ信号ＱＣＬＫ、／ＱＣＬＫとし、コントローラ１１
０はストローブ信号を出力しない構成である。出力スト
ローブ信号ＱＣＬＫ、／ＱＣＬＫはクロックＣＬＫ、／
ＣＬＫが供給されている限り、常時メモリ２１０から出
力されている出力専用のストローブ信号である。よっ
て、従来のようにハイインピーダンス制御を行う必要が
ないので、メモリ２１０はハイインピーダンス制御のた
めの回路を持たない。また、従来のようにデータストロ
ーブ信号ＤＱＳの干渉という問題点もないので、プリア
ンブル期間を設ける必要がない。更に、出力ストローブ
信号ＱＣＬＫ、／ＱＣＬＫはディファレンシャル形式な
ので、図７に示すように、そのクロスポイントＶｑｘを
タイミング規定点とすれば、たとえ出力ストローブ信号
ＱＣＬＫ、／ＱＣＬＫのハイレベル期間とローレベル期
間が異なったとしても、データ確定幅ｔＤＶは常に一定
である。よって、コントローラ１１０は容易に読み出し
データを取り込むことができる。なお、図８は、出力ス
トローブ信号ＱＣＬＫ、／ＱＣＬＫのハイレベル期間と
ローレベル期間が等しい場合を示す。
【００２０】図９は、メモリ２１０の書き込み動作にお
ける各信号の仕様を示す図である。便宜上、書き込みコ
マンドとと最初の書き込みデータとを同一時間軸上に図
示してある。図中、ｔＳＩは入力セットアップ時間、ｔ
ＨＩは入力ホールド時間、ｔＤＳはデータ入力セットア
ップ時間、ｔＤＨはデータ入力ホールド時間である。本
発明におけるメモリ２１０の書き込み動作は、前述した
ように、コントローラ１１０からのクロックＣＬＫ、／
ＣＬＫを、書き込みデータ、アドレス（ＡＤＤ）、コマ
ンド（ＣＭＤ）のストローブとして使用する点に加え、
上記入力セットアップ時間ｔＳＩ、入力ホールド時間ｔ
ＨＩ、データ入力セットアップ時間ｔＤＳ、及びデータ
入力ホールド時間ｔＤＨを設定するための規定点を基準
電圧Ｖｒｅｆとしたことを特徴としている。
ける各信号の仕様を示す図である。便宜上、書き込みコ
マンドとと最初の書き込みデータとを同一時間軸上に図
示してある。図中、ｔＳＩは入力セットアップ時間、ｔ
ＨＩは入力ホールド時間、ｔＤＳはデータ入力セットア
ップ時間、ｔＤＨはデータ入力ホールド時間である。本
発明におけるメモリ２１０の書き込み動作は、前述した
ように、コントローラ１１０からのクロックＣＬＫ、／
ＣＬＫを、書き込みデータ、アドレス（ＡＤＤ）、コマ
ンド（ＣＭＤ）のストローブとして使用する点に加え、
上記入力セットアップ時間ｔＳＩ、入力ホールド時間ｔ
ＨＩ、データ入力セットアップ時間ｔＤＳ、及びデータ
入力ホールド時間ｔＤＨを設定するための規定点を基準
電圧Ｖｒｅｆとしたことを特徴としている。
【００２１】ここで、まず、コントローラ１１０からの
クロックＣＬＫ、／ＣＬＫを書き込みデータ、アドレ
ス、コマンドのストローブとして使用する意義について
説明する。従来技術では、書き込みデータはデータスト
ローブ信号ＤＱＳに同期してメモリに書き込まれ、アド
レスとコマンドはクロックＣＬＫ、／ＣＬＫに同期して
メモリに取り込まれていた。従って、書き込み動作の開
始はクロックがトリガーとなるのに対し、書き込みデー
タの取り込みはデータストローブ信号ＤＱＳがトリガー
となる。よって、クロックＣＬＫ、／ＣＬＫとデータス
トローブ信号ＤＱＳとのずれ（クロック線とデータスト
ローブ信号線との負荷の違いに起因する）がそれ程大き
くないうちは、書き込み動作の一環としてメモリのコア
回路にデータを書き込みにいくタイミングとデータが揃
うタイミングが大きくずれることはなく同期がとれてい
る。しかしながら、動作周波数が高くなり、クロック周
波数が高くなると、クロックＣＬＫ、／ＣＬＫからデー
タストローブ信号ＤＱＳまでのずれ時間がクロックＣＬ
Ｋ、／ＣＬＫの１クロック分と比較して相対的に大きく
なり、極端な例として、１クロック分よりも大きくなる
場合もある。書き込み動作の高速化にともない、クロッ
クＣＬＫ、／ＣＬＫとデータストローブ信号ＤＱＳのず
れに起因した書き込み動作と書き込みデータの受信タイ
ミングとのずれが書き込み動作そのものを阻害し、書き
込み動作の妨げとなっている。
クロックＣＬＫ、／ＣＬＫを書き込みデータ、アドレ
ス、コマンドのストローブとして使用する意義について
説明する。従来技術では、書き込みデータはデータスト
ローブ信号ＤＱＳに同期してメモリに書き込まれ、アド
レスとコマンドはクロックＣＬＫ、／ＣＬＫに同期して
メモリに取り込まれていた。従って、書き込み動作の開
始はクロックがトリガーとなるのに対し、書き込みデー
タの取り込みはデータストローブ信号ＤＱＳがトリガー
となる。よって、クロックＣＬＫ、／ＣＬＫとデータス
トローブ信号ＤＱＳとのずれ（クロック線とデータスト
ローブ信号線との負荷の違いに起因する）がそれ程大き
くないうちは、書き込み動作の一環としてメモリのコア
回路にデータを書き込みにいくタイミングとデータが揃
うタイミングが大きくずれることはなく同期がとれてい
る。しかしながら、動作周波数が高くなり、クロック周
波数が高くなると、クロックＣＬＫ、／ＣＬＫからデー
タストローブ信号ＤＱＳまでのずれ時間がクロックＣＬ
Ｋ、／ＣＬＫの１クロック分と比較して相対的に大きく
なり、極端な例として、１クロック分よりも大きくなる
場合もある。書き込み動作の高速化にともない、クロッ
クＣＬＫ、／ＣＬＫとデータストローブ信号ＤＱＳのず
れに起因した書き込み動作と書き込みデータの受信タイ
ミングとのずれが書き込み動作そのものを阻害し、書き
込み動作の妨げとなっている。
【００２２】これに対し、本発明では書き込みデータ、
アドレス及びコマンドの全てに対し、クロックＣＬＫ、
／ＣＬＫをストローブとして用いているため、上記のよ
うな問題点はない。また、前述した入力セットアップ時
間ｔＳＩ、入力ホールド時間ｔＨＩ、データ入力セット
アップ時間ｔＤＳ、及びデータ入力ホールド時間ｔＤＨ
を設定するための規定点を基準電圧Ｖｒｅｆとした意義
について説明する。従来技術では、アドレス及びコマン
ドはクロックＣＬＫ、／ＣＬＫのクロスポイントを規定
点とし、書き込みデータはデータストローブ信号ＤＱＳ
を規定点である基準電圧Ｖｒｅｆと比較する。温度条件
や電源電圧条件が変化すると、上記２つの規定点も変化
するが変化の仕方がことなる。この点を見込んで、従来
はセットアップ時間とホールド時間を余分に設定してお
く必要があった。
アドレス及びコマンドの全てに対し、クロックＣＬＫ、
／ＣＬＫをストローブとして用いているため、上記のよ
うな問題点はない。また、前述した入力セットアップ時
間ｔＳＩ、入力ホールド時間ｔＨＩ、データ入力セット
アップ時間ｔＤＳ、及びデータ入力ホールド時間ｔＤＨ
を設定するための規定点を基準電圧Ｖｒｅｆとした意義
について説明する。従来技術では、アドレス及びコマン
ドはクロックＣＬＫ、／ＣＬＫのクロスポイントを規定
点とし、書き込みデータはデータストローブ信号ＤＱＳ
を規定点である基準電圧Ｖｒｅｆと比較する。温度条件
や電源電圧条件が変化すると、上記２つの規定点も変化
するが変化の仕方がことなる。この点を見込んで、従来
はセットアップ時間とホールド時間を余分に設定してお
く必要があった。
【００２３】これに対し、本発明では図９に示すよう
に、クロックＣＬＫ又は／ＣＬＫの立ち上がりと基準電
圧Ｖｒｅｆとの交点を規定点とし、書き込みデータ、ア
ドレス及びコマンドを受信すること（つまり、上記交点
をセットアップ時間とホールド時間を定める規定する）
としているため、従来のようにセットアップ時間とホー
ルド時間を余分に設定しておく必要がない。本発明で
は、ｔＳＩ＝ｔＨＩ＝ｔＤＳ＝ｔＤＨとすることも可能
である。
に、クロックＣＬＫ又は／ＣＬＫの立ち上がりと基準電
圧Ｖｒｅｆとの交点を規定点とし、書き込みデータ、ア
ドレス及びコマンドを受信すること（つまり、上記交点
をセットアップ時間とホールド時間を定める規定する）
としているため、従来のようにセットアップ時間とホー
ルド時間を余分に設定しておく必要がない。本発明で
は、ｔＳＩ＝ｔＨＩ＝ｔＤＳ＝ｔＤＨとすることも可能
である。
【００２４】図１０はメモリ２１０の読み出し動作を示
す図で、（Ａ）よりも（Ｂ）に示す読み出し動作が高速
である場合を示している。図１０から分かるように、ク
ロックＣＬＫ、／ＣＬＫの周波数が高くなっても、デー
タ確定幅（確定期間）はクロックの周波数が高くなった
分だけ単に狭くなっているだけで、安定していることが
分かる。
す図で、（Ａ）よりも（Ｂ）に示す読み出し動作が高速
である場合を示している。図１０から分かるように、ク
ロックＣＬＫ、／ＣＬＫの周波数が高くなっても、デー
タ確定幅（確定期間）はクロックの周波数が高くなった
分だけ単に狭くなっているだけで、安定していることが
分かる。
【００２５】図１１はメモリ２１０の書き込み動作を示
す図で、（Ａ）よりも（Ｂ）に示す書き込み動作が高速
であることを示している。図１１から分かるように、ク
ロックＣＬＫ、／ＣＬＫの周波数が高くなっても、デー
タ確定幅はクロックの周波数が高くなった分だけ単に狭
くなっているだけで、安定していることが分かる。図６
に示した構成では、クロックＣＬＫをバッファ回路２１
２で単純にバッファリングして出力ストローブ信号／Ｑ
ＣＬＫを生成している。図示していないが、クロック／
ＣＬＫも同様にバッファリングして出力ストローブ信号
ＱＣＬＫを生成している。このような単純なバッファリ
ングでは、温度条件や電源電圧条件の変動があると、図
６に示す位相差φの検出に長い時間を要する場合が生じ
る。従って、位相差φの検出は温度条件や電源電圧条件
の変動を見込んで設計する必要がある。例えば、位相差
検出回路１１２は多くの内部クロックをカウントできる
ように設計する必要がある。
す図で、（Ａ）よりも（Ｂ）に示す書き込み動作が高速
であることを示している。図１１から分かるように、ク
ロックＣＬＫ、／ＣＬＫの周波数が高くなっても、デー
タ確定幅はクロックの周波数が高くなった分だけ単に狭
くなっているだけで、安定していることが分かる。図６
に示した構成では、クロックＣＬＫをバッファ回路２１
２で単純にバッファリングして出力ストローブ信号／Ｑ
ＣＬＫを生成している。図示していないが、クロック／
ＣＬＫも同様にバッファリングして出力ストローブ信号
ＱＣＬＫを生成している。このような単純なバッファリ
ングでは、温度条件や電源電圧条件の変動があると、図
６に示す位相差φの検出に長い時間を要する場合が生じ
る。従って、位相差φの検出は温度条件や電源電圧条件
の変動を見込んで設計する必要がある。例えば、位相差
検出回路１１２は多くの内部クロックをカウントできる
ように設計する必要がある。
【００２６】この点を改善する構成を図１２に示す。図
１２に示すメモリ２２０は、クロックＣＬＫから出力ス
トローブ信号／ＱＣＬＫを生成するのにＤＬＬ（Ｄｅｌ
ａｙｅｄ Ｌｏｃｋ Ｌｏｏｐ）回路を用いている。こ
のＤＬＬ回路はインバータ２２２、２２４、２３２、遅
延回路２２６、遅延制御器２２８及び位相比較器２３０
で構成されている。クロックＣＬＫはインバータ２２
２、２２４、遅延回路２２６、及びインバータ２３２を
通り、出力ストローブ信号／ＱＣＬＫとしてコントロー
ラ１１０に出力される。位相比較器２３０はクロックＣ
ＬＫの位相と出力ストローブ信号／ＱＣＬＫの位相を比
較して位相差を検出し、遅延制御器２２８を制御する。
遅延制御器２２８は、この位相差が常に一定になるよう
に遅延回路２２６の遅延量を可変する。この結果、出力
ストローブ信号／ＱＣＬＫの位相はは、温度条件や電源
電圧条件の変動があっても、クロックＣＬＫの位相と常
に一定の位相差を持つように制御される。よって、コン
トローラ１１０の位相差検出は容易になる。
１２に示すメモリ２２０は、クロックＣＬＫから出力ス
トローブ信号／ＱＣＬＫを生成するのにＤＬＬ（Ｄｅｌ
ａｙｅｄ Ｌｏｃｋ Ｌｏｏｐ）回路を用いている。こ
のＤＬＬ回路はインバータ２２２、２２４、２３２、遅
延回路２２６、遅延制御器２２８及び位相比較器２３０
で構成されている。クロックＣＬＫはインバータ２２
２、２２４、遅延回路２２６、及びインバータ２３２を
通り、出力ストローブ信号／ＱＣＬＫとしてコントロー
ラ１１０に出力される。位相比較器２３０はクロックＣ
ＬＫの位相と出力ストローブ信号／ＱＣＬＫの位相を比
較して位相差を検出し、遅延制御器２２８を制御する。
遅延制御器２２８は、この位相差が常に一定になるよう
に遅延回路２２６の遅延量を可変する。この結果、出力
ストローブ信号／ＱＣＬＫの位相はは、温度条件や電源
電圧条件の変動があっても、クロックＣＬＫの位相と常
に一定の位相差を持つように制御される。よって、コン
トローラ１１０の位相差検出は容易になる。
【００２７】図１３は、本発明の一実施の形態による半
導体記憶装置であるＤＤＲ−ＳＤＲＡＭの全体構成を示
すブロック図である。図１３では、説明の便宜上２バン
ク構成として図示するが、バンク構成はこれに限られる
ものではなく、１つであっても良いし、３つ以上であっ
ても良い。図示するように、ＤＤＲ−ＳＤＲＡＭは、第
１のクロックバッファ１、第２のクロックバッファ３
１、コマンドデコーダ２、コントロール信号バッファ
３、ローアドレスバッファ４、コラムアドレスバッファ
５、アドレスラッチ６，７、モードレジスタ８、データ
レイテンシーカウンタ９、データ変換器１０，１２、デ
ータ入力バッファ１１、データ出力バッファ１３、バン
ク（０）用回路１４、及びバンク（１）用回路１５を含
む構成とする。また、バンク（０）用回路１４とバンク
（１）用回路１５との内には、それぞれマトリクス状に
配置されたメモリセルを含む複数のメモリブロック、Ｒ
ＡＳ生成ユニット１６、ＰＲＥ（プリチャージ用信号）
生成ユニット１７、コントロールユニット１８、ブロッ
クデコーダ１９、プリデコーダ２０−１，２０−２、ワ
ードデコーダ２１、１／４デコーダ２２、ＢＬＴデコー
ダ２３、Ｓ／Ａ（センスアンプ制御信号）生成ユニット
２４、コラムデコーダ２５、コントロールユニット２
６、リードライトバッファ２７、リフレッシュカウンタ
２８、コア回路２９、出力ストローブバッファ３２、Ｐ
Ｄ信号ラッチ３３を含む。
導体記憶装置であるＤＤＲ−ＳＤＲＡＭの全体構成を示
すブロック図である。図１３では、説明の便宜上２バン
ク構成として図示するが、バンク構成はこれに限られる
ものではなく、１つであっても良いし、３つ以上であっ
ても良い。図示するように、ＤＤＲ−ＳＤＲＡＭは、第
１のクロックバッファ１、第２のクロックバッファ３
１、コマンドデコーダ２、コントロール信号バッファ
３、ローアドレスバッファ４、コラムアドレスバッファ
５、アドレスラッチ６，７、モードレジスタ８、データ
レイテンシーカウンタ９、データ変換器１０，１２、デ
ータ入力バッファ１１、データ出力バッファ１３、バン
ク（０）用回路１４、及びバンク（１）用回路１５を含
む構成とする。また、バンク（０）用回路１４とバンク
（１）用回路１５との内には、それぞれマトリクス状に
配置されたメモリセルを含む複数のメモリブロック、Ｒ
ＡＳ生成ユニット１６、ＰＲＥ（プリチャージ用信号）
生成ユニット１７、コントロールユニット１８、ブロッ
クデコーダ１９、プリデコーダ２０−１，２０−２、ワ
ードデコーダ２１、１／４デコーダ２２、ＢＬＴデコー
ダ２３、Ｓ／Ａ（センスアンプ制御信号）生成ユニット
２４、コラムデコーダ２５、コントロールユニット２
６、リードライトバッファ２７、リフレッシュカウンタ
２８、コア回路２９、出力ストローブバッファ３２、Ｐ
Ｄ信号ラッチ３３を含む。
【００２８】まず、本発明の特徴的な部分について説明
し、その後にその他の各部について説明する。従来のＤ
ＤＲ−ＳＤＲＡＭでも用いらているクロックバッファ１
に加え、本発明では新たに第２のクロックバッファ３１
を設けてある。以下、クロックバッファ１を第１のクロ
ックバッファ１という。第１のクロックバッファ１はＤ
ＬＬ回路を有し、外部から供給されるクロックＣＬＫ、
／ＣＬＫから入力側内部クロックＩＣＬＫ、／ＩＣＬＫ
を生成する。便宜上、図１３ではＩＣＬＫのみを示す。
第２のクロックバッファ３１は、例えば図１２のＤＬＬ
回路のうちのインバータ２２２、２２４、遅延回路２２
６、遅延制御器２２８及び位相比較器２３０を具備し、
出力ストローブバッファ３２は図１２のＤＬＬ回路のう
ちのインバータ２３２を具備する。図１３では図面を簡
単にするために省略してあるが、インバータ２３２の出
力を第２のクロックバッファ３１内の位相比較器２３０
に接続するための信号線が設けられている。遅延回路２
２６の出力信号が出力側内部クロックＯＣＬＫとして、
第２のクロックバッファ３１から出力ストローブバッフ
ァ３２に供給される。上記の構成が、クロックＣＬＫと
／ＣＬＫのそれぞれに設けられている。つまり、第２の
クロックバッファ３１からは出力側内部クロック／ＯＣ
ＬＫも供給されている。なお、図を簡単にするために、
出力側内部クロック／ＯＣＬＫの図示は省略してある。
出力ストローブバッファ３２は、第２のクロックバッフ
ァ３１から供給された出力側内部クロックＯＣＬＫ、／
ＯＣＬＫを反転して、出力ストローブ信号ＱＣＬＫ、／
ＱＣＬＫを出力する。
し、その後にその他の各部について説明する。従来のＤ
ＤＲ−ＳＤＲＡＭでも用いらているクロックバッファ１
に加え、本発明では新たに第２のクロックバッファ３１
を設けてある。以下、クロックバッファ１を第１のクロ
ックバッファ１という。第１のクロックバッファ１はＤ
ＬＬ回路を有し、外部から供給されるクロックＣＬＫ、
／ＣＬＫから入力側内部クロックＩＣＬＫ、／ＩＣＬＫ
を生成する。便宜上、図１３ではＩＣＬＫのみを示す。
第２のクロックバッファ３１は、例えば図１２のＤＬＬ
回路のうちのインバータ２２２、２２４、遅延回路２２
６、遅延制御器２２８及び位相比較器２３０を具備し、
出力ストローブバッファ３２は図１２のＤＬＬ回路のう
ちのインバータ２３２を具備する。図１３では図面を簡
単にするために省略してあるが、インバータ２３２の出
力を第２のクロックバッファ３１内の位相比較器２３０
に接続するための信号線が設けられている。遅延回路２
２６の出力信号が出力側内部クロックＯＣＬＫとして、
第２のクロックバッファ３１から出力ストローブバッフ
ァ３２に供給される。上記の構成が、クロックＣＬＫと
／ＣＬＫのそれぞれに設けられている。つまり、第２の
クロックバッファ３１からは出力側内部クロック／ＯＣ
ＬＫも供給されている。なお、図を簡単にするために、
出力側内部クロック／ＯＣＬＫの図示は省略してある。
出力ストローブバッファ３２は、第２のクロックバッフ
ァ３１から供給された出力側内部クロックＯＣＬＫ、／
ＯＣＬＫを反転して、出力ストローブ信号ＱＣＬＫ、／
ＱＣＬＫを出力する。
【００２９】上記の通り、内部クロックを入力側と出力
側とで別々に設けているので、データ入力側のデータ変
換器（シリアル−パラレル変換機）１０は入力側内部ク
ロックＩＣＬＫ、／ＩＣＬＫで動作し、データ出力側の
データ変換器（パラレル−シリアル変換器）１２は出力
側内部クロックＩＣＬＫ、／ＩＣＬＫで動作する。第１
のクロックバッファ１の規定点は基準電圧Ｖｒｅｆであ
り（図９参照）、第２のクロックバッファ３１の規定点
はクロスポイントＶｘである（図８参照）。
側とで別々に設けているので、データ入力側のデータ変
換器（シリアル−パラレル変換機）１０は入力側内部ク
ロックＩＣＬＫ、／ＩＣＬＫで動作し、データ出力側の
データ変換器（パラレル−シリアル変換器）１２は出力
側内部クロックＩＣＬＫ、／ＩＣＬＫで動作する。第１
のクロックバッファ１の規定点は基準電圧Ｖｒｅｆであ
り（図９参照）、第２のクロックバッファ３１の規定点
はクロスポイントＶｘである（図８参照）。
【００３０】次に、ＤＤＲ−ＳＤＲＡＭの各部につい
て、図１４を参照して説明する。図１４は、図１３に示
すＤＤＲ−ＳＤＲＡＭの動作を示すタイミング図であ
る。図１４中のシンボルは、図１３の対応部分の信号波
形を示す。コントロール信号バッファ３は、外部からの
ローアドレスストローブ信号／ＲＡＳ、コラムアドレス
ストローブ信号／ＣＡＳ、ライトイネーブル信号／Ｗ
Ｅ、及びチップイネーブル信号／ＣＥをラッチし、コマ
ンドデコーダ２に出力する（図１４（ｂ））。なお、／
は負論理の信号を表し、その他は正論理の信号を表す。
て、図１４を参照して説明する。図１４は、図１３に示
すＤＤＲ−ＳＤＲＡＭの動作を示すタイミング図であ
る。図１４中のシンボルは、図１３の対応部分の信号波
形を示す。コントロール信号バッファ３は、外部からの
ローアドレスストローブ信号／ＲＡＳ、コラムアドレス
ストローブ信号／ＣＡＳ、ライトイネーブル信号／Ｗ
Ｅ、及びチップイネーブル信号／ＣＥをラッチし、コマ
ンドデコーダ２に出力する（図１４（ｂ））。なお、／
は負論理の信号を表し、その他は正論理の信号を表す。
【００３１】コマンドデコーダ２は、コントロール信号
バッファ３から供給された信号をデコードして後述する
バンク（０）用回路１４，バンク（１）用回路１５，ア
ドレスラッチ６，７，データレイテンシーカウンタ９等
に通知する（図１４（ｆ））。ローアドレスバッファ４
及びコラムアドレスバッファ５は、外部からのアドレス
信号（Ａ０〜Ａｎ，Ｂ０〜Ｂｎ；図１４（ｃ））を入力
され、それぞれアドレスラッチ６，７にアドレス信号を
供給する。尚、変数ｎはメモリ容量に応じた整数とす
る。
バッファ３から供給された信号をデコードして後述する
バンク（０）用回路１４，バンク（１）用回路１５，ア
ドレスラッチ６，７，データレイテンシーカウンタ９等
に通知する（図１４（ｆ））。ローアドレスバッファ４
及びコラムアドレスバッファ５は、外部からのアドレス
信号（Ａ０〜Ａｎ，Ｂ０〜Ｂｎ；図１４（ｃ））を入力
され、それぞれアドレスラッチ６，７にアドレス信号を
供給する。尚、変数ｎはメモリ容量に応じた整数とす
る。
【００３２】アドレスラッチ６，７はそれぞれローアド
レスとコラムアドレスをラッチし、それぞれをプリでコ
ーダ２０−１、２０−２に出力する（図１４（ｉ））。
モードレジスタ８は、内部に使用するバースト長情報を
生成する。前述したように、データの書き込みはクロッ
クＣＬＫ、／ＣＬＫをストローブとして用いているた
め、書き込みタイミングを書き込みコマンドを基準とし
て規定する。データレイテンシーカウンタ９は、モード
レジスタ８から供給されるバースト長情報に基づいてデ
ータレイテンシーを計時する。データ変換器１０は、外
部からのシリアルデータをデータ入力バッファ１１を介
して受け取り、それをパラレルデータに変換してリード
ライトバッファ２７に供給する。また、データ変換器１
２は、リードライトバッファ２７からパラレルデータを
受け取り、それをシリアルデータに変換してデータ出力
バッファ１３を介して外部に出力する。なお、データ変
換器１０，１２は、データレイテンシーカウンタ９から
供給される信号に基づいて適切なタイミングで処理を行
う。
レスとコラムアドレスをラッチし、それぞれをプリでコ
ーダ２０−１、２０−２に出力する（図１４（ｉ））。
モードレジスタ８は、内部に使用するバースト長情報を
生成する。前述したように、データの書き込みはクロッ
クＣＬＫ、／ＣＬＫをストローブとして用いているた
め、書き込みタイミングを書き込みコマンドを基準とし
て規定する。データレイテンシーカウンタ９は、モード
レジスタ８から供給されるバースト長情報に基づいてデ
ータレイテンシーを計時する。データ変換器１０は、外
部からのシリアルデータをデータ入力バッファ１１を介
して受け取り、それをパラレルデータに変換してリード
ライトバッファ２７に供給する。また、データ変換器１
２は、リードライトバッファ２７からパラレルデータを
受け取り、それをシリアルデータに変換してデータ出力
バッファ１３を介して外部に出力する。なお、データ変
換器１０，１２は、データレイテンシーカウンタ９から
供給される信号に基づいて適切なタイミングで処理を行
う。
【００３３】本実施例では、データ入力バッファ１１及
びデータ出力バッファ１３は、入力ピンと出力ピンとが
共通であるＩ／Ｏコモン形式のインターフェースにより
外部と接続されているが、入力ピンと出力ピンとが別々
に設けられているＩ／Ｏセパレート形式のインターフェ
ースにより外部と接続することも可能である。次に、ロ
ーアドレスバッファ４及びコラムアドレスバッファ５に
選択される各バンク内の構成及び機能について説明す
る。ここでは、図示のバンク（０）用回路１４について
のみ説明し、同様の構成を有するバンク（１）用回路１
５の構成及び機能については、同一の符号を付して説明
を省略する。
びデータ出力バッファ１３は、入力ピンと出力ピンとが
共通であるＩ／Ｏコモン形式のインターフェースにより
外部と接続されているが、入力ピンと出力ピンとが別々
に設けられているＩ／Ｏセパレート形式のインターフェ
ースにより外部と接続することも可能である。次に、ロ
ーアドレスバッファ４及びコラムアドレスバッファ５に
選択される各バンク内の構成及び機能について説明す
る。ここでは、図示のバンク（０）用回路１４について
のみ説明し、同様の構成を有するバンク（１）用回路１
５の構成及び機能については、同一の符号を付して説明
を省略する。
【００３４】バンク（０）用回路１４において、ＲＡＳ
生成ユニット１６は、複数のメモリブロック内の各メモ
リセルのデータを対応するセンスアンプに読み出すこと
を指令する信号ＲＡＳＺを生成する（図１４（ｇ））。
また、ＰＲＥ生成ユニット１７は内部ＲＡＳ信号である
信号ＲＡＳＺを受取ると、所定の時間が経過した後にプ
リチャージ信号ＰＲＥを生成する（図１４（ｈ））。こ
の内部生成されたプリチャージ信号ＰＲＥは、外部から
プリチャージ信号ＰＲＥが供給された場合と同様に、Ｒ
ＡＳ生成ユニット１６をリセットしてプリチャージ動作
を行わせる。この内部生成されたプリチャージ信号ＰＲ
Ｅによるプリチャージ動作が自己プリチャージである。
生成ユニット１６は、複数のメモリブロック内の各メモ
リセルのデータを対応するセンスアンプに読み出すこと
を指令する信号ＲＡＳＺを生成する（図１４（ｇ））。
また、ＰＲＥ生成ユニット１７は内部ＲＡＳ信号である
信号ＲＡＳＺを受取ると、所定の時間が経過した後にプ
リチャージ信号ＰＲＥを生成する（図１４（ｈ））。こ
の内部生成されたプリチャージ信号ＰＲＥは、外部から
プリチャージ信号ＰＲＥが供給された場合と同様に、Ｒ
ＡＳ生成ユニット１６をリセットしてプリチャージ動作
を行わせる。この内部生成されたプリチャージ信号ＰＲ
Ｅによるプリチャージ動作が自己プリチャージである。
【００３５】プリデコーダ２０−１は、アドレスラッチ
６から供給されたローアドレス信号をプリデコードす
る。プリデコード結果は、ブロックデコーダ１９に供給
されると共に、ワードデコーダ２１，１／４デコーダ２
２，ＢＬＴ（ビット線トランスファー）デコーダ２３，
及びＳ／Ａ生成ユニット２４に供給される。ブロックデ
コーダ１９は、ＤＤＲ−ＳＤＲＡＭ内に配置された複数
のメモリブロックの一つを選択する。この選択されたメ
モリブロックにおいてのみ、ワードデコーダ２１、１／
４デコーダ２２，ＢＬＴデコーダ２３，及びＳ／Ａ生成
ユニット２４が作動し、コア回路２９内でデータをメモ
リセルから読み出してセンスアンプに格納する。
６から供給されたローアドレス信号をプリデコードす
る。プリデコード結果は、ブロックデコーダ１９に供給
されると共に、ワードデコーダ２１，１／４デコーダ２
２，ＢＬＴ（ビット線トランスファー）デコーダ２３，
及びＳ／Ａ生成ユニット２４に供給される。ブロックデ
コーダ１９は、ＤＤＲ−ＳＤＲＡＭ内に配置された複数
のメモリブロックの一つを選択する。この選択されたメ
モリブロックにおいてのみ、ワードデコーダ２１、１／
４デコーダ２２，ＢＬＴデコーダ２３，及びＳ／Ａ生成
ユニット２４が作動し、コア回路２９内でデータをメモ
リセルから読み出してセンスアンプに格納する。
【００３６】コア回路２９は、多数のメモリセルがロー
及びコラムに関してアレイ状に配置されたものであり、
各コラム毎に図１のセンスアンプが設けられる。上記ロ
ーアドレス信号による読み出し動作によって、ローアド
レス信号で選択されたワード線に対応する複数のメモリ
セルのデータが、複数のセンスアンプに格納される（図
１４（ｍ））。
及びコラムに関してアレイ状に配置されたものであり、
各コラム毎に図１のセンスアンプが設けられる。上記ロ
ーアドレス信号による読み出し動作によって、ローアド
レス信号で選択されたワード線に対応する複数のメモリ
セルのデータが、複数のセンスアンプに格納される（図
１４（ｍ））。
【００３７】プリデコーダ２０−２は、アドレスラッチ
７から供給されたコラムアドレス信号をプリデコードす
る。プリデコード結果は、コラムデコーダ２５に供給さ
れると共に、１／４デコーダ２２，Ｓ／Ａ生成ユニット
２４，及びコントロール回路２６に供給される。コラム
デコーダ２５は、コラムアドレス信号で指定されるコラ
ムに対してコラム線選択信号ＣＬを供給し（図１４
（ｎ））、そのコラムのセンスアンプからデータを読み
出して、リードライトバッファ２７に供給する。
７から供給されたコラムアドレス信号をプリデコードす
る。プリデコード結果は、コラムデコーダ２５に供給さ
れると共に、１／４デコーダ２２，Ｓ／Ａ生成ユニット
２４，及びコントロール回路２６に供給される。コラム
デコーダ２５は、コラムアドレス信号で指定されるコラ
ムに対してコラム線選択信号ＣＬを供給し（図１４
（ｎ））、そのコラムのセンスアンプからデータを読み
出して、リードライトバッファ２７に供給する。
【００３８】ワードデコーダ２１は、コントロールユニ
ット１８の制御に基づいて、ワード線選択信号を生成す
る（図１４（ｋ））。１／４デコーダ２２は、従来から
ある階層ワードデコード方式において、選択されたメイ
ンワードデコーダに従属する４つのサブワードデコーダ
から、一つのサブワードデコーダを選択するためのデコ
ーダである。ＢＬＴデコーダ２３は、コントロールユニ
ット１８の制御に基づいて、ビット線トランスファー信
号を生成する（図１４（ｊ））。また、Ｓ／Ａ生成ユニ
ット２４は、コントロールユニット１８の制御に基づい
て、センスアンプ駆動信号ＳＡ１及びＳＡ２を生成する
（図１４（ｌ））。
ット１８の制御に基づいて、ワード線選択信号を生成す
る（図１４（ｋ））。１／４デコーダ２２は、従来から
ある階層ワードデコード方式において、選択されたメイ
ンワードデコーダに従属する４つのサブワードデコーダ
から、一つのサブワードデコーダを選択するためのデコ
ーダである。ＢＬＴデコーダ２３は、コントロールユニ
ット１８の制御に基づいて、ビット線トランスファー信
号を生成する（図１４（ｊ））。また、Ｓ／Ａ生成ユニ
ット２４は、コントロールユニット１８の制御に基づい
て、センスアンプ駆動信号ＳＡ１及びＳＡ２を生成する
（図１４（ｌ））。
【００３９】コントロールユニット２６は、アドレスラ
ッチ６，７から供給される信号に基づいてリードライト
バッファ２７を制御して、データの読出し及び書き込み
を制御する。書き込みコマンド時、コントロールユニッ
ト２６はリードライトバッファ２７に格納されたデータ
をコア回路２９に供給する。読み出しコマンド時、コン
トロールユニット２６は、データをセンスアンプから読
み出してリードライトバッファ２７に供給し、その読み
出したデータをデータ変換器１２に供給する（図１４
（ｏ））。前述したようにデータ変換器１２の動作は、
出力側内部クロックＯＣＬＫに同期して行われる（図１
４（ｐ））。
ッチ６，７から供給される信号に基づいてリードライト
バッファ２７を制御して、データの読出し及び書き込み
を制御する。書き込みコマンド時、コントロールユニッ
ト２６はリードライトバッファ２７に格納されたデータ
をコア回路２９に供給する。読み出しコマンド時、コン
トロールユニット２６は、データをセンスアンプから読
み出してリードライトバッファ２７に供給し、その読み
出したデータをデータ変換器１２に供給する（図１４
（ｏ））。前述したようにデータ変換器１２の動作は、
出力側内部クロックＯＣＬＫに同期して行われる（図１
４（ｐ））。
【００４０】図１５は、従来のＤＤＬ−ＳＤＲＡＭの入
出力部を示す図である。従来の構成と図１３に示す本発
明の実施の形態の構成とは、次の点で相違する。従来は
ＤＱＳストローブバッファ４２を介して、データバスス
トローブ信号線をハイインピーダンスＨｉ−Ｚに制御す
るコントローラ４１が必要であった。これに対し、本発
明ではそのようなコントローラは必要でない。また、デ
ータ変換器１０と１２は図１３のクロックバッファ１か
らの内部クロックで動作していた。これに対し、データ
変換器１０と１２はそれぞれ異なるクロックＯＣＬＫ及
びＩＣＬＫで動作する。
出力部を示す図である。従来の構成と図１３に示す本発
明の実施の形態の構成とは、次の点で相違する。従来は
ＤＱＳストローブバッファ４２を介して、データバスス
トローブ信号線をハイインピーダンスＨｉ−Ｚに制御す
るコントローラ４１が必要であった。これに対し、本発
明ではそのようなコントローラは必要でない。また、デ
ータ変換器１０と１２は図１３のクロックバッファ１か
らの内部クロックで動作していた。これに対し、データ
変換器１０と１２はそれぞれ異なるクロックＯＣＬＫ及
びＩＣＬＫで動作する。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
外部から供給されるクロックデータ出力用の出力ストロ
ーブ信号を生成して外部に出力することとしたため、従
来必要とされていたプリアンブル期間は不要であり、ま
たストローブ信号線をハイインピーダンスに制御する必
要もないという効果が得られる。
外部から供給されるクロックデータ出力用の出力ストロ
ーブ信号を生成して外部に出力することとしたため、従
来必要とされていたプリアンブル期間は不要であり、ま
たストローブ信号線をハイインピーダンスに制御する必
要もないという効果が得られる。
【図１】コントローラとメモリを有する従来のシステム
を示すブロック図である。
を示すブロック図である。
【図２】図１に示すシステムの動作を示すタイミング図
である。
である。
【図３】従来技術の問題点を示すタイミング図である。
【図４】本発明の原理を示すブロック図である。
【図５】本発明の原理を示すタイミング図である。
【図６】メモリ及びコントローラの構成並びにコントロ
ーラで行われる位相差検出を説明するための図である。
ーラで行われる位相差検出を説明するための図である。
【図７】図５における構成においてメモリからデータを
読み出す出力動作であって、出力ストローブ信号が歪ん
でいる場合を示すタイミング図である。
読み出す出力動作であって、出力ストローブ信号が歪ん
でいる場合を示すタイミング図である。
【図８】図５における構成においてメモリからデータを
読み出す出力動作示すタイミング図である。
読み出す出力動作示すタイミング図である。
【図９】図５における構成においてメモリにデータを書
き込む入力動作を示すタイミング図である。
き込む入力動作を示すタイミング図である。
【図１０】図５における構成においてメモリからデータ
を読み出す出力動作であって、クロック周波数が高くな
った場合の動作を説明するためのタイミング図である。
を読み出す出力動作であって、クロック周波数が高くな
った場合の動作を説明するためのタイミング図である。
【図１１】図５における構成においてメモリにデータを
書き込む入力動作であって、クロック周波数が高くなっ
た場合の動作を説明するためのタイミング図である。
書き込む入力動作であって、クロック周波数が高くなっ
た場合の動作を説明するためのタイミング図である。
【図１２】ＤＬＬ回路を用いてクロックＣＬＫから出力
ストローブ信号／ＱＣＬＫを生成する構成を示す図であ
る。
ストローブ信号／ＱＣＬＫを生成する構成を示す図であ
る。
【図１３】本発明の一実施の形態による半導体記憶装置
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図１４】図１３に示す半導体記憶装置の動作を示すタ
イミング図である。
イミング図である。
【図１５】従来の半導体記憶装置のデータ入出力部分を
示すブロック図である。
示すブロック図である。
１００、１１０ コントローラ １１２ 位相差検出回路 １１４ 入力回路 ２００、２１０、２２０ メモリ ２１２ バッファ（インバータ） ２１４ ラッチ回路 ２１６ アナログスイッチ ２２２、２２４、２３２ バッファ（インバータ） ２２６ 遅延回路 ２２８ 遅延制御器 ２３０ 位相比較器
Claims (7)
- 【請求項１】 外部から供給されるクロックに同期して
動作する半導体記憶装置において、 前記クロックからデータ出力用の出力ストローブ信号を
生成して外部に出力する第１の回路を設けたことを特徴
とする半導体記憶装置。 - 【請求項２】 前記第１の回路は、前記クロックをバッ
ファリングするバッファ回路であることを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項３】 前記第１の回路は、前記クロックと出力
ストローブ信号とを所定の位相差に維持するＤＬＬ回路
を具備することを特徴とする請求項１又は２記載の半導
体記憶装置。 - 【請求項４】 前記クロック及び前記出力ストローブ信
号はそれぞれ相補信号である請求項１ないし３のいずれ
か一項記載の半導体記憶装置。 - 【請求項５】 前記クロック及び前記出力ストローブ信
号はそれぞれ相補信号であって、該出力ストローブ信号
のクロスポイントが出力データの確定期間を定める規定
点として定義されていることを特徴とする請求項１ない
し３のいずれか一項記載の半導体記憶装置。 - 【請求項６】 外部から供給される前記クロックをバッ
ファリングする第２の回路を有し、前記クロックを入力
データのストローブすることを特徴とする請求項１ない
し５のいずれか一項記載の半導体記憶装置。 - 【請求項７】 前記クロックと基準電圧との交点が入力
データ、コマンド及びアドレスのセットアップ時間とホ
ールド時間を定める規定点として定義されていることを
特徴とする請求項１ないし６のいずれか一項記載の半導
体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28877499A JP4707204B2 (ja) | 1999-10-08 | 1999-10-08 | 半導体記憶装置 |
| US09/615,952 US6789209B1 (en) | 1999-10-08 | 2000-07-13 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28877499A JP4707204B2 (ja) | 1999-10-08 | 1999-10-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001110183A true JP2001110183A (ja) | 2001-04-20 |
| JP4707204B2 JP4707204B2 (ja) | 2011-06-22 |
Family
ID=17734553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28877499A Expired - Lifetime JP4707204B2 (ja) | 1999-10-08 | 1999-10-08 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6789209B1 (ja) |
| JP (1) | JP4707204B2 (ja) |
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| US10152437B2 (en) | 2015-07-10 | 2018-12-11 | Megachips Corporation | Memory system |
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