JPH10275038A - 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置 - Google Patents

信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置

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JPH10275038A
JPH10275038A JP9262507A JP26250797A JPH10275038A JP H10275038 A JPH10275038 A JP H10275038A JP 9262507 A JP9262507 A JP 9262507A JP 26250797 A JP26250797 A JP 26250797A JP H10275038 A JPH10275038 A JP H10275038A
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Abstract

(57)【要約】 【課題】 近年のメモリの大容量化および信号の高速伝
送の要求に伴って、信号の伝送をより高速に且つより一
層低消費電力で行うことが求められている。 【解決手段】 信号伝送路２の応答時間τを伝送される
符号の長さＴと同程度或いはより長く設定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は信号伝送システム、
該信号伝送システムのレシーバ回路、および、該信号伝
送システムが適用される半導体記憶装置に関し、特に、
ＬＳＩチップ間の信号の伝送，或いは，１つのＬＳＩチ
ップ内の複数の素子や構成回路間での信号の伝送を行う
信号伝送システムおよび該信号伝送システムのレシーバ
回路、並びに、この信号伝送システムが適用される半導
体記憶装置に関する。
【０００２】近年、ＬＳＩ（Large Scale Integration
Circuit)間の信号伝送、例えば、ＤＲＡＭ（Dynamic Ra
ndom Access Memory) とプロセッサとの間の信号伝送、
或いは、１つの半導体集積回路（チップ）における各構
成回路間の信号伝送を高速に行うことが要望されてい
る。
【０００３】
【従来の技術】従来、ＤＲＡＭおよびプロセッサの性能
は、時代と共に大きく向上して来た。すなわち、プロセ
ッサは高速速度の面での性能向上が著しかったのに対
し、ＤＲＡＭは主として容量増加の面での性能向上が著
しかった。しかしながら、ＤＲＡＭにおける動作速度の
向上は、容量の増加ほど大きなものではなく、その結
果、ＤＲＡＭとプロセッサとの間の速度ギャップが大き
くなり、近年はこの速度ギャップがコンピュータの性能
向上の妨げになりつつある。また、これらのチップ間の
信号伝送だけでなく、チップの大型化に伴って、１つの
ＬＳＩチップ（半導体集積回路）内の素子や構成回路間
の信号伝送速度も、チップの性能を制限する大きな要因
となって来ている。
【０００４】ところで、プロセッサとＤＲＡＭ（ＤＲＡ
Ｍモジュール）の間との信号伝送方式として、ここ数年
先での普及が見込まれているものにＳＳＴＬ（Series-S
tubTerminated Logic）、Ｒａｍｂｕｓチャネル、およ
び、その他の小振幅信号の規格が知られている。ＳＳＴ
ＬおよびＲａｍｂｕｓチャネル（或いは、類似の小振幅
信号方式）では、信号伝送路（伝送線路）の終端を線路
の特性インピーダンスに近い抵抗で終端することにより
終端での反射を抑え、高速の信号伝送を可能にしてい
る。さらに、信号を小振幅とすることにより、伝送線路
を充放電する電力を小さくし、高速動作でも低電力の伝
送を可能とするようになっている。
【０００５】図１は従来の信号伝送システムの一例を概
略的に示すブロック図であり、ＳＳＴＬを適用したバス
システムの一例を示すものである。図１において、参照
符号１０１はドライバ回路、１０２は信号伝送路、１０
３および１０４は終端抵抗（ＲT ）、１５１〜１５３は
スタブ抵抗（Ｒs)、１６１はプロセッサ（コントロー
ラ）、そして、１６２および１６３はＤＲＡＭモジュー
ルを示している。また、参照符号ＶTTは、電源電圧Ｖcc
と接地電圧Ｖssとの中間電位（電源線）を示している。
【０００６】図１に示されるように、従来のバスシステ
ムでは、例えば、伝送線路の両端（終端）には、それぞ
れ終端抵抗１０３および１０４が設けられ、中間電位の
電源線ＶTTに接続されている。また、プロセッサ１６１
およびＤＲＡＭモジュール１６２，１６３は、それぞれ
伝送線路１０２の途中に設けられたスタブ抵抗１５１お
よび１５２，１５３を介して伝送線路１０２に接続され
ている。
【０００７】ここで、伝送線路１０２の特性インピーダ
ンスはほぼ５０オーム程度であり、また、終端抵抗１０
３および１０４の抵抗値も該線路の特性インピーダンス
Ｚ0と同じ５０オーム程度に設定されている。すなわ
ち、終端抵抗１０３および１０４により、両方の終端で
トータル２５オームの並列抵抗となり、ドライバ回路は
この抵抗を駆動して信号電圧を発生させることになる。
なお、ドライバ回路１０１の出力インピーダンスは、大
きな駆動能力を持たせるために小さくなるように設定さ
れ、すなわち、該ドライバ回路１０１を構成するトラン
ジスタは、サイズの大きいトランジスタにより構成され
ている。
【０００８】具体的に、例えば、ＳＳＴＬを適用したバ
スシステムを考えた場合、信号振幅は最低４００ｍＶ必
要であるため、ドライバ回路は１６ｍＡ程度の電流を流
すことが必要であり、また、余裕を見た設計では２倍の
３２ｍＡ程度の電流を流すことが必要になる。
【０００９】
【発明が解決しようとする課題】上述したように、例え
ば、ＳＳＴＬを適用したバスシステム（信号伝送システ
ム）では、整合終端（終端抵抗ＲT ）およびスタブ抵抗
（Ｒs)により高速の信号伝送が可能であり、消費電力も
小振幅信号を使うため従来のものより小さい。しかしな
がら、将来、ＤＲＡＭとプロセッサ間の信号伝送帯域を
さらに大きくすることが求められ、また、それにも関わ
らず装置全体での消費電力は同等か現在以下に抑えるこ
とが求められるため、より低消費電力の信号伝送方式が
必要となる。すなわち、例えば、１ビットあたり３２ｍ
Ａの電流を消費することは、将来、バス幅が６４ビット
或いは１２８ビットと増加した場合には、許容できない
値となる。
【００１０】本発明は、上述した技術が有する課題に鑑
み、より一層低消費電力で高速動作が可能な信号伝送シ
ステムの提供を目的とする。
【００１１】
【課題を解決するための手段】本発明の第１の形態によ
れば、信号伝送路の応答時間を伝送される符号の長さと
同程度或いはより長く設定するようにしたことを特徴と
する信号伝送システムが提供される。また、本発明の第
２の形態によれば、信号伝送路に送出された信号を受信
する信号伝送システムのレシーバ回路であって、該信号
の示す部分応答を検出する部分応答検出手段と、当該信
号の論理を判定する信号論理判定手段とを具備すること
を特徴とするレシーバ回路が提供される。
【００１２】さらに、本発明の第３の形態によれば、複
数の回路ブロック間で信号伝送路を介して信号の伝送を
行う信号伝送システムであって、前記各回路ブロックに
対し、クロック線を介してクロックを分配するクロック
分配手段と、該クロックに基づいて、前記回路ブロック
の相互の配線を前記信号が伝送するのに要する時間より
も高い時間精度で共通タイミングを当該各回路ブロック
に与える共通タイミング信号生成手段と、該共通タイミ
ングに同期して前記信号を送受信する手段とを備えてい
ることを特徴とする信号伝送システムが提供される。
【００１３】なお、本発明の第４の形態によれば、上記
本発明の第３の形態において、前記共通タイミング信号
生成手段は、往きクロック線および復りクロック線に伝
えられる往きクロックおよび復りクロックを取り込み、
各回路ブロックが取り込んだ往きおよび復りクロックの
立ち上がりまたは立ち下がりタイミングの中間時点のタ
イミングを共通タイミングとして共通タイミング信号を
生成するようになっていることを特徴とする信号伝送シ
ステムが提供される。
【００１４】そして、本発明の第５の形態によれば、前
のデータによって引き起こされる符号間干渉成分を取り
除くことにより、プリチャージをビットごとに行うこと
なくデータを伝送するようにした信号伝送路と、該信号
伝送路を介して伝えられる信号の符号間干渉成分を取り
除く手段とを備えたことを特徴とする信号伝送システム
が提供される。ここで、信号伝送路は相補型のバスとし
て構成され、信号伝送システムは相補型のバスドライバ
および相補型のバスアンプを備えて構成されている。
【００１５】
【発明の実施の形態】本発明の第１の形態に係る信号伝
送システムによれば、信号伝送路の応答時間は、伝送さ
れる符号の長さと同程度或いはより長く設定される。す
なわち、信号伝送路の一端または両端に設けた終端抵抗
を該信号伝送路の特性インピーダンスよりも大きく設定
するか、信号伝送路に対して信号を送出するドライバ回
路の出力インピーダンスを大きく設定するか、および／
または、信号伝送路に対して少なくとも１つの抵抗を直
列に設ける（或いは、信号伝送路自体に抵抗分を持たせ
る）ようになっている。
【００１６】また、本発明の第２の形態に係るレシーバ
回路によれば、部分応答検出手段が信号の示す部分応答
を検出し、信号論理判定手段がその信号の論理を判定す
る。部分応答検出手段は、符号間干渉推定手段および差
引手段を備えている。符号間干渉推定手段は、過去に受
信した信号から符号間干渉を推定し、また、差引手段
は、推定された符号間干渉を実質的に現在受信している
信号から差し引くものである。
【００１７】さらに、本発明の第３の形態に係る信号伝
送システムよれば、クロック分配手段は、各回路ブロッ
クに対し、クロック線を介してクロックを分配し、ま
た、共通タイミング信号生成手段は、クロックに基づい
て、回路ブロックの相互の配線を信号が伝送するのに要
する時間よりも高い時間精度で共通タイミングを各回路
ブロックに与える。そして、信号を送受信する手段は、
共通タイミング信号に同期して信号を送受信する。
【００１８】なお、本発明の第４の形態に係る信号伝送
システムよれば、共通タイミング信号生成手段は、往き
クロック線および復りクロック線に伝えられる往きクロ
ックおよび復りクロックを取り込むようになっており、
各回路ブロックが取り込んだ往きおよび復りクロックの
立ち上がりまたは立ち下がりタイミングの中間時点のタ
イミングを共通タイミングとして共通タイミング信号を
生成する。
【００１９】そして、本発明の第５の形態に係る信号伝
送システムよれば、符号間干渉成分取除手段により、信
号伝送路を介して伝えられる信号の符号間干渉成分が取
り除かれる。すなわち、信号伝送路において、前のデー
タによって引き起こされる符号間干渉成分を取り除くこ
とにより正確なデータが伝達されることになる。なお、
信号伝送路は相補型のバスとして構成され、信号伝送シ
ステムは相補型のバスドライバおよび相補型のバスアン
プを備えて構成されている。
【００２０】図２は本発明の第１の形態が適用される信
号伝送システム（バスシステム）の原理構成を示すブロ
ック図である。図２において、参照符号１はドライバ回
路、２は信号伝送路、３および４は終端抵抗（ＲT ）、
５１〜５３はスタブ抵抗（Ｒs)、６１はプロセッサ（コ
ントローラ）、６２および６３はＤＲＡＭモジュール、
そして、７はダンピング抵抗（ＲD ）を示している。ま
た、参照符号ＶTTは、電源電圧Ｖccと接地電圧Ｖssとの
中間電位（電源線）を示している。
【００２１】図２に示されるように、本発明の第１の形
態のバスシステムでは、例えば、伝送線路の両端（終
端）には、それぞれ終端抵抗３および４が設けられ、中
間電位の電源線ＶTTに接続されている。ここで、終端抵
抗３および４の抵抗値ＲT は、伝送線路２の特性インピ
ーダンスＺ0 よりも大きく設定され（ＲT ＞Ｚ0 ）てい
る。さらに、ドライバ回路１の出力インピーダンスは大
きく設定され、すなわち、該ドライバ回路１を構成する
トランジスタは、小さいサイズのトランジスタにより構
成されている。
【００２２】また、プロセッサ６１およびＤＲＡＭモジ
ュール６２，６３は、それぞれ伝送線路２の途中に設け
られたスタブ抵抗６１および６２，６３を介して伝送線
路２に接続されている。さらに、伝送線路２には、複数
のダンピング抵抗７が挿入されている。すなわち、本発
明の第１の形態に係るバスシステム（信号伝送システ
ム）は、(1) 終端抵抗ＲT を伝送線路の特性インピーダ
ンスＺ0 よりも大きくし、(2) ドライバ回路の出力イン
ピーダンスを増加させ、および／または、(3) 必要に応
じて伝送線路に直列に１個または複数のダンピング抵抗
ＲD を挿入することにより、低消費電力化（低電力化）
するように構成されている。ここで、終端抵抗ＲTを大
きくすると、同じ信号振幅では終端で消費される電力が
小さくなり、また、ドライバ回路の出力インピーダンス
を増加させると、信号電流が小さくなると共に、ドライ
バ回路を駆動するための電力も削減できることになる。
なお、伝送線路に直列にダンピング抵抗ＲD を挿入する
代わりに、該伝送線路自身を抵抗を有する物質により構
成することもできる。
【００２３】ただし、上述したような低電力化を行う
と、伝送線路の周波数特性が劣化し、該伝送線路上の電
圧信号が応答する固有の応答時間が長くなってしまう。
そのため、符号の長さＴの間に信号電圧が本来のフル振
幅に達しない上、大きな符号間干渉の項を生じて、通常
の方法では信号を検出できなくなる恐れが生じる。そこ
で、本発明の第２の形態では、レシーバ（信号伝送シス
テムのレシーバ回路）に対して符号間干渉を過去の信号
から予測する手段を用い、該予測された符号間干渉を現
在受信された信号電圧から差し引くことにより、信号を
部分的な応答（Partial Response）の検出を行うように
構成する。
【００２４】図３は従来の一般的な信号伝送システムに
おける符号の長さと応答時間との関係を示す図である。
図３に示されるように、従来の一般的なバスシステム
（信号伝送システム）においては、例えば、伝送線路
（バス）における信号の多重反射等により、信号が本来
のフル振幅になるまでには所定の時間を要する。ここ
で、応答時間τは、例えば、信号電圧がフル振幅の９０
％になるまでの時間として定義され、従来の一般的なバ
スシステムにおいては、伝送線路上の信号の伝送（伝
達）を確実に行うために、応答時間τを伝送される符号
（Simbol）の長さ（データの１周期）Ｔよりも十分短
く、すなわち、符号長Ｔを該応答時間τよりも十分長く
設定（Ｔ>>τ）するようになっている。具体的に、従来
の一般的なバスシステムにおいて、例えば、符号長Ｔは
応答時間τの２〜３倍程度（Ｔ≒２〜３τ）とされてお
り、応答時間τが長いと、信号の伝送を高速化すること
はできない。
【００２５】これに対して、本発明の第２の形態では、
応答時間τを伝送される符号の長さ（データの１周期）
Ｔと同程度或いはより長く、すなわち、符号長Ｔを信号
伝送路の応答時間τと同程度或いはより短く設定（Ｔ≦
τ：例えば、Ｔ≒０．３τ）し、そして、伝送される信
号が符号長Ｔの間に示す部分的な応答を検出するように
なっている。従って、本発明の第２の形態では、信号の
伝送を高速に行うことが可能となる。
【００２６】図４は本発明の信号伝送システムにおける
符号の長さと応答時間との関係を示す図である。図４に
示されるように、例えば、伝送される符号のデータが期
間Ｐn-2,Ｐn-1,Ｐn+1 でデータ”０”で、期間Ｐn,Ｐ
n+2 でデータ”１”と変化する場合、本発明では、例え
ば、伝送される符号長Ｔを応答時間τよりも短く設定す
るようになっている。従って、例えば、期間Ｐn におけ
るデータ”１”の信号は、応答時間τ後の信号電圧が十
分に上昇した状態で検出されるのではなく、信号電圧が
変化（上昇）している途中の時間Ｔの範囲内において検
出されるようになっている。ここで、図４から明らかな
ように、データ”０”が連続した後にデータ”１”とな
った場合の信号電圧の変化（期間Ｐn ）と、データが”
１”→”０”→”１”となった場合の信号電圧の変化
（期間Ｐn+2 ）とは異なっているが、本発明では、様々
なデータの連続的な変化に対しても、前回までのデータ
変化の影響を除いて、実際に伝送線路（バス）における
信号電圧の変化（データ信号）を捉えるようになってい
る。
【００２７】このように、本発明の第２の形態では、伝
送される符号長Ｔを信号伝送路の応答時間τと同程度或
いはより短く（Ｔ≦τ）設定し、そして、伝送される信
号が符号長Ｔの間に示す部分的な応答を検出することに
より、信号伝送の高速化を図るようになっている。な
お、符号間干渉の予測（過去のデータ変化の影響の取り
除き；部分応答検出回路：Partial Response Detector
(ＰＲＤ))は、後述するように、回路の応答が線型の場
合には、過去の受信信号の”１”または”０”の判定結
果を重み付の加算（線型 Decision Feedback；Decision
Feedback Equalizer(ＤＦＥ))等により実現することが
でき( 図１２および図１３参照）、また、非線型の符号
間干渉がある場合には、メモリに予め干渉の大きさを記
録しておき、過去の受信信号列をアドレスとして該メモ
リを読み出すことにより干渉項の予測を行うことができ
る（図１４および図１５参照）。
【００２８】上記符号間干渉の予測は、１クロック前に
受信した信号電圧のアナログ値を使用して行うこともで
きる。この手法は、信号電圧の応答が一次遅れ系で現さ
れるときに最も良い予測を与えるものである。すなわ
ち、一次遅れ系において、信号電圧Ｖ(nＴ）は、ｎ＝
０，±１，±２，…として、 Ｖ(nＴ）＝ｘＶTT＋（１−ｘ）Ｖ((n-1)Ｔ）＋ｘ（Ｖinf −ＶTT）…… (1) と表される。ただし、ｘ＝１−ｅｘｐ（−Ｔ／τ）とな
ることを利用する。
【００２９】ここで、τは回路の時定数（応答時間）、
Ｖinf はデータ”１”または”０”が十分な長さ送られ
た場合の信号電圧（フル振幅）、そして、ＶTTは基準電
圧を示している。なお、基準電圧ＶTTは、対称なＣＭＯ
Ｓドライバを使用した場合には、Ｖcc／２である。上記
の (1)式において、第１項および第２項が符号間干渉を
示す項であり、第３項が正味の信号の項である。すなわ
ち、 (1)式から、符号間干渉は１クロック前の信号電圧
を記憶しておき、該１クロック前の信号電圧と固定の基
準電圧との線形和を取ることにより得られることがわか
る。そして、このアナログ電圧の記憶と固定電圧との線
形和は、以下に述べるキャパシタを用いた回路により容
易に発生させることができる。
【００３０】図５は本発明に係る信号伝送システムにお
けるレシーバ回路の一構成例を示す図であり、図６は図
５のレシーバ回路の動作を説明するための図である。こ
こで、図５（ａ）は部分応答検出回路（レシーバ回路）
のブロック回路図であり、図５（ｂ）は図５（ａ）の部
分応答検出回路におけるオートゼロ・コンパレータの一
例を示す回路図である。また、図６（ａ）は部分応答検
出回路に使用される各信号のタイミングを示す図であ
り、図６（ｂ）はデータの変化に伴う伝送線路上の電圧
（信号電圧）の変化の一例を示す図である。
【００３１】図５（ａ）に示されるように、部分応答検
出回路８は、オートゼロ・コンパレータ８１，８２、Ｄ
ＬＬ(Delay Locked Loop) 回路８３、および、選択回路
（ＭＵＸ）８４を備えている。オートゼロ・コンパレー
タ８１および８２には、それぞれ基準電圧ＶTT（Ｖcc／
２）、入力電圧（信号電圧）Ｖin、および、ＤＬＬ回路
８３の出力である制御信号φ１，φ２が供給されてい
る。そして、選択回路８４は、所定のタイミングでオー
トゼロ・コンパレータ８１または８２の出力信号を選択
して出力（データ出力）するようになっている。
【００３２】図５（ｂ）に示されるように、オートゼロ
・コンパレータ８１（８２）は、２つのキャパシタ８１
５，８１６、ＣＭＯＳインバータ８１８、および、スイ
ッチ８１１〜８１４，８１７を備えて構成されている。
そして、制御信号φ１およびφ２によりスイッチ８１１
〜８１４を制御し、キャパシタ８１５および８１６に対
する印加電圧の制御（基準電圧ＶTTまたは信号電圧Ｖi
n）並びに該キャパシタ８１５および８１６の接続を制
御するようになっている。なお、スイッチ８１７は、イ
ンバータ８１８と並列に設けられ、制御信号φ１により
オン・オフ制御されるようになっている。ここで、図６
（ａ）から明らかなように、制御信号φ１およびφ２
は、クロックＣＬＫの立ち下がりおよび立ち上がりタイ
ミングに同期して一瞬高レベルとなる信号である。ま
た、スイッチ８１１〜８１４および８１７は、２つのト
ランジスタより成るトランスファゲートまたは１つのス
イッチング用トランジスタ等を使用して構成することが
できる。
【００３３】すなわち、まず、オートゼロ・コンパレー
タ８１（８２）は、制御信号φ１（信号φ１が高レベル
となるタイミング）により信号電圧Ｖ((n-1)Ｔ）とＶTT
をキャパシタ８１５，８１６に蓄積し、このとき、イン
バータ８１８の入出力を接続してオートゼロ(auto-zer
o) の操作を行うようになっている。このオートゼロの
操作により、インバータ８１８の入力ノードはＶon（イ
ンバータの入出力をショートした時に得られる電圧で、
インバータの出力が”０”から”１”に切り替わるしき
い値電圧）となる。これにより、キャパシタ８１５およ
び８１６に蓄えられる電荷Ｑ１およびＱ２は、キャパシ
タ８１５および８１６の容量をＣ１およびＣ２とする
と、 Ｑ１＝（Ｖ((n-1)Ｔ）−Ｖon）Ｃ１ Ｑ２＝（ＶTT−Ｖon）Ｃ２ となる。
【００３４】次に、制御信号φ１が低レベルになった
後、制御信号φ２（信号φ２が高レベルとなるタイミン
グ）により、キャパシタ８１５および８１６を並列に繋
いで入力Ｖ(nＴ）をインバータ８１８の入力ノードに導
く。このとき、インバータ８１８の入力ノードの電圧Ｖ
は、電荷保存の法則により、 Ｖ＝Ｖ(nＴ）−（Ｑ１＋Ｑ２）／（Ｃ１＋Ｃ２） ＝Ｖ(nＴ）−（１−ｘ）Ｖ((n-1)Ｔ）−ｘＶTT＋Ｖon） ＝ｘ（Ｖinf −ＶTT）＋Ｖon …… (2) となる。
【００３５】この (2)式の右辺は、前述した (1)式から
符号間干渉の項を引いたもの（つまり、正味の信号）に
電圧Ｖonを加えたものになっている。従って、正味の信
号が正か負かによりインバータ８１８の出力が反転する
ため、正しく正味の信号のみを判定することができるこ
とになる。すなわち、図６（ｂ）に示されるように、デ
ータが変化した場合でも、１クロック前に受信した信号
電圧のアナログ値を使用し、過去のデータ変化の影響の
取り除いて、データ信号の検出を正確に行うことができ
る。
【００３６】ここで、図５（ａ）の部分応答検出回路８
において、２つのオートゼロ・コンパレータ８１および
８２の出力（ＯＵＴc)を選択回路８４により選択するよ
うになっているのは、上記の入力信号（Ｖin) の判定処
理が２Ｔごとに行われることになるため、２つのオート
ゼロ・コンパレータをインターリーブ動作させて１Ｔご
とに判定処理を行うようになっている。なお、上述した
制御信号φ１およびφ２による動作（処理）は、一方の
オートゼロ・コンパレータ８１と他方のオートゼロ・コ
ンパレータ８２とでは逆になる。
【００３７】図７は本発明が適用される信号伝送システ
ムの一構成例を示すブロック回路図であり、図８は図７
の信号伝送システムにおける各メモリブロックにおける
信号波形のシミュレーション結果を示す図である。図７
において、参照符号２０１はドライバ回路、２０２（２
２１〜２２６）は信号伝送路、２５０〜２５４はスタブ
抵抗（Ｒs)、２６１〜２６４はメモリ（ＤＲＡＭモジュ
ール）、そして、２０７はダンピング抵抗（ＲD ）を示
している。ここで、伝送線路２２１および２２６は特性
インピーダンスが７０Ωで長さが０ｍｍ、そして、伝送
線路２２２〜２２５は特性インピーダンスが７０Ωで長
さが１２．５ｍｍとして構成されている。さらに、スタ
ブ抵抗２５０〜２５４の抵抗値はそれぞれ２５Ωとさ
れ、また、ダンピング抵抗２０７の抵抗値はそれぞれ７
Ωとされている。ここで、伝送線路２２２〜２２５（２
１５）の特性インピーダンスは７０Ωに設定されている
が、これは伝送線路に対して様々な回路（メモリ２６１
〜２６４等）が接続され、また、該伝送線路の寄生容量
等の影響によって、実効的に５０Ω程度の特性インピー
ダンスとなるからである。
【００３８】ドライバ回路２０１は、Ｐチャネル型ＭＯ
Ｓトランジスタ２１１、Ｎチャネル型ＭＯＳトランジス
タ２１２、キャパシタ２１３、インダクタ２１４、およ
び、伝送線路２１５で構成されている。ここで、キャパ
シタ２１３の容量は４ｐＦ、インダクタ２１４のインダ
クタンスは２．５ｎＨ、さらに、伝送線路２１５は特性
インピーダンスが７０Ωで長さが１５ｍｍとして構成さ
れている。そして、トランジスタ２１１および２１２の
ゲート幅は数十μｍと小さく設定（例えば、トランジス
タ２１１のゲート幅を６０μｍ、且つ、トランジスタ２
１２のゲート幅を３０μｍと設定）することにより、回
路の応答はほとんど一次遅れ系で近似できるようにな
り、その結果、前述した (1)式を使って符号間干渉を除
くことが可能となる。なお、伝送線路に直列に抵抗（ダ
ンピング抵抗２０７）を入れることによって、信号電圧
の振動的挙動が無くなり、より正確な符号間干渉除去
（符号間干渉成分の推定）を行うことができるようにな
る。
【００３９】すなわち、図８に示されるように、上記の
条件によりシミュレーションを行った結果、メモリ”
２”（２６２）およびメモリ”４”（２６４）における
信号電圧（データ”１”）の変化は、式Ｖ＝ｐ０ｅｘｐ
（−ｔｄ）により十分に近似されることがわかる。な
お、図７中の括弧で示すように、信号伝送路２０２の両
端に終端抵抗２０３および２０４（ＲT ）を設けるよう
にしてもよい。ここで、例えば、伝送線路のインピーダ
ンスを７０Ωに設定し、終端抵抗ＲT を∞≧ＲT ≧２０
０Ωの範囲に設定し、ダンピング抵抗ＲD を７Ω≧ＲD
＞０Ωの範囲に設定し、且つ、スタブ抵抗Ｒs を２５Ω
程度に設定するのが好ましい。
【００４０】上述したように、本発明の第１の形態に係
る信号伝送システムによれば、終端抵抗を信号伝送路の
特性インピーダンスより大きくし、ドライバ回路の出力
抵抗を大きくし、或いは、信号伝送路に直列にダンピン
グ抵抗を設けることによって、信号電力を大幅に減少す
ることができる。具体的に、例えば、回路シミュレーシ
ョンによると、消費電力をＳＳＴＬの約１／４に減少さ
せることができる。さらに、本発明の第２の形態に係る
信号伝送システムのレシーバ回路によれば、上記の信号
伝送システムにおいて生じる符号間干渉を、過去の信号
から予測して除去することにより、高速動作においても
正確なデータの受信（伝送）が可能となる。
【００４１】
【実施例】以下、図面を参照して、本発明に係る信号伝
送システム、該信号伝送システムのレシーバ回路、およ
び、該信号伝送システムが適用される半導体記憶装置の
各実施例を説明する。図９は本発明の第１の形態に係る
信号伝送システムの第１実施例を示すブロック図であ
る。図９において、参照符号３０１はドライバ回路、３
０２（３２１〜３２５）は信号伝送路、３０３および３
０４は終端抵抗（ＲT ）、３５１〜３５４はスタブ抵抗
（Ｒs)、３６１〜３６４はメモリモジュール（ＤＲＡＭ
モジュール）、そして、３１０はプロセッサ或いはコン
トローラ（ＤＲＡＭコントローラ）を示している。
【００４２】伝送線路３０２の両端を電源線ＶTTに接続
（終端）する終端抵抗３０３および３０４の抵抗値は、
例えば、２００Ωとされ、伝送線路３０２の特性インピ
ーダンス（約５０Ω）よりも十分に大きくなるように設
定されている。さらに、各メモリモジュール３６１〜３
６４は、それぞれスタブ抵抗３５１〜３５４を介して伝
送線路３０２に接続されている。ここで、電源線ＶTTの
電位は、例えば、電源電圧Ｖccと接地電圧Ｖssとの中間
電位（Ｖcc／２）に設定されている。
【００４３】ドライバ回路３０１は、Ｐチャネル型ＭＯ
Ｓトランジスタ３１１およびＮチャネル型ＭＯＳトラン
ジスタ３１２より成るＣＭＯＳインバータとして構成さ
れている。ここで、トランジスタ３１１のゲート幅は、
例えば、６０μｍとして構成され、また、トランジスタ
３１２のゲート幅は、例えば、３０μｍとして構成され
ている。すなわち、本第１の形態の第１実施例における
ドライバ用トランジスタのゲート幅は、例えば、従来の
低出力インピーダンス型のドライバ回路におけるトラン
ジスタのゲート幅の約１／７〜１／８程度とされてい
る。これにより、ドライバ回路の出力インピーダンスを
大きく設定するようになっている。本第１の形態の第１
実施例の具体的なシミュレート結果によれば、例えば、
５３３ＭＨｚという高速の転送レートでも、１ビット当
たりの消費電力が１２ｍＷ程度となり、ＳＳＴＬでの１
ビット当たりの消費電力５０ｍＷ以上に比べて、１／４
以下の電力で済むことになる。
【００４４】図１０は本発明の第１の形態に係る信号伝
送システムの第２実施例を示すブロック図である。図１
０に示す信号伝送システムの第２実施例は、図９の第１
実施例における終端抵抗３０３および３０４を取り除
き、各伝送線路３２１〜３２５（３０２）の間にダンピ
ング抵抗３０７（ＲD ）を直列に設けるように構成した
ものである。ここで、伝送線路３０２に直列に挿入され
るダンピング抵抗３０７は、全体で７０Ω程度の値とさ
れている。そして、このダンピング抵抗３０７により信
号伝送系の応答は一次遅れ系でよく近似できるようにな
り、容量結合を用いた受信回路により符号間干渉を除去
して正確な信号の受信が可能となる。
【００４５】この第１の形態の第２実施例の固有の効果
としては、終端抵抗が設けられていないため（解放なた
め）直流電力の消費が無くなり、殆どの時間においてデ
ータ”１”あるいは”０”の一方の値しか取らない信号
の消費電力を実質的に零とすることができる点にある。
図１１は本発明の第１の形態に係る信号伝送システムの
第３実施例を示すブロック図である。
【００４６】図１１に示す信号伝送システムの第３実施
例は、図９の第１実施例にいて、各伝送線路３２１〜３
２５（３０２）の間にダンピング抵抗３０７（ＲD ）を
直列に設けるように構成したものである。ここで、伝送
線路３０２に直列に挿入されるダンピング抵抗３０７
は、全体で３０Ω程度の値とされ、また、終端抵抗３０
３および３０４は、約３００Ωに設定されている。
【００４７】すなわち、本第１の形態の第３実施例は、
約３００Ωの終端抵抗とトータルで約３０Ωのダンピン
グ抵抗の両方を設けるようにしたものである。これによ
り、線路上を伝わる信号の減衰を抑えながら波形の振動
的挙動をほぼ完全に抑えることができ、信号伝送の安定
性を向上させることができる。図１２は本発明の第２の
形態に係る信号伝送システムのレシーバ回路の第１実施
例を示すブロック回路図である。図１２において、参照
符号４１は差動増幅器、４２は判定回路、４３はシフト
レジスタ、４４は抵抗、そして、４５は抵抗ラダー回路
を示している。
【００４８】図１２に示すレシーバ回路の第１実施例
は、符号間干渉を予測するための予測器を設け、予測器
の出力（参照電圧：Ｖref)を差動増幅器４１の参照電圧
側（−）に供給し、信号電圧Ｖinを信号入力側に入れた
ものである。予測器としてはいわゆるデシジョンフィー
ドバック方式（Decision Feedback: Decision Feedback
Equalizer (ＤＦＥ))を用いて、過去の４ビット分のデ
ィジタル信号（ｄ４〜ｄ１）をシフトレジスタ４３に保
持し、抵抗ラダー４５（非直線重みＡＤコンバータ）を
介して符号間干渉の項を発生させるようになっている。
【００４９】すなわち、シフトレジスタ４３には、４ビ
ットだけ前のデータｄ４，３ビットだけ前のデータｄ
３、２ビットだけ前のデータｄ２、および、直前（１ビ
ット前）のデータｄ１を保持し、前のビット（４ビット
前のデータ〜直前のデータ）による影響に対応する抵抗
値を有する抵抗４５４〜４５１を介して差動増幅器４１
の参照電圧側に供給するようになっている。ここで、抵
抗４５４は、４ビット前のデータによる影響は小さいた
め、その抵抗値は大きく設定されており、また、抵抗４
５１は、直前のデータによる影響は大きいため、その抵
抗値は小さく設定されている。
【００５０】そして、差動増幅器４１において、信号電
圧Ｖinを参照電圧Ｖref により差動増幅し、該差動増幅
器４１の出力を判定回路４２で判定することにより、伝
送されたデータ（信号電圧Ｖin）の判定を行うようにな
っている。この図１２に示すレシーバ回路の第１実施例
によれば、過去の受信信号の十分長い系列を記憶するこ
とで一次遅れ系だけでなく、様々な応答に対して正しい
符号間干渉の予測（過去のデータ変化の影響の取り除
き）を行って、正確なデータを出力することができる。
【００５１】図１３は本発明の第２の形態に係る信号伝
送システムのレシーバ回路の第２実施例を示すブロック
回路図である。図１３に示すレシーバ回路の第２実施例
では、上述した第２の形態の第１実施例における抵抗４
４および抵抗ラダー回路４５をキャパシタ４４’および
４５’による容量結合に置き換えたものである。すなわ
ち、本第２の形態の第２実施例では、非直線重みのＡ／
Ｄコンバータが容量結合により実現されており、上述し
た抵抗ラダーを用いる第２の形態の第１実施例に比べて
消費電力を小さくできる利点がある。なお、キャパシタ
４５１’〜４５４’には、スイッチ４６１〜４６４が接
続されていて、シフトレジスタ４３に保持された４ビッ
ト前のデータ〜直前のデータと、グランド電位（Ｖss）
とを選択するようになっている。さらに、差動増幅器４
１の参照電圧側（−）にはスイッチ４７が接続されてい
る。
【００５２】図１３のレシーバ回路において、まず、イ
ニシャライズ時においては、スイッチ４６１〜４６４を
グランド電位側に接続すると共に、スイッチ４７をオン
状態とする。次いで、スイッチ４７をオフ状態とした
後、スイッチ４６１〜４６４をシフトレジスタ４３の出
力側に切り換えて、該シフトレジスタ４３に保持されて
いる直前のデータ〜４ビット前のデータ（ｄ１〜ｄ４）
をそれぞれ対応するキャパシタ４５１’〜４５４’の一
端に印加する。ここで、キャパシタ４５１’〜４５４’
の他端は、差動増幅器４１の参照電圧側に共通接続され
ている。なお、４ビット前のデータに対応するキャパシ
タ４５４’は、該４ビット前のデータの影響は小さいた
め、その容量値は小さく設定されており、また、キャパ
シタ４５１’は、直前のデータによる影響は大きいた
め、その容量値は大きく設定されている。
【００５３】図１４は本発明の第２の形態に係る信号伝
送システムのレシーバ回路の第３実施例を示すブロック
回路図である。図１４において、参照符号４８はメモ
リ、また、４９はＤ／Ａコンバータを示している。図１
４に示すレシーバ回路の第３実施例では、前述した第２
の形態の第１実施例と同様に、過去の４ビット分のディ
ジタル信号（ｄ４〜ｄ１）をシフトレジスタ４３に保持
し、該過去の受信信号のディジタル信号列をアドレスと
してメモリ４８の内容を読み出すようになっている。す
なわち、シフトレジスタ４３に保持された信号に応じた
出力をメモリ４８から読み出すようになっている。そし
て、メモリ４８の出力は、Ｄ／Ａコンバータ４９を介し
て差動増幅器４１の参照電圧側へ参照電圧Ｖref として
供給され、差動増幅器４１の信号入力側（＋）に供給さ
れた信号電圧のＶinとの差動増幅を行い、さらに、該差
動増幅器４１の出力を判定回路４２で判定することによ
り、伝送されたデータ（信号電圧Ｖin）の判定を行うよ
うになっている。
【００５４】このように、図１４に示す本第３実施例に
よれば、例えば、トランジスタやダイオード等の影響に
より符号間干渉が非線型になった場合でも、この非線型
要素を含めた値をメモリ４８に格納しておくことによ
り、正しい予測値が出せる（正しい伝送データの判定が
行える）という利点がある。図１５は本発明の第２の形
態に係る信号伝送システムのレシーバ回路の第４実施例
を示すブロック回路図である。
【００５５】図１５に示すレシーバ回路の第４実施例
は、基本的には、図５に示すキャパシタおよびスイッチ
を組み合わせて１クロック前に受信した信号電圧のアナ
ログ値を使用して過去のデータ変化の影響の取り除く構
成と、図１３のキャパシタを使用したデシジョンフィー
ドバック方式の予測器の構成とを備えたものであり、キ
ャパシタとスイッチを組み合わせた回路により前述した
(1)式で示される符号間干渉を入力信号から差し引き、
さらに、デシジョンフィードバック方式の予測器により
残った誤差を差動増幅器の参照側入力を用いて消去する
ようになっている。この第２の形態の第４実施例は、通
常のデシジョンフィードバック方式の予測器に比べて少
ない記憶段数で高い精度の符号間干渉除去ができる利点
がある。
【００５６】すなわち、図１５のレシーバ回路におい
て、まず、スイッチ５１１および５１３をオフ状態と
し、且つ、スイッチ５１２および５１３をオン状態とし
て、キャパシタ５１４に対して電圧Ｖｂと信号電圧（Ｖ
in）との差電圧を印加（蓄積）し、キャパシタ５１５に
対して電圧Ｖｂと電圧ＶTTとの差電圧を印加する。この
とき、スイッチ５６１〜５６４は接地電位Ｖssに接続さ
れる。ここで、電圧Ｖｂは、差動増幅器５４１の動作を
確実に行わせるためのバイアス電圧である。また、スイ
ッチ５４５をオン状態とすることにより、差動増幅器５
４１のオートゼロ操作も行われる。
【００５７】次に、スイッチ５１２，５１３，５４５を
オフ状態とし、スイッチ５１１をオン状態として、キャ
パシタ５１４および５１５を並列に繋いで差動増幅器５
４１の信号入力側（＋）のノードに導く。このとき、ス
イッチ５６１〜５６４は、シフトレジスタ５４３に保持
されている過去のビット情報（４ビット前のデータ〜直
前のビットデータ）を選択するように制御され、これに
より該過去のビット情報に対応して、差動増幅器５４１
の参照電圧側（−）のノードの電位（Ｖref)が変化す
る。ここで、差動増幅器５４１の参照電圧側と電圧（電
源線）ＶTTとの間には直列にキャパシタ５４４が設けら
れている。これにより、前述した図１３と同様に、例え
ば、過去の４ビット分のデータによる符号間干渉の予測
値が参照電圧Ｖref として差動増幅器５４１に印加さ
れ、該参照電圧Ｖref により信号入力側の信号の差動増
幅が行われる。そして、差動増幅器５４１の出力は、判
定回路５４２で判定され、伝送されたデータ（信号電圧
Ｖin）の判定が行われることになる。
【００５８】ここで、４ビット前のデータに対応するキ
ャパシタ５５４は、その容量値が小さく設定され、ま
た、直前のビットデータに対応するキャパシタ５５１
は、その容量値が大きく設定されているのは、前述した
のと同様である。なお、符号間干渉を予測するための予
測器として、上記のキャパシタおよびスイッチにより構
成したものに限定されず、図１２の抵抗ラダーを使用し
たもの、或いは、図１４のメモリを使用したもの等を使
用することができるのはもちろんである。
【００５９】図１６は図５のレシーバ回路におけるオー
トゼロ・コンパレータの一例を示す回路図であり、図１
７は図５のレシーバ回路におけるオートゼロ・コンパレ
ータの他の例を示す回路図である。すなわち、図１６に
示すオートゼロ・コンパレータは、図５（ｂ）の回路に
おいて、スイッチ８１１〜８１４および８１７をＮチャ
ネル型ＭＯＳトランジスタで構成したものである。
【００６０】また、図１７に示すオートゼロ・コンパレ
ータは、図５（ｂ）の回路において、スイッチ８１１〜
８１４および８１７をＮチャネル型およびＰチャネル型
ＭＯＳトランジスタより成るトランスファゲートで構成
したものである。ここで、図１７において、インバータ
８１０および８２０は、それぞれ制御信号φ２およびφ
１の反転信号を生成するためのものであり、これにより
各トランスファゲートをの相補信号により駆動が可能と
なる。
【００６１】図１８は図５のレシーバ回路におけるオー
トゼロ・コンパレータのさらに他の例を示す回路図であ
る。図１８に示すオートゼロ・コンパレータは、 図１
７の回路において、インバータ８１８を差動増幅器８１
８１およびインバータ８１８２により構成（８１８’）
したものである。図１８に示されるように、スイッチ
（トランスファゲート）８１７は、差動増幅器８１８１
の信号入力側とインバータ８１８２の出力との間に設け
られ、オートゼロの処理を行うようになっている。ま
た、差動増幅器８１８１の参照電圧側には参照電圧Ｖｒ
が印加されている。さらに、差動増幅器８１８１は、イ
ネーブル信号ＣＭｅにより動作状態が制御され、該イネ
ーブル信号ＣＭｅが高レベルの時に活性化されて動作す
るようになっている。
【００６２】図１９〜図２４は、それぞれ本発明の信号
伝送システムが適用される例を示すブロック図である。
図１９において、参照符号６０１はコントローラ（メモ
リコントローラまたはプロセッサ）、６０２はメモリ
（ＤＲＡＭ）を示している。コントローラ６０１は、位
相の異なる複数の制御信号（クロック信号：クロック）
を出力することのできるマルチフェーズＤＬＬ（Multi-
phase Delay Locked Line: MP-DLL)６１１、部分応答検
出回路（Partial Response Detector:ＰＲＤ）６１３、
および、ドライバ回路６１２，６１４を備えている。ま
た、メモリ６０２は、ＭＰ−ＤＬＬ６２１、ＰＲＤ６２
２，６２３、および、ドライバ回路６２４を備えてい
る。
【００６３】コントローラ６０１とメモリ６０２とは、
コントローラ側からメモリ側へのｎｉビットの単方向性
アドレス信号線（信号伝送路；アドレスバス）６１５
と、ｎｊビットの双方向性データ信号線（信号伝送路；
データバス）６１６により繋がれている。また、ドライ
バ回路６１２，６１４，６２４は、前述したように、高
出力インピーダンスとされ、これらドライバ回路６１
２，６１４，６２４の出力は、それぞれ対応するＰＲＤ
６２２，６２３，６１３により部分応答検出が行われる
ようになっている。ここで、ＰＲＤ６２２，６２３，６
１３の構成およびその動作は、例えば、図５，図６およ
び図１２〜図１５等で説明した通りであり、また、信号
伝送路６１５および６１６の構成は、図２および図７〜
図１１等で説明した通りである。なお、以下の図２０〜
図２４においても、各信号伝送路（アドレスバスおよび
データバス）、ドライバ回路、および、レシーバ回路
（ＰＲＤ）等の構成は、上記各図を参照して説明したも
のを適用することができる。
【００６４】なお、図１９から明らかなように、コント
ローラ６０１においては、同期制御されたＭＰ−ＤＬＬ
６１１からの制御信号（クロック）が各ＰＲＤ６１３お
よびドライバ回路６１２，６１４に供給され、また、メ
モリ６０２においては、同期制御されたＭＰ−ＤＬＬ６
２１からの制御信号が各ＰＲＤ６２２，６２３およびド
ライバ回路６２４に供給されている。また、クロックＣ
ＬＫは、本適用例においては、通常の信号線（例えば、
ＳＳＴＬ：Series-Stub Terminal Logic）により各回路
ブロック（コントローラおよびメモリ）へ供給されるよ
うになっている。
【００６５】図２０において、参照符号６０３はコント
ローラ（或いは、プロセッサまたはロジックチップセッ
トの１つ）、６０４ａ〜６０４ｄはメモリ、そして、６
５１および６５２はロジックチップを示している。コン
トローラ６０３は、ＭＰ−ＤＬＬ６３１、ＰＲＤ６３
２，６３３、および、ドライバ回路６３４，６３５，６
３６を備えている。また、メモリ６０４ａ〜６０４ｄは
同様の構成とされ、例えば、メモリ６０４ａは、ＭＰ−
ＤＬＬ６４１、ＰＲＤ６４２，６４３、および、ドライ
バ回路６４４を備えている。さらに、ロジックチップ６
５１はＤＬＬ６５１１およびドライバ回路６５１２を備
え、また、ロジックチップ６５２はＤＬＬ６５２１およ
びＰＲＤ６５２２を備えている。
【００６６】コントローラ６０３とメモリ６０４ａ〜６
０４ｄとは、コントローラ側からメモリ側へのｎｉビッ
トの単方向性アドレスバス６３７と、ｎｊビットの双方
向性データバス６３８により繋がれている。これらのバ
ス６３７および６３８は、１：４のバスとして構成され
ているが、メモリの数は４つに限定されず様々に変形す
ることができるのはいうまでもない。
【００６７】コントローラ６０３とロジックチップ６５
１とは、ロジックチップ６５１側からコントローラ６０
３側へのｎｐビットの単方向性データ信号線（データバ
スＡ）６５３と、コントローラ６０３側からロジックチ
ップ６５２側へのｎｑビットの単方向性データ信号線
（データバスＢ）６５４により繋がれている。すなわ
ち、本発明の信号伝送システムにおける信号伝送路（本
発明の信号伝送路）は、単方向の信号伝送路６３７，６
５３，６５４、および、双方向の信号伝送路６３８に適
用されている。
【００６８】また、ドライバ回路６３４，６３５，６３
６，６４４，６５１２は、高出力インピーダンスとさ
れ、これらドライバ回路６３４，６３５，６３６，６４
４，６５１２の出力は、それぞれ対応するＰＲＤ６５２
２，６４２，６４３，６３３，６３２により部分応答検
出が行われるようになっている。すなわち、本発明の信
号伝送システムにおけるレシーバ回路（本発明のレシー
バ回路）は、ＰＲＤ６５２２，６４２，６４３，６３
３，６３２に適用されている。なお、本発明の信号伝送
システムにおけるドライバ回路（本発明のドライバ回
路）は、ドライバ回路６３４，６３５，６３６，６４
４，６５１２に適用されている。
【００６９】なお、図２０から明らかなように、コント
ローラ６０３においては、同期制御されたＭＰ−ＤＬＬ
６３１からの制御信号が各ＰＲＤ６３２，６３３および
ドライバ回路６３４〜６３６に供給され、また、メモリ
６０４ａ（６０４ａ〜６０４ｄ）においては、ＭＰ−Ｄ
ＬＬ６４１からの制御信号が各ＰＲＤ６４２，６４３お
よびドライバ回路６４４に供給されている。さらに、ロ
ジックチップ６５１においては、ＤＬＬ６５１１からの
制御信号がドライバ回路６５１２に供給され、また、ロ
ジックチップ６５２においては、ＤＬＬ６５２１からの
制御信号がＰＲＤ６５２２に供給されている。
【００７０】図２１に示す信号伝送システムは、図２０
の信号伝送システムの変形例であり、図２０におけるロ
ジックチップ６５１および６５２の代わりにプロセッサ
（或いはグラフィックエンジン）６０５を設けたもので
ある。なお、参照符号６０３’は、コントローラ（或い
は、ロジックチップの１つ）を示している。プロセッサ
６０５は、ＭＰ−ＤＬＬ６０５１、ＰＲＤ６０５２およ
びドライバ回路６０５３，６０５４を備えている。図２
０と図２１との比較から明らかなように、本適用例にお
いては、図２０における単方向性データ信号線６５４
が、双方向のデータ信号線６５４’として構成され、そ
れに対応して、コントローラ６０３’にＰＲＤ６３２’
が設けられるようになっている。すなわち、本発明の信
号伝送路は、単方向の信号伝送路６３７，６５３、およ
び、双方向の信号伝送路６３８，６５４’に適用され、
また、本発明のレシーバ回路は、ＰＲＤ６０５２，６４
２，６４３，６３３，６３２，６３２’に適用され、そ
して、本発明のドライバ回路は、ドライバ回路６３４，
６３５，６３６，６４４，６０５３，６０５４に適用さ
れている。
【００７１】図２２に示す信号伝送システムは、図２１
の信号伝送システムのさらなる変形例であり、プロセッ
サ６０５としてロジックチップ６０５’を設けたもので
あり、図２１の信号伝送システムにおいて、本発明が適
用される信号伝送路６５４’を通常のＳＳＴＬの信号線
で構成したものである。すなわち、ロジックチップ６０
５’とコントローラ６０３”を繋ぐｎｑビットの双方向
信号線をＳＳＴＬの信号線とし、ドライバ回路６０５
４’および６３４”とレシーバ６０５２’および６３
２”をＳＳＴＬ用のものとして構成するようになってい
る。従って、本発明の信号伝送路は、単方向の信号伝送
路６３７，６５３、および、双方向の信号伝送路６３８
に適用され、また、本発明のレシーバ回路は、ＰＲＤ６
４２，６４３，６３３，６３２に適用され、そして、本
発明のドライバ回路は、ドライバ回路６３５，６３６，
６４４，６０５３に適用されている。
【００７２】図２３において、参照符号６０６はコント
ローラ（或いは、プロセッサ）、６０７はメモリ、そし
て、６６４，６７４は差動増幅器を示している。図２３
に示す信号伝送システムは、クロックＣＬＫの供給を相
補信号ＣＬＫ，／ＣＬＫを差動増幅器６６４，６７４を
介してＤＬＬ６６１，６７１へ供給するようにしたもの
である。
【００７３】すなわち、相補のクロックＣＬＫ，／ＣＬ
Ｋは、コントローラ６０６およびメモリ６０７へ供給さ
れ、それぞれ差動増幅器６６４および６７４で差動増幅
された後、ＤＬＬ６６１および６７１へ供給される。そ
して、ＤＬＬ６６１の出力（制御信号）はドライバ回路
６６２およびＰＲＤ６６３へ供給され、また、ＤＬＬ６
７１の出力はドライバ回路６７２およびＰＲＤ６７３へ
供給されるようになっている。これにより、本適用例で
は、クロックの伝送を高速、且つ、低電力で行うように
なっている。なお、本発明の信号伝送路は、双方向の信
号伝送路６６５に適用され、また、本発明のレシーバ回
路は、ＰＲＤ６６３，６７３に適用され、そして、本発
明のドライバ回路は、ドライバ回路６６２，６７２に適
用されている。
【００７４】図２４において、参照符号６０８はコント
ローラ（或いは、プロセッサ）、６０９はメモリ、そし
て、６８４，６９４は差動増幅器、６８５，６８６，６
９５，６９６はドライバ回路を示している。図２４に示
す信号伝送システムは、クロックＣＬＫは通常の信号線
により供給し、代わりに、データの出力タイミングに合
わせてＤＬＬ６８１および６９１から相補のストローブ
信号ＳＴ−Ｂ，／ＳＴ−ＢおよびＳＴ−Ａ，／ＳＴ−Ａ
を出力するようになっている。これら相補のストローブ
信号ＳＴ−Ｂ，／ＳＴ−ＢおよびＳＴ−Ａ，／ＳＴ−Ａ
は、信号を受ける側の差動増幅器６９４および６８４で
受け取り、ＤＬＬ６９１および６８１を介してＰＲＤ６
９２および６８２を制御するようになっている。
【００７５】これにより、本適用例では、信号伝送路に
よる遅延と同様の遅延をストローブ信号ＳＴ−Ｂ，／Ｓ
Ｔ−ＢおよびＳＴ−Ａ，／ＳＴ−Ａにおける遅延で相殺
し、信号の同期を厳密に行うことが可能となる。なお、
本発明の信号伝送路は、双方向の信号伝送路６８７に適
用され、また、本発明のレシーバ回路は、ＰＲＤ６８
３，６９３に適用され、そして、本発明のドライバ回路
は、ドライバ回路６８２，６９２に適用されている。
【００７６】以下、本発明の第３の形態としての信号伝
送システムを説明するが、その前に、図２５を参照して
従来の信号伝送システムおよびその課題を説明する。図
２５は従来の信号伝送システムの他の例（Ｒａｍｂｕｓ
チャネル）を概略的に示すブロック図である。図２５に
おいて、参照符号９０１および９０２は終端抵抗、９０
３は信号伝送路（バス）、９０４はクロック線用の終端
抵抗、９０５はクロック発生源、そして、９０６はクロ
ック線を示している。また、参照符号９−０はコントロ
ーラ（ＤＲＡＭコントローラ）を示し、また、９−１〜
９−ｎはデバイス（ＤＲＡＭチップ）を示している。な
お、ＤＲＡＭチップ９−１〜９−ｎは、１つのチップ内
に設けられた様々な構成回路、或いは、複数のＤＲＡＭ
チップを搭載したＤＩＭＭ（Dual Inline Memory Modul
e)等のＤＲＡＭモジュールの場合もある。
【００７７】図２５に示されるように、Ｒａｍｂｕｓチ
ャネルでは、ＤＲＡＭコントローラ９−０と複数のＤＲ
ＡＭチップ９−１，９−２，…９−ｎとの間は共通の信
号伝送路（バス）で接続されている。ところで、高速の
信号を送受信するには、信号の送り手および受け手のタ
イミングを正確に合わせることが必要になる。そのた
め、Ｒａｍｂｕｓチャネルでは、折り返したクロック線
９０６にクロックＣＬＫ（ＣＬＫs,ＣＬＫr)を送り、Ｄ
ＲＡＭコントローラ９−０は、折り返し地点の付近（Ｐ
９０２）からクロックを取り出す。そして、ＤＲＡＭコ
ントローラ９−０は、このクロックに合わせて信号の取
り込みや送信のタイミングを決定する。
【００７８】また、各ＤＲＡＭチップ（ＤＲＡＭモジュ
ール）９−１〜９−ｎは、ＤＲＡＭコントローラ９−０
へ信号を送る場合、折り返しクロック線９０６のうちＤ
ＲＡＭコントローラへ向かって進んでいるクロック（Ｃ
ＬＫs)を取り出して、これに合わせて信号送出タイミン
グを生成する。さらに、各ＤＲＡＭモジュール（ＤＲＡ
Ｍ）９−１〜９−ｎは、ＤＲＡＭコントローラ９−０か
ら信号を受信する場合、ＤＲＡＭコントローラからやっ
てくる向きのクロック（ＣＬＫr)を取り出して受信タイ
ミングを生成する。
【００７９】すなわち、ＤＲＡＭチップからデータを読
み出してその信号をＤＲＡＭコントローラ９−０へ伝送
する場合、具体的に、ＤＲＡＭチップ９−１は、クロッ
ク発生源９０５から出力されクロック線９０６を介して
供給されたクロックＣＬＫsをクロック線９０６上のポ
イントＰ９１２で受け取り、読み出しデータを信号伝送
路９０３上のポイントＰ９１１およびＰ９０１を介して
ＤＲＡＭコントローラ９−０へ伝送する。また、ＤＲＡ
Ｍチップ９−２は、クロックＣＬＫs をクロック線９０
６上のポイントＰ９２２で受け取り、読み出しデータを
信号伝送路９０３上のポイントＰ９２１およびＰ９０１
を介してＤＲＡＭコントローラ９−０へ伝送する。さら
に、ＤＲＡＭチップ９−ｎは、クロックＣＬＫs をクロ
ック線９０６上のポイントＰ９ｎ２で受け取り、読み出
しデータを信号伝送路９０３上のポイントＰ９ｎ１およ
びＰ９０１を介してＤＲＡＭコントローラ９−０へ伝送
する。
【００８０】ここで、クロックＣＬＫs は、ＤＲＡＭチ
ップ９−１とＤＲＡＭコントローラ９−０との間では、
クロック線９０６上のポイントＰ９１２とポイントＰ９
０２との距離に相当する時間のずれ（遅れ）が生じる
が、このずれは、ＤＲＡＭチップ９−１からＤＲＡＭコ
ントローラ９−０へ信号（読み出しデータ）を伝送する
ときの信号伝送路９０３上のポイントＰ９１１とポイン
トＰ９０１との距離に相当する時間のずれ（遅れ）によ
り相殺されるため、ＤＲＡＭコントローラ９−０では正
確な（同期のとれた）信号の取り込みを行うことが可能
となる。
【００８１】同様に、ＤＲＡＭチップ９−２では、クロ
ック線９０６上のポイントＰ９２２とポイントＰ９０２
との距離に相当する時間のずれは、信号伝送路９０３上
のポイントＰ９２１とポイントＰ９０１との距離に相当
する時間のずれにより相殺され、また、ＤＲＡＭチップ
９−ｎでは、クロック線９０６上のポイントＰ９ｎ２と
ポイントＰ９０２との距離に相当する時間のずれは、信
号伝送路９０３上のポイントＰ９ｎ１とポイントＰ９０
１との距離に相当する時間のずれにより相殺され、ＤＲ
ＡＭコントローラ９−０では正確な信号の取り込みを行
うことが可能となる。
【００８２】一方、ＤＲＡＭコントローラ９−０からの
信号をＤＲＡＭチップへ伝送する場合、ＤＲＡＭコント
ローラ９−０は、クロックＣＬＫr(ＣＬＫs)をクロック
線９０６上のポイントＰ９０２で受け取り、信号を信号
伝送路９０３上のポイントＰ９０１を介して伝送する。
具体的に、ＤＲＡＭチップ９−１へ信号（書き込みデー
タ）を伝送する場合、該書き込みデータは、信号伝送路
９０３上のポイントＰ９０１とポイントＰ９１１との距
離に相当する時間だけずれる（遅れる）。しかしなが
ら、ＤＲＡＭチップ９−１に伝送されるクロックＣＬＫ
r も、クロック線９０６上のポイントＰ９０２とポイン
トＰ９１３との距離に相当する時間だけずれるため、信
号（書き込みデータ）のずれを相殺してＤＲＡＭチップ
９−１では、正確な（同期のとれた）書き込みデータの
取り込みを行って書き込み処理をすることが可能とな
る。
【００８３】同様に、ＤＲＡＭチップ９−２では、信号
伝送路９０３上のポイントＰ９０１とポイントＰ９２１
との距離に相当する書き込みデータの時間のずれがクロ
ック線９０６上のポイントＰ９０２とポイントＰ９２３
との距離に相当するクロックＣＬＫr の時間のずれによ
り相殺され、また、ＤＲＡＭチップ９−ｎでは、信号伝
送路９０３上のポイントＰ９０１とポイントＰ９ｎ１と
の距離に相当する書き込みデータの時間のずれがクロッ
ク線９０６上のポイントＰ９０２とポイントＰ９ｎ３と
の距離に相当するクロックＣＬＫr の時間のずれにより
相殺され、各ＤＲＡＭチップでは、正確な書き込み処理
をすることが可能となる。
【００８４】このように、図２５に示す信号伝送システ
ム（Ｒａｍｂｕｓチャネル）は、クロック線９０６と信
号伝送路９０３とが全く同じルートを通り、且つ、電気
的特性も全く同じ場合には、送受信とも正しいタイミン
グを与えることができる。すなわち、図２５に示す信号
伝送システムは、クロック線９０６と信号伝送路９０３
とが同一の電気的特性で同じルートを通っていることを
要求する。
【００８５】しかしながら、クロック線９０６と信号伝
送路（バス）９０３とでは負荷の特性が異なることが避
けられない。なぜなら、信号伝送路９０３は受信タイミ
ングに合わせて動作するラッチ回路で高感度な受信が行
えるのに対して、クロック線９０６はラッチが使えない
ため差動増幅器等を用いる必要があるからである。すな
わち、ラッチ回路と差動増幅器等とでは負荷の性質が異
なるため、クロックと信号とでは線路の電気的性質（例
えば、単位距離あたりの遅延）等が異なってしまう。ま
た、たとえ負荷特性を完全に合わせたとしても、現実の
ボード上の配線引き回しではクロックと信号線とで完全
に同じルートを辿ることは不可能である。そのため、よ
り高い周波数では、図２５に示す信号伝送システムによ
り正しいタイミング生成を行うのはますます困難になっ
てしまう。
【００８６】さらに、図２５に示す信号伝送システムに
限らず、現在の信号伝送方式では、バス（信号伝送路）
上で信号を送信するデバイスが次々に変化する場合に
は、信号と信号の間にギャップ（時間的な余裕）を設け
る必要があった。すなわち、信号同士が重なってしまう
と誤って受信されるため、このような信号同士の重なり
を防ぐためである。そして、このギャップを無くすか最
小限にするためには、極めて厳密に送受信のタイミング
を規定する必要があるが、これも周波数が高くなるとよ
り一層困難になる。
【００８７】そこで、クロック線と信号線（信号伝送
路：バス）との対称性を要求せずにタイミング信号を生
成することができ、しかも、送信デバイスが切り替わっ
たときのギャップを最小限にすることができる信号伝送
システムの提供が要望されている。次に、本発明の第３
の形態としての信号伝送システムを詳述するが、まず、
本発明の第３の形態の特徴を概略する。
【００８８】本発明の第３の形態では、信号伝送路を信
号が走る最大の時間より十分短い精度（例えば、１０パ
ーセント程度）で共通タイミングを生成し、この共通タ
イミングに全ての素子（デバイス，ＬＳＩチップ等）が
合わせて動作するように構成する。ここで、共通タイミ
ングは、クロック線をそれぞれ反対方向に進むクロック
から合成する。さらに、受信側に符号間干渉を除去する
機能を持たせ（ＰＲＤ等：図４、および、図１２，図１
３並びに図１４，図１５参照）、全ての素子を共通タイ
ミングで動作するように構成する。
【００８９】各素子から受信素子（例えば、コントロー
ラ）へ信号が到達する時間は信号の走行時間に対応して
変化する。送信素子を切り替えると、この時間差の下で
共通タイミングで受信するため、符号間の干渉が増加し
てしまう。しかしながら、受信側で符号間干渉を除去す
る手段を用いることにより、全ての送信素子（デバイ
ス，ＬＳＩチップ等）に対して共通タイミングで受信さ
せることができ、さらに、素子に応じて受信や送信のタ
イミングを調整する場合でも、符号間干渉除去（符号間
干渉成分推定）手段（ＰＲＤ）を用いることにより、厳
密なタイミング調整を行う必要がないためコストの低い
回路を使用することが可能となる。
【００９０】すなわち、本発明の第３の形態では、信号
伝送路（バス）に繋がる全てのデバイス（チップの構成
回路、ＤＲＡＭチップ、或いは、ＤＲＡＭモジュール
等）が共通の時間基準としての共通基準時間（以下、Ｇ
ＭＴ：Global Mean Timeとも称する) を使用し、受信に
は符号間干渉を除去する前述したような受信方式（本発
明の第２の形態に係る信号伝送システムのレシーバ回
路）を用い、さらに、ドライバ回路（駆動回路）として
はプッシュ・プルのドライバ（定電流または出力抵抗の
大きなプッシュ・プル・ドライバ）を使用することが各
構成の特徴となっている。その結果として、異なるデバ
イスへの読出／書込動作におけるギャップレス転送が可
能になり、しかも、前述したデータ線（伝送信号線路）
に沿って走るデータクロック（クロック線）の伝送特性
をデータ線と同一にしたり、送信用クロック（ＣＬＫs)
および受信用クロック（ＣＬＫr)の制御（Ｒａｍｂｕｓ
チャネルやＶｅｒｎｉｅｒ等）を不要にすることができ
る。
【００９１】図２６は本発明の第３の形態としての信号
伝送システムの原理構成を示すブロック図である。図２
６において、参照符号７０１および７０２は終端抵抗、
７０３は信号伝送路（バス）、７０４はクロック線用の
終端抵抗、７０５はクロック発生源、そして、７０６は
クロック線を示している。また、参照符号７−０はコン
トローラ（ＤＲＡＭコントローラ）を示し、また、７−
１〜７−ｎはデバイス（ＤＲＡＭチップ）を示してい
る。なお、ＤＲＡＭチップ７−１〜７−ｎは、１つのチ
ップ内に設けられた様々な構成回路、或いは、複数のＤ
ＲＡＭチップを搭載したＤＩＭＭ等のＤＲＡＭモジュー
ル等であってもよく、さらに、ＤＲＡＭはＥＰＲＯＭ
（Erasable and Programmable Read Only Memory) やフ
ラッシュＥＥＰＲＭ（Electrically Erasable and Prog
rammable Read Only Memory)等であってもよい。また、
コントローラ（７−０）は、ＡＳＩＣ（Application Sp
ecified Integrated Circuit) 、グラフィックコントロ
ーラ、或いは、マイクロプロセッサ等であってもよい。
【００９２】図２７は図２６の信号伝送システムの動作
を説明するための図（その１）である。図２６および図
２７に示されるように、信号伝送路７０３に繋がる全て
のＤＲＡＭコントローラ７−０およびＤＲＡＭチップ７
−１〜７−ｎの共通基準時間（共通タイミング）ＧＭＴ
は、折り返したクロック線７０６を使用して生成する。
すなわち、本発明の第３の形態では、送信用クロックＣ
ＬＫs および受信用クロックＣＬＫr を使用するのでは
なく、折り返したクロック線７０６の往路側のクロック
と復路側のクロックの中間のタイミングとして共通タイ
ミングＧＭＴを生成する。具体的に、ＤＲＡＭチップ７
−１では、往路側のクロックＣＬＫをクロック線７０６
上のポイントＰ７１２から取り込み、復路側のクロック
ＣＬＫをクロック線７０６上のポイントＰ７１３から取
り込み、そして、これら２つのクロックの中間（中間位
相）のタイミングを共通タイミングとする共通基準時間
ＧＭＴを生成する。同様に、ＤＲＡＭチップ７−２で
は、クロック線７０６上のポイントＰ７２２およびＰ７
２３から往路および復路側のクロックＣＬＫを取り込ん
で、その中間のタイミングを共通タイミングとする共通
基準時間ＧＭＴを生成し、また、ＤＲＡＭチップ７−ｎ
では、クロック線７０６上のポイントＰ７ｎ２およびＰ
７ｎ３から往路および復路側のクロックＣＬＫを取り込
んで、その中間のタイミングを共通タイミングとする共
通基準時間ＧＭＴを生成する。これにより、クロック線
７０６におけるＤＲＡＭチップの位置に関わらず、正確
に周期ＴＴ毎の共通タイミング（共通基準時間ＧＭＴ）
が得られることになる。
【００９３】このとき、クロック線７０６の往き（往
路）と復り（復路）が正確に同じ道（経路）を通ってい
る必要はあるが、クロック線７０６自体の伝送特性は信
号伝送路（データ線）７０３の伝送特性と大きく異なっ
ていてもかまわない。また、折り返しクロック線７０６
の通る道もデータ線７０３とは別で良い。要するに、往
きのクロックと復りのクロックの中間の位相を選べば、
これが共通タイミングＧＭＴとなる。なお、共通基準時
間ＧＭＴが一意に決まるにはクロック線７０６の長さに
制限が付くが、実際のクロックＣＬＫをｎ分周（例え
ば、４分周）して４倍の周期（１／４の周波数）とした
クロックを使うことによりクロック線７０６の長さの限
界をｎ倍（例えば、４倍）に拡大することができるの
で、実用上問題のない距離にわたって共通タイミングＧ
ＭＴを分配することができる。この場合、ＤＲＡＭコン
トローラ７−０および各ＤＲＡＭチップ７−１〜７−ｎ
には、周期がｎ倍（例えば、４倍）にされたクロックを
元に戻すためのｎ逓倍（例えば、４逓倍：周波数を４倍
にする）を行うＰＬＬ回路またはＤＬＬ回路がそれぞれ
設けられることになる。
【００９４】上述のように、折り返しクロック線７０６
を用い、往路および復路側クロックの中間位相の信号を
作ることで共通タイミングが生成できるが、必要なのは
クロックのルートを両方向に進む信号であって、必ずし
もクロック線が折り返されていなくとも良い。例えば、
後述するように、一本のクロック線上に往きと復りのク
ロックを同時に走行させることもできる（クロック線に
定在波を立たせたことに相当する）。クロック線の長さ
が波長の半分の場合の定在波上では、どこの位置で見て
も同じ位相のクロックが得られる。つまり、定在波によ
っても共通タイミングを分配できる。
【００９５】次に、信号を受信する回路としては、前述
した部分応答検出回路（ＰＲＤ：Partial Response Det
ector)に代表される受信回路（図４、および、図１２，
図１３並びに図１４，図１５参照）を用いるが、ＰＲＤ
を使うためにデータ線（バス）７０３の長さＬに制限を
付ける。ここでは、波が往復するのに要する時間（往復
時間：Round Trip Time)を信号のビットタイムＴ以下と
するという条件にする。この条件は、実際には、もう少
し緩くすることができる。
【００９６】図２８は図２６の信号伝送システムの動作
を説明するための図（その２）であり、図２８（ａ）は
ＤＲＡＭチップ７−１〜７−ｎで送信するユニットパル
ス信号を示し、図２８（ｂ）はＤＲＡＭチップ７−１〜
７−ｎから送信された信号をＤＲＡＭコントローラ７−
０で受信したときの波形を示している。図２８（ｂ）に
示されるように、受信側（ＤＲＡＭコントローラ７−
０）で符号間干渉の除去を行い、共通タイミングで受信
（ｔ＝ＴＴで受信）し、何れの素子（ＤＲＡＭチップ）
でも十分な信号強度となるように各素子からの遅延の上
限が定められていれば、すべての素子が共通タイミング
で送信・受信を行なうことができる。ここで、各素子は
ビットタイム（bit time) の始めの位置に同期して新た
な信号を送出し、ビットタイムの終りに同期して受信を
行うようになっている。また、送信タイミングおよび受
信タイミングは、信号強度を最適化するために若干前後
させてもよいが、時間の基準はあくまでも共通タイミン
グＴＴとする。
【００９７】ドライバ回路（駆動回路）は、プッシュ・
プルのドライバ（定電流または出力抵抗の大きなプッシ
ュ・プル・ドライバ）として構成する。なお、出力抵抗
の大きなドライバとは、定電流のドライバまでいかなく
とも、該ドライバの出力インピーダンスが信号ラインの
特性インピーダンスよりも大きな値のものであり、具体
的に、例えば、ＣＭＯＳドライバの出力トランジスタの
サイズを適当に小さくすることにより構成される。
【００９８】これによって、どのドライバ回路（ＤＲＡ
Ｍコントローラ７−０またはＤＲＡＭチップ７−１〜７
−ｎ）がバス７０３を駆動しようとも（また、どのドラ
イバ回路もバスを駆動していなかったとしても）バスの
時定数（より厳密には、応答関数）は時間に依存せず一
定となる。つまり、系は「線型時不変系」となり、従っ
て、受信される信号はユニットパルス応答ｈ（ｔ）の重
ね合せで得られることになる。
【００９９】ここで、最悪条件、つまり往復時間がちょ
うど信号のビットタイムＴの場合に対してｈ（ｔ）を求
めると、ステップ応答の最終値で正規化したｈ（ｎＴ）
は、ｎ＝０，１，２…に対して０，１−ｓ**２，（１−
ｓ**２）Ｓ**２，（１−ｓ**）Ｓ**４…となる。なお、
Ｓは線路端での電圧反射係数で、線路の両端は同じ抵抗
で終端されていると仮定している。これは、Ｅｘｐ（−
Ｔ／τ）＝ｓ**２とすると、まさしく指数関数的な応答
である。
【０１００】ここで、Ｓ**２を０．５程度にしておけ
ば、ＰＲＤで問題なく受信できることがわかる。なお、
この反射係数は、終端抵抗ＲT （７０１，７０２）の値
に換算して特性インピーダンスの５．８倍となる。これ
は５０オーム系で２９０オームの終端抵抗に相当し、も
う少し小さな終端抵抗とすれば符号間干渉が小さくなる
ので受信が容易に行えることになる。
【０１０１】次に、ドライバ回路の電流値を、例えば、
ｉo ＝３．５ｍＡとすると、ステップ応答の最終値はｉ
o ×ＲT ／２でほぼ５００ｍＶとなり、従って、ネット
の信号の大きさはこれに１−ｓ**２を乗じて２５０ｍＶ
となる。これにより、最悪条件でもＰＲＤの受信が可能
であることがわかる。従って、チップ（７−１〜７−
ｎ）が切り替わっても、バス７０３上に乗っている過渡
電圧の波の振幅はＴごとにｓ**２倍に減衰していくか
ら、ＰＲＤで号間干渉を除去することができ、問題なく
受信が可能である。つまりギャップレス伝送が可能とな
る。
【０１０２】最悪条件で受信が可能であるから、後は、
共通基準時間ＧＭＴのタイミングですべてのデバイス
（チップ）が信号を送ったり受信したりすれば良い。従
って、Ｖｅｒｎｉｅｒを使ったり、Ｒａｍｂｕｓチャネ
ルのように送信用クロックおよび受信用クロックに合わ
せたＰＬＬ（Phase Locked Loop)やＤＬＬは必要が無い
ことになる。
【０１０３】このように、本発明の第３の形態に係る信
号伝送システムでは、受信回路で符号間干渉を除去する
ことにより、一定の精度で共通のタイミング信号を全て
の素子が共通に使うことが可能になる。ここで言う一定
の精度は、符号間干渉の除去ができる程度のタイミング
誤差を許すということから導かれ、信号線上を信号が伝
送（伝達）するのに要する時間より十分小さい（例えば
１０パーセント程度）時間精度があれば良い。また、共
通のタイミング信号を形成するにはクロックのルートの
両方（往路および復路）の方向に走るクロックさえあれ
ば良く、クロック線と信号線の電気的特性およびルート
を一致させる必要が全く無いため、クロック線の配置や
形式に対する制約が生じないという利点がある。
【０１０４】以下、本発明の第３の形態に係る信号伝送
システムの各実施例を図面を参照して詳述する。図２９
は本発明の第３の形態に係る信号伝送システムの第１実
施例を示すブロック図である。図２９において、参照符
号７０１および７０２は終端抵抗、７０３は信号伝送路
（バス）、７０４はクロック線用の終端抵抗、７０５は
クロック発生源、７０６はクロック線、そして、７７０
〜７７４はスタブ抵抗を示している。また、参照符号７
−０はコントローラ（ＤＲＡＭコントローラ）を示し、
また、７−１〜７−４はデバイス（ＤＲＡＭチップ）を
示している。
【０１０５】図２６および図２７を参照して説明したよ
うに、ＤＲＡＭコントローラ７−０およびＤＲＡＭチッ
プ７−１〜７−４は、折り返されたクロック線７０６か
ら往復のクロックをそれぞれ取り出し、中間位相の信号
を生成することでこれを共通タイミング信号（共通基準
時間ＧＭＴ）とするようになっている。ＤＲＡＭコント
ローラ７−０および各ＤＲＡＭチップ７−１〜７−４
は、それぞれ共通タイミング信号（ＧＭＴ）に合わせて
信号の送信と受信を行うようになっている。なお、終端
抵抗７０１および７０２としては、例えば、２５０オー
ムの抵抗を使用し、スタブ抵抗７７０〜７７４として
は、例えば、それぞれ２５オームの抵抗を使用するよう
になっている。
【０１０６】このように、本発明の第３の形態に係る信
号伝送システムの第１実施例によれば、共通タイミング
信号（ＧＭＴ）は、折り返したクロック線７０６の往路
側のクロックと復路側のクロックの中間のタイミングと
して得ることができる。すなわち、クロック線７０６に
おけるＤＲＡＭチップの位置に関わらず、正確な共通タ
イミングを有する共通タイミング信号を得ることができ
る。
【０１０７】図３０は図２９の信号伝送システムの変形
例を示すブロック図であり、マルチプロセッサシステム
を示すものである。図３０において、参照符号７−１〜
７−４は、プロセッサエレメントを示している。図３０
に示されるように、本発明の第３の形態は、図２９に示
すようなバス（信号伝送路）７０３を使用した信号伝送
システムに限らず、相互に一対一接続を行うようなマル
チプロセッサシステムに対しても適用することができ
る。
【０１０８】図３１は本発明の第３の形態に係る信号伝
送システムにおける各デバイスの要部構成の一例を示す
ブロック図である。図３１において、参照符号７８１は
ドライバ回路（駆動回路）を示し、また、７８２はＰＲ
Ｄ（部分応答検出回路）を示している。図３１に示され
るように、ＤＲＡＭチップ７−１（各ＤＲＡＭチップ７
−２〜７−４、または、ＤＲＡＭコントローラ７−０）
には、符号間干渉の影響を取り除くためのＰＲＤ７８２
が搭載され、前述した図２８（ｂ）に示されるような受
信波形から符号間干渉の影響を低減して、共通タイミン
グＴＴでデータの受信を行うようになっている。このよ
うに、受信回路としてオートゼロ・コンパレータ（図５
および図１６〜図１８等参照）を用いたＰＲＤ７８２を
使用することにより、大きな符号間干渉も簡単な回路で
除去することができる。
【０１０９】図３２は本発明の第３の形態に係る信号伝
送システムにおける各デバイスの要部構成の他の例を示
すブロック図である。図３２において、参照符号７８１
はドライバ回路を示し、また、７８３はイコライザを示
している。図３２に示されるように、ＤＲＡＭチップ７
−１（各ＤＲＡＭチップ７−２〜７−４、または、ＤＲ
ＡＭコントローラ７−０）には、符号間干渉の影響を最
少にするためのイコライザ回路７８３が搭載されてい
る。すなわち、本構成では、受信回路として、図３１の
ＰＲＤ７８２の代わりにイコライザ回路７８３を使用
し、前述した図２８（ｂ）に示されるような受信波形か
ら符号間干渉の影響を低減して、共通タイミングＴＴで
データの受信を行うようになっている。
【０１１０】図３３は本発明の第３の形態に係る信号伝
送システムの第２実施例を示すブロック図である。図３
３に示されるように、本第３の形態の第２実施例では、
信号伝送路（信号線）７０３の長さを、ビットタイムＴ
の時間で信号線上を信号が一往復以上できる大きさに制
限するようになっている。すなわち、ｖ0 を信号線７０
３上の波の伝搬速度、Ｌを信号線７０３の長さ、そし
て、Ｔを１ビットタイム（１ビットの長さ）として、２
Ｌ／ｖ0 ≦Ｔの制限を設ける。これにより、符号間干渉
を小さく保ちやすくなり、しかも、全ての素子（ＤＲＡ
ＭコントローラおよびＤＲＡＭチップ）が往復のクロッ
クの位相の中間位相の信号を作ることで、共通タイミン
グ信号（ＧＭＴ）を生成できることになる。
【０１１１】図３４は本発明の第３の形態に係る信号伝
送システムの第３実施例を示すブロック図である。図３
４において、参照符号７０１，７０１’および７０２は
終端抵抗、７０３および７０３’は信号伝送路（バ
ス）、７０６はクロック線、７−０はコントローラ（Ｄ
ＲＡＭコントローラ）、７−１〜７−ｎおよび７−
１’，…はデバイス（ＤＲＡＭチップ）、そして、７０
８はバッファを示している。
【０１１２】図３４に示されるように、本第３の形態の
第３実施例では、信号伝送路（信号線）７０３および７
０３’の間にバッファ７０８を設けるようになってい
る。すなわち、例えば、信号線の長さが上記の２Ｌ／ｖ
0 ≦Ｔを越える場合には、適宜、バッファ７０８を設け
るようになっている。ここで、バッファ７０８は、信号
（信号線７０３上で伝送される信号）を１ビットタイム
Ｔの整数倍だけ遅延を与えて再送信する機能を有してい
る。そして、バッファの遅延がＴの整数倍であるため、
バッファおよびこれにつながる素子（ＤＲＡＭチップ
等）は、全てそれまでの共通タイミング信号で動作させ
ることが可能となる。当然、バッファ７０８の信号送受
信も共通タイミングにもとづいて行われることになる。
【０１１３】図３５は図３４の信号伝送システムの変形
例を示すブロック図である。図３５に示されるように、
本変形例は、図３４の第３実施例において、バッファ７
０８が信号線７０３上で伝送される信号だけでなく、ク
ロック線７０６（７０６’）上で伝送されるクロックに
対しても設けられている。すなわち、バッファ７０８が
当該バッファ７０８に繋がれる他のデバイス（ＤＲＡＭ
チップ７−１’，…）のためのクロックを供給する手段
を備えている。
【０１１４】これは、バッファにより信号を伝送する距
離を延ばすことが可能になるが、クロック分配用配線の
距離が長くなると、単純に往復のクロックの中央の位相
をもつ信号を生成するだけでは、共通クロックを一意に
決定できなくなるためである。そこで、バッファ７０８
がＤＬＬやＰＬＬを用いて共通クロックより一定位相進
んだ波形と同じ位相だけ遅れた波形を作って送ってやれ
ば、このクロックを受信したデバイス（ＤＲＡＭチップ
７−１’，…）は、バッファ７０８と同じ共通タイミン
グを持つことができる。
【０１１５】図３６は本発明の第３の形態に係る信号伝
送システムの第４実施例を示すブロック図である。図３
６において、参照符号７８０〜７８ｍはバッファを示
し、７０３はバス（信号線）を示し、また、７−１〜７
−ｎはデバイス（ＤＲＡＭチップ）を示している。図３
６に示されるように、本第３の形態の第４実施例は、各
バッファ７８０〜７８ｍがそれぞれ複数セットのバス線
群７０３に接続されるようになっている。このようなバ
ッファ７８０〜７８ｍを用いることにより、でツリー状
に多数のデバイス（ＤＲＡＭチップ）７−１〜７−ｎと
信号を送受信することができ、大規模なシステムを容易
に構成することができる。バッファ７８０〜７８ｍを用
いた信号線７０３のトポロジーとしてはツリー状、スタ
ー状、および、リング状等の様々なものが可能なのはい
うまでもない。
【０１１６】図３７は本発明の第３の形態に係る信号伝
送システムにおけるドライバ回路の一例を示す回路図で
あり、例えば、図３１および図３２におけるドライバ回
路（駆動回路）７８１を示すものである。図３７に示さ
れるように、信号線（信号伝送路７０３）を駆動するド
ライバ回路は、Ｐチャネル型ＭＯＳトランジスタ７８１
１，７８１２、Ｎチャネル型ＭＯＳトランジスタ７８１
５，７８１６、電流源７８１３，７８１７、および、Ｃ
ＭＯＳインバータ７８１４，７８１８を備えて構成され
ている。ここで、トランジスタ７８１２はトランジスタ
７８１１とカレントミラー接続され、また、トランジス
タ７８１６はトランジスタ７８１５とカレントミラー接
続されている。そして、ドライバ回路は、対称的なカレ
ントミラー型の定電流駆動回路のトランジスタ７８１２
および７８１６ソース側をそれぞれＣＭＯＳインバータ
７８１４および７８１８で駆動することにより、定電流
をスイッチさせる回路方式となっている。すなわち、図
３７に示すドライバ回路７８１は、対称性を有する定電
流駆動のプッシュ・プル・ドライバとして構成されてい
る。
【０１１７】これにより、ドライバ回路の出力インピー
ダンスが高くなり、各回路ブロック（ＤＲＡＭチップ
等）の任意のドライバ回路がスイッチしても信号線系の
応答関数が一定となり、符号間干渉の除去率を高くして
より一層正確な信号の伝送を行うことができる。さら
に、たとえ、各ブロック回路で生成される共通タイミン
グ信号同士に誤差が生じて、複数のドライバ回路が同時
に信号線を駆動する期間が生じた場合ても、定電流駆動
ならば貫通電流が流れたりする問題が生じないという利
点がある。
【０１１８】図３８は本発明の第３の形態に係る信号伝
送システムの第５実施例を示すブロック図である。図３
８において、参照符号７１１は共通タイミング信号生成
回路、７１２は可変遅延回路、７１３は位相比較回路、
７１４はＮＡＮＤゲート、７１５はドライバ回路（リア
ルドライバ）、そして、７１６はダミーのドライバ回路
（ダミードライバ）を示している。ここで、可変遅延回
路７１２および位相比較回路７１３は、ＤＬＬ（Delay
Locked Loop)回路を構成している。また、ダミードライ
バ７１６は、リアルドライバ７１５と同様の構成（同じ
遅延時間を有する）とされ、該ダミードライバ７１６の
出力を位相比較回路７１３へフィードバックすることに
より、リアルドライバ７１５における遅延を取り除くよ
うになっている。なお、ＮＡＮＤゲート７１４の一方の
入力には、出力データが供給され、可変遅延回路７１２
の出力（タイミング信号）に応じて該出力データをリア
ルドライバ７１５へ供給するようになっている。
【０１１９】すなわち、本第３の形態の第５実施例で
は、図２７を参照して説明したような往きと復りを折り
返したクロック線に伝わるクロックを取り込み、これら
の往きと復りのクロックの立ち上がりタイミングの中間
時点のタイミングを共通タイミングとして生成する共通
タイミング信号生成回路７１１に対して、さらに、ドラ
イバ回路（リアルドライバ）７１５における遅延を除く
ための位相比較回路７１３，可変遅延回路７１２および
ダミードライバ７１６を設けるようになっている。そし
て、可変遅延回路７１２の遅延量を制御することによっ
て、リアルドライバ７１５での遅延および遅延バラツキ
を補償してより精度の高い信号送信を行うようになって
いる。なお、例えば、ＤＬＬを使用した同様の調整は、
入力タイミングに対して行うことも可能である。
【０１２０】図３９は本発明の第３の形態に係る信号伝
送システムの第６実施例を示すブロック図である。図３
９（ａ）に示されるように、本第３の形態の第６実施例
において、クロック線７０６は、往復のクロック線では
なく、一本のクロック線として構成されている。そし
て、１本のクロック線７０６の一端を直接接地すること
により、すなわち、図２６におけるクロック用終端抵抗
７０４を取り除いて短絡することにより、該クロック線
７０６に定在波を立て（図３９（ｂ）参照）、該定在波
を共通タイミング（ＧＭＴ）として使用するようになっ
ている。
【０１２１】従って、本第３の形態の第６実施例では、
クロック線７０６に定在波が立っている場合、波長の半
分の長さの領域で同じ位相の電圧振動が得られることを
利用している。この方法では、クロック線７０６が往復
の場合の半分の本数で済むこと、および、一本の線の中
でクロックを往復させていることになるので往復の特性
が完全に一致して共通タイミングの精度が高くなるとい
う利点がある。
【０１２２】図４０は本発明の第３の形態に係る信号伝
送システムの第７実施例を示すブロック図である。図４
０（ａ）において、参照符号７６１および７６２は、能
動ターミネータを示し、また、図４０（ｂ）において、
参照符号７６１１は遅延部、７６１２は制御電源部を示
している。図３９に示す第６実施例では、クロック線７
０６の端部は短絡されているが、本第３の形態の第７実
施例では、クロック線７０６の両端部に対して能動ター
ミネータ（能動終端回路）７６１および７６２を設けて
終端するようになっている。ここで、能動ターミネータ
７６１および７６２は、例えば、終端部で発生する反射
波がちょうど終端部より波長の１／１６だけ進んだ位置
で線路が短絡されている場合と同じになるように制御し
ている。この能動ターミネータ７６１（７６２）は、例
えば、図４０（ｂ）に示されるように、遅延部７６１１
および制御電源部７６１２を備えて構成され、終端部で
の電圧をモニターし、遅延部７６１１により該電圧と一
定の位相関係の電流信号を発生させて終端部に帰還する
（制御電源部７６１２）ことで実現され、公知のＰＬＬ
回路やＤＬＬ回路と定電流駆動回路等を使用して容易に
実現することができる。なお、本第３の形態の第７実施
例により、クロック線７０６の長さを正確にクロック周
波数に対して合わせなくとも該クロック線に定在波を立
てることができ、クロック線７０６上でのクロックの振
幅も一様になる利点がある。
【０１２３】図４１は本発明の第３の形態に係る信号伝
送システムにおける共通タイミング信号生成回路（７１
１）の一例を示す回路図である。図４１において、参照
符号７１１１および７１１２はキャパシタ、７１１３お
よび７１１４はＰチャネル型ＭＯＳトランジスタ、７１
１５および７１１６はＮチャネル型ＭＯＳトランジス
タ、７１１７は抵抗、７１１８および７１１９は電圧
源、そして、７１２０は電流源を示している。なお、ク
ロック線７０６を伝わるクロックＣＬＫとしては、正弦
波が使用される。
【０１２４】図４１に示す共通タイミング信号生成回路
７１１は、共通タイミング信号生成回路７１１は、クロ
ックＣＬＫとして正弦波を用いると、第一の正弦波（往
きのクロック）ｓ１と第二の正弦波（復りのクロック）
ｓ２との和をとることでちょうど真ん中の位相を持つ正
弦波（共通タイミング信号）ｓ３が生成できることを利
用している。すなわち、２つのキャパシタ７１１１およ
び７１１２を容量結合することで二つのクロック（ｓ
１，ｓ２）を差動増幅型のコンパレータに供給し、共通
タイミング信号（ｓ３）を生成するようになっている。
この方式は、共通テイミング信号を生成するための回路
量が少なくてすむ利点がある。
【０１２５】図４２は本発明の第３の形態に係る信号伝
送システムにおける共通タイミング信号生成回路の他の
例を示す回路図である。なお、本回路においても、クロ
ック線７０６を伝わるクロックＣＬＫとしては、正弦波
が用いられる。図４２に示す共通タイミング信号生成回
路７１１は、２つのコンパレータ７２０および７３０お
よび２つのインバータ７４０および７５０により構成さ
れている。ここで、各コンパレータ７２０（７３０）に
供給するクロックとしては、例えば、往路側（往き）の
クロックｓ１と復路側（復り）のクロックを反転した信
号／ｓ２を使用し、往復のクロックの中間の位相を持つ
共通タイミング信号ｓ３および／ｓ３を生成するように
なっている。
【０１２６】図４３は図４２の共通タイミング信号生成
回路におけるコンパレータの一例を示す回路図である。
図４３に示されるように、コンパレータ７２０（７３
０）は、複数のＰチャネル型ＭＯＳトランジスタ７２
１，７２２，７２６および複数のＮチャネル型ＭＯＳト
ランジスタ７２３，７２４，７２５，７２７を備えて構
成されている。
【０１２７】図４４は本発明の第３の形態に係る信号伝
送システムにおける共通タイミング信号生成回路のさら
に他の例を示す回路図である。図４４に示す共通タイミ
ング信号生成回路は、従来より知られているフェーズ・
インターポレータであり、該フェーズ・インターポレー
タを使用して、折り返したクロック線上の往きと復りの
クロックを取り込み、該往復のクロックの中間位相のク
ロックを生成する共通タイミング信号生成回路７１１を
構成することができる。
【０１２８】図４４に示されるように、フェーズ・イン
ターポレータ（共通タイミング信号生成回路）７１１
は、複数のＰチャネル型ＭＯＳトランジスタ７７１〜７
８４、複数のＮチャネル型ＭＯＳトランジスタ７８５〜
７９１、キャパシタ７９２，７９３、および、コンパレ
ータ７９４を備えて構成されている。この図４４に示す
ようなフェーズ・インターポレータを使用して共通タイ
ミング信号生成回路７１１を構成することにより、クロ
ックとして通常のＣＭＯＳドライバで駆動される矩型波
を使用することができ、通常のＤＬＬやＰＬＬより少な
い回路量で共通タイミング信号生成回路を構成するこが
できるという利点がある。なお、フェーズ・インターポ
レータとしては、図４４に示すものの他に様々なものが
使用できるのはいうまでもない。
【０１２９】図４５は本発明の第３の形態に係る信号伝
送システムの第８実施例を示すブロック図である。図４
５において、参照符号７９０〜７９３はＤＬＬ回路を示
している。図４５に示されるように、本第３の形態の第
８実施例では、クロック線７０６に供給するクロックＣ
ＬＫ’を通常のクロックＣＬＫのｎ倍（例えば、４倍）
の周期を有するものとしている。
【０１３０】すなわち、本第３の形態の第８実施例で
は、クロックの周期を長く（例えば、４倍）して往復の
クロックの真ん中の位相信号を作ることにより、共通タ
イミング信号を生成することのできるクロック線７０６
の長さの上限を長くするようになっている。ここで、往
復のクロック線を用いる方法（および、定在波クロック
を用いる方法）では、往復の遅延がクロックの周期より
長くなると共通タイミングに位相にして１８０度の不確
定性が生ることになるが、本第３の形態の第８実施例の
ように、クロック周期を長くすることにより、不確定性
の生ずる長さを長くすることができる。
【０１３１】図４５に示されるように、ＤＲＡＭコント
ローラ７−０および各ＤＲＡＭチップ７−１〜７−３に
は、周期がｎ倍（例えば、４倍）にされたクロックを元
の周期に戻す（周期を１／ｎとする、すなわち、周波数
をｎ倍とする）ためのｎ逓倍（例えば、４逓倍）を行う
ＤＬＬ回路７９０〜７９３がそれぞれ設けられることに
なる。なお、ＤＬＬ回路７９０〜７９３としてＰＬＬ回
路を使用してもよい。
【０１３２】図４６は本発明の第３の形態に係る信号伝
送システムにおけるクロック分配用の伝送路の一例を示
す図である。図４６において、参照符号７０６１はシー
ルドを示し、また、７０６２はクロックペア線（ツイス
ト線）を示している。図４６に示されるように、クロッ
クＣＬＫを分配する伝送路（クロック線７０６）は、一
定距離ごとに交差させた差動ペア（ツイスト線７０６
２）で伝送され、両側をグランドレベルのガードパター
ンでシールド（７０６１）されている。このようなクロ
ック線７０６は、明らかに信号線とは伝送特性が異なる
が、本方式では信号線７０３とクロック線７０６の伝送
特性が異なっていてもよいため問題が生じることはな
い。このため、常に電圧の変動しているクロック線に対
して十分なシールドを施すことができ、クロック起因の
雑音を減らすことができるという利点がある。なお、ク
ロック系と信号系の伝送特性が大きく異なっても良いた
め、クロック系のみ同軸ケーブルや光ファイバ等を使う
ように構成することができるのはもちろんである。
【０１３３】このように、本発明の第３の形態に係る信
号伝送システムによれば、クロック系と信号系の配置の
自由度が高く、素子が切り替わったときのギャップを最
小限にすることが容易で、消費電力も小さな信号伝送系
を構成することができる。次に、本発明の第４の形態に
係る信号伝送システムを詳述するが、まず、本発明の第
４の形態の原理構成を図４７および図４８を参照して説
明する。上述した第３の形態では、折り返しクロック線
（７０６）を使用して往きおよび復りのクロックを各Ｄ
ＲＡＭチップ等へ供給するようになっているが、本第４
の形態では、往きおよび復りクロック用のクロック配線
（往きおよび復りクロック線１００１，１００２）と、
往きおよび復り用のクロック生成回路（往きおよび復り
クロック生成回路１１００，１２００）を使用するよう
になっている。
【０１３４】図４７は本発明の第４の形態に係る信号伝
送システムの原理構成を示すブロック図であり、また、
図４８は図４７の信号伝送システムの動作を説明するた
めのタイミング図である。図４７において、参照符号１
０−１〜１０−ｎはデバイスを示し、例えば、ＤＲＡＭ
チップ（ＤＲＡＭモジュール）或いはＤＲＡＭコントロ
ーラ等であり、１１００は往きクロック生成回路、そし
て、１２００は復りクロック生成回路を示している。な
お、図４８は、前述した本発明の第３の形態における図
２７に相当するものである。
【０１３５】図４７に示されるように本発明の信号伝送
システムは、一組の信号線（クロック線）１００１，１
００２に対して往復のクロックを生成するための（一組
以上の）往きクロック生成回路１１００および復りクロ
ック生成回路１２００が設けられている。信号を送受信
するデバイス１０−１〜１０−ｎは、往きクロック生成
回路１１００からの往きクロックφ１と復りクロック生
成回路１２００からの復りクロックφ２を受け、これら
のクロックφ１，φ２の立ち上がりと立ち下がりの中間
時点のタイミングを抽出することで中間位相の信号（共
通タイミング信号ＧＭＴ：Global Mean Time）を生成す
るようになっている。
【０１３６】すなわち、図４８に示されるように、デバ
イス１０−１では、クロック線１００１を介して伝えら
れる往きクロックφ１−１とクロック線１００２を介し
て伝えられる復りクロックφ２−１の中間の位相を有す
る信号として共通タイミング信号ＧＭＴを生成し、ま
た、デバイス１０−ｎでは、クロック線１００１を介し
て伝えられる往きクロックφ１−ｎとクロック線１００
２を介して伝えられる復りクロックφ２−ｎの中間の位
相を有する信号として共通タイミング信号ＧＭＴを生成
する。
【０１３７】ここで、復りクロック生成回路１２００
は、各デバイス１０−１〜１０−ｎにおいて、往きクロ
ックφ１と復りクロックφ２の中間時点（中間位相）の
タイミングの抽出が一意に行われるようなクロック（φ
２）を生成する必要がある。すなわち、信号線（クロッ
ク線）１００１，１００２の上における往復のクロック
の位相差（厳密には、タイミング情報を運んでいる往き
および復りクロックφ１，φ２のエッジ同士の位相の
差）が、所定の範囲内（最大で±１８０度以内）に収ま
るように選ばれる。また、後述するように、復りクロッ
ク生成回路１２００は、中間時点のタイミング抽出がで
きるだけ簡単な回路で行われるように復りクロックφ２
を生成するのが望ましい。
【０１３８】そして、本発明の信号伝送システム（信号
伝送方式）によれば、各受信回路（デバイス１０−１〜
１０−ｎ）で符号間干渉を除去することにより、一定の
精度で共通タイミング信号（ＧＭＴ）を全ての素子が共
通に使うことが可能になる。なお、上記の一定の精度と
は、符号間干渉の除去ができる程度のタイミング誤差を
許すということから導かれるもので、信号線上を信号が
伝達するのに要する時間よりも十分小さい（例えば、１
０％程度）時間精度があればよい。また、共通タイミン
グ信号を生成ＧＭＴするには、クロックの配線ルートの
両方向に走るクロック信号（１００１，１００２）さえ
あれば良く、前述した図２５に示すような従来の信号伝
送システムのように、クロック線とデータ線（信号伝送
路）との電気的特性およびルートを一致させる必要が無
いため、クロック線の配置や形式に対する制約が生じな
いことになる。
【０１３９】以下、図面を参照して本発明の第４の形態
に係る信号伝送システムの実施例を説明する。図４９は
本発明の信号伝送システムの第１実施例を示すブロック
図である。図４９において、参照符号１０−０はＤＲＡ
Ｍコントローラ等のチップ，１０−１〜１０−４はＤＲ
ＡＭ等のチップ，１１００は往きクロック生成回路、そ
して、１２００は復りクロック生成回路を示している。
また、参照符号１００１は往きクロックφ１用のクロッ
ク線，１００２は復りクロックφ２用のクロック線，１
００３は信号伝送路（平行に走る複数本の信号線：例え
ば、１６本のデータ線），そして，１００４は基準クロ
ックｃｌｋ用のクロック線を示している。
【０１４０】図４９に示されるように、ＤＲＡＭコント
ローラ１０−０，往きクロック生成回路１１００および
復りクロック生成回路１２００は、それぞれ基準クロッ
ク用のクロック線１００４の端子Ｐ１０１０，Ｐ１１０
０およびＰ１２００から基準クロック(Free Running Cl
ok：フリーランニング・クロック）ｃｌｋを受信するよ
うになっており、各ＤＲＡＭチップ１０−１〜１０−４
は、それぞれ往きおよび復り用のクロック線１００１，
１００２を介して往きおよび復りクロックφ１，φ２を
受け取り、中間位相の信号を生成することでこれを共通
タイミング信号ＧＭＴ（Global Mean Time）とするよう
になっている。なお、図４９では、ＤＲＡＭコントロー
ラ１０−０には、基準クロック用のクロック線１００４
の端子Ｐ１０１０を介して基準クロックｃｌｋが供給さ
れているが、ＤＲＡＭチップ１０−１〜１０−４と同様
に、往きクロックφ１および復りクロックφ２を受け取
って中間位相の信号を生成するこにより該ＤＲＡＭコン
トローラ１０−０において共通タイミング信号ＧＭＴを
生成するように構成してもよい。
【０１４１】図５０は図４９の信号伝送システムに適用
される共通タイミング信号生成回路１３００の一例を示
すブロック図である。なお、この共通タイミング信号生
成回路１３００は、例えば、各ＤＲＡＭチップ１０−１
〜１０−４にそれぞれ設けられている。また、参照符号
Ｔはクロック周期を示し、τは遅延時間（遅延量）を示
している。図５０に示されるように、共通タイミング信
号生成回路１３００は、往きクロックφ１を受け取り＋
τの遅延を与える第１の可変遅延回路１３０１、復りク
ロックφ２を受け取り−τの遅延を与える第２の可変遅
延回路１３０２、第１および第２の可変遅延回路１３０
１，１３０２の出力信号の位相を比較する位相比較回路
１３０３、および、該位相比較回路１３０３の比較結果
に応じて（第１および第２の可変遅延回路１３０１，１
３０２の出力信号の位相差が零になるように）第１およ
び第２の可変遅延回路１３０１，１３０２の遅延量（＋
τ，−τ）を制御する制御回路１３０４を備えて構成さ
れている。ここで、後述するように、第１および第２の
可変遅延回路１３０１，１３０２は、縦列接続された複
数の遅延段（遅延ユニット）により構成され、制御回路
１３０４により所定の遅延段までの遅延量が与えられる
ようになっている。なお、制御回路１３０４により制御
される遅延量τは、第１可変遅延回路１３０１ではクロ
ック周期Ｔに加算され（Ｔ＋τ）、逆に、第２可変遅延
回路１３０２ではクロック周期Ｔから減算され（Ｔ−
τ）るようになっている。そして、第１の可変遅延回路
１３０２の出力信号（Ｔ＋τ）が共通タイミング信号Ｇ
ＭＴとして使用されることになる。
【０１４２】上述のように、制御回路１３０４は、第１
および第２の可変遅延回路１３０１，１３０２の出力信
号の位相差が零になるように遅延量τを制御（｜τ｜＜
Ｔ／２）する。ここで、第１の可変遅延回路１３０１の
出力信号（ＧＭＴ）をｔ１とし、第２の可変遅延回路１
３０２の出力信号をｔ２とすると、 ｔ１＋（Ｔ＋τ）＝ｔ２＋（Ｔ−τ） から、 τ＝（ｔ２−ｔ１）／２ よって、 ｔ１＋（Ｔ＋τ）＝（ｔ２＋ｔ１）／２＋Ｔ となって、中間タイミングが得られることになる。
【０１４３】図５１は図４９の信号伝送システムに適用
される往きクロック生成回路１１００の一例を示すブロ
ック図である。図５１に示されるように、往きクロック
φ１を生成する往きクロック生成回路１１００は、端子
Ｐ１１００を介して供給される基準クロック（フリーラ
ンニング・クロック）ｃｌｋを入力とするドライバ１１
０１により構成することができる。
【０１４４】図５２および図５３は図４９の信号伝送シ
ステムに適用される共通タイミング信号生成回路の他の
例を示すブロック図であり、図５２は共通タイミング信
号生成回路１３００のメインＤＬＬ（Digital Locked L
oop)部分１３００ａを示し、また、図５３は共通タイミ
ング信号生成回路１３００のサブＤＬＬ部分１３００ｂ
を示している。
【０１４５】まず、図５２に示されるように、メインＤ
ＬＬ部分１３００ａは、往きクロックφ１（または、復
りクロックφ２）を受け取り、該往きクロックφ１その
ものと可変遅延回路１３０５を介して遅延されたものと
を位相比較回路１３０６により位相比較し、両信号の位
相差が無くなるように（すなわち、１周期Ｔだけ遅延す
るように）制御回路１３０７を介して制御するようにな
っている。これにより、クロック（φ１，φ２）の１周
期分の遅延Ｔを得ることができる。
【０１４６】さらに、上述した図５２のメインＤＬＬ部
分１３００ａにより得られた１周期分の遅延Ｔ（１周期
Ｔに対応する遅延段の数）を利用し、サブＤＬＬ部分１
３００ｂによりそれぞれ時間τを加算および減算して往
きクロックφ１および復りクロックφ２の位相合わせを
行う。すなわち、図５３に示されるように、往きクロッ
クφ１に対しては、第１の可変遅延回路１３０１により
１周期分の遅延Ｔに対してτの遅延を加算（Ｔ＋τ）
し、また、復りクロックφ２に対しては、第２の可変遅
延回路１３０２により１周期分の遅延Ｔからτの遅延を
減算（Ｔ−τ）する。すなわち、前述した図５０の共通
タイミング信号生成回路１３００と同様に、位相比較回
路１３０３は、第１の可変遅延回路１３０１の出力信号
（Ｔ＋τ）と第２の可変遅延回路１３０２の出力信号
（Ｔ−τ）との位相比較を行い、これらの信号（Ｔ−
τ，Ｔ＋τ）の位相差が零になるように制御回路１３０
４を介して遅延段の選択が行われる。
【０１４７】図５４は図４９の信号伝送システムに適用
される復りクロック生成回路１２００の一例を示すブロ
ック図である。図５４に示されるように、復りクロック
φ２を生成する復りクロック生成回路１２００は、端子
Ｐ１２００を介して供給される基準クロック（フリーラ
ンニング・クロック）ｃｌｋを入力とし、所定の遅延量
を与える遅延回路１２０１により構成することができ
る。ここで、遅延回路１２０１により与えられる遅延量
（遅延時間）を適切な値とすることにより、例えば、ク
ロック線（１００１，１００２）上の往復のクロック
（φ１，φ２）の位相差を±９０度以内（好ましくは、
±４５度）に設定することができる。
【０１４８】図５５は図４９の信号伝送システムの共通
タイミング信号生成回路に適用される位相比較回路（図
５０および図４８の位相比較回路１３０３（図５２の位
相比較回路１３０６))の一例を示す回路図である。図５
５に示されるように、位相比較回路１３０３は、例え
ば、第１および第２の入力信号（Ｔ＋τ，Ｔ−τ）の周
波数をそれぞれ半分にする２つの２分周器，複数のＰチ
ャネル型ＭＯＳトランジスタ，複数のＮチャネル型ＭＯ
Ｓトランジスタ，複数のインバータ，複数のナンドゲー
ト，および，複数のノアゲートを備えて構成されてい
る。そして、第１の入力信号φ１：Ｔ＋τと第２の入力
信号φ２：Ｔ−τとの位相差に応じて出力信号（／ＤＯ
ＷＮ，／ＵＰ）を出力して、後述するように、制御回路
１３０４を介して第１および第２の可変遅延回路１３０
１，１３０２における遅延時間τを制御し、第１および
第２の入力信号の位相差を無くすようになっている。
【０１４９】図５６は図４９の信号伝送システムの共通
タイミング信号生成回路に適用される制御回路（図５０
および図５３の制御回路１３０４（図５２の制御回路１
３０７))の一例を示すブロック図である。図５６に示さ
れるように、制御回路１３０４は、例えば、位相比較回
路１３０３からの制御信号（／ＤＯＷＮ，／ＵＰ）を受
け取るアップダウンカウンタ（Ｕ／Ｄカウンタ）１３４
１，および，該Ｕ／Ｄカウンタ１３４１の出力信号を受
け取るデコーダ１３４２を備えて構成され、位相比較回
路１３０３からの制御信号（／ＤＯＷＮ，／ＵＰ）に応
じて、デコーダ１３４２が後述の図５７の可変遅延回路
における所定の遅延段を選択するようになっている。
【０１５０】図５７は図４９の信号伝送システムの共通
タイミング信号生成回路に適用される可変遅延回路（図
５０および図５３の第１および第２の可変遅延回路１３
０１，１３０２（図５２の可変遅延回路１３０５))の一
例を示す回路図である。図５７に示されるように、第１
の可変遅延回路１３０１（第２の可変遅延回路１３０
２）は、複数の遅延段（遅延ユニット）ＤＵを備えて構
成されている。各遅延ユニットＤＵは、インバータ，お
よび，２つのナンドゲートにより構成され、それぞれ遅
延線１３１０に共通に接続されている。そして、デコー
ダ１３４２により選択される任意の１つの遅延ユニット
ＤＵにより規定される遅延量が可変遅延回路の遅延量と
して与えられるようになっている。なお、これらの構成
は、知られている様々なＤＬＬ回路の技術を適用するこ
とができるのはもちろんである。
【０１５１】図５８は本発明の第４の形態に係る信号伝
送システムの第２実施例を示すブロック図である。本発
明の第４の形態において、共通タイミング信号ＧＭＴ
は、往復のクロック信号（φ１，φ２）の中間タイミン
グを取ることにより生成されるが、この共通タイミング
信号ＧＭＴを一意に生成するためには、往復のクロック
信号の位相差が或る限界内に入っている必要がある。し
かしながら、往復のクロック信号の位相差は、クロック
線（１００１，１００２）が長くなると、クロック線の
全長に渡って位相差を或る限界内に収めることが困難に
なる。そこで、本第２実施例においては、往復のクロッ
ク線（１０１１，１０２１；１０１２，１０２２）を共
通タイミング信号ＧＭＴの一意の配達が可能な長さに分
割し、信号線の全長が長い場合にも共通タイミング信号
ＧＭＴを生成可能なように構成されている。
【０１５２】すなわち、図５８に示す本第２実施例は、
図４９に示す第１実施例において、一定の距離ごとにク
ロック生成回路およびデータバッファ１１２０，１１２
１，１１２２を設けて、各往きおよび復りクロック用の
信号線１０１１，１０２１；１０１２，１０２２に対し
てそれぞれ往きおよび復りクロックφ１１，φ２１；φ
１２，φ２２を伝達すると共に、データ線１０３１，１
０３２に対して十分な振幅のデータを伝達するようにな
っている。
【０１５３】ここで、各クロック生成回路およびデータ
バッファ１１２０，１１２１，１１２２は、前のブロッ
クから送られてきたクロックを基に共通タイミング信号
ＧＭＴを生成すると共に、この共通タイミング信号ＧＭ
Ｔから次のブロックに対する往きクロック（および、前
のブロックに対する復りクロック）を生成するようにな
っている。
【０１５４】図５９は本発明の第４の形態に係る信号伝
送システムの第３実施例を示すブロック図である。図５
９に示す第３実施例では、図５８におけるバス接続され
たデータ線を、全て一対一（point-to-point）接続する
ようになっている。この場合、複数のデバイス毎（ＤＲ
ＡＭチップ１０−１１，１０−２１，１０−３１）に往
きおよび復り用のクロックを生成するためのクロック生
成回路１２１１，１２１２，１２１３を設け、その他の
デバイス（１０−１ｍ，１０−２ｍ等）では、対応する
クロック生成回路からの往きおよび復りクロックφ１
１，φ２１；φ１２，φ２２から共通タイミング信号Ｇ
ＭＴを生成して信号の送受信を行うようになっている。
本第３実施例は、信号伝送がバス形式ではないため、信
号分岐による反射がなく、高速の信号伝送に好適なもの
である。
【０１５５】図６０は本発明の第４の形態に係る第４実
施例としての信号伝送システムに適用される往きクロッ
ク生成回路の一例を示すブロック図である。図６０にお
いて、参照符号１１０２はドライバ，１１０３は共通タ
イミング信号生成回路，１１０４は位相比較回路，１１
０５は制御回路，そして，１１０６は可変遅延回路を示
している。
【０１５６】図６０に示されるように、本第４実施例に
おいては、往きクロック生成回路１１００を図５１に示
すような単なるドライバ１１０１で構成するのではな
く、基準クロックｃｌｋを受けて所定の遅延を与える可
変遅延回路１１０６の出力信号をドライバ１１０２を介
して往きクロックφ１として出力するようになってお
り、共通タイミング信号生成回路１１０３により該ドラ
イバ１１０２の出力信号（φ１）と復りクロックφ２か
ら共通タイミング信号（中間位相信号）ＧＭＴを生成
し、この共通タイミング信号と基準クロックｃｌｋとを
位相比較回路１１０４で位相比較して制御回路１１０５
を介して可変遅延回路１１０６における遅延量（遅延段
数）を制御するようになっている。
【０１５７】すなわち、本第４実施例では、共通タイミ
ング信号ＧＭＴが基準クロックｃｌｋの立ち上がりと一
致するようにフィードバックを行うようになっており、
これにより、クロックドライバ１１０２や可変遅延回路
１１０６の特性が製造バラツキ或いは環境温度の変化等
により変動した場合でも、安定した位相の復りクロック
信号φ２が得られるようにすると共に、信号線上のデバ
イス（例えば、ＤＲＡＭチップ）が生成する共通タイミ
ング信号ＧＭＴが基準クロックｃｌｋと同一のタイミン
グとなるように構成されている。なお、基準クロックｃ
ｌｋは、特定のチップ（例えば、ＤＲＡＭコントローラ
１０−０）に供給されるクロック信号である。
【０１５８】図６１は本発明の第４の形態に係る第５実
施例としての信号伝送システムに適用される復りクロッ
ク生成回路の一例を示すブロック図である。図６１にお
いて、参照符号１２３１は可変遅延回路，１２３２は演
算増幅器，１２３３および１２３４は抵抗およびキャパ
シタ，１２３５は入力信号を反転して出力する反転ドラ
イバ，１２３６は位相比較回路，そして，１２３７は制
御回路を示している。
【０１５９】図６１に示されるように、本第５実施例に
おいては、復りクロック生成回路１２００を図５４に示
すような単なる遅延回路１２０１で構成するのではな
く、復りクロックφ２を基準クロックｃｌｋを受けて所
定の遅延を与える可変遅延回路１２３１の出力信号とし
て取り出し、該可変遅延回路１２３１の出力信号（φ
２）を演算増幅器１２３２および反転ドライバ１２３５
を介して、位相比較回路１２３６により往きクロックφ
１と位相比較するようになっている。そして、この位相
比較結果に基づき、制御回路１２３７を介して可変遅延
回路１２３１における遅延量（遅延段の数）を制御する
ようになっている。これにより、復りクロックφ２は、
往きクロックφ１の位相から９０度だけずれた（進んで
いる）位相の信号として出力される。
【０１６０】このように、本第５実施例の復りクロック
生成回路１２００によれば、受信された往きクロックφ
１と復りクロックφ２の位相差が一定（往きクロックφ
１よりも復りクロックφ２の方が９０度進んでいる）に
なるようにフィードバック制御することにより、クロッ
クドライバ（反転ドライバ１２３５）や可変遅延回路
（１２３１）等の特性が製造バラツキや環境温度の変化
等により変動した場合でも安定した位相の復りクロック
φ２を得ることができる。ここで、図６１に示すような
アナログ回路を用いて構成した復りクロック生成回路１
２００は、クロック（φ２）の可変範囲が狭い場合に
は、回路規模を小さくすることができて好ましい。
【０１６１】図６２は本発明の第４の形態に係る第６実
施例としての信号伝送システムに適用される復りクロッ
ク生成回路の他の例を示すブロック図である。図６２に
おいて、参照符号１２４１〜１２４４は可変遅延回路，
１２４５は位相比較回路，そして，１２４６は制御回路
を示している。ここで、４つの可変遅延回路１２４１〜
１２４４は、制御回路１２４６により同じ遅延量が与え
られるようになっている。
【０１６２】図６２に示されるように、本第６実施例に
おいては、位相比較回路１２４５により、往きクロック
φ１と該往きクロックφ１を４つの可変遅延回路１２４
１〜１２４４により遅延した信号との位相比較を行い、
制御回路１２４６により４つの可変遅延回路１２４１〜
１２４４に対して同じ遅延量を与えるようになっている
ため、３段目の可変遅延回路１２４３の出力信号を復り
クロックφ２として取り出すことにより、往きクロック
φ１に対して２７０度（−９０度）の位相差を有する、
すなわち、往きクロックφ１よりも位相が９０度進んで
いる復りクロックφ２を生成するようになっている。こ
れにより、各回路の製造バラツキや温度変化等に依存し
ない位相の復りクロックφ２を得ることができる。ここ
で、図６２に示すようなＤＬＬ回路を用いて構成した復
りクロック生成回路１２００は、クロック（φ２）の可
変範囲が広い場合でも対応することが可能である。
【０１６３】図６３は本発明の第４の形態に係る第７実
施例としての信号伝送システムに適用される復りクロッ
ク生成回路１２００の動作（機能）を説明するための図
である。ここで、縦軸θは位相差を示し、また、横軸ｘ
はクロック線（１００１，１００２）上の位置を示して
いる。なお、参照符号Ｌは、クロック線の全長を示して
いる。
【０１６４】図６３に示されるように、本第７実施例に
おいては、往きクロックをφ１と復りクロック／φ２
（クロックφ２の反転信号）の位相差がクロックを受信
するいずれのデバイス（ＤＲＡＭチップ１０−１〜１０
−ｎ）においても±９０度以下になっている。すなわ
ち、本実施例において、復りクロックφ２は、受信した
往きクロックφ１をクロック線（１００２）での位相遅
れを保障するだけの位相進みを与えた上で反転したもの
になっている。この機能は、例えば、図６１に示す復り
クロック生成回路においてフィードバックループの出力
を反転することにより実現される。
【０１６５】このように、本第７実施例によれば、往復
のクロック信号φ１，φ２の位相差が一定範囲内に入っ
ていることが保障されるため、共通タイミング信号ＧＭ
Ｔの生成を高精度で行うことが可能となり、さらに、差
動の受信回路で往復のクロック信号φ１，φ２を受信す
ることにより同相ノイズの影響を低減することができ
る。
【０１６６】図６４は本発明の第４の形態に係る第８実
施例としての信号伝送システムに適用される復りクロッ
ク生成回路のさらに他の例を示すブロック図である。図
６４に示されるように、本第８実施例において、復りク
ロック生成回路１２００は、入力信号（往きクロックφ
１）を反転して出力する反転ドライバ１２０５により構
成されている。
【０１６７】すなわち、例えば、クロックの受信回路、
ドライバ、クロック線等におけるクロック信号（φ１，
φ２）の位相遅れが問題にならないような短い信号線の
場合には、復りクロック生成回路１２００を反転ドライ
バ１２０５により構成することができ、復りクロック生
成回路１２００の回路構成を簡略化することが可能とな
る。
【０１６８】図６５は本発明の第４の形態に係る第９実
施例としての信号伝送システムに適用される正弦波発生
回路の一例を示すブロック回路図である。本第９実施例
はクロックとして正弦波（疑似正弦波）を使用するもの
で、正弦波生成回路１４００によりパルス状（矩形波）
のクロック（基準クロック）ｃｌｋから正弦波クロック
を生成するようになっている。
【０１６９】図６５に示されるように、正弦波生成回路
１４００は、Ｐチャネル型ＭＯＳトランジスタ１４０
１，１４０２およびＮチャネル型ＭＯＳトランジスタ１
４０３，１４０４で構成したフル振幅ＣＭＯＳ回路によ
り矩形波クロックｃｌｋから三角波クロックを生成し、
さらに、非線形増幅器１４０５により正弦波クロック
（疑似正弦波クロック）を生成するようになっている。
【０１７０】なお、正弦波以外でも、三角波や台形波等
の立ち上がり・立ち下がり時間がクロック周期の無視で
きない割合を占める波形のクロックを使用してもよい。
このようなクロック波形（正弦波クロック波形）は、矩
型波クロック波形に比べて高調波成分が少ないため、他
の信号線に対する相互干渉を少なくすることができると
いう利点がある。さらに、図６７に示すように、各デバ
イス（ＤＲＡＭチップ等）に設ける共通タイミング信号
生成回路１３００を差動コンパレータにより構成するこ
とができるという利点もある。
【０１７１】図６６は図６５の正弦波発生回路における
非線形増幅器１４０５の一例を示す回路図である。図６
６に示されるように、非線形増幅器１４０５は、Ｐチャ
ネル型ＭＯＳトランジスタ１４５１〜１４５３およびＮ
チャネル型ＭＯＳトランジスタ１４５４〜１４６で構成
することができる。ここで、各トランジスタのサイズは
適切な大きさに設定され、例えば、トランジスタ１４５
１および１４５２のゲート長は、それぞれトランジスタ
１４５４および１４５５のゲート長の約２程度とし、ま
た、トランジスタ１４５２および１４５５のゲート長
は、それぞれトランジスタ１４５１および１４５４のゲ
ート長よりも大きく形成するのが好ましい。なお、トラ
ンジスタ１４５３および１４５６は、駆動する負荷に応
じて規定され、通常、大きなサイズのトランジスタによ
り構成する。
【０１７２】図６７は本発明の第４の形態に係る第１０
実施例としての信号伝送システムに適用される共通タイ
ミング信号生成回路１３００の一例を示すブロック図で
ある。上述したように、例えば、正弦波等のクロックを
使用した場合、各デバイス（ＤＲＡＭチップ等）１０に
設けられる共通タイミング信号生成回路１３００を、往
きおよび復りのクロックφ１，φ２（／φ２）を入力と
する差動コンパレータ１３０８により構成することがで
きる。
【０１７３】すなわち、差動コンパレータ１３０８によ
り共通タイミング信号（中間タイミング）ＧＭＴを生成
することができる理由は、往きクロックφ１および復り
クロックの反転／φ２をそれぞれ、φ１＝Ａ・ｓｉｎθ
１，／φ２＝Ａ・ｓｉｎθ２とすると、 φ１−／φ２＝２Ａ・ｃｏｓ（（θ１−θ２）／２）・
ｓｉｎ（（θ１＋θ２）／２） となり、（θ１−θ２）／２の値が±９０度以内なら
ば、この信号をコンパレートすることで共通タイミング
信号ＧＭＴ（中間位相（θ１＋θ２）／２に相当する信
号）を取り出すことが可能なことがわかる。
【０１７４】図６８は図６７の共通タイミング信号生成
回路における差動コンパレータ１３０８の一例を示す回
路図である。図６８に示されるように、差動コンパレー
タ１３０８は、Ｐチャネル型ＭＯＳトランジスタ１３８
０，１３８１およびＮチャネル型ＭＯＳトランジスタ１
３８５〜１３８７で構成されＮ型トランジスタ１３８
５，１３８６を入力とする第１の差動増幅部、Ｐチャネ
ル型ＭＯＳトランジスタ１３８２〜１３８４およびＮチ
ャネル型ＭＯＳトランジスタ１３８８，１３８９で構成
されＰ型トランジスタ１３８３，１３８４を入力とする
た第２の差動増幅部、並びに、バッファ部１３９０を備
えている。ここで、バッファ部１３９０は、縦列接続さ
れたインバータ１３９１〜１３９３により構成されてい
る。
【０１７５】このように、回路規模の大きいＤＬＬ回路
等を使用することなく、簡単な回路構成を有する差動コ
ンパレータ１３０８により、共通タイミング信号生成回
路１３００を構成することができる。図６９は本発明の
第４の形態に係る第１１実施例としての信号伝送システ
ムにおける終端抵抗の一例を示すブロック図である。
【０１７６】本第１１実施例においては、往きおよび復
りクロックφ１，φ２の波形として正弦波を使った上
で、往きクロックφ１を伝達するクロック線１００１の
終端を、該クロック線の特性インピーダンス（例えば、
５０オーム、或いは、７５オーム）よりも大きな抵抗値
（例えば、２００オーム）を有する終端抵抗１５０１に
より終端し、同様に、復りクロックφ２を伝達するクロ
ック線１００２の終端を、該クロック線の特性インピー
ダンス（例えば、５０オーム、或いは、７５オーム）よ
りも大きな抵抗値（例えば、２００オーム）を有する終
端抵抗１５０２により終端するようになっている。
【０１７７】ところで、本第１１実施例では、終端抵抗
１５０１，１５０２の抵抗値を各クロック線１００１，
１００２の特性インピーダンスよりも大きくするが、往
きおよび復りクロックφ１，φ２は正弦波のクロックで
あるため、終端抵抗１５０１，１５０２が特性インピー
ダンスから大きくずれていてもクロック波形は正弦波の
ままである。また、線路の反射の影響で波（往きおよび
復りクロックφ１，φ２）の伝搬特性は、信号線（クロ
ック線１００１，１００２）の特性とは変わってしまう
が、往復のクロックの中間タイミング（共通タイミング
信号ＧＭＴ）を抽出する場合には、問題を生じることは
ない。そして、終端抵抗１５０１，１５０２の抵抗値を
クロック線１００１，１００２の特性インピーダンスよ
りも大きくすることにより、該終端抵抗１５０１，１５
０２により消費される電力（クロック系での消費電力）
を低減することができる。
【０１７８】図７０は本発明の第４の形態に係る第１２
実施例としての信号伝送システムにおける往きクロック
の供給方式を説明するためのブロック図である。本第１
２実施例は、往きクロック線を差動伝送（１００１ａ，
１００１ｂ）とし、相補の往きクロックφ１，／φ１を
伝達するようになっているため、復り信号生成回路１２
００において、往きクロックに混入する同相ノイズの影
響を低減させて復りクロックφ２を生成することができ
るようになっている。すなわち、復り信号生成回路１２
００は、相補の往きクロックφ１，／φ１が入力された
差動コンパレータ１２６１および復りクロック生成部１
２６２（および、バッファ１２６３）により構成されて
いる。
【０１７９】ここで、各デバイス（ＤＲＡＭチップ等）
に設けられる共通タイミング信号生成回路１３００は、
図６７で説明した共通タイミング信号ＧＭＴを生成する
ための差動コンパレータ１３０８として構成することが
できる。このとき、差動コンパレータ１３０８には、相
補の往きクロックφ１，／φ１の一方（真信号φ１）お
よび復りクロックφ２が入力されるが、この場合にも、
同相ノイズの影響を低減させることが可能となる。
【０１８０】図７１は本発明の第４の形態に係る第１３
実施例としての信号伝送システムをプリント基板に適用
した場合の要部を示すブロック図である。図７１に示さ
れるように、本第１３実施例は、プリント基板上に複数
の信号生成回路（往きクロック生成回路１１００および
復りクロック生成回路１２００）１２７０を設け、これ
ら各信号生成回路１２７０において、プリント基板上を
走る基準クロック（フリーランニング・クロック）ｃｌ
ｋを使用して往きクロックφ１および復りクロックφ２
を生成するようになっている。すなわち、各信号生成回
路１２７０は、往きクロック用の可変遅延回路１２７
３，復りクロック用の可変遅延回路１２７２，および，
制御回路１２７０を備えて構成され、基準クロックｃｌ
ｋを可変遅延回路１２７３および１２７２により制御回
路１２７０に応じて遅延させることで、それぞれ往きク
ロックφ１および復りクロックφ２を生成するようにな
っている。
【０１８１】すなわち、前述した図５８に示す第２実施
例のように、前段のクロック（φ１，φ２）から後段の
クロックを順次生成すると、段数を重ねるごとに遅延段
でのジッタが増加することになるが、例えば、プリント
基板上における多数の信号生成回路１２７０に対して
は、図７１に示す第１３実施例のように構成すること
で、ジッタの集積を無くすことができる。
【０１８２】図７２は本発明の第４の形態に係る第１４
実施例としての信号伝送システムを半導体集積回路に適
用した場合の要部を示すブロック図である。図７２に示
されるように、本第１４実施例では、例えば、半導体集
積回路（半導体チップ）において、共通タイミング信号
ＧＭＴを生成する共通タイミング信号生成回路１３００
に供給する信号（往きクロックφ１および復りクロック
φ２）を、往きクロック生成回路（クロックドライバ）
１１００の出力をそのまま使用するのではなく、パッド
１２８１を介して出力される往きクロックφ１をパッド
１２８２を介して共通タイミング信号生成回路１３００
に取り込んで、パッド１２８３を介して供給される復り
クロックφ２と比較することにより、クロックドライバ
およびパッド等で生じるクロック（φ１）の位相差を補
償して共通タイミング信号ＧＭＴを生成するようになっ
ている。ここで、パッド１２８１を介して出力される往
きクロックφ１をパッド１２８２を介して取り込む位置
（ＩＰ０）としては、パッド１２８１および所定の外部
端子（パッケージの端子）を介してクロック線（１００
１）に出されたクロック信号（φ１）を再び他の外部端
子およびパッド１２８２を介してチップ（回路）内に取
り込んでもよいが、専用の外部端子が余分に必要となる
ため、外部端子を増加させずにワイヤボンディング等だ
けを行ってクロック信号を取り込むように構成してもよ
い。
【０１８３】以上のように、本発明の第４の形態に係る
信号伝送システムによれば、クロック系と信号系の配置
の自由度を向上させ、素子が切り替わったときのギャッ
プを最小限にすることが容易で、しかも、消費電力の少
ない信号伝送系を構成することが可能となる。次に、本
発明の第５の形態を詳述するが、まず、本発明の第５の
形態に対応する従来の技術および従来技術における課題
を図面を参照して説明する。
【０１８４】図７３は本発明の第５の形態に対応する従
来の半導体記憶装置の一例を模式的に示すブロック図で
ある。図７３において、参照符号２００１はメモリセル
アレイ，２００２はワードデコーダ（ワードデコーダ
列），２００３はセンスアンプ（センスアンプ列），２
００４はローカルデータバス，２００５はグローバルデ
ータバス，２００６はデータバスアンプ，２００７はロ
ーカルデータバス・プリチャージ回路，２００８はグロ
ーバルデータバス・プリチャージ回路，２００９はロー
カルバススイッチ，そして，２０１０はライトアンプを
示している。
【０１８５】図７３に示されるように、従来の半導体記
憶装置（ＤＲＡＭのメモリセルアレイ部）は、複数のメ
モリアレイ２００１、ワードデコーダ（ワードデコーダ
列）２００２、センスアンプ（センスアンプ列）２００
３、ローカルデータバス２００４、および、グローバル
データバス２００５を備えている。さらに、従来の半導
体記憶装置は、データ読み出し時にグローバルデータバ
ス２００５のデータを増幅するデータバスアンプ２００
６、ローカルデータバス２００４をプリチャージするロ
ーカルデータバス・プリチャージ回路２００７、グロー
バルデータバス２００５をプリチャージするグローバル
データバス・プリチャージ回路２００８、グローバルデ
ータバス２００５とローカルデータバス２００４との接
続を制御するローカルバススイッチ２００９、および、
メモリセルへデータを書き込むためのライトアンプ２０
１０を備えている。
【０１８６】図７４は図７３の半導体記憶装置における
センスアンプ２００３の一例を示す回路図である。図７
４に示されるように、センスアンプ２００３は、ラッチ
型のセンスアンプ（ラッチ型センスアンプ部）２０３
１、カラムトランスファーゲート２０３２、カラム線シ
ョートプリチャージ回路２０３３、および、ビット線ト
ランスファーゲート２０３４を備えて構成されている。
ここで、参照符号ＢＬ，／ＢＬはビット線を示し、ま
た、ＣＬはカラム選択線を示している。
【０１８７】図７５は図７３の半導体記憶装置における
データバスアンプ２００６の一例を示す回路図であり、
また、図７６は図７３の半導体記憶装置におけるデータ
バスショートプリチャージ回路（グローバルデータバス
・プリチャージ回路２００８（ローカルデータバス・プ
リチャージ回路２００７))の一例を示す回路図である。
【０１８８】図７５および図７６に示されるように、デ
ータバスアンプ２００６およびグローバルデータバス・
プリチャージ回路２００８（ローカルデータバス・プリ
チャージ回路２００７）は、それぞれ複数のＰチャネル
型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトラン
ジスタにより構成されている。ここで、参照符号ＤＢ，
／ＤＢはデータバス、ＰＲＥ，／ＰＲＥはプリチャージ
制御信号、Ｖprはプリチャージ用基準電圧、そして、Ｅ
Ｓはイネーブル信号を示している。
【０１８９】図７７は図７３の半導体記憶装置における
データの読み出し（バースト読み出し）シーケンスの一
例を説明するためのタイミング図である。ここで、図７
７では、データバスアンプ２００６がディスエーブルの
ときには、出力が高レベル“Ｈ”になる場合を示してい
る。なお、バースト読み出しとは、一つのワード線につ
ながっているメモリセルのデータを続けて読み出す、例
えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）で採用され
ている方式である。
【０１９０】図７７に示されるように、従来の半導体記
憶装置におけるデータのバースト読み出し処理におい
て、例えば、相補のデータバスＤＢ，／ＤＢ、相補のビ
ット線ＢＬ，／ＢＬ（ＢＬ０，／ＢＬ０〜ＢＬ３，／Ｂ
Ｌ３）の場合、まず、ビット線ＢＬ，／ＢＬおよびデー
タバスＤＢ，／ＤＢを所定のレベル（プリチャージ用基
準電圧Ｖpr）にプリチャージしておき、特に、相補のビ
ット線或いは相補のデータバスは、対をなす相手と等し
い電位にプリチャージする。
【０１９１】さらに、図７４および図７７に示されるよ
うに、データを読み出す時には、データがビット線対Ｂ
Ｌ，／ＢＬ（ＢＬ０，／ＢＬ０〜ＢＬ３，／ＢＬ３）に
現れると、それによって等しい電位であったビット線対
ＢＬ，／ＢＬに差電位が生じ、この差電位をセンスアン
プ２００３（ラッチ型センスアンプ部２０３１）で或る
程度増幅した後、選択されたカラムアドレスに対応する
カラムトランスファーゲート２０３２をあける。すなわ
ち、カラム選択信号ＣＬ０〜ＣＬ３を順次与えることに
より、各ビット線対ＢＬ０，／ＢＬ０〜ＢＬ３，／ＢＬ
３の電位は、プリチャージされて初めは同電位であった
ローカルデータバス対ＤＢ，／ＤＢ（２００４）に伝え
られる。この差電位は、ローカルデータバススイッチ２
００９を経由して、プリチャージされて初めは同電位で
あったグローバルデータバス対ＤＢ，／ＤＢ（２００
５）に転送され、グローバルデータバスアンプ（データ
バスアンプ２００６）により増幅されて、さらに、バッ
ファ等や他のアンプ等を通って外部に読み出しデータ
（リードデータ）として出力される。
【０１９２】そして、次ぎのデータを読み出すときに
は、センスアンプ２００３は活性化したまま、ローカル
データバス（対）２００４、グローバルデータバス
（対）２００５をプリチャージすることによって、系を
イニシャライズした後、カラムトランスファーゲート２
０３２をあけ、この差電位をローカルデータバス２００
４およびグローバルデータバス２００５に伝え、グロー
バルデータバスアンプ２００６で増幅し、以下同様にし
て外部にリードデータを出力する。
【０１９３】ここで、図７７に示されるように、メモリ
（半導体記憶装置）の動作におけるバスのプリチャー
ジ、すなわち、イニシャライズ動作は、読み出しデータ
ごとに毎回行わなくてはならない。しかしながら、クロ
ックに同期してデータを出力する場合、これらのバスは
通常容量が重くプリチャージに時間がかかり、例えば、
クロック周期の約半分の時間がバスのプリチャージ時間
となっている。
【０１９４】本発明の第５の形態では、上記のプリチャ
ージ時間を無くしてデータ転送レートを２倍以上にせん
とするものである。すなわち、デバイス・プロセス・テ
クノロジの開発による高速化では、クロックを倍にする
だけでも何年もかかってしまうが、従来の方式では本質
的に欠くことのできなかったプリチャージ時間を除去す
ることによりデータ転送レートを増大させることを目的
とする。そこで、本発明の第５の形態では、例えば、半
導体記憶装置における信号伝送システム（データバスの
駆動法やグローバルデータバスアンプの方式等）を改良
することで、根本から半導体記憶装置の読み出しシーケ
ンスを変え、バスのプリチャージ時間を読み出しサイク
ルから除去することでデータ転送レートの増大をはかる
ものである。さらに、従来の技術では、各カラムトラン
スファーゲートの選択は必ず時間的に完全に分離してい
なければならなかったが、本発明の第５の形態によれ
ば、時間的な各カラム選択ゲートの選択のオーバーラッ
プが可能になる。これらにより、プリチャージ時間を零
とし且つカラム選択ゲートのオーバーラップにより、メ
モリから読み出されるデータレートを飛躍的に増大させ
ることができる。
【０１９５】そのために、データバスのデータ転送に
は、前述したＰＲＤ（Partial Response Detection）方
式を採用することになる。なお、ＰＲＤに関しては、チ
ップ間のデータ伝送の高速化のためのインターフェース
方式を示した H.Tamura et al., "Partial Response De
tection Technique for Driver Power Reduction in Hi
gh-Speed Memory-to-Processor Comunications", 1997
IEEE International Solid-State Conference, ISSC97/
SESSION 20/CLOCKING AND I/O/PAPER SA 20.7, pp342-3
43が参照される。
【０１９６】ここで、ＰＲＤ方式とは、前述したよう
に、帯域制限された伝送路に帯域以上の信号を伝送しよ
うとすると信号の符号間干渉成分により信号が乱れてし
まうのを、この符号間干渉成分を除去することにより、
乱れた信号を再生する方式である。このＰＲＤ方式は、
符号間干渉成分を除去すると同時に、符号間干渉成分の
除去過程で自分自身で参照レベルを作りだすために、隠
れた特性として伝送路のプリチャージをしないでデータ
を伝送することも可能になる。そこで、このプリチャー
ジ無しでデータが転送できる特性を、データバスのプリ
チャージ時間をデータリードサイクルから除去すること
に適用する。
【０１９７】また、ＰＲＤ方式を用いると、前のサイク
ルのデータが伝送路上に残っていても、その前のデータ
が受信側に到達した後に、次ぎのデータが到達しさえす
れば、データのある程度のオーバーラップも許される。
すなわち、この特性を用いればメモリのバスに適用した
場合、ある程度のカラム選択ゲートの選択のオーバーラ
ップも許されることになる。また、ＰＲＤ方式はバスの
振幅が小さくなり、且つ、プリチャージも原理的には無
くす（無くさなくてもよいが）ことができるので、バス
の充放電による消費電力を低減することも可能になる。
さらに、ＰＲＤ方式によりデータレートの増大が回路上
の工夫で可能になり、しかも、従来のメモリのコア部
（センスアンプ、メモリセルアレイ、ワードデコーダ
等）に大きな変更を行う必要もない。
【０１９８】図７８は本発明の第５の形態に係る信号伝
送システムの第１の原理構成を示すブロック図であり、
図７９は図７８の信号伝送システムの動作を説明するた
めの波形図である。なお、図７８は、ＰＲＤを用いたプ
リチャージのいらない信号伝送方式を示すものである。
図７８において、参照符号２１００はドライバ、２２０
０はフローティングのバス（信号伝送路）、そして、２
３００はＰＲＤ方式バスアンプ（ＰＲＤ方式データバス
アンプ）を示している。ここで、ＰＲＤ方式では、バス
２２００をフルスイングさせる必要が無いので、ドライ
バ２１００は充分に小さい駆動力でかまわず、本第１原
理（第５の形態の第１原理）の場合には、各信号の波形
は、図７９のようになる。なお、図７９において、参照
符号Ａはドライバ２１００の出力信号の波形、ＢはＰＲ
Ｄ方式バスアンプ２３００の入力信号の波形、そして、
ＣはＰＲＤ方式バスアンプ２３００の出力信号の波形を
示している。
【０１９９】図７９に示されるように、ドライバ２１０
０は駆動力が小さくされているので、ＰＲＤ方式バスア
ンプ２３００の入力波形（Ｂ）は乱れているが、このＰ
ＲＤ方式バスアンプ２３００はＰＲＤ方式であるため、
再生された出力波形（Ｃ）は、ドライバ２１００の出力
波形（Ａ）に対応したものとなっている。すなわち、本
第１原理によれば、ドライバ２１００から出力されるデ
ータをフルスイングすることなく、また、受け側（ＰＲ
Ｄ方式バスアンプ２３００）での信号も必ずしも或るし
きい値レベルを挟んで、高い（Ｈｉｇｈ）または低い
（Ｌｏｗ）というようにレベルが遷移しなくても、ＰＲ
Ｄ方式バスアンプ２３００によりデータを正確に再生で
きることがわかる。なお、本第１原理では、プリチャー
ジ回路は設けられていないので、データの伝送（信号伝
送）開始前は、前回のデータの伝送終了時の状態となっ
ており、データの伝送後では、バス２２００のレベルは
このデータの伝送終了時の状態を保持することになる。
【０２００】図８０は本発明の第５の形態に係る信号伝
送システムの第２の原理構成を示すブロック図であり、
図８１は図８０の信号伝送システムの動作を説明するた
めの波形図である。図８０に示す本第２原理では、図７
８の第１原理の信号伝送システムに対して、プリチャー
ジ回路２４００を付加したものである。上述のように、
ＰＲＤ方式では、プリチャージを行う必要はないが、例
えば、バス２２００が動いていないときに、中途半端な
レベルで置いておくよりは、或るレベルに固定しておい
た方が好ましい場合もある。そこで、本第２原理では、
図８１に示されるように、バス２２００が動いてないと
き、動き始める前、或いは、動いた後に、バス２２００
を或るレベル（プリチャージレベル）にするために、プ
リチャージ回路２４００を付加したものである。
【０２０１】図８２は本発明の第５の形態に係る信号伝
送システムの第３の原理構成を示すブロック図であり、
図８３および図８４は図８２の信号伝送システムの動作
を説明するための波形図である。図８２に示す本第３原
理では、図８０の第２原理の信号伝送システムに対し
て、さらに、ロード２５００を付加したものである。こ
の本第３原理は、例えば、ドライバ２１００出力の高レ
ベル“Ｈ”と低レベル“Ｌ”への駆動力が非対称の場合
や、何等かの理由でバス２２００のレベルが動作中に徐
々に低レベル“Ｌ”側または高レベル“Ｈ”側へシフト
してしまう場合等において、そのシフトを抑える目的で
ロード２５００を設けたものである。
【０２０２】図８３は、ロード２５００が設けられてい
ない場合でバス２２００のレベル（ＰＲＤ方式バスアン
プ２３００の入力信号のレベルＢ）が低レベル“Ｌ”側
へシフトしている状態の波形、また、図８４は、本第３
原理によりロード２５００を設けた場合のシフトが抑え
られた波形を示している。実際に、ＰＲＤ方式を用いた
場合には、信号があるレベルに向かってシフトしてその
レベルに張り付いてしまうような場合でも、データの読
み出しは問題無いが、本第３原理のように、ロード２５
００を付加することにより、バス２２００のレベルがあ
るレベルに張り付いてしまった場合の、ＰＲＤ方式バス
アンプ２３００の動作マージンを大きくすることが可能
になる。
【０２０３】図８５は本発明の第５の形態に係る信号伝
送システムを適用した半導体記憶装置の一例を模式的に
示すブロック図である。図８５において、参照符号２０
０１はメモリセルアレイ，２００２はワードデコーダ
（ワードデコーダ列），２１００はセンスアンプ（セン
スアンプ列），２２０１はローカルデータバス，２２０
２はグローバルデータバス，２３００はＰＲＤ方式デー
タバスアンプ，２４０１はローカルデータバス・プリチ
ャージ回路，２４０２はグローバルデータバス・プリチ
ャージ回路，２００９はローカルバススイッチ，２０１
０はライトアンプ，そして，２５００はロードを示して
いる。
【０２０４】図８５に示されるように、本発明の第５の
形態を適用した半導体記憶装置（ＤＲＡＭのメモリセル
アレイ部）は、複数のメモリアレイ２００１、ワードデ
コーダ（ワードデコーダ列）２００２、センスアンプ
（センスアンプ列）２１００、ローカルデータバス２２
０１、および、グローバルデータバス２２０２を備えて
いる。さらに、半導体記憶装置は、データ読み出し時に
グローバルデータバス２２０２のデータを増幅するＰＲ
Ｄ方式データバスアンプ２３００、ローカルデータバス
２２０１をプリチャージするローカルデータバス・プリ
チャージ回路２４０１、グローバルデータバス２２０２
をプリチャージするグローバルデータバス・プリチャー
ジ回路２４０２、グローバルデータバス２２０２とロー
カルデータバス２２０１との接続を制御するローカルバ
ススイッチ２００９、メモリセルへデータを書き込むた
めのライトアンプ２０１０、および、ロード２５００を
備えている。
【０２０５】ここで、図８５におけるローカルデータバ
ス２２０１およびグローバルデータバス２２０２は、前
述した図７３におけるローカルデータバス２００４およ
びグローバルデータバス２００５に対応し、また、図８
５におけるローカルデータバス・プリチャージ回路２４
０１およびグローバルデータバス・プリチャージ回路２
４０２は、前述した図７３におけるローカルデータバス
・プリチャージ回路２００７およびグローバルデータバ
ス・プリチャージ回路２００８に対応している。また、
図８５の半導体記憶装置では、図７３におけるデータバ
スアンプ２００６がＰＲＤ方式のデータバスアンプ２３
００として構成され、さらに、図８５の半導体記憶装置
では、グローバルデータバス２２０２にロード２５００
が設けられている。
【０２０６】図８５および前述した第５の形態の原理
（図７８，図８０，図８２）において、センスアンプ２
１００がドライバとしての役割をし、ローカルデータバ
ス２２０１およびグローバルデータバス２２０２がバス
であり、グローバルデータバスアンプ（ＰＲＤ方式デー
タバスアンプ）２３００がＰＲＤ方式バスアンプに対応
する。ここで、本明細書（図８５等）では、バスをロー
カルデータバスおよびグローバルデータバスというよう
に分けているが、バスがこのように別名称で識別される
ことは本質的なことではない。なお、図８５では、図８
２の第３原理に対応させて、プリチャージ回路（ローカ
ルデータバス・プリチャージ回路２４０１およびグロー
バルデータバス・プリチャージ回路２４０２）およびロ
ード２５００が設けられている。このような構成を有す
る半導体記憶装置により、前述したリードサイクル中に
プリチャージが入らないデータリードが行うことが可能
になる。
【０２０７】図８６は本発明の第５の形態に係る信号伝
送システムの第１実施例の要部を模式的に示すブロック
図であり、前述した図７８の第１原理構成（プリチャー
ジ回路およびロードを設けないもの）に対応している。
図８６において、参照符号２１００はドライバ（図８５
のセンスアンプに対応）、２２００はシンブルエンドの
バス（信号伝送路）、そして、２３００はＰＲＤ方式バ
スアンプ（図８５のＰＲＤ方式データバスアンプに対
応）を示している。なお、図８６において、参照符号Ａ
はドライバ２１００の出力信号の波形、ＢはＰＲＤ方式
バスアンプ２３００の入力信号の波形、そして、ＣはＰ
ＲＤ方式バスアンプ２３００の出力信号の波形を示して
いる。
【０２０８】図８７は図８６の信号伝送システムにおけ
るドライバおよびバスアンプの構成例を示す回路図であ
り、図８７（ａ）および図８７（ｂ）はドライバ２１０
０の回路例を示し、また、図８７（ｃ）はＰＲＤ方式バ
スアンプ２３００の回路例を示している。図８７（ａ）
に示されるように、ドライバ２１００は、単に、入力す
るデータ（Ｄin）を反転増幅するインバータにより構成
することもできるが、また、図８７（ｂ）に示されるよ
うに、イネーブル信号（／ＥＮ）を用いた高インピーダ
ンス状態（Ｈｉｇｈ−Ｚ状態）を備えた回路として構成
することもできる。
【０２０９】図８７（ｃ）に示されるように、ＰＲＤ方
式バスアンプ２３００は、制御信号（φ１，／φ１；φ
２，／φ２；φ１’，／φ１’；φ１”，／φ１”；φ
２’，／φ２’；φ２”，／φ２”）によりスイッチン
グ制御される複数のトランスファゲート、インバータ、
および、キャパシタ（Ｃ１ａ，Ｃ２ａ；Ｃ１ｂ，Ｃ２
ｂ）を備えて構成されている。すなわち、図８７（ｃ）
のＰＲＤ方式バスアンプ２３００は、２個一組でインタ
ーリーブを行う方式のもので、ＰＲＤブロック２３００
ａおよび２３００ｂを備えて構成されている。
【０２１０】図８８は図８７のバスアンプを動作させる
ための信号波形の一例を示す図であり、図８９は図８６
の信号伝送システムにおけるバスの動作波形の一例を示
す図である。図８７（ｃ）のＰＲＤ方式バスアンプ２３
００は、図８８に示されるような信号により駆動され
る。ここで、制御信号φ１’，φ１”およびφ２’，φ
２”は、制御信号φ１およびφ２とほぼ同様（ややタイ
ミングが異なる）の波形とされ、ＰＲＤブロック２３０
０ａおよび２３００ｂをインターリーブ駆動するために
クロックに同期した交互のタイミング（クロックＣＬＫ
の立ち上がりおよび立ち下がりタイミング）で出力され
るようになっている。すなわち、一方のＰＲＤブロック
（例えば、２３００ａ）が次のクロックでのデータに対
しての符号間干渉成分を除去（推定）するための計算を
行っている間に、他方のＰＲＤブロック（例えば、２３
００ｂ）がデータを受け取って出力信号を出力するよう
になっており、これを交互に行って高速にデータを再生
するようになっている。
【０２１１】図８９に示す本第１実施例（第５の形態の
第１実施例）の動作波形では、ドライバ２１００からの
出力信号（Ａ）、ＰＲＤ方式バスアンプ２３００が受信
する信号（Ｂ）、および、ＰＲＤ方式バスアンプ２３０
０が出力する信号（Ｃ）が示され、具体的に、５００Ｍ
ｂｐｓのデータ転送の例を示している。このように、本
第１実施例によれば、ドライバ２１００から出力される
データをフルスイングすることなく、ＰＲＤ方式バスア
ンプ２３００によりデータを正確に再生できることがわ
かる。なお、本第１実施例では、データバス（２２０
０）のプリチャージは行わないため、データ転送をしな
いときには不特定のレベルにあることになるが、それに
もかかわらず高速のデータ転送が可能である。また、信
号伝送は、１ビット当たりのデータによるバスのレベル
変化量を少なくしてデータを送ることができるため、実
質的に小振幅バスとなるため、バスの消費電力も低減す
ることができる。
【０２１２】図９０は本発明の第５の形態に係る信号伝
送システムの第２実施例の要部を模式的に示すブロック
図であり、図８６に示す第１実施例に対してさらにプリ
チャージ回路２４００を設けたものであり、前述した図
８０の第２原理構成（プリチャージ回路を設けたもの）
に対応している。図９０に示す第２実施例は、データの
転送を行っていない場合には、プリチャージ回路２４０
０によりプリチャージを行うようになっている。ここ
で、本第２実施例では、データ転送中にはプリチャージ
を行わないが、プリチャージ時間を行う時間的な余裕が
あれば、データ転送を一時止めてプリチャージ回路２４
００によりプリチャージを行うように構成することもで
きる。ただし、従来技術のように１ビットごとにプリチ
ャージするのはデータ転送の効率から好ましいものとは
いえない。
【０２１３】本第２実施例では、データ転送はプリチャ
ージレベルから始まり、転送が終わった後もプリチャー
ジレベルに戻ることになるため、バス２２００の初期レ
ベルがわかり、他の部分で設計上の問題があったときに
おいても、問題の解析を容易に行うことができる。ま
た、バス２２００の全体のレベルが或るレベルへと徐々
に動いてしまうような場合でも、データ転送時でないと
きにプリチャージレベルに戻すため、そのレベルに張り
付いてしまうようなことは少ない。ここで、少ないとい
う意味は、非常に長くデータの読み出しが続けば張り付
いてしまうようなことも生じ得るということであり、通
常の読み出し動作では問題となることは殆ど無い。ま
た、たとえバス２２００が或るレベルに張り付いてしま
ったとしても、前記の第１実施例と同様にデータの転送
を行うことは可能である。
【０２１４】図９１は図９０の信号伝送システムにおけ
るプリチャージ回路の一例を示す回路図である。なお、
ドライバ２１００およびＰＲＤ方式バスアンプ２３００
は第１実施例と同様のものを使用することができる。図
９１に示されるように、プリチャージ回路２５００はト
ランスファゲートにより構成され、プリチャージ制御信
号ｐｒｅ，／ｐｒｅによりバス２２００に対してプリチ
ャージレベル（Ｖｐｒ）を印加してプリチャージするよ
うになっている。
【０２１５】図９２は図９０の信号伝送システムにおけ
るバスおよびバスアンプを動作させるための信号波形の
一例を示す図である。ここで、図９２の信号波形図にお
いて、参照符号（Ｉ）はデータを伝送しないときはバス
２２００をプリチャージする方式を示し、また、（II）
はデータ伝送の前後のみバス２２００をプリチャージす
る方式を示している。すなわち、図９２（Ｉ）はデータ
転送しないときはプリチャージを続けるシーケンスを示
し、また、図９２（II）はデータ転送の前後のみプリチ
ャージを行い、データ転送およびプリチャージ期間以外
はバス２２００をフローティング状態とするシーケンス
を示している。
【０２１６】図９３は図９０の信号伝送システムにおけ
るバスの動作波形の一例を示す図である。図９３に示さ
れるように、本第２実施例によれば、例えば、データ転
送の前後においてバス２２００のレベルがプリチャージ
レベル（Ｖｐｒ）に戻されることになる。図９４は本発
明の第５の形態に係る信号伝送システムの第３実施例の
要部を模式的に示すブロック図である。
【０２１７】図９４と図８６との比較から明らかなよう
に、本第３実施例は、図８６に示す第１実施例における
シングルエンドバス２２００を相補型バス２２００’
（ｂｕｓ，／ｂｕｓ）として構成したものであり、この
相補型バス２２００’に対応したドライバ２１００’お
よびＰＲＤ方式バスアンプ（ＰＲＤ方式相補型差動バス
アンプ）２３００’により信号伝送システムを構成する
ようになっている。
【０２１８】図９５は図９４の信号伝送システムにおけ
るドライバおよびバスアンプの構成例を示す図であり、
図９５（ａ）および図９５（ｂ）はドライバ２１００’
の回路例を示し、また、図９５（ｃ）はＰＲＤ方式バス
アンプ（ＰＲＤ方式相補型差動バスアンプ）２３００’
の回路例を示している。図９５（ａ）に示されるよう
に、ドライバ２１００’は、単に、入力する相補のデー
タ（Ｄin, ／Ｄin）をそれぞれ反転増幅する一対のイン
バータにより構成することもできるが、また、図９５
（ｂ）に示されるように、入力信号（正論理の入力信
号）Ｄinから相補の出力信号Ａ，／Ａを生成する回路と
して構成することもできる。
【０２１９】図９５（ｃ）に示されるように、ＰＲＤ方
式相補型差動バスアンプ２３００’は、第１および第２
のＰＲＤアンプ２３１０および２３２０、並びに、ラッ
チ型アンプ２３３０を備えて構成されている。第１のＰ
ＲＤアンプ２３１０は、正論理の入力信号Ｂを受け取っ
て出力信号Ｄをラッチ型アンプ２３３０に供給し、ま
た、第２のＰＲＤアンプ２３２０は、負論理の入力信号
／Ｂを受け取って出力信号Ｅをラッチ型アンプ２３３０
に供給する。
【０２２０】図９６は図９５（ｃ）のバスアンプ（ＰＲ
Ｄ方式相補型差動バスアンプ）におけるＰＲＤアンプお
よびラッチ型アンプの一例を示す回路図であり、図９６
（ａ）はＰＲＤアンプ（第１および第２のＰＲＤアンプ
２３１０，２３２０）の回路例を示し、また、図９６
（ｂ）はラッチ型アンプ２３３０の回路例を示してい
る。
【０２２１】図９６（ａ）と図８７（ｃ）との比較から
明らかなように、第１のＰＲＤアンプ２３１０（第２の
ＰＲＤアンプ２３２０）は、図８７（ｃ）のシングルエ
ンドバス用のＰＲＤ方式バスアンプ２３００と同様の構
成とされている。また、図９６（ｂ）に示されるよう
に、ラッチ型アンプ２３３０は、第１および第２のＰＲ
Ｄアンプ２３１０および２３２０の出力信号ＤおよびＥ
を受け取り、相補の出力信号Ｃ，／Ｃを出力するように
なっている。このように、データ伝送システムを相補型
にすることにより、同相ノイズの影響を低減してより小
さい信号変化を検出することが可能になる。ただし、Ｐ
ＲＤ方式相補型差動バスアンプ２３００’等の回路規模
は大きくなる。
【０２２２】なお、上述したドライバ２１００’および
ＰＲＤ方式相補型差動バスアンプ２３００’の回路はあ
くまで一例であり、相補の信号が出せるものであれば他
に様々な回路を適用することができるのはいうまでもな
い。図９７は図９５のバスアンプを動作させるための信
号波形の一例を示す図であり、図９８は図９４の信号伝
送システムにおけるバスおよびバスアンプの動作波形の
一例を示す図である。
【０２２３】図９７に示されるように、制御信号φ１，
φ２（φ１’，φ２’；φ１”，φ２”）は、前述した
図８８と同様に、ＰＲＤブロック２３００ａおよび２３
００ｂをインターリーブ駆動するためにクロックＣＬＫ
に同期した交互のタイミングで出力されるようになって
いる。そして、図９８に示されるように、本第３実施例
では、図８９に示す第１実施例における波形を相補信号
にしたのに対応するドライバ２１００’の出力信号
（Ａ，／Ａ）、ＰＲＤ方式相補型差動バスアンプ２３０
０’が受信する信号（Ｂ，／Ｂ）、および、ＰＲＤ方式
相補型差動バスアンプ２３００’が出力する信号（Ｃ，
／Ｃ）が得られる。このように、本第３実施例によれ
ば、ドライバ２１００’から出力されるデータをフルス
イングすることなく、ＰＲＤ方式相補型差動バスアンプ
２３００’によりデータを正確に再生できることがわか
る。
【０２２４】図９９は本発明の第５の形態に係る信号伝
送システムの第４実施例の要部を模式的に示すブロック
図である。図９９に示す第４実施例は、上述した図９４
の第３実施例において、プリチャージ回路２４００’を
付加したものであり、また、ＰＲＤ方式相補型差動バス
アンプ２３００”は正論理の出力信号（Ｃ）のみを出力
するようになっている。
【０２２５】図１００は図９９の信号伝送システムにお
けるプリチャージ回路およびバスアンプの構成例を示す
図であり、図１００（ａ）はプリチャージ回路２４０
０’の回路例を示し、また、図１００（ｂ）はＰＲＤ方
式相補型差動バスアンプ２３００”の回路例を示してい
る。図１００（ａ）に示されるように、プリチャージ回
路２５００’は、複数のトランジスタにより構成され、
プリチャージ制御信号ＰＲＥ，／ＰＲＥにより相補のバ
スｂｕｓ，／ｂｕｓ（２２００’）を短絡すると共に、
プリチャージレベル（Ｖｐｒ）を印加するようになって
いる。
【０２２６】図１００（ｂ）に示されるように、ＰＲＤ
方式相補型差動バスアンプ２３００”は、第１および第
２のＰＲＤアンプ２３１０および２３２０、並びに、カ
レントミラー型アンプ２３４０を備えて構成されてい
る。第１のＰＲＤアンプ２３１０は、正論理の入力信号
Ｂを受け取って出力信号Ｄをカレントミラー型アンプ２
３４０に供給し、また、第２のＰＲＤアンプ２３２０
は、負論理の入力信号／Ｂを受け取って出力信号Ｅをカ
レントミラー型アンプ２３４０に供給する。
【０２２７】図１０１は図１００のバスアンプ（ＰＲＤ
方式相補型差動バスアンプ）におけるＰＲＤアンプおよ
びカレントミラー型アンプの一例を示す回路図であり、
図１０１（ａ）はＰＲＤアンプ（第１および第２のＰＲ
Ｄアンプ２３１０，２３２０）の回路例を示し、また、
図１０１（ｂ）はカレントミラー型アンプ２３４０の回
路例を示している。
【０２２８】図１０１（ａ）と図８７（ｃ）との比較か
ら明らかなように、第１のＰＲＤアンプ２３１０（第２
のＰＲＤアンプ２３２０）は、図８７（ｃ）のシングル
エンドバス用のＰＲＤ方式バスアンプ２３００と同様の
構成とされている。また、図１０１（ｂ）に示されるよ
うに、カレントミラー型アンプ２３４０は、第１および
第２のＰＲＤアンプ２３１０および２３２０の出力信号
ＤおよびＥを受け取り、出力信号（正論理の信号）Ｃを
出力するようになっている。なお、カレントミラー型ア
ンプ２３４０の各制御トランジスタにはイネーブル信号
（ｅｎ，／ｅｎが供給されている。
【０２２９】このように、相補型のカレントミラー型ア
ンプ２３４０を使用することにより、同相ノイズの影響
を低減してより小さい信号変化を検出することが可能に
なる。ただし、カレントミラー型アンプ２３４０の回路
規模は大きくなる。図１０２は図１００のバスアンプを
動作させるための信号波形の一例を示す図である。
【０２３０】図１０２に示されるように、制御信号φ
１，φ２（φ１’，φ２’；φ１”，φ２”）は、前述
した図８８と同様に、ＰＲＤブロック２３００ａおよび
２３００ｂをインターリーブ駆動するためにクロックＣ
ＬＫに同期した交互のタイミングで出力されるようにな
っている。また、プリチャージ制御信号ＰＲＥは、バス
２２００’が動いている（データが転送されている）以
外の期間で高レベル“Ｈ”（／ＰＲＥは低レベル
“Ｌ”）となって、バス２２００’をプリチャージする
ようになっている。また、カレントミラー型アンプ２３
４０に供給されるイネーブル信号ｅｎはデータ転送時に
高レベル“Ｈ”（／ｅｎは低レベル“Ｌ”）となって、
カレントミラー型アンプ２３４０を活性化させてデータ
（Ｃ）を出力するようになっている。
【０２３１】図１０３は図９９の信号伝送システムにお
けるバスおよびバスアンプの動作波形の一例を示す図で
ある。図１０３に示されるように、本第４実施例によれ
ば、ドライバ２１００’が出力するの相補の信号（Ａ，
／Ａ）が相補のバス２２００’を介して伝えられ、該Ｐ
ＲＤ方式相補型差動バスアンプ２３００’は相補の信号
（Ｂ，／Ｂ）を受信して信号（正論理の信号Ｃ）を出力
する様子がわかる。なお、本第４実施例では、プリチャ
ージ回路２４００’が設けられているために、データ転
送の前後において、ＰＲＤ方式相補型差動バスアンプ２
３００’の入力信号（Ｂ，／Ｂ）は、或るレベル（プリ
チャージレベルＶｐｒ）に保持されることになる。
【０２３２】ここで、本第４実施例（第５の形態の第４
実施例）は、上述した第３実施例に比べて消費電力は多
くなるが、より一層の高速動作が可能になる。また、第
３および第４実施例では、一度シングルエンドタイプの
ＰＲＤ方式のバッファにより符号間干渉成分が取り除か
れると共に、或る程度の増幅も行われるので、相補型の
アンプ欠点である入力オフセットは問題にならなくな
る。なお、相補入力の差動型のカレントミラー型アンプ
も図１０１（ｂ）に示すもの限定するものではなく、差
動入力が増幅できるものであれば様々なものを使用する
ことができる。
【０２３３】図１０４は本発明の第５の形態に係る信号
伝送システムの第５実施例の要部を模式的に示すブロッ
ク図であり、基本的な構成は上述した第４実施例に対応
するものである。すなわち、本第５実施例では、ＰＲＤ
方式相補型差動バスアンプ２３００”が特徴となってい
る。図１０５は図１０４の信号伝送システムにおけるバ
スアンプの一例の要部を示すブロック回路図であり、Ｐ
ＲＤ方式相補型差動バスアンプ２３００”の回路例を示
すものである。
【０２３４】上述した第３および第４実施例におけるＰ
ＲＤ方式相補型差動バスアンプ２３００’は、シングル
エンド用のＰＲＤ方式バスアンプの後で相補のアンプに
入力しているが、本第５実施例において、ＰＲＤ方式相
補型差動バスアンプ２３００”は、キャパシタ（容量Ｃ
１０ａ，Ｃ２０ａ；Ｃ１０ｂ，Ｃ２０ｂ）で構成される
ＰＲＤ機能部分２３０１の後段に差動アンプ２３０３お
よび該差動アンプ２３０３の入力ノードに対するアンプ
用プリチャージ回路２３０２を備えて構成されている。
このＰＲＤ方式相補型差動バスアンプ２３００”も２系
統のアンプ（主要部を２つもつという意味）を交互に切
り替えて、高速にデータの再生および増幅を行う。
【０２３５】ここで、キャパシタＣ１０ａおよびＣ１０
ｂの値をＣ１０とし、キャパシタＣ２０ａおよびＣ２０
ｂの値をＣ２０とすると、これらのキャパシタの値Ｃ１
０，Ｃ２０を、次の式：Ｃ１０／（Ｃ１０＋Ｃ２０）＝
（１＋ｅｘｐ（−Ｔ／τ））／２を満たすように決めれ
ば符号間干渉は理論的には完全に除去することができ
る。ただし、理想状態ではこの式を満たすようにすれば
よいが、実際には寄生容量等が入るので、この式を満た
すのに近い値の容量比に設定することになる。ここで、
ｔはバス２２００’の時定数を示し、Ｔは１ビット分の
データがバスに現れる時間または１ビット分の周期を示
している。
【０２３６】図１０６はバスの時定数と１ビット分の周
期との関係を示す波形図であり、図１０６（ａ）は元の
波形（データ１−１−０）を示す図、図１０６（ｂ）は
１ビット分のデータがバス２２００’に現れる時間Ｔを
説明するための図、そして、図１０６（ｃ）は１ビット
分の周期（Ｔ）を示す図である。図１０６（ａ）に示す
ような元の波形（データ１−１−０）を伝送する場合、
図１０６（ｂ）に示されるように、各１ビット分のデー
タがバス２２００’に現れた後に高インピーダンス状態
（Ｈｉｇｈ−Ｚ状態）となる期間を設けてもよいし、ま
た、図１０６（ｃ）に示されるように、１ビット分の周
期Ｔ全体でデータを伝送するようにしてもよい。すなわ
ち、図１０６（ｂ）および図１０６（ｃ）のどちらの波
形でも、図１０６（ａ）に示す元のデータをＰＲＤ方式
のバスアンプ（ＰＲＤ方式相補型差動バスアンプ２３０
０”）により正確に検出することができる。
【０２３７】図１０７は図１０５のバスアンプの動作を
説明するための図である。図１０５に示すＰＲＤ方式相
補型差動バスアンプ２３００”は、制御信号φ１および
φ２を制御することにより、図１０７（ａ）および図１
０７（ｂ）に示す動作を交互に行う。すなわち、制御信
号φ１が高レベル“Ｈ”（／φ１が低レベル“Ｌ”）で
制御信号φ２が低レベル“Ｌ”（／φ２が高レベル
“Ｈ”）のとき、図１０７（ａ）に示されるように、符
号間干渉成分推定動作が行われ、また、制御信号φ１が
低レベル“Ｌ”で制御信号φ２が高レベル“Ｈ”のと
き、図１０７（ｂ）に示されるように、信号判定動作が
行われる。なお、アンプ用プリチャージ回路２３０２
は、符号間干渉成分推定動作が行われる期間に差動アン
プ２３０３の入力ノードをプリチャージするようになっ
ている。
【０２３８】ここで、前述した第３および第４実施例の
場合のバスアンプ（ＰＲＤ方式相補型差動バスアンプ２
３００’）では、相補の微小信号を相補で受けるという
よりは、相補のバス２２００’の信号をＰＲＤ方式でデ
ータをそれぞれ受けて、その後の差電圧を増幅している
ので、単なるシングルエンドの場合よりはある程度感度
が向上しているということにはなるが、相補信号の場合
の符号間干渉成分をだいたい取り除いているというにす
ぎない。この場合には信号の大きさによっては誤動作し
てしまう可能性もある。
【０２３９】これに対して、本第５実施例では、ＰＲＤ
方式相補型差動バスアンプ２３００”は、本来の相補信
号用のＰＲＤ方式のバスアンプであり、理想的には完全
に相補信号の場合の符号間干渉成分を推定することが可
能であり、第３および第４実施例の場合に比べて格段に
感度を向上することができ、換言すると、動作マージン
を格段に広くすることができる。
【０２４０】図１０８は図１０４の信号伝送システムに
おけるバスアンプの他の例を示す図、図１０９は図１０
８のバスアンプにおけるＰＲＤアンプの構成単位の一例
を示す回路図、そして、図１１０は図１０８のバスアン
プにおけるマルチプレクサの一例を示す回路図である。
図１０８に示すバスアンプ（ＰＲＤ方式相補型差動バス
アンプ２３００ａ）は、図１０５のバスアンプ（ＰＲＤ
方式相補型差動バスアンプ２３００”）と同様の構成を
有する第１および第２のＰＲＤアンプ２３１０ａ，２３
２０ａおよびマルチプレクサ（ＭＵＸ）２３３０ａを備
えて構成したものである。この図１０８に示すバスアン
プは、一方のＰＲＤアンプ（第１のＰＲＤアンプ２３１
０ａ）で符号間干渉成分の推定を行うと共に、他方のＰ
ＲＤアンプ（第２のＰＲＤアンプ２３２０ａ）でデータ
の判定を行い、そして、次のタイミングでは一方のＰＲ
Ｄアンプ（第１のＰＲＤアンプ２３１０ａ）でデータの
判定を行うと共に、他方のＰＲＤアンプ（第２のＰＲＤ
アンプ２３２０ａ）で符号間干渉成分の推定を行うとい
ったインターリーブ動作により高速なデータ転送を可能
としている。
【０２４１】ここで、符号間干渉成分推定動作している
方のＰＲＤアンプでは、当該ＰＲＤアンプのプリチャー
ジも同時に行っている。このプリチャージ時間は、イン
ターリーブのデータ読み出しの裏の時間で行っており、
データ転送サイクルには影響を与えることはない。ま
た、バス２２００’とバスアンプ（ＰＲＤ方式相補型差
動バスアンプ２３００ａ：アンプ）本体の入力ノードに
は、ＰＲＤ用のキャパシタが入っており、バスとアンプ
本体の入力ノードが分離され、さらに、バスとアンプの
入力ノードの電位差は、ＰＲＤ方式では特に制限がない
ため、プリチャージによりアンプが動作を開始するとき
のこれらの入力ノードのレベルを、相補型アンプの感度
の一番いいところに設定することができる。これによ
り、たとえ同じ相補型アンプを本体部に使ったとして
も、はるかに感度を大きくすることが可能になる。
【０２４２】以上の回路においては、スイッチとして相
補のトランスファーゲートを用いているが、スイッチ機
能をもつ素子であれば他のものでも構わず、例えば、Ｎ
ＭＯＳトランジスタ（ＮＭＯＳトランスファーゲート）
のみ、或いは、ＰＭＯＳトランスファゲートのみでもよ
い。また、本第５実施例における差動アンプ２３０３
は、ＮＭＯＳゲート受けとして構成してあるが、ＮＭＯ
Ｓ受けにするか或いはＰＭＯＳ受けにするかは、テクノ
ロジ等に依存することであり、最適なものを選択するこ
とができる。さらに、本第５実施例では、差動アンプ２
３０３にゲート受けラッチを採用したが、差動アンプと
してはこれらに限られるものではない。なお、本第５実
施例で使用している差動アンプ２３０３は、イネーブル
信号ｅｎ，／ｅｎにより、データ転送をしないときは動
作を止めることができるようになっている。図１０９に
示されるように、第１のＰＲＤアンプ２３１０ａ（第２
のＰＲＤアンプ２３２０ａ）は、図１０５に示すＰＲＤ
方式相補型差動バスアンプ２３００”と同様の構成とさ
れ、ＰＲＤ機能部分２３０１、アンプ用プリチャージ回
路２３０２、および、差動アンプ２３０３を備えて構成
されている。ここで、差動アンプ２３０３は、ゲート受
けのラッチ型差動アンプとして構成されている。さら
に、アンプ用プリチャージ回路２３０２は制御信号φ１
（／φ１）によりプリチャージ制御され、また、差動ア
ンプ２３０３はイネーブル信号ｅｎ（／ｅｎ）により動
作が制御されるようになっている。
【０２４３】図１１０に示されるように、ＭＵＸ（マル
チプレクサ）２３３０ａは、制御信号φ１’（／φ
１’）およびφ２’（／φ２’）により、第１のＰＲＤ
アンプ２３１０ａの出力信号（Ｄ）または第２のＰＲＤ
アンプ２３２０ａの出力信号（Ｅ）のいずれか一方を選
択して、バスアンプ（ＰＲＤ方式相補型差動バスアンプ
２３００ａ）の出力信号Ｃとして出力するようになって
いる。ここで、制御信号φ１’（／φ１’）およびφ
２’（／φ２’）は、制御信号φ１（／φ１）およびφ
２（／φ２）と同様の（ややタイミングが異なる）信号
となっている。
【０２４４】図１１１は図１０８のバスアンプを動作さ
せるための信号波形の一例を示す図であり、図１１２は
図１０４の信号伝送システムにおけるバスおよびバスア
ンプの動作波形の一例を示す図である。図１１１に示さ
れるように、制御信号φ１，φ２により、一方のＰＲＤ
アンプ（第１のＰＲＤアンプ２３１０ａ）で符号間干渉
成分の推定を行うと共に、他方のＰＲＤアンプ（第２の
ＰＲＤアンプ２３２０ａ）でデータの判定を行い、そし
て、次のタイミングでは一方のＰＲＤアンプでデータの
判定を行うと共に、他方のＰＲＤアンプで符号間干渉成
分の除去を行うといったインターリーブ動作を行うよう
になっている。なお、符号間干渉成分推定動作している
方のＰＲＤアンプでは、プリチャージも同時に行ってい
る。
【０２４５】図１１２に示されるように、本第５実施例
によれば、ドライバ２１００’が出力するの相補の信号
（Ａ，／Ａ）が相補のバス２２００’を介して伝えら
れ、ＰＲＤ方式相補型差動バスアンプ２３００”（２３
００ａ）は相補の信号（Ｂ，／Ｂ）を受信して信号（正
論理の信号Ｃ）を出力するようになっている。図１１３
は本発明の第５の形態に係る信号伝送システムの第６実
施例としての信号伝送システムにおけるバスアンプの一
例を示す図である。本第６実施例も相補型バスの例であ
り、ブロック図としては上述した図１０８と同様であ
る。
【０２４６】すなわち、図１１３に示されるように、バ
スアンプ（ＰＲＤ方式相補型差動バスアンプ２３００
ｂ）は、第１および第２のＰＲＤアンプ２３１０ｂ，２
３２０ｂおよびマルチプレクサ（ＭＵＸ）２３３０ｂを
備えて構成されている。図１１４は図１１３のバスアン
プにおけるＰＲＤアンプ（第１および第２のＰＲＤアン
プ２３１０ｂ，２３２０ｂ）の構成単位の一例を示す回
路図である。
【０２４７】図１１４と図１０９との比較から明らかな
ように、本第６実施例におけるＰＲＤアンプ（２３１０
ｂ，２３２０ｂ）は、図１０９に示す第５実施例におけ
るＰＲＤアンプ（２３１０ａ，２３２０ａ）に対して、
差動アンプ２３０３ａの構成が異なっている。図１１４
に示されるように、本第６実施例の差動アンプ２３０３
ａは、図１０９の差動アンプ２３０３に対してＮＡＮＤ
ゲート２３３１およびＡＮＤゲート２３３２を設けたも
のである。すなわち、図１０９の差動アンプ２３０３
は、制御用のトランジスタのゲートに直接イネーブル信
号（ｅｎ，／ｅｎ）を供給していたのに対して、図１１
４に示す本第６実施例の差動アンプ２３０３ａでは、イ
ネーブル信号ｅｎと制御信号φ１との論理をＮＡＮＤゲ
ート２３３１およびＡＮＤゲート２３３２で取って、こ
れらのゲート２３３１および２３３２の出力信号により
制御用トランジスタのスイッチングを制御する。これに
より、必要最小限の期間だけ差動アンプ２３０３ａをス
イッチオン状態（活性化状態）として、消費電力の低減
を図るようになっている。
【０２４８】本第６実施例においても、差動アンプ２３
０３ａは、前述の第５実施例と同様に、ゲート受けラッ
チ方式として構成されている。ここで、本第６実施例に
おける差動アンプ２３０３ａは、ＮＭＯＳゲート受けと
して構成してあるが、ＮＭＯＳ受けにするか或いはＰＭ
ＯＳ受けにするかは、テクノロジ等に依存することであ
り、最適なものを選択することができる。なお、動作シ
ーケンスは図１１１に示す第５実施例のものと同様であ
る。
【０２４９】図１１４において、バスアンプのプリチャ
ージを行う場合、差動アンプ２３０３ａのノードＮ１ａ
およびＮ１ｂを高レベル“Ｈ”にするプリチャージを行
うことになるため、本第６実施例のように、ＮＭＯＳゲ
ート受けの構成を採ることにより、アンプの動作スピー
ドを向上させることができる。なお、本第６実施例も、
図１０８と同様に、制御信号φ１，φ２により、一方の
ＰＲＤアンプ（第１のＰＲＤアンプ２３１０ｂ）で符号
間干渉成分の推定を行うと共に、他方のＰＲＤアンプ
（第２のＰＲＤアンプ２３２０ｂ）でデータの判定を行
い、そして、次のタイミングでは一方のＰＲＤアンプで
データの判定を行うと共に、他方のＰＲＤアンプで符号
間干渉成分の推定を行うといったインターリーブ動作を
行って、高速なデータ転送を可能としている。
【０２５０】図１１５は図１１３のバスアンプにおける
ＰＲＤアンプの構成単位の他の例を示す回路図である。
図１１５に示す差動アンプ２３０３ｂは、後述する図１
１９に示す差動アンプ（２３０３ｃ）に対して、ＮＡＮ
Ｄゲート２３３１およびＡＮＤゲート２３３２を設けた
ものである。すなわち、図１１５の差動アンプ２３０３
ｂは、図１１４の差動アンプ２３０３ａと同様に、イネ
ーブル信号ｅｎと制御信号φ１との論理をＮＡＮＤゲー
ト２３３１およびＡＮＤゲート２３３２で取って、これ
らのゲート２３３１および２３３２の出力信号により制
御用トランジスタのスイッチングを制御する。これによ
り、必要最小限の期間だけ差動アンプ２３０３ｂを活性
化状態として、消費電力の低減を図るようになってい
る。
【０２５１】図１１６は図１１３のバスアンプにおける
マルチプレクサの一例を示す回路図である。図１１６に
示されるように、ＭＵＸ（マルチプレクサ）２３３０ｂ
は、制御信号φ１’（／φ１’）およびφ２’（／φ
２’）により、第１のＰＲＤアンプ２３１０ｂの出力信
号（Ｄ）または第２のＰＲＤアンプ２３２０ｂの出力信
号（Ｅ）のいずれか一方を選択すると共に、論理を合わ
せるためにインバータにより反転して、バスアンプ（Ｐ
ＲＤ方式相補型差動バスアンプ２３００ｂ）の出力信号
Ｃとして出力するようになっている。ここで、図１１６
に示すＭＵＸ２３３０ｂは、図１１４に示すＰＲＤアン
プ（差動アンプ２３０３ａ）を使用した場合に対応する
ものであり、図１１５に示すＰＲＤアンプ（差動アンプ
２３０３ｂ）を使用した場合には、図１１０に示すＭＵ
Ｘ２３３０ａを使用すればよい。なお、信号の論理は、
必要に応じて様々に変化させて使用することができるの
はいうまでもない。
【０２５２】図１１７は本発明の第５の形態に係る信号
伝送システムの第６実施例におけるバスおよびバスアン
プの動作波形の一例を示す図である。図１１７に示され
るように、本第６実施例によれば、ドライバ２１００’
が出力するの相補の信号（Ａ，／Ａ）が相補のバス２２
００’を介して伝えられ、ＰＲＤ方式相補型差動バスア
ンプ２３００ｂは相補の信号（Ｂ，／Ｂ）を受信して信
号（正論理の信号Ｃ）を出力するようになっている。な
お、図１１７では、第１のＰＲＤアンプ２３１０ｂの出
力信号Ｄおよび第２のＰＲＤアンプ２３２０ｂの出力信
号Ｅも合わせて示している。
【０２５３】図１１８は本発明の第５の形態に係る信号
伝送システムの第７実施例としての信号伝送システムに
おけるバスアンプの一例を示す図である。本第７実施例
も相補型バスの例であり、ブロック図としては上述した
図１０８および図１１３と同様である。すなわち、図１
１８に示されるように、バスアンプ（ＰＲＤ方式相補型
差動バスアンプ２３００ｃ）は、第１および第２のＰＲ
Ｄアンプ２３１０ｃ，２３２０ｃおよびマルチプレクサ
（ＭＵＸ）２３３０ｃを備えて構成されている。
【０２５４】図１１９は図１１８のバスアンプにおける
ＰＲＤアンプの構成単位の一例を示す回路図である。前
述したように、図１１９のＰＲＤアンプ２３１０ｃ（２
３２０ｃ）における差動アンプ２３０３ｃは、図１１５
に示す差動アンプ２３０３ｂからＮＡＮＤゲート２３３
１およびＡＮＤゲート２３３２を除いたものに対応して
いる。
【０２５５】図１１９に示されるように、本第７実施例
では、差動アンプ２３０３ｃがカレントミラーアンプと
して構成され、例えば、ラッチ型差動アンプよりも、感
度が高く、また、高速動作が可能である。ただし、カレ
ントミラー型アンプはダイナミックレンジが小さいこと
が多いため、入力レベルを最適化してカレントミラー型
の差動アンプ２３０３ｃの特性を最大限利用するのが好
ましい。そのため、相補型アンプではあるが、例えば、
第５実施例に比べては感度を遙に大きくすることができ
る。なお、インターリーブ動作により高速なデータ転送
の実現等に関しては前述した各実施例と同様である。
【０２５６】図１２０は図１１８のバスアンプにおける
マルチプレクサの一例を示す回路図である。図１２０に
示されるように、ＭＵＸ（マルチプレクサ）２３３０ｃ
は、図１１６に示すＭＵＸ２３３０ｂと同様の構成とさ
れている。すなわち、ＭＵＸ２３３０ｃは、制御信号φ
１’（／φ１’）およびφ２’（／φ２’）により、第
１のＰＲＤアンプ２３１０ｃの出力信号（Ｄ）または第
２のＰＲＤアンプ２３２０ｃの出力信号（Ｅ）のいずれ
か一方を選択すると共に、論理を合わせるためにインバ
ータにより反転して、バスアンプ（ＰＲＤ方式相補型差
動バスアンプ２３００ｃ）の出力信号Ｃとして出力する
ようになっている。
【０２５７】図１２１は図１１８のバスアンプの動作さ
せるための信号波形の一例を示す図であり、図１２２は
本発明の第５の形態に係る信号伝送システムの第７実施
例におけるバスおよびバスアンプの動作波形の一例を示
す図である。図１２１および図１２２と図１１１および
図１１２との比較から明らかなように、本第７実施例に
おけるバスアンプ（ＰＲＤ方式相補型差動バスアンプ２
３００ｃ）および信号伝送システムは、前述した第５実
施例と同様の動作が行われることになる。
【０２５８】図１２３は本発明の第５の形態に係る信号
伝送システムの第８実施例としての信号伝送システムに
おけるバスアンプの一例を示す図である。本第８実施例
も相補型バスの例であり、ブロック図としては上述した
図１１８等と同様である。本第８実施例は、例えば、第
５実施例〜第７実施例において問題となり得る差動アン
プ部の入力オフセットを補償するためのものである。す
なわち、本第８実施例の差動アンプの入力オフセットを
補償するためのものである。すなわち、本第８実施例の
差動アンプ２３０３ｄは、入力オフセットを補償する機
能を備えている。
【０２５９】図１２４は図１２３のバスアンプにおける
ＰＲＤアンプの構成単位の一例を示す回路図である。図
１２４と図１１９との比較から明らかなように、本第９
実施例では、カレントミラー型の差動アンプ２３０３ｄ
の一方の入力だけにプリチャージ回路２３０２ｄを設
け、他方の入力と出力とを制御信号φ１（／φ１）によ
りスイッチング制御されるトランスファゲートで接続す
るようになっている。
【０２６０】図１２５は図１２４のバスアンプの動作を
説明するための図であり、図１２５（ａ）は符号間干渉
成分推定準備動作兼オートゼロ動作を示し、図１２５
（ｂ）は信号判定動作を示している。まず、図１２５
（ａ）に示されるように、タイミング１において、符号
間干渉成分の推定動作と共に、差動アンプ２３０３ｄの
一方の入力と出力とを電気的に短絡することにより、差
動アンプ自身の入力オフセットを取り除く動作を行う。
このとき、差動アンプ２３０３ｄの他方の入力は、同時
に、プリチャージ回路２３０２ｄにより、この差動アン
プが高感度になるレベル（Ｖｐｒ）にプリチャージされ
る。
【０２６１】次に、図１２５（ｂ）に示されるように、
タイミング２において、データの判定動作が行われる。
このときには、差動アンプ２３０３ｄの入出力間の短絡
は切られ、また、プリチャージ回路２３０２ｄによるプ
リチャージも止められている。このように、本第８実施
例では、相補型の差動アンプの欠点である入力オフセッ
トの除去機能（オートゼロ機能）が付加されている。な
お、ＰＲＤ機能部分は、第７実施例と同様の構成とされ
ており、第３および第４実施例とは異なり、符号間干渉
成分を理想的には完全に除去することが可能となってい
る。すなわち、本第８実施例は、相補アンプ用のオート
ゼロ機能による入力オフセットの除去ができるようにな
っており、この入力オフセットの除去により、さらに微
小な信号を検出し、再生および増幅することが可能にな
る。
【０２６２】ところで、通常、オートゼロ機能付きの相
補アンプは、入力オフセット補償用の容量を新たに設け
なければならないが、本第８実施例では、符号間干渉成
分除去（符号間干渉成分推定）に用いている容量にオフ
セット分も蓄えられるので、新たにオフセット補償用の
容量を設ける必要がなく、面積の増大を招くことなくオ
ートゼロ機能を付加することができる。
【０２６３】本第８実施例では、図１２４に示す２つの
ＰＲＤアンプ（バスアンプ）２３１０ｄ，２３２０ｄを
インターリーブさせて、交互に信号の再生および増幅を
行い、高速に信号伝送を行うようになっている。図１２
６は図１２３のバスアンプにおけるマルチプレクサ（Ｍ
ＵＸ）２３３０ｄの一例を示す回路図であり、図１２０
に示す第７実施例におけるＭＵＸ２３３０ｃと同様の構
成となっている。
【０２６４】図１２７は図１２３のバスアンプの動作さ
せるための信号波形の一例を示す図であり、また、図１
２８は本発明の第５の形態に係る信号伝送システムの第
８実施例におけるバスおよびバスアンプの動作波形の一
例を示す図である。図１２７に示されるように、本第８
実施例も、制御信号φ１，φ２により、一方のＰＲＤア
ンプ（第１のＰＲＤアンプ２３１０ｄ）で符号間干渉成
分の推定を行うと共に、他方のＰＲＤアンプ（第２のＰ
ＲＤアンプ２３２０ｄ）でデータの判定を行い、そし
て、次のタイミングでは一方のＰＲＤアンプでデータの
判定を行うと共に、他方のＰＲＤアンプで符号間干渉成
分の推定を行うといったインターリーブ動作を行って、
高速なデータ転送を可能としている。また、符号間干渉
成分推定動作している方のアンプでは、前述のように入
力オフセットの除去（オートゼロ動作）とアンププリチ
ャージも同時に行っている（図１２８における矢印位置
を参照）。このように、本第８実施例では、バスアンプ
（ＰＲＤ方式相補型差動バスアンプ２３００ｄ）に対し
てオートゼロ機能を持たせているため、さらに微小な電
位変化も検出することが可能になる。
【０２６５】ここで、オートゼロ動作およびプリチャー
ジ動作は、インターリーブのデータ読み出しの裏の時間
で行っているため、データ転送サイクルには影響を与え
ない（余分に時間がかかることはない）ようになってい
る。なお、図１２７に示されるように、第１のＰＲＤア
ンプ２３１０ｄに供給されるイネーブル信号ｅｎ１（／
ｅｎ１）よりも、第２のＰＲＤアンプ２３２０ｄに供給
されるイネーブル信号ｅｎ２（／ｅｎ２）の方が１ビッ
ト分遅いタイミングで出力され、ＭＵＸ２３３０ｄから
不要な信号が出力されるのを防ぐようになっている。
【０２６６】また、本第８実施例においても、他の構成
に関しては、前述した各実施例と同様である。すなわ
ち、バスとバスアンプ（ＰＲＤ方式相補型差動バスアン
プ２３００ｄ）本体の入力ノードには、ＰＲＤ用のキャ
パシタが入っており、バスとアンプ本体の入力ノードが
分離され、さらに、バスとアンプの入力ノードの電位差
は、ＰＲＤ方式では特に制限がないため、プリチャージ
によりアンプが動作を開始するときのこれらの入力ノー
ドのレベルを、相補型アンプの感度の一番いいところに
設定することができる。これにより、たとえ同じ相補型
アンプを本体部に使ったとしても、はるかに感度を大き
くすることが可能になる。
【０２６７】さらに、以上の回路においては、スイッチ
として相補のトランスファーゲートを用いているが、ス
イッチ機能をもつ素子であれば他のものでも構わず、例
えば、ＮＭＯＳトランジスタ（ＮＭＯＳトランスファー
ゲート）のみ、或いは、ＰＭＯＳトランスファゲートの
みでもよい。また、本第８実施例における差動アンプ２
３０３ｄは、ＮＭＯＳゲート受けとして構成してある
が、ＮＭＯＳ受けにするか或いはＰＭＯＳ受けにするか
は、テクノロジ等に依存することであり、最適なものを
選択することができる。なお、本第８実施例で使用して
いる差動アンプ２３０３ｄは、イネーブル信号ｅｎ１，
／ｅｎ１（ｅｎ２，／ｅｎ２）により、データ転送をし
ないときは動作を止めることができるようになってい
る。
【０２６８】図１２９は本発明の第５の形態に係る信号
伝送システムの第９実施例としての信号伝送システムに
おけるバスアンプ２３００ｅの一例を示す図であり、図
１３０は図１２９のバスアンプにおけるＰＲＤアンプ２
３１０ｅの構成単位の一例を示す回路図である。本第９
実施例も相補型バスの例であるが、例えば、図１２３の
第８実施例とは異なり、ＰＲＤ方式相補型差動バスアン
プ２３００ｅを１つのＰＲＤアンプ２３１０ｅおよびラ
ッチ２３４０ｅにより構成したものである。ここで、図
１３０に示すＰＲＤアンプ２３１０ｅは、前述した図１
２４に示すＰＲＤアンプ２３１０ｄ（２３２０ｄ）と同
様の構成とされている。
【０２６９】すなわち、本第９実施例では、２つのＰＲ
Ｄアンプをインターリーブして使用せずに、１つのＰＲ
Ｄアンプ２３１０ｅを使用して、データの転送レート
（転送速度）は低下するが、バスアンプの占有面積を低
減（半分程度）するようにしたものである。この場合で
も、バスのプリチャージは不要なため、１ビットごとに
バスをプリチャージするよりは高速にデータを転送する
ことができる。なぜなら、バスのＣＲに比べてアンプの
符号間干渉を取り除くために充電する部分のＣＲははる
かに小さいため、バスのプリチャージ時間よりは符号間
干渉を取り除くための準備時間の方が短くて済むからで
ある。
【０２７０】図１３１は図１２９のバスアンプ２３００
ｅにおけるラッチ２３４０ｅの一例を示す回路図であ
る。図１３１に示されるように、ラッチ２３４０ｅは、
制御信号φ１，／φ１によりデータの取り込みが制御さ
れる第１のラッチ部および制御信号φ２，／φ２により
データの取り込みが制御される第２のラッチ部を備えて
構成されているが、どちらか一方のラッチ部のみで構成
してもよい。
【０２７１】図１３２は図１２９のバスアンプの動作さ
せるための信号波形の一例を示す図であり、図１３３は
本発明の第５の形態に係る信号伝送システムの第９実施
例におけるバスおよびバスアンプの動作波形の一例を示
す図である。本第９実施例は、２つのＰＲＤアンプを用
いてインターリーブするほどの転送レートが必要ではな
く、バスアンプの面積を小さくするのが好ましい場合に
好適なものである。また、本第９実施例においても、従
来の１ビットごとにバスをプリチャージする方式に比べ
て高速動作が可能であり、しかも、相補型のオートゼロ
機能がついているので通常使われる相補型バスアンプよ
りはるかに感度が向上している。また、バスと相補型ア
ンプ本体の入力ノードにＰＲＤ用のキャパシタが入って
おり、バスと相補型アンプ本体の入力ノードが分離して
おり、また、バスとアンプの入力ノードの電位差はこの
方式では特に制限がないため、アンプが動作を開始する
ときのこれらの入力ノードのレベルを、相補型アンプの
感度の一番いいところに設定することができる。したが
って、たとえ同じ相補型アンプを本体部に使ったとして
も、はるかに感度を大きくすることができる。
【０２７２】すなわち、本第９実施例では、第８実施例
のバスアンプにおけるインターリーブをやめる（ＰＲＤ
アンプを１つにする）ことにより、バスアンプの面積を
低減しているが、１つのＰＲＤアンプの使用によるバス
アンプの面積低減の効果は、他の様々なバスアンプに対
しても幅広く適用することができる。さらに、本第９実
施例においても、スイッチとして相補のトランスファー
ゲートを用いているが、スイッチ機能をもつ素子であれ
ば他のものでも構わず、例えば、ＮＭＯＳトランジスタ
（ＮＭＯＳトランスファーゲート）のみ、或いは、ＰＭ
ＯＳトランスファゲートのみでもよい。また、本第９実
施例における差動アンプ２３０３ｅは、ＮＭＯＳゲート
受けとして構成してあるが、ＮＭＯＳ受けにするか或い
はＰＭＯＳ受けにするかは、テクノロジ等に依存するこ
とであり、最適なものを選択することができる。なお、
本第９実施例で使用している差動アンプ２３０３ｅは、
イネーブル信号ｅｎ，／ｅｎ１により、データ転送をし
ないときは動作を止めることができるようになってい
る。
【０２７３】図１３４は本発明の第５の形態に係る信号
伝送システムの第１０実施例としての信号伝送システム
におけるバスアンプの一例を示す図であり、疑似的なＰ
ＲＤ方式のバスアンプである。ただし、図１３４のブロ
ック図は、図１２３の第８実施例のブロック図と同様の
ものとなっている。すなわち、図１３４に示されるよう
に、バスアンプ（ＰＲＤ方式相補型差動バスアンプ２３
００ｆ）は、第１および第２のＰＲＤアンプ２３１０
ｆ，２３２０ｆおよびマルチプレクサ（ＭＵＸ）２３３
０ｆを備えて構成されている。
【０２７４】図１３５は図１３４のバスアンプにおける
ＰＲＤアンプの構成単位の一例（ａ）および他の例
（ｂ）を示す回路図であり、図１３６は図１３４のバス
アンプにおけるＰＲＤアンプの構成単位のさらに他の例
を示す回路図である。本第１０実施例のＰＲＤアンプ２
３１０ｆ（２３２０ｆ）は、図１３５（ａ）におけるＰ
ＲＤ機能部分２３０１ｆに示されるように、図１２４に
示す第８実施例のＰＲＤアンプ２３１０ｄのＰＲＤ機能
部分２３０１において、アンプのプリチャージ時に反対
側のバスとを接続するときに、つなぎ変える容量を削除
したものである。なお、プリチャージ回路２３０２ｆお
よび差動アンプ２３０３ｆは、図１２４の第８実施例と
同様である。
【０２７５】図１３５（ｂ）に示すＰＲＤアンプ２３１
０ｆ’（２３２０ｆ’）は、図１３５（ａ）におけるＰ
ＲＤ機能部分２３０１ｆを、制御信号φ１，φ２（／φ
１，／φ２）が供給された論理ゲート（オアゲートおよ
びアンドゲート）を用いてスイッチングを行うＰＲＤ機
能部分２３０１ｆ’として構成したものである。図１３
６に示すＰＲＤアンプ２３１０ｆ”（２３２０ｆ”）
は、図１３６におけるＰＲＤ機能部分２３０１ｆ”に示
されるように、図１３５（ａ）のＰＲＤアンプから容量
（Ｃ３０ａ，Ｃ３０ｂ）とバス（Ｂ，／Ｂ）との接続を
制御するトランスファゲートを取り除いたものである。
ここで、バスの時定数が小さいか、或いは、バスにデー
タが出力される時間が１ビット当たりの周期より小さい
場合には、バスの変化は、前述した図１０６（ｂ）のよ
うになることがあるが、このように、データバスが安定
したレベルを有するような場合には、図１３６（ａ）の
ように、容量（Ｃ３０ａ，Ｃ３０ｂ）とバス（Ｂ，／
Ｂ）との接続を制御するトランスファゲートを取り除く
ことが可能になる。
【０２７６】なお、上記のＰＲＤアンプは、イネーブル
信号ｅｎ（／ｅｎ）により、データ転送時以外にはアン
プを止めることができるようになっている。この本第１
０実施例におけるＰＲＤ方式（疑似的なＰＲＤ方式）で
は、本来のＰＲＤ方式とは異なり、１ビット前の値に対
して、現在のビットが“０”であるか“１”であるかを
判定するものである。従って、第８実施例に比べれば動
作マージンは小さくなる。しかしながら、その代わりバ
スアンプ（ＰＲＤ方式相補型差動バスアンプ２３００
ｆ）の占有面積を削減することが可能になる。なお、本
第１０実施例も、例えば、第５実施例と同様に、相補バ
スを使用するものであり、また、２つのＰＲＤアンプ２
３１０ｆ，２３２０ｆをインターリーブすることにより
高速化するようになっている。
【０２７７】図１３７は図１３４のバスアンプにおける
マルチプレクサ２３３０ｆの一例を示す回路図である。
図１３７に示されるように、マルチプレクサ（ＭＵＸ）
２３３０ｆは、例えば、図１１６に示す第６実施例のＭ
ＵＸ２３３０ｂと同様の構成とされ、制御信号φ１’，
φ２’（／φ１’，／φ２’）により、ＰＲＤアンプ２
３１０ｆおよび２３２０ｆの出力を交互に選択して出力
するようになっている。
【０２７８】ここで、ＰＲＤ方式の場合は、符号間干渉
を削除するために、その符号間干渉成分をサンプルする
サイクルが本データサンプルと交互に必要となるため
に、２つのＰＲＤアンプを組みにしてインターリーブを
することにより、データ伝送を切れ目なく行うことがで
きる。また、前述した本発明の第５の形態に係る第１〜
第４実施例および第８〜第９実施例の場合には、符号間
干渉成分を推定するサイクルに、同時にアンプのオート
ゼロも行うことにより感度を向上させている。さらに、
本第１０実施例でも、２つのＰＲＤアンプを組みにして
擬符号間干渉成分（１ビット前のデータに相当）をサン
プリングし、且つ、アンプをオートゼロにするサイクル
と本データサンプルとを交互に行っている。
【０２７９】図１３８は図１３４のバスアンプの動作さ
せるための信号波形の一例を示す図であり、図１３９は
本発明の第５の形態に係る信号伝送システムの第１０実
施例におけるバスおよびバスアンプの動作波形の一例を
示す図である。本第１０実施例においても、２つのＰＲ
Ｄ２３１０ｆ，により擬符号間干渉成分（１ビット前の
データに相当）をサンプリングおよびアンプのプリチャ
ージサイクルと本データサンプルとを交互に行ってい
る。このプリチャージ時間は、インターリーブのデータ
読み出しの裏の時間で行っており、データ転送サイクル
には影響を与えることはない。ここで、本第１０実施例
では、２つのＰＲＤアンプを組みにしてインターリーブ
をかけ、高速データ転送を行っているが、第９実施例の
ように１つのＰＲＤアンプを使用してインターリーブを
しないように構成することもできるのはいうまでもな
い。その場合、転送レートは低下するが、バスアンプの
占有する面積はさらに削減することができる。
【０２８０】なお、図１３８に示されるように、第１の
ＰＲＤアンプ２３１０ｆに供給されるイネーブル信号ｅ
ｎ１（／ｅｎ１）よりも、第２のＰＲＤアンプ２３２０
ｆに供給されるイネーブル信号ｅｎ２（／ｅｎ２）の方
が１ビット分遅いタイミングで出力され、ＭＵＸ２３３
０ｆから不要な信号が出力されるのを防ぐようになって
いる。
【０２８１】図１４０は本発明の第５の形態に係る信号
伝送システムを適用した第１１実施例としての半導体記
憶装置の一例を模式的に示すブロック図である。図１４
０において、参照符号２００１はメモリセルアレイ，２
００２はワードデコーダ（ワードデコーダ列），２１０
０はセンスアンプ（センスアンプ列），２２０１はロー
カルデータバス，２２０２はグローバルデータバス，２
３００ｇはＰＲＤ方式データバスアンプ（ＰＲＤ方式の
相補型グローバルデータバスアンプ），２４０１はロー
カルデータバス・プリチャージ回路，２４０２はグロー
バルデータバス・プリチャージ回路，２００９はローカ
ルデータバススイッチ，２０１０はライトアンプ，２０
１１はセンスアンプドライバ，そして，２０１２はカラ
ムデコーダ（カラムデコーダ列）を示している。
【０２８２】図１４０に示されるように、本第１１実施
例としての半導体記憶装置（ＤＲＡＭのメモリセルアレ
イ部）は、複数のメモリアレイ２００１、ワードデコー
ダ２００２、センスアンプ２１００、ローカルデータバ
ス２２０１、および、グローバルデータバス２２０２を
備えている。また、本第１１実施例の半導体記憶装置
は、データ読み出し時にグローバルデータバス２２０２
のデータを増幅するＰＲＤ方式データバスアンプ２３０
０ｇ、ローカルデータバス２２０１をプリチャージする
ローカルデータバス・プリチャージ回路２４０１、グロ
ーバルデータバス２２０２をプリチャージするグローバ
ルデータバス・プリチャージ回路２４０２、グローバル
データバス２２０２とローカルデータバス２２０１との
接続を制御するローカルデータバススイッチ２００９、
および、メモリセルへデータを書き込むためのライトア
ンプ２０１０を備えている。さらに、本第１１実施例の
半導体記憶装置は、後述するように、カラムトランスフ
ァーゲートを選択するカラムデコーダ２０１２、および
センスアンプ２１００を駆動するセンスアンプドライバ
２０１１を備えて構成されている。ここで、ローカルデ
ータバススイッチ２００９は、例えば、ＮＭＯＳおよび
ＰＭＯＳの相補のトランスファーゲートとして構成され
ている。
【０２８３】図１４１は図１４０の半導体記憶装置にお
けるバスアンプの一例を示す図である。ここで、図１４
０におけるローカルデータバス２２０１およびグローバ
ルデータバス２２０２は、図１４１における相補バス２
２００’（Ｂ，／Ｂ）に対応している。図１４１に示さ
れるように、本第１１実施例のバスアンプ（ＰＲＤ方式
データバスアンプ２３００ｇ）は、相補型の差動バスア
ンプとして構成され、第１および第２のＰＲＤアンプ２
３１０ｇ，２３２０ｇおよびマルチプレクサ（ＭＵＸ）
２３３０ｇを備えて構成されている。
【０２８４】図１４２は図１４１のバスアンプにおける
ＰＲＤアンプの構成単位の一例を示す回路図であり、図
１４３は図１４１のバスアンプにおけるマルチプレクサ
の一例を示す回路図である。図１４２と前述した第８実
施例の図１２４との比較から明らかなように、本第１１
実施例におけるＰＲＤアンプ（第１および第２のＰＲＤ
アンプ２３１０ｇ，２３２０ｇ）は、基本的には、第８
実施例のＰＲＤアンプと同様の構成とされているが、イ
ネーブル信号／ｅｎにより制御されるＰＭＯＳ（Ｐチャ
ネル型ＭＯＳトランジスタ）のソース電位が、高電位の
電源電圧Ｖcc（Ｖii）ではなく、所定の電位Ｖｐｒ’と
されている。
【０２８５】また、図１４３と前述した第８実施例の図
１２６との比較から明らかなように、本第１１実施例に
おけるＭＵＸ２３３０ｇは、第８実施例のＭＵＸ２３３
０ｄと同様の構成とされており、制御信号φ１’（／φ
１’）およびφ２’（／φ２’）により、第１のＰＲＤ
アンプ２３１０ｇの出力信号Ｄまたは第２のＰＲＤアン
プ２３２０ｇの出力信号Ｅのいずれか一方を選択して、
バスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００
ｇ）の出力信号Ｃとして出力するようになっている。こ
こで、制御信号φ１’（／φ１’）およびφ２’（／φ
２’）は、制御信号φ１（／φ１）およびφ２（／φ
２）と同様の（ややタイミングが異なる）信号となって
いる。
【０２８６】図１４４は図１４０の半導体記憶装置にお
けるセンスアンプの一例を示す回路図である。本第１１
実施例の半導体記憶装置（メモリ）で用いられているセ
ンスアンプ２１００は、例えば、図７４に示す従来の半
導体記憶装置（ＤＲＡＭ）におけるセンスアンプ２００
３と同様のものであり、ラッチ型のセンスアンプ（ＰＭ
ＯＳおよびＮＭＯＳの相補のラッチ型センスアンプ部）
２１０１、センスアンプで増幅されたデータをローカル
データバスに転送するためのＮＭＯＳで構成されたカラ
ムトランスファーゲート２１０２、ビット線ショートお
よびプリチャージ用のビット線ショートプリチャージ回
路２１０３、および、シェアードセンスアンプ方式に対
応するためのＮＭＯＳで構成されたビット線トランスフ
ァーゲート２１０４を備えて構成されている。ここで、
参照符号ＢＬ，／ＢＬはビット線を示し、また、ＣＬは
カラム選択線を示している。
【０２８７】なお、カラムトランスファーゲート２１０
２は、図１４０におけるカラムデコーダ２０１２で選択
され、その選択されたセンスアンプ２１００のデータが
データバス（２２０１，２２０２：２２００’）に出て
くる。すなわち、ＰＲＤ方式データバスアンプ２３００
ｇを除いては、基本的な構成は通常のＤＲＡＭと同様で
あり、ここで特に示さないが類似のＤＲＡＭに対して本
方式を適用することができるのは明らかである。例え
ば、データバス（２２００’）がローカルデータバス２
２０１とグローバルデータバス２２０２に分かれていな
い場合もその一つである。
【０２８８】図１４５は図１４０の半導体記憶装置にお
けるバスおよびバスアンプの動作波形の一例を示す図で
あり、バースト長８（８ビット単位：ＣＬ０〜ＣＬ７）
の読み出し動作を示している。図１４５に示されるよう
に、カラム選択信号ＣＬ０〜ＣＬ７を順次出力すること
により、制御信号φ１，φ２（φ１’，φ２’）により
ＰＲＤアンプ２３１０ｇおよび２３２０ｇをインターリ
ーブ駆動したＭＵＸ２３３０ｇの出力（データバスアン
プの出力Ｃ）として読み出しデータが得られることにな
る。
【０２８９】本第１１実施例では、データバスｂｕｓ，
／ｂｕｓ（２２０１，２２０２：２２００’）上にデー
タが無い場合にはデータバスのプリチャージを行ってい
るが、例えば、第１実施例のように、全くバスのプリチ
ャージをしないように構成することももちろん可能であ
り、その場合には、ローカルデータバスショートプリチ
ャージスイッチ（２００９）やグローバルデータバスの
ショートプリチャージスイッチ等が不要になる。さら
に、プリチャージを選択的に行うことも可能であり、す
ぐに次のリード（読み出し動作）が始まることがわかっ
ている場合には、プリチャージをしないとか、バスのプ
リチャージコマンドを外部から供給してプリチャージを
行うとか、或いは、プリチャージはライト（書き込み動
作）の前だけに行ってライトアンプ２１００の動作を円
滑に行わせるといった選択的な動作の仕様も可能であ
る。さらに、本第１１実施例におけるバスアンプ２３０
０ｇ（ＰＲＤアンプ２３１０ｇ，２３２０ｇ）はオート
ゼロ機能を有しているので、データ線に現れる電圧変化
が微小な場合でもデータの検出および増幅が可能であ
る。また、バスアンプ２３００ｇは、バスとバスアンプ
内のカレントミラーアンプ（２３０３ｇ）の入力との間
に容量を挿入しているため、アンプの入力をこのカレン
トミラーアンプのセンシティビティのもっとも大きいと
ころに設定することができる。その結果、さらに微小な
電位変化を増幅することが可能になる。なお、直接バス
と入力がつながっていると、バスの電位が入力電圧とな
るため、必ずしもカレントミラーアンプのセンシティビ
ティの大きいところで、アンプを使うことができない。
なお、本第１１実施例では、データバスアンプ（２３０
０ｇ）として第８実施例に対応したバスアンプを用いて
いるが、上述した各実施例で示したバスとバスアンプ方
式の全て（シングルエンドバスの場合も含む）に対して
置き換えが可能である。
【０２９０】図１４６は本発明の第５の形態に係る信号
伝送システムを適用した第１２実施例としての半導体記
憶装置の一例を模式的に示すブロック図である。図１４
６に示す第１２実施例の半導体記憶装置は、前述した図
１４０に示す第１１実施例の半導体記憶装置と同様の構
成となっているが、カラムデコーダ（カラムデコーダ
列）２１２０の構成が異なっている。前述した半導体記
憶装置のカラムデコーダ２０１２は、通常のＤＲＡＭと
同様に、カラムトランスファーゲートが重なって選択さ
れないようになっている。
【０２９１】すなわち、或る一系統のバスにおいては、
任意の１つのカラムトランスファーゲートがオンし、デ
ータがセンスアンプ２１００からローカルデータバス２
２０１およびグローバルデータバス２２０２に転送さ
れ、そして、データバスアンプ２３００ｇで増幅され
る。その後、バスのプリチャージが行われるが、このと
きより前の時間には全てのカラムトランスファーゲート
が閉じていなければならない。これは、バス（２２０
２）のプリチャージは所定の時間を要するため、プリチ
ャージ時間中にカラムトランスファーゲートを閉じてい
ないとセンスアンプ２１００のデータが壊れてしまうか
らである。
【０２９２】しかしながら、ＰＲＤ方式を採用した場合
には、このプリチャージ期間そのものが無くなるため、
カラムトランスファーゲートの全てを閉じる時間を設け
る必要が無い。また、ＰＲＤ方式では、元々、前のデー
タと次のデータが重なり合うことが可能なため、前のサ
イクルのカラムトランスファーゲートが閉じてしまう前
に次のトランスファーゲートを開けて、次のデータをデ
ータバスに出してしまうことが可能であり、従って、１
ビット前のカラムトランスファーゲートが必ず閉じてい
るようにする必要はないのである。本第１２実施例で
は、上記のことを積極的に採用してカラムデコーダ２１
２０を構成したものである。
【０２９３】図１４７は図１４６の半導体記憶装置にお
けるカラムデコーダ系の構成例を示すブロック図であ
り、図１４８は図１４６の半導体記憶装置におけるバス
およびバスアンプの動作波形の一例を示す図である。図
１４７において、参照符号２１２０ａおよび２１２０ｂ
は２つの系統（偶数および奇数用）のカラムデコーダ
（Ａ，Ｂ）を示し、２１２１ａおよび２１２１ｂは２つ
の系統のカラム系プリデコーダ（Ａ，Ｂ）を示し、そし
て、２１２２ａおよび２１２２ｂは２つの系統のカラム
選択線制御パルス生成回路（ＣＬパルス生成回路Ａ，
Ｂ）を示している。なお、参照符号２１２３はクロック
生成回路（成形回路）を示している。
【０２９４】図１４７に示されるように、本第１２実施
例におけるカラムデコーダ系（カラムデコーダ２１２
０）は、２系等のクロック信号（ＣＬＫ，／ＣＬＫ）に
より駆動され、例えば、正論理のクロックＣＬＫにより
駆動される第１の複数のカラムデコーダＡ（２１２０
ａ）と反転論理のクロック／ＣＬＫにより駆動される第
２の複数のカラムデコーダＢ（２１２０ｂ）とをカラム
系プリデコーダ２１２１ａ，２１２１ｂによりインター
リーブし、カラムトランスファーゲートを高速で且つ前
後のカラムトランスファーゲートを或る程度オーバーラ
ップさせるようにして駆動するように構成されている。
ここで、カラム系プリデコーダ２１２１ａには偶数段用
のカラムアドレス信号およびクロックＣＬＫが供給さ
れ、また、カラム系プリデコーダ２１２１ｂには奇数段
用のカラムアドレス信号およびクロック／ＣＬＫが供給
されている。また、図１４７図に示す例では、外部から
相補のクロックＣＬＫ，／ＣＬＫを直接供給するように
なっているが、例えば、破線で示すようなＰＬＬ等を使
ったクロック生成回路２１２３を設けることにより、ク
ロックＣＬＫ’からチップ内部でよりリジッドなクロッ
クＣＬＫ，／ＣＬＫを生成することにより、より一層の
高速動作が可能となる。
【０２９５】このように、前後のカラムトランスファー
ゲートの選択をオーバーラップさせると、これらのカラ
ムトランスファーゲートを切り替える密度を高くするこ
とができ、その結果、プリチャージ時間を除いただけの
時間よりも一層高速なデータ転送が可能になる。また、
カラムトランスファーゲートの選択をオーバーラップさ
せるように設計しない場合でも、ＰＲＤ方式は、本質的
にオーバーラップが問題にならない方式であるため、カ
ラムトランスファー選択信号（ＣＬ）のタイミングマー
ジンに余裕を持たせる設計が可能になる。
【０２９６】図１４８に示されるように、カラム選択信
号ＣＬ０〜ＣＬ７を順次出力することにより、制御信号
φ１，φ２（φ１’，φ２’）によりＰＲＤアンプ２３
１０ｇおよび２３２０ｇをインターリーブ駆動したＭＵ
Ｘ２３３０ｇの出力（データバスアンプの出力Ｃ）とし
て読み出しデータが得られることになる。ここで、本第
１２実施例では、カラムトランスファーゲートを開ける
時間を長くすることにより、データバス（２２０１、２
２０２）に出てくる電位を大きくし、動作マージンを増
大させることができる。なお、カラムトランスファーゲ
ートを開ける時間を上述した第１１実施例と同じ程度に
した場合にはさらなる高速化が可能になる。
【０２９７】図１４９は本発明の第５の形態に係る信号
伝送システムを適用した第１３実施例としての半導体記
憶装置の一例を模式的に示すブロック図である。図１４
９に示す第１３実施例の半導体記憶装置は、前述した図
１４６に示す第１２実施例の半導体記憶装置とほぼ同様
の構成となっているが、本第１３実施例では、さらに、
グローバルデータバス（２２０２）に対してＰＭＯＳ
（Ｐチャネル型ＭＯＳトランジスタ）のロード２４１３
を設けるようになっている。すなわち、相補のバスｂｕ
ｓ，／ｂｕｓ（グローバルデータバス２２０２）に対し
て、高電位電源（Ｖcc）側につったＰＭＯＳをそれぞれ
設けるようになっている。なお、各ＰＭＯＳのゲートに
は、所定のロード制御信号Ｖ1Lを供給して、例えば、デ
ータバスを使っているときのみロードをオン状態とする
ようになっている。
【０２９８】本第１３実施例は、例えば、カラムトラン
スファーゲートのＮＭＯＳの特性とセンスアンプ２１０
０内の高レベル側への駆動能力が低い等の理由によっ
て、何もしなければリード中にバスの電位が全体的に
（相補のバスの両方とも）低レベル側へ下がってきてし
まう場合を示すものである。すなわち、通常のバス方式
では、１ビットごとにプリチャージを行うので、バスの
電位が全体的に低レベル側へ下がってもまたすぐにプリ
チャージレベル（中間レベル）に戻されるが、ＰＲＤ方
式では、１ビットごとのバスプリチャージを行わないた
めに、例えば、バスの電位が全体的に低レベル側へ下が
ってしまうことになるのである。もちろん、ＰＲＤ方式
においては、例えば、バスが低レベルに張り付いてしま
った場合でもデータを再生することができるが、若干で
はあるが動作マージンが狭くなる。
【０２９９】図１５０は図１４９の半導体記憶装置にお
けるロードの有無によるデータバスの波形の違いを説明
するための図であり、図１５０（ａ）はロードを設けな
い場合のデータバス（２２０２）の波形図を示し、図１
５０（ｂ）はロード２４１３を設けた場合のデータバス
の波形図を示している。図１５０（ａ）と図１５０
（ｂ）との比較から明らかなように、ロードを設けない
場合（図１５０（ａ))には、バス（グローバルデータバ
ス２２０２）の電位が全体的に低レベル側へ下がってし
まうのが、ロード２４１３を設けた場合（図１５０
（ｂ))には、バス（グローバルデータバス２２０２）の
全体的なレベルは中間レベルを維持することになるのが
わかる。
【０３００】ここで、ロード２４１３の大きさは、例え
ば、センスアンプ２１００（図１４４参照）内のラッチ
（２１０１）で使われているＰＭＯＳ（Ｐチャネル型Ｍ
ＯＳトランジスタ）とほぼ同程度の大きさであり、面積
増はとても小さい。このように、ロード２４１３を設け
ることにより、バスアンプ２３００ｇ（２３００）の動
作マージンを大きくすることができる。
【０３０１】図１５１は図１４９の半導体記憶装置にお
けるロードの例を示す図である。すなわち、ロード２４
１３は、図１４９に示すようなＰＭＯＳ以外にも、図１
５１（ａ）〜図１５１（ｉ）に示すような様々な構成の
ものを適用することができる。図１５１（ａ）は、ロー
ド２４１３として相補のバスｂｕｓ，／ｂｕｓ（グロー
バルデータバス２２０２）に対して、高電位電源（Ｖc
c）側につったＮＭＯＳをそれぞれ設けたものであり、
各ＮＭＯＳのゲートには、所定のロード電圧（高レベル
の電圧）Ｖ2Lが印加されている。図１５１（ｂ）は、ロ
ード２４１３としてバスｂｕｓ，／ｂｕｓに対して、高
電位電源に接続した抵抗をそれぞれ設けたものであり、
図１５１（ｃ）は図１５１（ｂ）の各抵抗と高電位電源
との間に対して、ゲートにイネーブル信号／ｅｎが供給
されたＰＭＯＳを設けるようにしたものである。
【０３０２】図１５１（ａ）は、ロード２４１３として
相補のバスｂｕｓ，／ｂｕｓ（グローバルデータバス２
２０２）に対して、高電位電源（Ｖcc）側につったＮＭ
ＯＳをそれぞれ設けたものであり、各ＮＭＯＳのゲート
には、所定のロード制御信号（イネーブル信号）Ｖ2Lが
供給され、データバスを使っているときのみロードをオ
ン状態（接続状態）とするようになっている。図１５１
（ｂ）は、ロード２４１３としてバスｂｕｓ，／ｂｕｓ
に対して、高電位電源に接続した抵抗をそれぞれ設けた
ものであり、図１５１（ｃ）は図１５１（ｂ）の各抵抗
と高電位電源との間に対して、ゲートにイネーブル信号
／ｅｎが供給されたＰＭＯＳを設けるようにしたもので
ある。すなわち、ロード２４１３としてＰＭＯＳ或いは
ＮＭＯＳを使うときには、データバスを使っているとき
のみロードをオン状態とすることができるが、抵抗を使
った場合には、図１５１（ｃ）のようにスイッチング制
御するトランジスタ（図では、ＰＭＯＳ）を設ければよ
い。
【０３０３】図１５１（ｄ）〜図１５１（ｆ）は、何も
しなければリード中にバスの電位が全体的に（相補のバ
スの両方とも）高レベル側へ上がってしまう場合を示す
ものである。図１５１（ｄ）では、ロード２４１３とし
て相補のバスｂｕｓ，／ｂｕｓに対して、低電位電源
（Ｖss）側につったＮＭＯＳをそれぞれ設けたものであ
り、各ＮＭＯＳのゲートには、所定のロード制御信号
（イネーブル信号）Ｖ3Lが供給され、データバスを使っ
ているときのみロードをオン状態とするようになってい
る。図１５１（ｅ）は、ロード２４１３としてバスｂｕ
ｓ，／ｂｕｓに対して、低電位電源に接続した抵抗をそ
れぞれ設けたものであり、図１５１（ｆ）は図１５１
（ｄ）において、ＮＭＯＳをＰＭＯＳに置き替えたもの
である。なお、各ＰＭＯＳのゲートには、所定のロード
制御信号（イネーブル信号）Ｖ4Lが供給されている。
【０３０４】図１５１（ｇ）〜図１５１（ｉ）は、高電
位電源Ｖccおよび低電位電源Ｖss以外の他の電位（Ｖt
t）につる場合を示すものであり、図１５１（ｇ）は、
ロード２４１３として相補のバスｂｕｓ，／ｂｕｓに対
して、所定の電位（Ｖtt）につったＰＭＯＳをそれぞれ
設けたものであり、図１５１（ｈ）は、ＮＭＯＳをそれ
ぞれ設けたものであり、そして、図１５１（ｉ）は、Ｐ
ＭＯＳおよびＮＭＯＳより成るトランスファゲートをそ
れぞれ設けたものである。なお、Ｖ5L〜Ｖ7L（／Ｖ7L）
は、それぞれ制御信号（イネーブル信号）を示してお
り、データバスを使っているときのみロードをオン状態
（接続状態）とするようになっている。
【０３０５】図１５２〜図１５４は本発明の第５の形態
に係る信号伝送システムを適用した第１３実施例の半導
体記憶装置におけるロードの取り付け位置の例を示す図
である。すなわち、上述したようなロード（２４１３）
は、図１４９に示すように、グローバルデータバス２２
０２に１つだけ設ける以外に、グローバルデータバス２
２０２中に分散して配置したり（図１５２参照）、ロー
カルデータバス２２０１側に設けたり（図１５３参
照）、或いは、グローバルデータバス２２０２およびロ
ーカルデータバス２２０１の両方に設ける（図１５４参
照）ように構成してもよい。
【０３０６】図１５５は本発明の第５の形態に係る信号
伝送システムを適用した第１４実施例としての半導体記
憶装置の一例を模式的に示すブロック図である。本第１
４実施例は、基本的には上述の第１３実施例と同様であ
るが、ロード２４１３がバスに対してＰＭＯＳのクロス
カップルになっている。図１５５に示すように、ロード
２４１３を相補のバスｂｕｓ，／ｂｕｓに対するＰＭＯ
Ｓのクロスカップルとして構成した場合、該相補のバス
のうち高レベル方向への移動量は、前述した第１３実施
例のような単純なロードを使用した場合より大きくな
る。また、第１３実施例（図１４９）の場合には、高レ
ベルおよび低レベルに関わらず、同じ速度で高電位（高
レベル）の方向へバスの電位が高くなるが、本第１４実
施例では、低電位（低レベル）の方向へ動くデータバス
の高レベル方向への移動はより少なくなる。すなわち、
本第１４実施例では、データバス（２２０２）がある電
位に張り付くのを防ぐだけでなく、センスアンプ（２１
００）によるバスのドライブを補う増幅作用もある。し
たがって、動作マージンをより一層増大させることがで
きる。
【０３０７】図１５６は本発明の第５の形態に係る信号
伝送システムを適用した第１３実施例および第１４実施
例によるロードを設けた場合のデータバスの波形を比較
して示す図である。図１５６（ａ）に示す第１３実施例
の波形と、図１５６（ｂ）に示す本第１４実施例の波形
との比較から明らかなように、本第１４実施例によれ
ば、バスアンプ（ＰＲＤ方式データバスアンプ２３０
０）の動作マージンをより一層増大可能なことがわか
る。
【０３０８】なお、図１５５に示す例において、ロード
２４１３は、データバスを使用しないときにオフ状態と
するために、イネーブル信号／ｅｎがゲートに供給され
たもう１つのＰＭＯＳが設けられている。図１５７は図
１５５の半導体記憶装置に適用されるロードの変形例を
示す図である。
【０３０９】図１５７に示されるように、本第１４実施
例において、例えば、データバスが高電位（高レベル）
側にシフトしていってしまうような場合には、図１５５
に示すロードのＰＭＯＳクロスカップルをＮＭＯＳクロ
スカップルとし、且つ、低電位（低レベル）側に引っ張
るように構成すればよい。なお、図１５７の変形例で
は、イネーブル信号ｅｎがゲートに供給されたもう１つ
のＮＭＯＳを設けて、データバスを使用しないときにロ
ード２４１３をオフ状態（遮断状態）とするようになっ
ている。
【０３１０】以上の第１４実施例においても、ロード２
４１３の設ける位置としては、図１５２〜図１５４を参
照して説明したように、グローバルデータバス２２０２
に１つだけ或いは複数個を分散して設けたり、ローカル
データバス２２０１側に設けたり、若しくは、グローバ
ルデータバス２２０２およびローカルデータバス２２０
１の両方に設けるように構成することができる。
【０３１１】図１５８は本発明の第５の形態に係る信号
伝送システムを適用した第１５実施例としての半導体記
憶装置の一例を模式的に示すブロック図である。本第１
５実施例の半導体記憶装置は、基本的には、図１４９の
第１３実施例、或いは、図１５３の第１４実施例と同様
のものであるが、センスアンプ２１００の構成が異なっ
ている。すなわち、本第１５実施例では、センスアンプ
２１００として、ビット線のレベルをそのまま増幅して
リードデータバス（ＲＤＢ，／ＲＤＢ）に出力するダイ
レクトセンスアンプ（ゲート受けセンスアンプ）を適用
したものである。
【０３１２】図１５９は図１５８の半導体記憶装置に適
用されるセンスアンプの一例を示す回路図である。図１
５９において、参照符号２１０３ビット線プリチャージ
回路、２１０４はビット線トランスファーゲート、２１
０５は読み出し制御回路（センスアンプ部）、２１０６
は書き込み制御回路、そして、２１０７はラッチ回路を
示している。また、参照符号ＢＴＥはビット線トランス
ファーイネーブル信号、ＲＤＢ，／ＲＤＢはリードデー
タバス、ＷＤＢ，／ＷＤＢはライトデータバス、ＷＥは
ライトイネーブル信号、ＰＬＥおよびＮＬＥはＰＭＯＳ
およびＮＭＯＳラッチイネーブル信号、Ｖｐｒはビット
線プリチャージレベル、ＰＲＥはビット線プリチャージ
信号を示している。
【０３１３】図１５９に示すセンスアンプは、通常のラ
ッチ型のもの（例えば、図１４４参照）とは異なり、読
み出し制御回路２１０５によりリードデータをゲート受
けで直接リードデータバスＲＤＢ，／ＲＤＢに出力する
ようになっている。この方式を採用することにより、デ
ータのアクセスタイムをより一層高速化することが可能
になる。ここで、データのアクセスタイムを早くすると
いう意味では、通常のゲート受けセンス方式と差はない
が、通常のラッチ型センスアンプ（例えば、図１４４の
ラッチ型センスアンプ部）ではなく、ゲート受けセンス
方式のセンスアンプ部（読み出し制御回路２１０５）を
ＰＲＤ方式のバスと併用することで、より一層アクセス
タイムを向上させることができる。
【０３１４】また、ＰＲＤ方式を採用したバスにおい
て、ワーストケースとして、相補バスの電位が完全に高
レベル“Ｈ”と低レベル“Ｌ”になっており、このと
き、センスアンプのデータとバスのデータが逆である場
合には、カラムトランスファーゲートの開いている時間
が或る時間より長いとき、センスアンプのデータが反転
してしまう（データが壊れる）危険がある。従って、通
常のラッチ型センスアンプを使用した場合、カラムトラ
ンスファーゲートを開けていられる時間に制限が生じて
しまうことになる。もっとも、設計を最適化すればラッ
チ型でも回避することは可能ではある。そこで、本第１
５実施例のように、ゲート受けセンス型のセンスアンプ
（ダイレクトセンスアンプ）にするとデータバス（ＲＤ
Ｂ，／ＲＤＢ）の電位に対して、センスアンプのデータ
はあまり影響されないため、高速化ばかりでなく、動作
および設計のマージンを飛躍的に増大させることが可能
になる。なお、ダイレクトセンスアンプの例としては、
例えば、G. Kitsukawa et al.,"A 23-ns 1-Mb BiCMOS D
RAM", IEEE Journal of Solid-State Circuits, Vol.2
5, No. 5, October 1990 が参照される。
【０３１５】図１６０は図１５８の半導体記憶装置の動
作の一例を説明するための波形図である。図１６０に示
す波形図は、バースト長８（８ビット単位：ＣＬ０〜Ｃ
Ｌ７）の読み出し動作で、データ転送前後のバス（ＲＤ
Ｂ，／ＲＤＢ）のプリチャージレベル（Ｖｐｒ）を高レ
ベル“Ｈ”（Ｖcc）とした場合を示している。すなわ
ち、バスのプリチャージレベルに関しては、レベルが高
い方がＮＭＯＳのゲート受けのセンスアンプのバスに対
する駆動力を大きくすることができる。なお、この場合
には、ロードを小さめにすると好ましい。
【０３１６】図１６１は図１５８の半導体記憶装置の動
作の他の例を説明するための波形図である。図１６１に
示す波形図は、バースト長１６（１６ビット単位：ＣＬ
０〜ＣＬ１５）の読み出し動作で、バスのプリチャージ
レベルを高レベル“Ｈ”と低レベル“Ｌ”との間で、高
レベル側寄りにした場合を示している。この場合は、図
１６０の場合よりもロードの能力を高めている。
【０３１７】なお、本第１５実施例では、ＮＭＯＳゲー
ト受けセンスを採用しているが、ＰＭＯＳゲート受けに
しても構わないのはいうまでもない。図１６２は本発明
の第５の形態に係る信号伝送システムを適用した第１６
実施例としての半導体記憶装置における要部構成を示す
回路図である。図１６２に示されるように、本第１６実
施例は、図１５９に示す第１５実施例におけるＮＭＯＳ
ゲート受けのセンスアンプ部（読み出し制御回路２１０
５）を、ＣＭＯＳのゲート受けのセンスアンプ部（読み
出し制御回路２１０５’）として構成したものであり、
他の構成は第１５実施例と同様である。なお、ＰＲＤ方
式と組み合わせる場合には、回路の占有面積は大きくな
るものの、読み出し制御回路２１０５’をＣＭＯＳで構
成した方が動作的には好ましい。
【０３１８】図１６３は本発明の第５の形態に係る信号
伝送システムを適用した第１７実施例としての半導体記
憶装置の一例を模式的に示すブロック図である。本第１
７実施例は、前述した図１５５の第１４実施例と基本的
には同様の構成となっているが、バスが第１４実施例の
ように、ローカルデータバス２２０１およびグローバル
データバス２２０２に分かれておらず、各データバス２
２００に対して、それぞれライトアンプ２０１０および
バスアンプ（ＰＲＤ方式データバスアンプ）２３００を
設けるようになっている。また、ロード２４１３および
データバスプリチャージ回路２４０２も各データバス２
００２ごとに設けられている。
【０３１９】すなわち、各ＰＲＤ方式データバスアンプ
２３００は、カラムのトランスファーゲートから転送さ
れるデータを直接受け取って増幅するようになってい
る。なお、ＰＲＤ方式データバスアンプ２３００は、第
１４実施例と同様のものを使用するようになっている。
図１６４は図１６３の半導体記憶装置におけるバスおよ
びバスアンプの動作波形の一例を示す図であり、図１６
５は図１６３の半導体記憶装置におけるバスおよびバス
アンプの動作波形の他の例を示す図である。
【０３２０】図１６４に示されるように、本１７実施例
では、データバス２２００がローカルおよびグローバル
データバス（２２０１，２２０２）というように長く形
成されていないため、すなわち、データバス２２００の
長さが短くされているため、バスの振幅を大きくするこ
とができ、動作マージンを増大することができる。この
ことは、図１６５に示されるように、カラムの選択サイ
クルを短くして、バスの振幅レベルを第１４実施例と同
程度にすれば、さらなる高速転送が可能になることに対
応している。
【０３２１】ここで、上記の本第１７実施例の効果は、
ローカルデータバス（２２０２）およびグローバルデー
タバス（２２０２）というようにバスを分けていたのを
１つのデータバス２２００にまとめたからではなく、た
とえば階層化されたデータバスでも全長を短くしてバス
の時定数を小さくすれば同様の効果が得られるのは言う
までもない。
【０３２２】ところで、半導体記憶装置においては、Ｐ
ＲＤ方式に限らずセンスアンプからローカルデータバス
（ローカルデータバスがない場合もあるが）およびグロ
ーバルデータバスにデータが出て、このデータがメモリ
アレイ（メモリセルアレイ）の端にあるデータバスアン
プに到達して増幅される。もし、このメモリアレイの単
位が大きい場合には、センスアンプからバスアンプまで
の距離に違いが出て来るため、カラムトランスファーゲ
ートが開いてからバスアンプにデータが到達するまでの
時間に、センスアンプまでの位置に応じて差が生じるこ
とになる。特に、データ転送レートに対してデータのデ
ータバスへの到着時間の差が大きくなってくるような高
速動作において、ＰＲＤ方式の場合は、バスアンプをク
ロックで動かしているため誤動作が生じる危険がある。
そのため、センスアンプの位置によるデータのスキュー
ずれを解消することができれば、ＰＲＤ方式による高速
化がさらに高周波側まで可能になる。そこで、次の第１
８実施例は、スキューずれを補償するメモリアレイ（半
導体記憶装置）の構成および動作に関するものである。
【０３２３】図１６６は本発明の第５の形態に係る信号
伝送システムを適用した第１８実施例としての半導体記
憶装置の要部構成を模式的に示すブロック図である。図
１６６において、参照符号２００２ａはメインワードデ
コーダ、２００２ｂはサブワードデコーダ、２１００は
センスアンプ列、２２０１はローカルデータバス対、２
２０２はグローバルデータバス対、そして、２３００は
データバスアンプ（ＰＲＤ方式データバスアンプ）を示
している。
【０３２４】図１６６に示す半導体記憶装置は、３２Ｍ
ビットのメモリセルアレイの一部（半分の１６Ｍビット
のブロック：１６Ｍブロック）を示すものであり、この
１６Ｍブロックは、ロウ方向（Ｘ方向：縦方向）におい
て、大きく８つのブロック（２Ｍブロック）に分かれて
いる。ここで、各２Ｍブロックは、メモリセルアレイ２
００１、サブワードデコーダ列２００２ｂ、センスアン
プ列２１００、ローカルデータバス２２０１、および、
グローバルデータバス２２０２等を備え、各グローバル
データバス２２０２に対してバスアンプ２３００が設け
られている。ここで、各データバス（２２０１，２２０
２）はＰＲＤ方式のバスであり、データバスアンプ２３
００もＰＲＤ方式のバスアンプである。
【０３２５】図１６７は図１６６の半導体記憶装置にお
けるバスアンプの一例を示す図、図１６８は図１６７の
バスアンプにおけるＰＲＤアンプの構成単位の一例を示
す回路図、そして、図１６９は図１６７のバスアンプに
おけるマルチプレクサの一例を示す回路図である。ここ
で、図１６７〜図１６９は前述した第１１実施例の図１
４１〜図１４３に対応するものである。
【０３２６】図１７０は本発明の第５の形態に係る信号
伝送システムを適用した第１８実施例の半導体記憶装置
におけるカラムデコーダ系の一構成例を示すブロック図
である。図１７０において、参照符号２１２０ａおよび
２１２０ｂは２つの系統（偶数および奇数アドレス用）
のカラムデコーダ（Ａ，Ｂ）を示し、２１２１ａおよび
２１２１ｂは２つの系統のカラム系プリデコーダ（Ａ，
Ｂ）を示し、そして、２１２２ａ’および２１２２ｂ’
は２つの系統のディレイ調整機能付きカラム選択線制御
パルス生成回路（ディレイ調整機能付きＣＬパルス生成
回路Ａ，Ｂ）を示している。なお、参照符号２１２３は
クロック生成回路（成形回路）を示している。
【０３２７】図１７０に示されるように、本第１８実施
例におけるカラムデコーダ系（カラムデコーダ２１２
０）は、２系等のクロック信号（ＣＬＫ，／ＣＬＫ）に
より駆動され、例えば、正論理のクロックＣＬＫにより
駆動される第１の複数のカラムデコーダＡ（２１２０
ａ）と反転論理のクロック／ＣＬＫにより駆動される第
２の複数のカラムデコーダＢ（２１２０ｂ）とをカラム
系プリデコーダ２１２１ａ，２１２１ｂによりインター
リーブし、カラムトランスファーゲートを高速で且つ前
後のカラムトランスファーゲートを或る程度オーバーラ
ップさせるようにして駆動するように構成されている。
ここで、カラム系プリデコーダ２１２１ａには偶数段用
のカラムアドレス信号およびクロックＣＬＫが供給さ
れ、また、カラム系プリデコーダ２１２１ｂには奇数段
用のカラムアドレス信号およびクロック／ＣＬＫが供給
されている。
【０３２８】すなわち、カラムデコーダ２１２０ａ，２
１２０ｂには、カラムアドレスデコード信号およびカラ
ムパルス信号が供給され、アドレスが確定した後にカラ
ムパルス（カラム選択線制御パルスＣＬ）が供給され、
このカラムパルスに同期してカラムトランスファーゲー
トが動作する。ディレイ調整機能付きＣＬパルス生成回
路２１２２ａ’，２１２２ｂ’には、クロック（ＣＬ
Ｋ）とＲＡＳ系のロウアドレス（プリデコードアドレス
信号）が入力する。すなわち、このプリデコードアドレ
ス信号は、ロウアドレスのうちで８つのブロックのどれ
かを特定するためのアドレス（３ビット分）の信号であ
る。なお、この例では、３ビット分のプリデコード信号
が入力されているが、それの限定されるものではなく、
要するにＲＡＳ系のブロックを選択できるアドレス信号
が入ればよいのである。
【０３２９】なお、図１７０図に示す例では、外部から
相補のクロックＣＬＫ，／ＣＬＫを直接供給するように
なっているが、例えば、破線で示すようなＰＬＬ等を使
ったクロック生成回路２１２３を設けることにより、ク
ロックＣＬＫ’からチップ内部でよりリジッドなクロッ
クＣＬＫ，／ＣＬＫを生成することにより、より一層の
高速動作が可能となる。
【０３３０】図１７１は図１７０におけるＣＬパルス発
生回路（ディレイ調整機能付きＣＬパルス生成回路２１
２２ａ’，２１２２ｂ’）の一例を示す図である。図１
７１に示されるように、本第１８実施例におけるディレ
イ調整機能付きＣＬパルス生成回路２１２２ａ’（２１
２２ｂ’）は、各ＮＭＯＳのソース側に設けた容量の大
きさをＲＡＳプリデコードアドレスに応じて変化させ
（Ｃ０＞Ｃ１＞…＞Ｃ７）、データバスアンプ（２３０
０）からの距離が遠くなるにつれて立ち上がりが早くな
るようなカラムパルス（カラム選択線制御パルスＣＬ）
を生成するように構成されている。すなわち、ＣＬパル
ス生成回路２１２２ａ’は、カラムトランスファーゲー
トがデータバスアンプから遠いほど早く立ち上がるよう
に、換言すると、データバスアンプ２３００から遠いア
レイ２００１ほど、センスアンプ２１００からデータバ
ス２２００（２２０１，２２０２）上にデータが転送さ
れるタイミングが早くなるように、カラムパルスＣＬを
生成するようになっている。なお、カラムパルス（Ｃ
Ｌ）をＣＬパルス生成回路およびデータバスアンプから
の距離に関わらず同じタイミングで生成し、ＣＬパルス
生成回路およびデータバスアンプに近いセンスアンプほ
どデータバスアンプ内で使用する制御信号（φ１，φ
２）の生成をより早めに行い、且つ、ＣＬパルス生成回
路およびデータバスアンプから遠いセンスアンプほどデ
ータバスアンプ内で使用する制御信号（φ１，φ２）の
生成をより遅めに行って、データバスアンプ内で使用す
る制御信号を該データバスアンプに到達したデータが有
効になる部分（例えば、ビットタイムの後半部分）にく
るように構成してもよい。
【０３３１】図１７２は図１７１の６６のＣＬパルス発
生回路（ディレイ調整機能付きＣＬパルス生成回路）の
動作を説明するための図である。データ（読み出しデー
タ）は、ローカルデータバス２２０１およびグローバル
データバス２２０２を通って、データバスアンプ２３０
０（２３００ｇ）に到達するが、これに要する時間はデ
ータバスアンプ２３００から遠いアレイ（メモリセルア
レイ２００１）から出たデータほど大きくなる。
【０３３２】そこで、図１７２に示されるように、ＣＬ
パルス生成回路２１２２ａ’（２１２２ｂ’）により、
データバスアンプ２３００から遠いほど早く立ち上がる
ようなカラムパルスＣＬを生成することによって、どこ
のアレイから出たデータもデータバスアンプ２３００に
同じ時間に到達するように構成する。すなわち、ディレ
イ調整機能付きＣＬパルス生成回路２１２２ａ’，２１
２２ｂ’でのパルスの立ち上がり時間を、該データバス
での遅延＋カラムトランスファーゲートを駆動する信号
線の遅延を相殺するように制御することで、データバス
アンプ２３００でのデータの到着時間をいつも同じタイ
ミングにすることができ、データ確定をいつも一定にす
ることが可能となる。なお、ＰＲＤ方式のバスアンプは
クロック動作するので、データがいつも同じタイミング
で来るようにすることにより、高速動作でのアンプの誤
動作を防ぐことができる。すなわち、この方式により、
ＰＲＤ方式のメモリバスのより高いレベルでの高速動作
が可能となる。
【０３３３】もちろん、この例では３２Ｍブロックをロ
ウ方向に８ブロックに分けているが、このブロック数に
限るものではなく、またメモリ容量もこれに限るもので
はない。さらに、ロウブロックのデータバスアンプから
の距離によりカラムパルス信号（ＣＬ）の立ち上がりを
前倒しする、或いは、データバスアンプに近いブロック
ほどカラムパルス信号の立ち上がりを遅くする方式であ
れば構わない。また、上記の例ではローカルデータバス
上でスキューずれが生じないよう長さのローカルデータ
バス長にしている。
【０３３４】図１７３は図１６６の半導体記憶装置にお
けるバスアンプの他の例を示す図、図１７４は図１７３
のバスアンプにおけるＰＲＤアンプの構成単位の一例を
示す回路図、そして、図１７５は図１７３のバスアンプ
におけるラッチの一例を示す回路図である。ここで、図
１７３〜図１７５は前述した第９実施例の図１２９〜図
１３１に対応するものである。
【０３３５】このように、前述した第９実施例を適用し
た場合でも、上述した図１６７〜図１６９に示すバスア
ンプよりは転送レートは低下するものの、従来の半導体
記憶装置よりは高速なデータ転送が可能である。なお、
図１７３〜図１７５に示すバスアンプ（ＰＲＤ方式デー
タバスアンプ２３００ｅ）を適用した場合には、図１６
７〜図１６９に示すバスアンプ（２３００ｇ）よりも回
路の占有面積を低減することができるというメリットが
ある。
【０３３６】図１７６は本発明の第５の形態に係る信号
伝送システムを適用した第１８実施例の半導体記憶装置
におけるカラムデコーダ系の他の構成例を示すブロック
図である。図１７６と図１７０との比較から明らかなよ
うに、図１７６に示すカラムデコーダ系の構成例は、イ
ンターリーブをしないようになっており、クロック（正
論理のクロックＣＬＫ）によりカラムデコーダ２１２０
を駆動するようになっている。なお、図１７０の説明に
おいても述べたように、図１７６図の破線で示すような
ＰＬＬ等を使ったクロック生成回路２１２３を設け、ク
ロックＣＬＫ’からチップ内部でよりリジッドなクロッ
クＣＬＫを生成することもできる。
【０３３７】図１７７は本発明の第５の形態に係る信号
伝送システムを適用した第１９実施例としての半導体記
憶装置の要部構成を模式的に示すブロック図であり、図
１７８は図１７７の半導体記憶装置に適用されるＣＬパ
ルス発生回路の一例を示す図である。ここで、図１７７
および図１７８は、前述した第１８実施例を示す図１６
６および図１７１に対応するものである。
【０３３８】すなわち、図１７７に示されるように、本
第１９実施例では、メモリセルアレイ（アレイ）の１６
Ｍブロックをロウ方向（Ｘ方向：縦方向）において、大
きく４つのブロック（４Ｍブロック）に分けたものであ
り、他の構成は第１８実施例と同様である。ただし、図
１７８に示されるように、ＣＬパルス発生回路（ディレ
イ調整機能付きＣＬパルス生成回路２１２２ａ’，２１
２２ｂ’）におけるディレイ値の制御は、ＮＭＯＳのソ
ースに設けた容量の大きさを変化させるのではなく、縦
列接続した遅延段（ナンドゲートおよびインバータによ
る遅延ユニット）の数により、データバスアンプ（２３
００）からの距離が遠くなるにつれて立ち上がりが早く
なるようなカラムパルス（カラム選択線制御パルスＣ
Ｌ）を生成するように構成されている。なお、この遅延
段の構成は、様々に変化させることができるのはいうま
でもない。
【０３３９】上述したように、本発明の第５の形態の各
実施例においては、半導体記憶装置（ＤＲＡＭ）に適用
した場合を主に説明したが、本発明の信号伝送システム
は、その適用がＤＲＡＭに限定されるものではないのは
もちろんである。以上において、本発明に係る信号伝送
システムは、複数の半導体チップ（ＬＳＩ）間を繋ぐバ
スシステムに限定されず、様々な回路ブロック間の信号
線に適用することができる。
【０３４０】
【発明の効果】以上、詳述したように、本発明の第１の
形態に係る信号伝送システムによれば、終端抵抗を信号
伝送路の特性インピーダンスより大きくし、ドライバ回
路の出力抵抗を大きくし、或いは、信号伝送路に直列に
ダンピング抵抗を設けることによって、信号電力を大幅
に減少することができる。また、本発明の第２の形態に
係る信号伝送システムのレシーバ回路によれば、信号伝
送システムにおいて生じる符号間干渉を、過去の信号か
ら予測して除去することにより、高速動作においても正
確なデータの受信（伝送）を行うことができる。
【０３４１】さらに、本発明の第３の形態に係る信号伝
送システムによれば、クロック線と信号線（信号伝送
路）との対称性を要求せずにタイミング信号を生成する
ことができ、しかも、送信デバイスが切り替わったとき
のギャップを最小限にすることができる。また、本発明
の第４の形態に係る信号伝送システムによれば、クロッ
ク系と信号系の配置の自由度を向上させ、素子が切り替
わったときのギャップを最小限にすることが容易で、し
かも、消費電力の少ない信号伝送系を構成することが可
能となる。
【０３４２】そして、本発明の第５の形態に係る信号伝
送システムによれば、データバスのプリチャージは行わ
ずに高速のデータ転送が可能となる。また、１ビット当
たりのデータによるバスのレベル変化量を少なくしてデ
ータを送ることができるため、バスの消費電力も低減す
ることができる。
【図面の簡単な説明】
【図１】従来の信号伝送システムの一例を概略的に示す
ブロック図である。
【図２】本発明が適用される信号伝送システムの原理構
成を示すブロック図である。
【図３】従来の一般的な信号伝送システムにおける符号
の長さと応答時間との関係を示す図である。
【図４】本発明の信号伝送システムにおける符号の長さ
と応答時間との関係を示す図である。
【図５】本発明に係る信号伝送システムにおけるレシー
バ回路の一構成例を示す図である。
【図６】図５のレシーバ回路の動作を説明するための図
である。
【図７】本発明が適用される信号伝送システムの一実施
例を示すブロック回路図である。
【図８】図７の信号伝送システムにおける各メモリブロ
ックにおける信号波形を示す図である。
【図９】本発明の第１の形態に係る信号伝送システムの
第１実施例を示すブロック図である。
【図１０】本発明の第１の形態に係る信号伝送システム
の第２実施例を示すブロック図である。
【図１１】本発明の第１の形態に係る信号伝送システム
の第３実施例を示すブロック図である。
【図１２】本発明の第２の形態に係る信号伝送システム
のレシーバ回路の第１実施例を示すブロック回路図であ
る。
【図１３】本発明の第２の形態に係る信号伝送システム
のレシーバ回路の第２実施例を示すブロック回路図であ
る。
【図１４】本発明の第２の形態に係る信号伝送システム
のレシーバ回路の第３実施例を示すブロック回路図であ
る。
【図１５】本発明の第２の形態に係る信号伝送システム
のレシーバ回路の第４実施例を示すブロック回路図であ
る。
【図１６】図５のレシーバ回路におけるオートゼロ・コ
ンパレータの一例を示す回路図である。
【図１７】図５のレシーバ回路におけるオートゼロ・コ
ンパレータの他の例を示す回路図である。
【図１８】図５のレシーバ回路におけるオートゼロ・コ
ンパレータのさらに他の例を示す回路図である。
【図１９】本発明の信号伝送システムが適用される第１
の例を示すブロック図である。
【図２０】本発明の信号伝送システムが適用される第２
の例を示すブロック図である。
【図２１】本発明の信号伝送システムが適用される第３
の例を示すブロック図である。
【図２２】本発明の信号伝送システムが適用される第４
の例を示すブロック図である。
【図２３】本発明の信号伝送システムが適用される第５
の例を示すブロック図である。
【図２４】本発明の信号伝送システムが適用される第６
の例を示すブロック図である。
【図２５】従来の信号伝送システムの他の例を概略的に
示すブロック図である。
【図２６】本発明の第３の形態としての信号伝送システ
ムの原理構成を示すブロック図である。
【図２７】図２６の信号伝送システムの動作を説明する
ための図（その１）である。
【図２８】図２６の信号伝送システムの動作を説明する
ための図（その２）である。
【図２９】本発明の第３の形態に係る信号伝送システム
の第１実施例を示すブロック図である。
【図３０】図２９の信号伝送システムの変形例を示すブ
ロック図である。
【図３１】本発明の第３の形態に係る信号伝送システム
における各デバイスの要部構成の一例を示すブロック図
である。
【図３２】本発明の第３の形態に係る信号伝送システム
における各デバイスの要部構成の他の例を示すブロック
図である。
【図３３】本発明の第３の形態に係る信号伝送システム
の第２実施例を示すブロック図である。
【図３４】本発明の第３の形態に係る信号伝送システム
の第３実施例を示すブロック図である。
【図３５】図３４の信号伝送システムの変形例を示すブ
ロック図である。
【図３６】本発明の第３の形態に係る信号伝送システム
の第４実施例を示すブロック図である。
【図３７】本発明の第３の形態に係る信号伝送システム
におけるドライバ回路の一例を示す回路図である。
【図３８】本発明の第３の形態に係る信号伝送システム
の第５実施例を示すブロック図である。
【図３９】本発明の第３の形態に係る信号伝送システム
の第６実施例を示すブロック図である。
【図４０】本発明の第３の形態に係る信号伝送システム
の第７実施例を示すブロック図である。
【図４１】本発明の第３の形態に係る信号伝送システム
における共通タイミング信号生成回路の一例を示す回路
図である。
【図４２】本発明の第３の形態に係る信号伝送システム
における共通タイミング信号生成回路の他の例を示す回
路図である。
【図４３】図４２の共通タイミング信号生成回路におけ
るコンパレータの一例を示す回路図である。
【図４４】本発明の第３の形態に係る信号伝送システム
における共通タイミング信号生成回路のさらに他の例を
示す回路図である。
【図４５】本発明の第３の形態に係る信号伝送システム
の第８実施例を示すブロック図である。
【図４６】本発明の第３の形態に係る信号伝送システム
におけるクロック分配用の伝送路の一例を示す図であ
る。
【図４７】本発明の第４の形態に係る信号伝送システム
の原理構成を示すブロック図である。
【図４８】図４７の信号伝送システムの動作を説明する
ためのタイミング図である。
【図４９】本発明の第４の形態に係る信号伝送システム
の第１実施例を示すブロック図である。
【図５０】図４９の信号伝送システムに適用される共通
タイミング信号生成回路の一例を示すブロック図であ
る。
【図５１】図４９の信号伝送システムに適用される往き
クロック生成回路の一例を示すブロック図である。
【図５２】図４９の信号伝送システムに適用される共通
タイミング信号生成回路の他の例を示すブロック図（そ
の１）である。
【図５３】図４９の信号伝送システムに適用される共通
タイミング信号生成回路の他の例を示すブロック図（そ
の２）である。
【図５４】図４９の信号伝送システムに適用される復り
クロック生成回路の一例を示すブロック図である。
【図５５】図４９の信号伝送システムの共通タイミング
信号生成回路に適用される位相比較回路の一例を示す回
路図である。
【図５６】図４９の信号伝送システムの共通タイミング
信号生成回路に適用される制御回路の一例を示すブロッ
ク図である。
【図５７】図４９の信号伝送システムの共通タイミング
信号生成回路に適用される可変遅延回路の一例を示す回
路図である。
【図５８】本発明の第４の形態に係る信号伝送システム
の第２実施例を示すブロック図である。
【図５９】本発明の第４の形態に係る信号伝送システム
の第３実施例を示すブロック図である。
【図６０】本発明の第４の形態に係る第４実施例として
の信号伝送システムに適用される往きクロック生成回路
の一例を示すブロック図である。
【図６１】本発明の第４の形態に係る第５実施例として
の信号伝送システムに適用される復りクロック生成回路
の一例を示すブロック図である。
【図６２】本発明の第４の形態に係る第６実施例として
の信号伝送システムに適用される復りクロック生成回路
の他の例を示すブロック図である。
【図６３】本発明の第４の形態に係る第７実施例として
の信号伝送システムに適用される復りクロック生成回路
の動作を説明するための図である。
【図６４】本発明の第４の形態に係る第８実施例として
の信号伝送システムに適用される復りクロック生成回路
のさらに他の例を示すブロック図である。
【図６５】本発明の第４の形態に係る第９実施例として
の信号伝送システムに適用される正弦波発生回路の一例
を示すブロック回路図である。
【図６６】図６５の正弦波発生回路における非線形増幅
器の一例を示す回路図である。
【図６７】本発明の第４の形態に係る第１０実施例とし
ての信号伝送システムに適用される共通タイミング信号
生成回路の一例を示すブロック図である。
【図６８】図６７の共通タイミング信号生成回路におけ
る差動コンパレータの一例を示す回路図である。
【図６９】本発明の第４の形態に係る第１１実施例とし
ての信号伝送システムにおける終端抵抗の一例を示すブ
ロック図である。
【図７０】本発明の第４の形態に係る第１２実施例とし
ての信号伝送システムにおける往きクロックの供給方式
を説明するためのブロック図である。
【図７１】本発明の第４の形態に係る第１３実施例とし
ての信号伝送システムをプリント基板に適用した場合の
要部を示すブロック図である。
【図７２】本発明の第４の形態に係る第１４実施例とし
ての信号伝送システムを半導体集積回路に適用した場合
の要部を示すブロック図である。
【図７３】本発明の第５の形態に対応する従来の半導体
記憶装置の一例を模式的に示すブロック図である。
【図７４】図７３の半導体記憶装置におけるセンスアン
プの一例を示す回路図である。
【図７５】図７３の半導体記憶装置におけるデータバス
アンプの一例を示す回路図である。
【図７６】図７３の半導体記憶装置におけるデータバス
ショートプリチャージ回路の一例を示す回路図である。
【図７７】図７３の半導体記憶装置におけるデータの読
み出しシーケンスの一例を説明するための波形図であ
る。
【図７８】本発明の第５の形態に係る信号伝送システム
の第１の原理構成を示すブロック図である。
【図７９】図７８の信号伝送システムの動作を説明する
ための波形図である。
【図８０】本発明の第５の形態に係る信号伝送システム
の第２の原理構成を示すブロック図である。
【図８１】図８０の信号伝送システムの動作を説明する
ための波形図である。
【図８２】本発明の第５の形態に係る信号伝送システム
の第３の原理構成を示すブロック図である。
【図８３】図８２の信号伝送システムの動作を説明する
ための波形図（その１）である。
【図８４】図８２の信号伝送システムの動作を説明する
ための波形図（その２）である。
【図８５】本発明の第５の形態に係る信号伝送システム
を適用した半導体記憶装置の一例を模式的に示すブロッ
ク図である。
【図８６】本発明の第５の形態に係る信号伝送システム
の第１実施例の要部を模式的に示すブロック図である。
【図８７】図８６の信号伝送システムにおけるドライバ
およびバスアンプの構成例を示す回路図である。
【図８８】図８７のバスアンプを動作させるための信号
波形の一例を示す図である。
【図８９】図８６の信号伝送システムにおけるバスの動
作波形の一例を示す図である。
【図９０】本発明の第５の形態に係る信号伝送システム
の第２実施例の要部を模式的に示すブロック図である。
【図９１】図９０の信号伝送システムにおけるプリチャ
ージ回路の一例を示す回路図である。
【図９２】図９０の信号伝送システムにおけるバスおよ
びバスアンプを動作させるための信号波形の一例を示す
図である。
【図９３】図９０の信号伝送システムにおけるバスの動
作波形の一例を示す図である。
【図９４】本発明の第５の形態に係る信号伝送システム
の第３実施例の要部を模式的に示すブロック図である。
【図９５】図９４の信号伝送システムにおけるドライバ
およびバスアンプの構成例を示す図である。
【図９６】図９５のバスアンプにおけるＰＲＤアンプお
よびラッチ型アンプの一例を示す回路図である。
【図９７】図９５のバスアンプを動作させるための信号
波形の一例を示す図である。
【図９８】図９４の信号伝送システムにおけるバスおよ
びバスアンプの動作波形の一例を示す図である。
【図９９】本発明の第５の形態に係る信号伝送システム
の第４実施例の要部を模式的に示すブロック図である。
【図１００】図９９の信号伝送システムにおけるプリチ
ャージ回路およびバスアンプの構成例を示す図である。
【図１０１】図１００のバスアンプにおけるＰＲＤアン
プおよびカレントミラー型アンプの一例を示す回路図で
ある。
【図１０２】図１００のバスアンプを動作させるための
信号波形の一例を示す図である。
【図１０３】図９９の信号伝送システムにおけるバスお
よびバスアンプの動作波形の一例を示す図である。
【図１０４】本発明の第５の形態に係る信号伝送システ
ムの第５実施例の要部を模式的に示すブロック図であ
る。
【図１０５】図１０４の信号伝送システムにおけるバス
アンプの一例を示すブロック回路図である。
【図１０６】バスの時定数と１ビット分の周期との関係
を示す波形図である。
【図１０７】図１０５のバスアンプの動作を説明するた
めの図である。
【図１０８】図１０４の信号伝送システムにおけるバス
アンプの他の例を示す図である。
【図１０９】図１０８のバスアンプにおけるＰＲＤアン
プの構成単位の一例を示す回路図である。
【図１１０】図１０８のバスアンプにおけるマルチプレ
クサの一例を示す回路図である。
【図１１１】図１０８のバスアンプを動作させるための
信号波形の一例を示す図である。
【図１１２】図１０４の信号伝送システムにおけるバス
およびバスアンプの動作波形の一例を示す図である。
【図１１３】本発明の第５の形態に係る信号伝送システ
ムの第６実施例としての信号伝送システムにおけるバス
アンプの一例を示す図である。
【図１１４】図１１３のバスアンプにおけるＰＲＤアン
プの構成単位の一例を示す回路図である。
【図１１５】図１１３のバスアンプにおけるＰＲＤアン
プの構成単位の他の例を示す回路図である。
【図１１６】図１１３のバスアンプにおけるマルチプレ
クサの一例を示す回路図である。
【図１１７】本発明の第５の形態に係る信号伝送システ
ムの第６実施例におけるバスおよびバスアンプの動作波
形の一例を示す図である。
【図１１８】本発明の第５の形態に係る信号伝送システ
ムの第７実施例としての信号伝送システムにおけるバス
アンプの一例を示す図である。
【図１１９】図１１８のバスアンプにおけるＰＲＤアン
プの構成単位の一例を示す回路図である。
【図１２０】図１１８のバスアンプにおけるマルチプレ
クサの一例を示す回路図である。
【図１２１】図１１８のバスアンプの動作させるための
信号波形の一例を示す図である。
【図１２２】本発明の第５の形態に係る信号伝送システ
ムの第７実施例におけるバスおよびバスアンプの動作波
形の一例を示す図である。
【図１２３】本発明の第５の形態に係る信号伝送システ
ムの第８実施例としての信号伝送システムにおけるバス
アンプの一例を示す図である。
【図１２４】図１２３のバスアンプにおけるＰＲＤアン
プの構成単位の一例を示す回路図である。
【図１２５】図１２４のバスアンプの動作を説明するた
めの図である。
【図１２６】図１２３のバスアンプにおけるマルチプレ
クサの一例を示す回路図である。
【図１２７】図１２３のバスアンプの動作させるための
信号波形の一例を示す図である。
【図１２８】本発明の第５の形態に係る信号伝送システ
ムの第８実施例におけるバスおよびバスアンプの動作波
形の一例を示す図である。
【図１２９】本発明の第５の形態に係る信号伝送システ
ムの第９実施例としての信号伝送システムにおけるバス
アンプの一例を示す図である。
【図１３０】図１２９のバスアンプにおけるＰＲＤアン
プの構成単位の一例を示す回路図である。
【図１３１】図１２９のバスアンプにおけるラッチの一
例を示す回路図である。
【図１３２】図１２９のバスアンプの動作させるための
信号波形の一例を示す図である。
【図１３３】本発明の第５の形態に係る信号伝送システ
ムの第９実施例におけるバスおよびバスアンプの動作波
形の一例を示す図である。
【図１３４】本発明の第５の形態に係る信号伝送システ
ムの第１０実施例としての信号伝送システムにおけるバ
スアンプの一例を示す図である。
【図１３５】図１３４のバスアンプにおけるＰＲＤアン
プの構成単位の一例および他の例を示す回路図である。
【図１３６】図１３４のバスアンプにおけるＰＲＤアン
プの構成単位のさらに他の例を示す回路図である。
【図１３７】図１３４のバスアンプにおけるマルチプレ
クサの一例を示す回路図である。
【図１３８】図１３４のバスアンプの動作させるための
信号波形の一例を示す図である。
【図１３９】本発明の第５の形態に係る信号伝送システ
ムの第１０実施例におけるバスおよびバスアンプの動作
波形の一例を示す図である。
【図１４０】本発明の第５の形態に係る信号伝送システ
ムを適用した第１１実施例としての半導体記憶装置の一
例を模式的に示すブロック図である。
【図１４１】図１４０の半導体記憶装置におけるバスア
ンプの一例を示す図である。
【図１４２】図１４１のバスアンプにおけるＰＲＤアン
プの構成単位の一例を示す回路図である。
【図１４３】図１４１のバスアンプにおけるマルチプレ
クサの一例を示す回路図である。
【図１４４】図１４０の半導体記憶装置におけるセンス
アンプの一例を示す回路図である。
【図１４５】図１４０の半導体記憶装置におけるバスお
よびバスアンプの動作波形の一例を示す図である。
【図１４６】本発明の第５の形態に係る信号伝送システ
ムを適用した第１２実施例としての半導体記憶装置の一
例を模式的に示すブロック図である。
【図１４７】図１４６の半導体記憶装置におけるカラム
デコーダ系の構成例を示すブロック図である。
【図１４８】図１４６の半導体記憶装置におけるバスお
よびバスアンプの動作波形の一例を示す図である。
【図１４９】本発明の第５の形態に係る信号伝送システ
ムを適用した第１３実施例としての半導体記憶装置の一
例を模式的に示すブロック図である。
【図１５０】図１４９の半導体記憶装置におけるロード
の有無によるデータバスの波形の違いを説明するための
図である。
【図１５１】図１４９の半導体記憶装置におけるロード
の例を示す図である。
【図１５２】本発明の第５の形態に係る信号伝送システ
ムを適用した第１３実施例の半導体記憶装置におけるロ
ードの取り付け位置の一例を示す図である。
【図１５３】本発明の第５の形態に係る信号伝送システ
ムを適用した第１３実施例の半導体記憶装置におけるロ
ードの取り付け位置の他の例を示す図である。
【図１５４】本発明の第５の形態に係る信号伝送システ
ムを適用した第１３実施例の半導体記憶装置におけるロ
ードの取り付け位置のさらに他の例を示す図である。
【図１５５】本発明の第５の形態に係る信号伝送システ
ムを適用した第１４実施例としての半導体記憶装置の一
例を模式的に示すブロック図である。
【図１５６】本発明の第５の形態に係る信号伝送システ
ムを適用した第１３実施例および第１４実施例によるロ
ードを設けた場合のデータバスの波形を比較して示す図
である。
【図１５７】図１５５の半導体記憶装置に適用されるロ
ードの変形例を示す図である。
【図１５８】本発明の第５の形態に係る信号伝送システ
ムを適用した第１５実施例としての半導体記憶装置の一
例を模式的に示すブロック図である。
【図１５９】図１５８の半導体記憶装置に適用されるセ
ンスアンプの一例を示す回路図である。
【図１６０】図１５８の半導体記憶装置の動作の一例を
説明するための波形図である。
【図１６１】図１５８の半導体記憶装置の動作の他の例
を説明するための波形図である。
【図１６２】本発明の第５の形態に係る信号伝送システ
ムを適用した第１６実施例としての半導体記憶装置にお
ける要部構成を示す回路図である。
【図１６３】本発明の第５の形態に係る信号伝送システ
ムを適用した第１７実施例としての半導体記憶装置の一
例を模式的に示すブロック図である。
【図１６４】図１６３の半導体記憶装置におけるバスお
よびバスアンプの動作波形の一例を示す図である。
【図１６５】図１６３の半導体記憶装置におけるバスお
よびバスアンプの動作波形の他の例を示す図である。
【図１６６】本発明の第５の形態に係る信号伝送システ
ムを適用した第１８実施例としての半導体記憶装置の要
部構成を模式的に示すブロック図である。
【図１６７】図１６６の半導体記憶装置におけるバスア
ンプの一例を示す図である。
【図１６８】図１６７のバスアンプにおけるＰＲＤアン
プの構成単位の一例を示す回路図である。
【図１６９】図１６７のバスアンプにおけるマルチプレ
クサの一例を示す回路図である。
【図１７０】本発明の第５の形態に係る信号伝送システ
ムを適用した第１８実施例の半導体記憶装置におけるカ
ラムデコーダ系の一構成例を示すブロック図である。
【図１７１】図１７０におけるＣＬパルス発生回路の一
例を示す図である。
【図１７２】図１７１のＣＬパルス発生回路の動作を説
明するための波形図である。
【図１７３】図１６６の半導体記憶装置におけるバスア
ンプの他の例を示す図である。
【図１７４】図１７３のバスアンプにおけるＰＲＤアン
プの構成単位の一例を示す回路図である。
【図１７５】図１７３のバスアンプにおけるラッチの一
例を示す回路図である。
【図１７６】本発明の第５の形態に係る信号伝送システ
ムを適用した第１８実施例の半導体記憶装置におけるカ
ラムデコーダ系の他の構成例を示すブロック図である。
【図１７７】本発明の第５の形態に係る信号伝送システ
ムを適用した第１９実施例としての半導体記憶装置の要
部構成を模式的に示すブロック図である。
【図１７８】図１７７の半導体記憶装置に適用されるＣ
Ｌパルス発生回路の一例を示す図である。
【符号の説明】 １，２０１，３０１…ドライバ回路 ２，２０２，３０２…信号伝送路 ３，２０３，３０３；４，２０４，３０４…終端抵抗
（ＲT ） ５１〜５３，２５０〜２５４，３５１〜３５４…スタブ
抵抗（ＲS ） ６１，３１０…プロセッサ（コントローラ） ６２〜６３，２６１〜２６４，３６１〜３６４…メモリ
モジュール ７，２０７，３０７…ダンピング抵抗（ＲD ） ４１，５４１…差動増幅器 ４２，５４２…判定回路 ４３，５４３…シフトレジスタ ４５…抵抗ラダー回路 ４５１〜４５４…抵抗 ４５１’〜４５４’，５１４，５１５，５５１〜５５４
…キャパシタ ４７，４６１〜４６４，５１１〜５１３，５４３，５６
１〜５６４…スイッチ ４８…メモリ ４９…Ｄ／Ａコンバータ ７−０…ＤＲＡＭコントローラ（コントローラ：回路ブ
ロック） ７−１〜７−ｎ…ＤＲＡＭチップ（デバイス：回路ブロ
ック） ７０１，７０２…終端抵抗 ７０３…信号伝送路（信号線） ７０４…クロック用終端抵抗 ７０５…クロック発生源 ７０６…クロック線 ７１１…共通タイミング信号生成回路 ７８１…ドライバ回路 ７８２…ＰＲＤ（部分応答検出回路） ７８３…イコライザ １１００…往きクロック生成回路 １２００…復りクロック生成回路 １３００…共通タイミング信号生成回路 １３０１…第１の可変遅延回路 １３０２…第２の可変遅延回路 １３０３…位相比較回路 １３０４…制御回路 ２００１…メモリセルアレイ ２００２…ワードデコーダ（ワードデコーダ列） ２００３…センスアンプ（センスアンプ列） ２０１０…ライトアンプ ２１００…ドライバ（センスアンプ） ２１２０…カラムデコーダ（カラムデコーダ列） ２１２１…カラム系プリデコーダ ２１２２…ディレイ調整機能付きＣＬパルス生成回路 ２２００…バス（信号伝送路） ２２０１…ローカルデータバス ２２０２…グローバルデータバス ２２０９…センスアンプドライバ ２３００…ＰＲＤ方式アンプ（ＰＲＤ方式データバスア
ンプ） ２３０１…ＰＲＤ機能部分 ２３０２…アンプ用プリチャージ回路 ２３０３…差動アンプ ２３１０…第１のＰＲＤアンプ ２３２０…第２のＰＲＤアンプ ２３３０…ラッチ型アンプ ２３４０…カレントミラー型アンプ ２４００…プリチャージ回路 ２４０１…ローカルデータバス・プリチャージ回路 ２４０２…グローバルデータバス・プリチャージ回路 ２４１３，２５００…ロード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１０月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】すなわち、図１５のレシーバ回路におい
て、まず、スイッチ５１１をオフ状態とし、且つ、スイ
ッチ５１２および５１３をオン状態として、キャパシタ
５１４に対して電圧Ｖｂと信号電圧（Ｖin）との差電圧
を印加（蓄積）し、キャパシタ５１５に対して電圧Ｖｂ
と電圧ＶTTとの差電圧を印加する。このとき、スイッチ
５６１〜５６４は接地電位Ｖssに接続される。ここで、
電圧Ｖｂは、差動増幅器５４１の動作を確実に行わせる
ためのバイアス電圧である。また、スイッチ５４５をオ
ン状態とすることにより、差動増幅器５４１のオートゼ
ロ操作も行われる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０２２８
【補正方法】変更
【補正内容】
【０２２８】図１０１（ａ）と図８７（ｃ）との比較か
ら明らかなように、第１のＰＲＤアンプ２３１０（第２
のＰＲＤアンプ２３２０）は、図８７（ｃ）のシングル
エンドバス用のＰＲＤ方式バスアンプ２３００と同様の
構成とされている。また、図１０１（ｂ）に示されるよ
うに、カレントミラー型アンプ２３４０は、第１および
第２のＰＲＤアンプ２３１０および２３２０の出力信号
ＤおよびＥを受け取り、出力信号（正論理の信号）Ｃを
出力するようになっている。なお、カレントミラー型ア
ンプ２３４０の各制御トランジスタにはイネーブル信号
ｅｎ（／ｅｎ）が供給されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０２４７
【補正方法】変更
【補正内容】
【０２４７】図１１４と図１０９との比較から明らかな
ように、本第６実施例におけるＰＲＤアンプ（２３１０
ｂ，２３２０ｂ）は、図１０９に示す第５実施例におけ
るＰＲＤアンプ（２３１０ａ，２３２０ａ）に対して、
差動アンプ２３０３ａの構成が異なっている。図１１４
に示されるように、本第６実施例の差動アンプ２３０３
ａは、図１０９の差動アンプ２３０３に対してＡＮＤゲ
ート２３３１および２３３２を設けたものである。すな
わち、図１０９の差動アンプ２３０３は、制御用のトラ
ンジスタのゲートに直接イネーブル信号ｅｎ（／ｅｎ）
を供給していたのに対して、図１１４に示す本第６実施
例の差動アンプ２３０３ａでは、イネーブル信号ｅｎと
制御信号φ１との論理をＡＮＤゲート２３３１および２
３３２で取って、これらのゲート２３３１および２３３
２の出力信号により制御用トランジスタのスイッチング
を制御する。これにより、必要最小限の期間だけ差動ア
ンプ２３０３ａをスイッチオン状態（活性化状態）とし
て、消費電力の低減を図るようになっている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０２５０
【補正方法】変更
【補正内容】
【０２５０】図１１５は図１１３のバスアンプにおける
ＰＲＤアンプの構成単位の他の例を示す回路図である。
図１１５に示す差動アンプ２３０３ｂは、後述する図１
１９に示す差動アンプ（２３０３ｃ）に対して、ＡＮＤ
ゲート２３３１および２３３２を設けたものである。す
なわち、図１１５の差動アンプ２３０３ｂは、図１１４
の差動アンプ２３０３ａと同様に、イネーブル信号ｅｎ
と制御信号φ１との論理をＡＮＤゲート２３３１および
２３３２で取って、これらのゲート２３３１および２３
３２の出力信号により制御用トランジスタのスイッチン
グを制御する。これにより、必要最小限の期間だけ差動
アンプ２３０３ｂを活性化状態として、消費電力の低減
を図るようになっている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０２５４
【補正方法】変更
【補正内容】
【０２５４】図１１９は図１１８のバスアンプにおける
ＰＲＤアンプの構成単位の一例を示す回路図である。前
述したように、図１１９のＰＲＤアンプ２３１０ｃ（２
３２０ｃ）における差動アンプ２３０３ｃは、図１１５
に示す差動アンプ２３０３ｂからＡＮＤゲート２３３１
および２３３２を除いたものに対応している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０２６７
【補正方法】変更
【補正内容】
【０２６７】さらに、以上の回路においては、スイッチ
として相補のトランスファーゲートを用いているが、ス
イッチ機能をもつ素子であれば他のものでも構わず、例
えば、ＮＭＯＳトランジスタ（ＮＭＯＳトランスファー
ゲート）のみ、或いは、ＰＭＯＳトランスファゲートの
みでもよい。また、本第８実施例における差動アンプ２
３０３ｄは、ＮＭＯＳゲート受けとして構成してある
が、ＮＭＯＳ受けにするか或いはＰＭＯＳ受けにするか
は、テクノロジ等に依存することであり、最適なものを
選択することができる。なお、本第８実施例で使用して
いる差動アンプ２３０３ｄは、イネーブル信号ｅｎ１，
ｅｎ２（／ｅｎ１，／ｅｎ２）により、データ転送をし
ないときは動作を止めることができるようになってい
る。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０２７２
【補正方法】変更
【補正内容】
【０２７２】すなわち、本第９実施例では、第８実施例
のバスアンプにおけるインターリーブをやめる（ＰＲＤ
アンプを１つにする）ことにより、バスアンプの面積を
低減しているが、１つのＰＲＤアンプの使用によるバス
アンプの面積低減の効果は、他の様々なバスアンプに対
しても幅広く適用することができる。さらに、本第９実
施例においても、スイッチとして相補のトランスファー
ゲートを用いているが、スイッチ機能をもつ素子であれ
ば他のものでも構わず、例えば、ＮＭＯＳトランジスタ
（ＮＭＯＳトランスファーゲート）のみ、或いは、ＰＭ
ＯＳトランスファゲートのみでもよい。また、本第９実
施例における差動アンプ２３０３ｅは、ＮＭＯＳゲート
受けとして構成してあるが、ＮＭＯＳ受けにするか或い
はＰＭＯＳ受けにするかは、テクノロジ等に依存するこ
とであり、最適なものを選択することができる。なお、
本第９実施例で使用している差動アンプ２３０３ｅは、
イネーブル信号ｅｎ（／ｅｎ）により、データ転送をし
ないときは動作を止めることができるようになってい
る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０２７５
【補正方法】変更
【補正内容】
【０２７５】図１３５（ｂ）に示すＰＲＤアンプ２３１
０ｆ’（２３２０ｆ’）は、図１３５（ａ）におけるＰ
ＲＤ機能部分２３０１ｆを、制御信号φ１，φ２（／φ
１，／φ２）が供給された論理ゲート（オアゲートおよ
びアンドゲート）を用いてスイッチングを行うＰＲＤ機
能部分２３０１ｆ’として構成したものである。図１３
６に示すＰＲＤアンプ２３１０ｆ”（２３２０ｆ”）
は、図１３６におけるＰＲＤ機能部分２３０１ｆ”に示
されるように、図１３５（ａ）のＰＲＤアンプから容量
（Ｃ３０ａ，Ｃ３０ｂ）とバス（Ｂ，／Ｂ）との接続を
制御するトランスファゲートを取り除いたものである。
ここで、バスの時定数が小さいか、或いは、バスにデー
タが出力される時間が１ビット当たりの周期より小さい
場合には、バスの変化は、前述した図１０６（ｂ）のよ
うになることがあるが、このように、データバスが安定
したレベルを有するような場合には、図１３６のよう
に、容量（Ｃ３０ａ，Ｃ３０ｂ）とバス（Ｂ，／Ｂ）と
の接続を制御するトランスファゲートを取り除くことが
可能になる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０２８４
【補正方法】変更
【補正内容】
【０２８４】図１４２は図１４１のバスアンプにおける
ＰＲＤアンプの構成単位の一例を示す回路図であり、図
１４３は図１４１のバスアンプにおけるマルチプレクサ
の一例を示す回路図である。図１４２と前述した第８実
施例の図１２４との比較から明らかなように、本第１１
実施例におけるＰＲＤアンプ（第１および第２のＰＲＤ
アンプ２３１０ｇ，２３２０ｇ）は、基本的には、第８
実施例のＰＲＤアンプと同様の構成とされているが、イ
ネーブル信号ｅｎにより制御されるＰＭＯＳ（Ｐチャネ
ル型ＭＯＳトランジスタ）のソース電位が、高電位の電
源電圧Ｖcc（Ｖii）ではなく、所定の電位Ｖｐｒ’とさ
れている。
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１０１
【補正方法】変更
【補正内容】
【図１０１】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１０９
【補正方法】変更
【補正内容】
【図１０９】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図１１４
【補正方法】変更
【補正内容】
【図１１４】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１１５
【補正方法】変更
【補正内容】
【図１１５】
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図１１９
【補正方法】変更
【補正内容】
【図１１９】
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図１２４
【補正方法】変更
【補正内容】
【図１２４】
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図１３０
【補正方法】変更
【補正内容】
【図１３０】
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図１３５
【補正方法】変更
【補正内容】
【図１３５】
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図１３６
【補正方法】変更
【補正内容】
【図１３６】
【手続補正１９】
【補正対象書類名】図面
【補正対象項目名】図１４２
【補正方法】変更
【補正内容】
【図１４２】
【手続補正２０】
【補正対象書類名】図面
【補正対象項目名】図１６８
【補正方法】変更
【補正内容】
【図１６８】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小川 淳二 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 若山 繁俊 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 荒木 久勝 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 後藤 公太郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 張 子 誠 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (123)

    【特許請求の範囲】
  1. 【請求項１】 信号伝送路の応答時間を伝送される符号
    の長さと同程度或いはより長く設定するようにしたこと
    を特徴とする信号伝送システム。
  2. 【請求項２】 前記信号伝送システムは、前記信号伝送
    路の一端または両端に設けた終端抵抗を該信号伝送路の
    特性インピーダンスよりも大きく設定するようになって
    いることを特徴とする請求項１の信号伝送システム。
  3. 【請求項３】 前記信号伝送システムは、前記信号伝送
    路に対して少なくとも１つの抵抗を直列に設けるか、或
    いは、該信号伝送路自体に抵抗分を持たせるようになっ
    ていることを特徴とする請求項１の信号伝送システム。
  4. 【請求項４】 前記信号伝送システムは、複数の回路ブ
    ロック間で信号の伝送を行うようになっていることを特
    徴とする請求項１〜３のいずれか１項に記載の信号伝送
    システム。
  5. 【請求項５】 前記複数の回路ブロックの少なくとも１
    つは、前記信号伝送路に送出された信号を受信するレシ
    ーバ回路を有し、該レシーバ回路は、前記信号の示す部
    分応答を検出する部分応答検出手段と、当該信号の論理
    を判定する信号論理判定手段とを具備することを特徴と
    する請求項４の信号伝送システム。
  6. 【請求項６】 前記部分応答検出手段は、過去に受信し
    た信号から符号間干渉を推定する符号間干渉推定手段
    と、該推定された符号間干渉を実質的に現在受信してい
    る信号から差し引くための差引手段とを具備することを
    特徴とする請求項５の信号伝送システム。
  7. 【請求項７】 前記符号間干渉推定手段は、過去の判定
    値の線形的な重みの和を求めるようになっていることを
    特徴とする請求項６の信号伝送システム。
  8. 【請求項８】 前記符号間干渉推定手段は、過去のビッ
    ト情報を保持するシフトレジスタと、該シフトレジスタ
    に保持されたデータに重み付けを行う重み付け手段を具
    備することを特徴とする請求項７の信号伝送システム。
  9. 【請求項９】 前記重み付け手段は、複数の抵抗により
    構成されていることを特徴とする請求項８の信号伝送シ
    ステム。
  10. 【請求項１０】 前記重み付け手段は、複数のキャパシ
    タおよびスイッチにより構成されていることを特徴とす
    る請求項８の信号伝送システム。
  11. 【請求項１１】 前記符号間干渉推定手段は、過去の判
    定値の非線形的な重みを求めるようになっていることを
    特徴とする請求項６の信号伝送システム。
  12. 【請求項１２】 前記符号間干渉推定手段は、過去のビ
    ット情報を保持するシフトレジスタと、該シフトレジス
    タに保持されたデータに対応した推定値を格納するメモ
    リ手段とを具備することを特徴とする請求項１１の信号
    伝送システム。
  13. 【請求項１３】 前記符号間干渉推定手段は、過去に受
    信した信号のアナログ値を蓄積する蓄積手段と、該アナ
    ログ値から符号間干渉を生成する符号間干渉生成手段を
    具備することを特徴とする請求項６の信号伝送システ
    ム。
  14. 【請求項１４】 前記符号間干渉推定手段は、１クロッ
    ク前に受信した信号のアナログ値と、固定の基準アナロ
    グ値の線型的な重み付けの和を取るようになっているこ
    とを特徴とする請求項１３の信号伝送システム。
  15. 【請求項１５】 前記符号間干渉推定手段は、複数のス
    イッチ手段およびキャパシタ手段を備えていることを特
    徴とする請求項１４の信号伝送システム。
  16. 【請求項１６】 前記複数の回路ブロックは、それぞれ
    半導体集積回路チップであり、前記信号伝送システム
    は、該複数の半導体集積回路チップを繋ぐバスシステム
    として構成されていることを特徴とする請求項４の信号
    伝送システム。
  17. 【請求項１７】 前記信号伝送路は、双方向性のデータ
    バスまたはデータ信号線、或いは、単方向性のアドレス
    バスまたはアドレス信号線として構成されていることを
    特徴とする請求項１６の信号伝送システム。
  18. 【請求項１８】 前記複数の半導体集積回路チップは、
    プロセッサまたはコントローラと、複数のメモリモジュ
    ールを備えて構成されていることを特徴とする請求項１
    ６の信号伝送システム。
  19. 【請求項１９】 信号伝送路に送出された信号を受信す
    る信号伝送システムのレシーバ回路であって、該信号の
    示す部分応答を検出する部分応答検出手段と、当該信号
    の論理を判定する信号論理判定手段とを具備することを
    特徴とするレシーバ回路。
  20. 【請求項２０】 前記部分応答検出手段は、過去に受信
    した信号から符号間干渉を推定する符号間干渉推定手段
    と、該推定された符号間干渉を実質的に現在受信してい
    る信号から差し引くための差引手段とを具備することを
    特徴とする請求項１９のレシーバ回路。
  21. 【請求項２１】 前記符号間干渉推定手段は、過去の判
    定値の線形的な重みの和を求めるようになっていること
    を特徴とする請求項２０のレシーバ回路。
  22. 【請求項２２】 前記符号間干渉推定手段は、過去のビ
    ット情報を保持するシフトレジスタと、該シフトレジス
    タに保持されたデータに重み付けを行う重み付け手段を
    具備することを特徴とする請求項２１のレシーバ回路。
  23. 【請求項２３】 前記重み付け手段は、複数の抵抗によ
    り構成されていることを特徴とする請求項２２のレシー
    バ回路。
  24. 【請求項２４】 前記重み付け手段は、複数のキャパシ
    タおよびスイッチにより構成されていることを特徴とす
    る請求項２２のレシーバ回路。
  25. 【請求項２５】 前記符号間干渉推定手段は、過去の判
    定値の非線形的な重みを求めるようになっていることを
    特徴とする請求項２０のレシーバ回路。
  26. 【請求項２６】 前記符号間干渉推定手段は、過去のビ
    ット情報を保持するシフトレジスタと、該シフトレジス
    タに保持されたデータに対応した推定値を格納するメモ
    リ手段とを具備することを特徴とする請求項２５のレシ
    ーバ回路。
  27. 【請求項２７】 前記符号間干渉推定手段は、過去に受
    信した信号のアナログ値を蓄積する蓄積手段と、該アナ
    ログ値から符号間干渉を生成する符号間干渉生成手段を
    具備することを特徴とする請求項２４のレシーバ回路。
  28. 【請求項２８】 前記符号間干渉推定手段は、１クロッ
    ク前に受信した信号のアナログ値と、固定の基準アナロ
    グ値の線型的な重み付けの和を取るようになっているこ
    とを特徴とする請求項２７のレシーバ回路。
  29. 【請求項２９】 前記符号間干渉推定手段は、複数のス
    イッチ手段およびキャパシタ手段を備えていることを特
    徴とする請求項２８のレシーバ回路。
  30. 【請求項３０】 複数の回路ブロック間で信号伝送路を
    介して信号の伝送を行う信号伝送システムであって、 前記各回路ブロックに対し、クロック線を介してクロッ
    クを分配するクロック分配手段と、 該クロックに基づいて、前記回路ブロックの相互の配線
    を前記信号が伝送するのに要する時間よりも高い時間精
    度で共通タイミングを当該各回路ブロックに与える共通
    タイミング信号生成手段と、 該共通タイミングに同期して前記信号を送受信する手段
    とを備えていることを特徴とする信号伝送システム。
  31. 【請求項３１】 前記各回路ブロックは、それぞれ集積
    回路モジュール、集積回路チップ、或いは、１つのチッ
    プ内における構成回路であることを特徴とする請求項３
    ０の信号伝送システム。
  32. 【請求項３２】 前記各回路ブロックの少なくとも１つ
    は、は、受信側に前記信号の符号間干渉を除去するレシ
    ーバ回路を備え、前記信号伝送路を介して伝送された信
    号を受信するようになっていることを特徴とする請求項
    ３０の信号伝送システム。
  33. 【請求項３３】 前記レシーバ回路は、請求項１９〜２
    ９のいずれか１項に記載のレシーバ回路であることを特
    徴とする請求項３２の信号伝送システム。
  34. 【請求項３４】 前記信号伝送路の最大長は、該信号伝
    送路を前記信号が１ビットタイムの間に走る距離以下と
    なっていることを特徴とする請求項３０の信号伝送シス
    テム。
  35. 【請求項３５】 前記信号伝送路には、前記信号を当該
    信号の１ビットタイムの整数倍の遅延を与えて再送信す
    るバッファが挿入され、該バッファにより前記信号伝送
    路の最大長を超える距離での前記信号の伝送を行うよう
    になっていることを特徴とする請求項３４の信号伝送シ
    ステム。
  36. 【請求項３６】 前記バッファは、該バッファを介して
    接続された他の回路ブロックに対して、該他の回路ブロ
    ックが共通タイミングを生成するのに必要なクロックを
    出力するようになっていることを特徴とする請求項３５
    の信号伝送システム。
  37. 【請求項３７】 前記信号伝送路は、共通信号線形式の
    バスであり、該バスの一端または両端に当該バスの特性
    インピーダンスと同程度か或いは大きな抵抗の終端抵抗
    を設けるようになっていることを特徴とする請求項３０
    の信号伝送システム。
  38. 【請求項３８】 前記信号伝送路を駆動するドライバ回
    路の出力インピーダンスは、当該信号伝送路の特性イン
    ピーダンスよりも大きくなっていることを特徴とする請
    求項３０の信号伝送システム。
  39. 【請求項３９】 前記ドライバ回路は、出力が定電流駆
    動となっていることを特徴とする請求項３８の信号伝送
    システム。
  40. 【請求項４０】 前記共通タイミング信号生成手段は、
    往きと復りを折り返したクロック線に伝わるクロックを
    取り込み、各回路ブロックが取り込んだ往きと復りのク
    ロックの立ち上がりまたは立ち下がりタイミングの中間
    時点のタイミングを共通タイミングとして生成するよう
    になっていることを特徴とする請求項３０の信号伝送シ
    ステム。
  41. 【請求項４１】 前記共通タイミング信号生成手段は、
    前記折り返したクロック線上の往きと復りの正弦波状の
    クロックの線型和を生成する線型和生成手段と、該線型
    和生成手段により得られた正弦波を波形整形する波形整
    形手段を具備することを特徴とする請求項４０の信号伝
    送システム。
  42. 【請求項４２】 前記共通タイミング信号生成手段は、
    前記折り返したクロック線上の往きと復りのクロックを
    取り込み、該往復のクロックの中間位相のクロックを生
    成するフェーズ・インターポレータを具備することを特
    徴とする請求項４０の信号伝送システム。
  43. 【請求項４３】 前記共通タイミング信号生成手段は、
    クロック線に定在波を生じさせ、前記各回路ブロック
    は、該クロック線上の定在波から前記クロックを取り込
    むようになっていることを特徴とする請求項３０の信号
    伝送システム。
  44. 【請求項４４】 前記クロック線に定在波を生じさせる
    手段は、クロックの駆動回路およびクロックの終端回路
    の一方或いは両方に該クロックの反射信号を能動的に作
    りだして、該クロック線の電気的な長さを調整する手段
    を備えていることを特徴とする請求項４３の信号伝送シ
    ステム。
  45. 【請求項４５】 前記共通タイミングを生成するための
    クロックの周期は、前記信号伝送路に伝送される信号の
    １ビットタイムの２倍よりも大きくなっていることを特
    徴とする請求項３０の信号伝送システム。
  46. 【請求項４６】 前記クロック線は、前記信号伝送路と
    は本質的に異なる伝送特性を持ち、該信号伝送路よりも
    外部環境との間の電気的遮蔽の度合が大きくなっている
    ことを特徴とする請求項３０の信号伝送システム。
  47. 【請求項４７】 前記共通タイミング信号生成手段は、
    往きクロック線および復りクロック線に伝えられる往き
    クロックおよび復りクロックを取り込み、各回路ブロッ
    クが取り込んだ往きおよび復りクロックの立ち上がりま
    たは立ち下がりタイミングの中間時点のタイミングを共
    通タイミングとして共通タイミング信号を生成するよう
    になっていることを特徴とする請求項３０の信号伝送シ
    ステム。
  48. 【請求項４８】 前記信号伝送システムは、一組の往き
    クロック線および復りクロック線に対し少なくとも一組
    の往きクロック生成回路および復りクロック生成回路を
    設け、該往きおよび復りクロック生成回路は前記往きお
    よび復りクロックの立ち上がりまたは立ち下がりの位相
    を所定の値となるように調整するようになっていること
    を特徴とする請求項４７の信号伝送システム。
  49. 【請求項４９】 前記往きクロック生成回路は、前記往
    きおよび復りクロックの立ち上がりまたは立ち下がりの
    中間時点を抽出して得られる中間位相信号のタイミング
    と基準クロックの立ち上がりまたは立ち下がりタイミン
    グとを一致させる手段と、該中間位相信号と前記共通タ
    イミング信号との位相差を検出する手段と、該検出され
    た位相差を零とするように前記往きクロックの位相を調
    整する手段とを具備することを特徴とする請求項４８の
    信号伝送システム。
  50. 【請求項５０】 前記一組の往きおよび復りクロック線
    に対して複数のクロック生成回路を設け、該一組の往き
    および復りクロック線の両端のクロック生成回路は、往
    きクロック生成回路或いは復りクロック生成回路のみを
    備え、該一組の往きおよび復りクロック線の中間の各ク
    ロック生成回路は、前段のクロック生成回路から送られ
    た往きクロックを元に共通タイミング信号および復りク
    ロックを生成する復りクロック生成回路と、後段のクロ
    ック生成回路に対する新たな往きクロックを生成する往
    きクロック生成回路とを備えていることを特徴とする請
    求項４８の信号伝送システム。
  51. 【請求項５１】 前記各クロック生成回路は、信号線を
    介して供給される信号を駆動するバッファをさらに具備
    することを特徴とする請求項５０の信号伝送システム。
  52. 【請求項５２】 前記回路ブロック間の信号線の接続を
    一対一接続とし、前記クロック生成回路を１つ或いは複
    数の回路ブロックごとに設けるようにしたことを特徴と
    する請求項５０の信号伝送システム。
  53. 【請求項５３】 前記復りクロック生成回路は、受信し
    た往きクロックと復りクロックの位相差が一定となるよ
    うに位相調整を行うフィードバックループにより構成さ
    れていることを特徴とする請求項４８の信号伝送システ
    ム。
  54. 【請求項５４】 前記復りクロック生成回路は、可変遅
    延手段と、該可変遅延手段の遅延量をクロック周期に同
    期させるためのフィードバックループと、該フィードバ
    ックループに従属して制御される遅延段により前記クロ
    ック周期に比例した遅延量を前記往きクロックに与える
    手段とで構成したことを特徴とする請求項４８の信号伝
    送システム。
  55. 【請求項５５】 前記可変遅延手段は、縦列接続された
    複数の可変遅延回路を備え、前記フィードバックループ
    は該各可変遅延回路における遅延量を同じ値として制御
    し、前記復りクロックは該複数の可変遅延回路の所定の
    接続個所から取り出すようにしたことを特徴とする請求
    項５４の信号伝送システム。
  56. 【請求項５６】 前記往きクロックと前記復りクロック
    の反転信号との位相差が、該往きおよび復りクロックを
    受け取るいずれの回路ブロックにいおても、±１８０度
    以内となるように該復りクロックの位相を制御するよう
    にしたことを特徴とする請求項４７の信号伝送システ
    ム。
  57. 【請求項５７】 前記復りクロックは、前記往きクロッ
    クを反転したものとなっていることを特徴とする請求項
    ４７の信号伝送システム。
  58. 【請求項５８】 前記往きおよび復りクロックは、立ち
    上がり・立ち下がり時間がクロック周期の無視できない
    割合を占めるような正弦波，三角波または台形波となっ
    ていることを特徴とする請求項４７の信号伝送システ
    ム。
  59. 【請求項５９】 前記共通タイミング信号生成手段は、
    前記往きおよび復りクロックが差動入力として与えられ
    た差動コンパレーターであることを特徴とする請求項５
    ８の信号伝送システム。
  60. 【請求項６０】 前記往きおよび復りクロック線の終端
    部を、該往きおよび復りクロック線の特性インピーダン
    スよりも大きなインピーダンスで終端するようにしたこ
    とを特徴とする請求項４７の信号伝送システム。
  61. 【請求項６１】 前記往きおよび復りクロックの内の少
    なくとも一方は、差動の信号伝送形式により伝送するよ
    うにしたことを特徴とする請求項４７の信号伝送システ
    ム。
  62. 【請求項６２】 前記往きクロックを相補信号として伝
    送し、前記復りクロックを該相補の往きクロックを差動
    増幅した信号から生成するようにしたことを特徴とする
    請求項６１の信号伝送システム。
  63. 【請求項６３】 前記往きおよび復りクロックは、フリ
    ーランニング・クロック状態の基準クロックに対して、
    フィードバック制御による可変遅延回路の遅延量を与え
    ることで生成するようにしたことを特徴とする請求項４
    ７の信号伝送システム。
  64. 【請求項６４】 前記往きおよび復りのクロックを取り
    込むとき、該往きクロックは、一旦チップの外部に出さ
    れた信号を再び当該チップ内に取り込んで共通タイミン
    グ信号を生成するようにしたことを特徴とする請求項４
    ７の信号伝送システム。
  65. 【請求項６５】 前のデータによって引き起こされる符
    号間干渉成分を取り除くことにより、プリチャージをビ
    ットごとに行うことなくデータを伝送するようにした信
    号伝送路と、 該信号伝送路を介して伝えられる信号の符号間干渉成分
    を取り除く手段とを備えたことを特徴とする信号伝送シ
    ステム。
  66. 【請求項６６】 前記信号伝送路は、シングルエンド構
    成になっていることを特徴とする請求項６５の信号伝送
    システム。
  67. 【請求項６７】 前記信号伝送路は相補型のバスとして
    構成され、前記信号伝送システムは相補型のバスドライ
    バおよび相補型のバスアンプを備えて構成されているこ
    とを特徴とする請求項６５の信号伝送システム。
  68. 【請求項６８】 前記信号伝送路システムは、さらに、
    データの伝送時には毎ビットごとには該信号伝送路のプ
    リチャージを行わず、該データの伝送時以外は該信号伝
    送路を所定のレベルの電位にプリチャージするプリチャ
    ージ回路を備えたことを特徴とする請求項６７の記載の
    信号伝送システム。
  69. 【請求項６９】 前記プリチャージ回路は、前記信号伝
    送路のプリチャージを、データの伝送時の前後の所定期
    間だけ、或いは、前記信号伝送路のプリチャージをデー
    タの伝送時以外の全ての期間で行うようにしたことを特
    徴とする請求項６８の信号伝送システム。
  70. 【請求項７０】 前記プリチャージ回路は、前記信号伝
    送路のプリチャージを外部から任意に行うようにしたこ
    とを特徴とする請求項６８の信号伝送システム。
  71. 【請求項７１】 前記相補型のバスアンプは、前記相補
    型のバスの各々に対するシングルエンド用の符号間干渉
    成分除去機能付アンプと、該符号間干渉成分除去機能付
    アンプの後段に設けられた相補型の差動アンプとを備え
    たことを特徴とする請求項６７の信号伝送システム。
  72. 【請求項７２】 前記相補型の差動アンプは、ラッチ型
    の差動アンプ、ゲート受けの差動アンプ、或いは、カレ
    ントミラー型の差動アンプとして構成されていることを
    特徴とする請求項７１の信号伝送システム。
  73. 【請求項７３】 前記相補型のバスアンプは、ゲート受
    けの第１および第２の相補入力を有する差動アンプと、
    該差動アンプの第１および第２の入力のそれぞれに設け
    られ当該差動アンプの感度のよい部分にプリチャージす
    るためのアンププリチャージ回路と、該差動アンプの第
    １および第２の入力に設けられた第１および第２の二種
    類の容量とを具備し、該第１および第２の容量を介して
    前記差動アンプの第１および第２の入力と前記相補型の
    バスとが結合され、前記第１の容量は該相補型のバスの
    一方に結合され、前記第２の容量はスイッチ手段により
    該相補型のバスのいずれか一方に選択的に結合されるよ
    うになっていることを特徴とする請求項６７の信号伝送
    システム。
  74. 【請求項７４】 前記第２の容量は、符号間干渉成分推
    定動作時には同じ差動入力部に結合している前記第１の
    容量が結合しているバスとは反対側のバスに結合し、且
    つ、データ判定時には同じ差動入力部に結合している該
    第１の容量が結合しているバスに結合することにより、
    相補の符号間干渉成分を取り除くようになっていること
    を特徴とする請求項７３の信号伝送システム。
  75. 【請求項７５】 前記相補型のバスアンプは、第１およ
    び第２の符号間干渉成分除去機能付きアンプ部を備え、
    該第１のアンプ部が符号間干渉成分推定動作を行ってい
    る間に該第２のアンプ部がデータの判定動作を行い、次
    のタイミングでは該第１のアンプ部がデータの判定動作
    行っている間に該第２のアンプ部が符号間干渉成分推定
    動作を行うようになっており、該第１および第２のアン
    プ部は、それぞれ、ゲート受けの第１および第２の相補
    入力を有する差動アンプと、該差動アンプの第１および
    第２の入力のそれぞれに設けられ当該差動アンプの感度
    のよい部分にプリチャージするためのアンププリチャー
    ジ回路と、該差動アンプの第１および第２の入力に設け
    られた第１および第２の二種類の容量とを具備し、該第
    １および第２の容量を介して前記差動アンプの第１およ
    び第２の入力と前記相補型のバスとが結合され、前記第
    １の容量は常に該相補型のバスの一方に結合され、前記
    第２の容量はスイッチ手段により該相補型のバスのいず
    れか一方に選択的に結合されるようになっていることを
    特徴とする請求項６７の信号伝送システム。
  76. 【請求項７６】 前記相補型のバスアンプは、ゲート受
    けの第１および第２の相補入力を有する差動アンプと、
    該差動アンプの第１の入力に設けられ当該差動アンプの
    感度のよい部分にプリチャージするためのアンププリチ
    ャージ回路と、該差動アンプの第２の入力と当該差動ア
    ンプの出力の電気的な導通を制御するオートゼロ回路
    と、該差動アンプの第１および第２の入力に設けられた
    第１および第２の二種類の容量とを具備し、該第１およ
    び第２の容量を介して前記差動アンプの第１および第２
    の入力と前記相補型のバスとが結合され、前記第１の容
    量は常に該相補型のバスの一方に結合され、前記第２の
    容量はスイッチ手段により該相補型のバスのいずれか一
    方に選択的に結合されるようになっていることを特徴と
    する請求項６７の信号伝送システム。
  77. 【請求項７７】 前記第２の容量は、符号間干渉成分推
    定動作時には同じ差動入力部に結合している前記第１の
    容量が結合しているバスとは反対側のバスに結合し、且
    つ、データ判定時には同じ差動入力部に結合している該
    第１の容量が結合しているバスに結合することにより、
    相補の符号間干渉成分を取り除くようになっていること
    を特徴とする請求項７６の信号伝送システム。
  78. 【請求項７８】 前記相補型のバスアンプは、第１およ
    び第２の符号間干渉成分除去機能付きアンプ部を備え、
    該第１のアンプ部が符号間干渉成分推定動作を行ってい
    る間に該第２のアンプ部がデータの判定動作を行い、次
    のタイミングでは該第１のアンプ部がデータの判定動作
    行っている間に該第２のアンプ部が符号間干渉成分推定
    動作を行うようになっており、該第１および第２のアン
    プ部は、それぞれ、ゲート受けの第１および第２の相補
    入力を有する差動アンプと、該差動アンプの第１の入力
    に設けられ当該差動アンプの感度のよい部分にプリチャ
    ージするためのアンププリチャージ回路と、該差動アン
    プの第２の入力と当該差動アンプの出力の電気的な導通
    を制御するオートゼロ回路と、該差動アンプの第１およ
    び第２の入力に設けられた第１および第２の二種類の容
    量とを具備し、該第１および第２の容量を介して前記差
    動アンプの第１および第２の入力と前記相補型のバスと
    が結合され、前記第１の容量は常に該相補型のバスの一
    方に結合され、前記第２の容量はスイッチ手段により該
    相補型のバスのいずれか一方に選択的に結合されるよう
    になっていることを特徴とする請求項６７の信号伝送シ
    ステム。
  79. 【請求項７９】 前記第２の容量は、符号間干渉成分推
    定動作時には同じ差動入力部に結合している前記第１の
    容量が結合しているバスとは反対のバスに結合し、且
    つ、データ判定時には同じ差動入力部に結合している該
    第１の容量が結合しているバスに結合することにより、
    相補の符号間干渉成分を取り除くようになっていること
    を特徴とする請求項７５または７８の信号伝送システ
    ム。
  80. 【請求項８０】 前記第１の容量の値をＣ１０とし、前
    記第２の容量の値をＣ２０とし、前記バスの時定数をτ
    とし、１ビット分のデータが該バスに現れる時間或いは
    １ビット分の周期をＴとしたとき、該第１および第２の
    容量の値は、式：Ｃ１０／（Ｃ１０＋Ｃ２０）＝（１＋
    ｅｘｐ（−Ｔ／τ））／２をほぼ満たすようになってい
    ることを特徴とする請求項７３〜７９のいずれか１項に
    記載の信号伝送システム。
  81. 【請求項８１】 前記差動アンプは、ラッチ型の差動ア
    ンプとして構成されていることを特徴とする請求項７３
    〜７９のいずれか１項に記載の信号伝送システム。
  82. 【請求項８２】 前記差動アンプは、データ読み出し時
    以外において、データを受けるトランジスタがＮチャネ
    ル型のとき該差動アンプの出力ノードを高レベルとし、
    或いは、該データを受けるトランジスタがＰチャネル型
    のとき該差動アンプの出力ノードを低レベルとして動作
    速度を向上させるようにしたことを特徴とする請求項８
    １の信号伝送システム。
  83. 【請求項８３】 前記差動アンプは、データ転送時以
    外，および，データ読み出し時内の符号間干渉成分除去
    動作並びに差動アンプ入力ノードプリチャージ時におい
    て、データを受けるトランジスタがＮチャネル型のとき
    該差動アンプの出力ノードを高レベルとし、或いは、該
    データを受けるトランジスタがＰチャネル型のとき該差
    動アンプの出力ノードを低レベルとして動作速度を向上
    させるようにしたことを特徴とする請求項８１の信号伝
    送システム。
  84. 【請求項８４】 前記差動アンプは、カレントミラー型
    の差動アンプとして構成されていることを特徴とする請
    求項７３〜７９のいずれか１項に記載の信号伝送システ
    ム。
  85. 【請求項８５】 前記差動アンプは、データ転送時以外
    は動作しないようになっていることを特徴とする請求項
    ７３〜７９のいずれか１項に記載の信号伝送システム。
  86. 【請求項８６】 請求項６７〜８５のいずれか１項に記
    載の相補型のバスアンプをデータバスアンプとして備
    え、前記相補型のバスドライバをセンスアンプとして備
    え、且つ、前記相補型のバスをデータバスとして備えた
    半導体記憶装置であって、前記データバスアンプは、前
    記センスアンプから前記データバスを介して伝送される
    データにおける符号間干渉成分を取り除くことにより、
    該データバスのプリチャージをデータ転送時に行うこと
    なく連続的にデータ読み出しを行うようにしたことを特
    徴とする半導体記憶装置。
  87. 【請求項８７】 前記半導体記憶装置は、ダイナミック
    型ランダムアクセスメモリであることを特徴とする請求
    項８６の半導体記憶装置。
  88. 【請求項８８】 前記データバスは、階層構造になって
    いることを特徴とする請求項８７の半導体記憶装置。
  89. 【請求項８９】 前記データバスは、選択したカラムゲ
    ートを介して前記センスアンプからのデータを転送する
    ローカルデータバスと、選択したローカルデータバスス
    イッチを介して該ローカルデータバスのデータを転送す
    るグローバルデータバスとを備えていることを特徴とす
    る請求項８８の半導体記憶装置。
  90. 【請求項９０】 前記データバスアンプは、クロックの
    立ち上がりおよび立ち下がりタイミング、或いは、相補
    のクロックの立ち上がりタイミングにより、並列の設け
    られた２つの符号間干渉成分除去機能付きアンプ部をイ
    ンターリーブしてデータを読み出すようになっているこ
    とを特徴とする請求項８７の半導体記憶装置。
  91. 【請求項９１】 前記半導体記憶装置は、さらに、クロ
    ックの立ち上がりタイミングからカラム選択信号を生成
    するカラムデコーダおよびカラム選択信号発生回路を備
    えた第１のカラム選択信号生成手段と、クロックの立ち
    下がり或いは反転クロックの立ち上がりタイミングから
    カラム選択信号を生成するカラムデコーダおよびカラム
    選択信号発生回路を備えた第２のカラム選択信号生成手
    段とを具備し、該第１および第２のカラム選択信号生成
    手段をインターリーブすることにより高速なカラム選択
    信号の切り替えを行うようにしたことを特徴とする請求
    項９０の半導体記憶装置。
  92. 【請求項９２】 前記第１および第２のカラム選択信号
    生成手段は、カラム選択信号をオーバーラップして生成
    するようになっていることを特徴とする請求項９１の半
    導体記憶装置。
  93. 【請求項９３】 前記データバスアンプは、１つの符号
    間干渉成分除去機能付きアンプ部によりデータを読み出
    すようになっていることを特徴とする請求項８７の半導
    体記憶装置。
  94. 【請求項９４】 前記符号間干渉成分除去機能付きアン
    プ部は、クロックの立ち上がり或いは立ち下がりタイミ
    ングで符号間干渉成分の推定動作を行い、且つ、該クロ
    ックの立ち下がり或いは立ち上がりタイミングでデータ
    の判定動作を行うようになっていることを特徴とする請
    求項９３の半導体記憶装置。
  95. 【請求項９５】 前記半導体記憶装置は、前記データバ
    スに設けられたロードを備えていることを特徴とする請
    求項８６〜９４のいずれか１項に記載の半導体記憶装
    置。
  96. 【請求項９６】 前記データバスが前記ロードが無いと
    きには徐々に低レベル側にシフトしていく場合、該ロー
    ドを、該データバスのシフトを抑える程度のサイズのＰ
    チャネル型ＭＯＳトランジスタで構成し、該相補型のデ
    ータバスがそれぞれ該Ｐチャネル型ＭＯＳトランジスタ
    を介して高レベルにつられるようになっており、且つ、
    データ転送時以外は該Ｐチャネル型ＭＯＳトランジスタ
    をオフ状態にすることによりロードの働きを止めるよう
    になっていることを特徴とする請求項９５の半導体記憶
    装置。
  97. 【請求項９７】 前記データバスが前記ロードが無いと
    きには徐々に低レベル側にシフトしていく場合、該ロー
    ドを、該データバスのシフトを抑える程度のサイズのＮ
    チャネル型ＭＯＳトランジスタで構成し、該相補型のデ
    ータバスがそれぞれ該Ｎチャネル型ＭＯＳトランジスタ
    を介して高レベルにつられるようになっており、且つ、
    データ転送時以外は該Ｎチャネル型ＭＯＳトランジスタ
    をオフ状態にすることによりロードの働きを止めるよう
    になっていることを特徴とする請求項９５の半導体記憶
    装置。
  98. 【請求項９８】 前記データバスが前記ロードが無いと
    きには徐々に低レベル側にシフトしていく場合、該ロー
    ドを抵抗により構成すると共に、該抵抗をトランジスタ
    を介して高レベルにつなぎ、且つ、データ転送時以外は
    該トランジスタをオフ状態にすることによりロードの働
    きを止めるようになっていることを特徴とする請求項９
    ５の半導体記憶装置。
  99. 【請求項９９】 前記データバスが前記ロードが無いと
    きには徐々に低レベル側にシフトしていく場合、該ロー
    ドをＰチャネル型ＭＯＳトランジスタのクロスカップル
    として構成すると共に、該クロスカップルされたＰチャ
    ネル型ＭＯＳトランジスタを制御トランジスタを介して
    高レベルにつなぎ、高レベルのデータが転送される一方
    のバスが低レベルのデータが転送される他方のバスより
    も高レベル側に引っ張られるように構成し、且つ、デー
    タ転送時以外は該制御トランジスタをオフ状態にするこ
    とによりロードの働きを止めるようになっていることを
    特徴とする請求項９５の半導体記憶装置。
  100. 【請求項１００】 前記データバスが前記ロードが無い
    ときには徐々に高レベル側にシフトしていく場合、該ロ
    ードを、該データバスのシフトを抑える程度のサイズの
    Ｎチャネル型ＭＯＳトランジスタで構成し、該相補型の
    データバスがそれぞれ該Ｎチャネル型ＭＯＳトランジス
    タを介して低レベルにつられるようになっており、且
    つ、データ転送時以外は該Ｎチャネル型ＭＯＳトランジ
    スタをオフ状態にすることによりロードの働きを止める
    ようになっていることを特徴とする請求項９５の半導体
    記憶装置。
  101. 【請求項１０１】 前記データバスが前記ロードが無い
    ときには徐々に高レベル側にシフトしていく場合、該ロ
    ードを、該データバスのシフトを抑える程度のサイズの
    Ｐチャネル型ＭＯＳトランジスタで構成し、該相補型の
    データバスがそれぞれ該Ｐチャネル型ＭＯＳトランジス
    タを介して低レベルにつられるようになっており、且
    つ、データ転送時以外は該Ｐチャネル型ＭＯＳトランジ
    スタをオフ状態にすることによりロードの働きを止める
    ようになっていることを特徴とする請求項９５の半導体
    記憶装置。
  102. 【請求項１０２】 前記データバスが前記ロードが無い
    ときには徐々に高レベル側にシフトしていく場合、該ロ
    ードを抵抗により構成すると共に、該抵抗をトランジス
    タを介して低レベルにつなぎ、且つ、データ転送時以外
    は該トランジスタをオフ状態にすることによりロードの
    働きを止めるようになっていることを特徴とする請求項
    ９５の半導体記憶装置。
  103. 【請求項１０３】 前記データバスが前記ロードが無い
    ときには徐々に高レベル側にシフトしていく場合、該ロ
    ードをＮチャネル型ＭＯＳトランジスタのクロスカップ
    ルとして構成すると共に、該クロスカップルされたＮチ
    ャネル型ＭＯＳトランジスタを制御トランジスタを介し
    て低レベルにつなぎ、低レベルのデータが転送される一
    方のバスが高レベルのデータが転送される他方のバスよ
    りも低レベル側に引っ張られるように構成し、且つ、デ
    ータ転送時以外は該制御トランジスタをオフ状態にする
    ことによりロードの働きを止めるようになっていること
    を特徴とする請求項９５の半導体記憶装置。
  104. 【請求項１０４】 前記ロードは、グローバルデータバ
    スの１個所にのみ、グローバルデータバスの複数個所に
    分散して、ローカルデータバスにのみ、或いは、グロー
    バルデータバスおよびローカルデータバスの複数個所に
    分散して設けられていることを特徴とする請求項９５〜
    １０３のいずれか１項に記載の半導体記憶装置。
  105. 【請求項１０５】 前記センスアンプは、ＣＭＯＳトラ
    ンジスタのクロスカップルとして構成されていることを
    特徴とする請求項８６〜１０４のいずれか１項に記載の
    半導体記憶装置。
  106. 【請求項１０６】 前記センスアンプは、ビット線の差
    電位をゲートで受け、該ビット線が開ききる前にデータ
    を前記データバスに転送し、該データバスの差電位によ
    り該センスアンプのデータが反転することを防止するよ
    うにしたことを特徴とする請求項８６〜１０４のいずれ
    か１項に記載の半導体記憶装置。
  107. 【請求項１０７】 前記センスアンプは、Ｐチャネルま
    たはＮチャネル型ＭＯＳトランジスタのゲート受けのア
    ンプ、或いは、ＣＭＯＳトランジスタのゲート受けのア
    ンプとして構成されていることを特徴とする請求項１０
    ６の半導体記憶装置。
  108. 【請求項１０８】 前記半導体記憶装置は、カラム選択
    信号生成回路から選択されるセンスアンプまでの距離
    と、該選択されたセンスアンプから前記データバスを経
    由して前記データバスアンプまでの距離とが、該選択さ
    れたセンスアンプのメモリセルアレイ中での位置により
    異なることによって生じる、カラム選択信号が生成され
    てからセンスアンプが選択されてデータが出力され該デ
    ータバスアンプに到達するまでの該センスアンプの位置
    による時間のずれを補償することにより、該データバス
    アンプ内で使用する制御信号を該データバスアンプに到
    達したデータが有効になる部分にくるようにしたことを
    特徴とする請求項８６〜１０７のいずれか１項に記載の
    半導体記憶装置。
  109. 【請求項１０９】 前記半導体記憶装置は、前記カラム
    選択信号生成回路および前記データバスアンプに近いセ
    ンスアンプほど前記カラム選択信号をより遅めのタイミ
    ングで生成し、且つ、該カラム選択信号生成回路および
    該データバスアンプから遠いセンスアンプほど該カラム
    選択信号をより早めのタイミングで生成し、該データバ
    スアンプにデータが到着するタイミングを前記各センス
    アンプの位置に関わらずほぼ一定となるようにしたこと
    を特徴とする請求項１０８の半導体記憶装置。
  110. 【請求項１１０】 前記半導体記憶装置は、前記データ
    バスアンプに直接つながったデータバスの長さ方向を横
    切る複数のメモリブロックに分割され、該メモリブロッ
    クを選択するブロック選択アドレスが前記カラム選択信
    号生成回路に入力され、該ブロック選択アドレスにより
    該カラム選択信号生成回路内の遅延量を制御して、該デ
    ータバスアンプにデータが到着するタイミングを前記各
    センスアンプの位置に関わらずほぼ一定となるようにし
    たことを特徴とする請求項１０９の半導体記憶装置。
  111. 【請求項１１１】 前記半導体記憶装置は、カラム選択
    信号発生回路にロウ側のブロック選択アドレスを供給
    し、該ブロック選択アドレスにより該カラム選択信号発
    生回路内の遅延量を制御して、前記カラム選択信号の発
    生タイミングを、前記バスアンプから遠い位置のブロッ
    クに対してはより早いタイミングとし、且つ、該バスア
    ンプから近い位置のブロックに対してはより遅いタイミ
    ングとするようにしたことを特徴とする請求項１０８の
    半導体記憶装置。
  112. 【請求項１１２】 前記カラム選択信号発生回路内の遅
    延量は、トランスファースイッチおよび付加容量により
    構成され、該バスアンプから近いブロックほど該付加容
    量の値が大きくなるようにしたことを特徴とする請求項
    １１１の半導体記憶装置。
  113. 【請求項１１３】 前記カラム選択信号発生回路内の遅
    延量は、複数の遅延段が縦列接続された遅延線により構
    成され、該バスアンプから近いブロックほど該遅延線に
    おけるより多くの遅延段を通過するようにしたことを特
    徴とする請求項１１１の半導体記憶装置。
  114. 【請求項１１４】 前記各遅延段は、第１および第２の
    ナンドゲートおよびインバータを備えて構成されている
    ことを特徴とする請求項１１３の半導体記憶装置。
  115. 【請求項１１５】 前記半導体記憶装置は、前記カラム
    選択信号生成回路および前記データバスアンプに近いセ
    ンスアンプほど該データバスアンプ内で使用する制御信
    号の生成をより早めに行い、且つ、該カラム選択信号生
    成回路および該データバスアンプから遠いセンスアンプ
    ほどデータバスアンプ内で使用する制御信号の生成をよ
    り遅めに行って、データバスアンプ内で使用する制御信
    号を該データバスアンプに到達したデータが有効になる
    部分にくるようにしたことを特徴とする請求項１０８の
    半導体記憶装置。
  116. 【請求項１１６】 相補型のバスを介してデータを伝送
    し、該データを前のデータによって引き起こされる符号
    間干渉成分を取り除いて検出する信号伝送システムのレ
    シーバ回路であって、 ゲート受けの第１および第２の相補入力を有する差動ア
    ンプと、 該差動アンプの第１および第２の入力のそれぞれに設け
    られ当該差動アンプの感度のよい部分にプリチャージす
    るためのアンププリチャージ回路と、 該差動アンプの第１および第２の入力に設けられた第１
    および第２の二種類の容量とを具備し、該第１および第
    ２の容量を介して前記差動アンプの第１および第２の入
    力と前記相補型のバスとが結合され、前記第１の容量は
    常に該相補型のバスの一方に結合され、前記第２の容量
    はスイッチ手段により該相補型のバスのいずれか一方に
    選択的に結合されるようになっていることを特徴とする
    レシーバ回路。
  117. 【請求項１１７】 前記第２の容量は、符号間干渉成分
    推定動作時には同じ差動入力部に結合している前記第１
    の容量が結合しているバスとは反対側のバスに結合し、
    且つ、データ判定時には同じ差動入力部に結合している
    該第１の容量が結合しているバスに結合することによ
    り、相補の符号間干渉成分を取り除くようになっている
    ことを特徴とする請求項１１６のレシーバ回路。
  118. 【請求項１１８】 前記第１の容量の値をＣ１０とし、
    前記第２の容量の値をＣ２０とし、前記バスの時定数を
    τとし、１ビット分のデータが該バスに現れる時間或い
    は１ビット分の周期をＴとしたとき、 該第１および第２の容量の値は、式：Ｃ１０／（Ｃ１０
    ＋Ｃ２０）＝（１＋ｅｘｐ（−Ｔ／τ））／２をほぼ満
    たすようになっていることを特徴とする請求項１１６の
    レシーバ回路。
  119. 【請求項１１９】 前記差動アンプは、ラッチ型の差動
    アンプとして構成されていることを特徴とする請求項１
    １６のレシーバ回路。
  120. 【請求項１２０】 前記差動アンプは、データ読み出し
    時以外において、データを受けるトランジスタがＮチャ
    ネル型のとき該差動アンプの出力ノードを高レベルと
    し、或いは、該データを受けるトランジスタがＰチャネ
    ル型のとき該差動アンプの出力ノードを低レベルとして
    動作速度を向上させるようにしたことを特徴とする請求
    項１１９のレシーバ回路。
  121. 【請求項１２１】 前記差動アンプは、データ転送時以
    外，および，データ読み出し時内の符号間干渉成分除去
    動作並びに差動アンプ入力ノードプリチャージ時におい
    て、データを受けるトランジスタがＮチャネル型のとき
    該差動アンプの出力ノードを高レベルとし、或いは、該
    データを受けるトランジスタがＰチャネル型のとき該差
    動アンプの出力ノードを低レベルとして動作速度を向上
    させるようにしたことを特徴とする請求項１１９のレシ
    ーバ回路。
  122. 【請求項１２２】 前記差動アンプは、カレントミラー
    型の差動アンプとして構成されていることを特徴とする
    請求項１１６のレシーバ回路。
  123. 【請求項１２３】 前記差動アンプは、データ転送時以
    外は動作しないようになっていることを特徴とする請求
    項１１６のレシーバ回路。
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US08/944,516 US6157688A (en) 1996-10-09 1997-10-06 Signal transmission system for transmitting signals between LSI chips, receiver circuit for use in the signal transmission system, and semiconductor memory device applying the signal transmission system
TW086114834A TW366453B (en) 1996-10-09 1997-10-08 Signal transmission system for transmitting signals between LSI chips, receiver circuit for use in the signal transmission system, and semiconductor memory device applying the signal transmission system a signal transmission system having the response time of a signal transmission line set at roughly the length of a transmitted symbol or more than that
KR1019970051843A KR100266055B1 (ko) 1996-10-09 1997-10-09 신호전송시스템,이신호전송시스템의리시버회로,및이신호전송시스템이적용되는반도체기억장치
DE19758673.2A DE19758673B4 (de) 1996-10-09 1997-10-09 Empfängerschaltung zur Verwendung in einem Signalübertragungssystem
DE19758674A DE19758674B4 (de) 1996-10-09 1997-10-09 Signalübertragungssystem zur Übertragung von Signalen zwischen LSI-Chips, Empfängerschaltung zur Verwendung in dem Signalübertragungssystem und Halbleiter-Speichervorrichtung, die das Signalübertragungssystem verwendet
DE19744620.5A DE19744620B4 (de) 1996-10-09 1997-10-09 Signalübertragungssystem zur Übertragung von Signalen zwischen LSI-Chips
DE19758672A DE19758672B4 (de) 1996-10-09 1997-10-09 Vorrichtung zum Übertragen von Signalen
DE19758675A DE19758675B4 (de) 1996-10-09 1997-10-09 Halbleiter-Speichervorrichtung, die ein Signalübertragungssystem verwendet
US09/688,389 US6377638B1 (en) 1996-10-09 2000-10-12 Signal transmission system for transmitting signals between lsi chips, receiver circuit for use in the signal transmission system, and semiconductor memory device applying the signal transmission system
US10/076,526 US6493394B2 (en) 1996-10-09 2002-02-19 Signal transmission system for transmitting signals between lsi chips, receiver circuit for use in the signal transmission system, and semiconductor memory device applying the signal transmission system

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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6185256B1 (en) 1997-11-19 2001-02-06 Fujitsu Limited Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied
JP2001110183A (ja) * 1999-10-08 2001-04-20 Fujitsu Ltd 半導体記憶装置
US6429717B1 (en) 2000-09-19 2002-08-06 Nec Corporation Receiving circuit
JP2006126369A (ja) * 2004-10-27 2006-05-18 Sony Corp クロック信号供給装置およびそれを利用した半導体装置、並びに電子機器
JP2008165790A (ja) * 2006-12-28 2008-07-17 Intel Corp モジュラー・メモリー制御装置のクロック供給アーキテクチャ
US7467317B2 (en) 2002-08-23 2008-12-16 Elpida Memory, Inc. Memory system and data transmission method
JP2009505470A (ja) * 2005-08-10 2009-02-05 エヌエックスピー ビー ヴィ 通信ネットワークのケーブル終端抵抗値決定方法及び対応する通信ネットワーク
JP2011113450A (ja) * 2009-11-30 2011-06-09 Toshiba Corp メモリインターフェース回路
WO2013018218A1 (ja) * 2011-08-03 2013-02-07 富士通株式会社 同期制御装置、演算処理装置、並列計算機システムおよび同期制御装置の制御方法
CN103891227A (zh) * 2011-08-19 2014-06-25 浦项工科大学校产学协力团 高速低功耗无线电收发器
JPWO2013018218A1 (ja) * 2011-08-03 2015-03-05 富士通株式会社 同期制御装置、演算処理装置、並列計算機システムおよび同期制御装置の制御方法
JP2017037409A (ja) * 2015-08-07 2017-02-16 キヤノン株式会社 プリント回路板

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4052697B2 (ja) * 1996-10-09 2008-02-27 富士通株式会社 信号伝送システム、および、該信号伝送システムのレシーバ回路
US6330627B1 (en) 1998-01-20 2001-12-11 Kabushiki Kaisha Toshiba System for fast data transfer between memory modules and controller using two clock lines each having a go line portion and a return line portion
TW440767B (en) * 1998-06-02 2001-06-16 Fujitsu Ltd Method of and apparatus for correctly transmitting signals at high speed without waveform distortion
JP2001068650A (ja) * 1999-08-30 2001-03-16 Hitachi Ltd 半導体集積回路装置
DE19954942A1 (de) * 1999-11-16 2001-05-17 Cellware Breitband Technologie Verfahren und Vorrichtung zur Verbindung von EDV-Modulen mit einem Bus-Controller
US6782486B1 (en) 2000-08-11 2004-08-24 Advanced Micro Devices, Inc. Apparatus for stopping and starting a clock in a clock forwarded I/O system depending on the presence of valid data in a receive buffer
US6711639B1 (en) * 2000-11-02 2004-03-23 Dell Products L.P. System and method for processor bus termination
JP2002190532A (ja) * 2000-12-19 2002-07-05 Hitachi Ltd 半導体記憶装置
US6976114B1 (en) * 2001-01-25 2005-12-13 Rambus Inc. Method and apparatus for simultaneous bidirectional signaling in a bus topology
US6515914B2 (en) * 2001-03-21 2003-02-04 Micron Technology, Inc. Memory device and method having data path with multiple prefetch I/O configurations
US6909127B2 (en) * 2001-06-27 2005-06-21 Intel Corporation Low loss interconnect structure for use in microelectronic circuits
US6522186B2 (en) * 2001-06-27 2003-02-18 Intel Corporation Hierarchical clock grid for on-die salphasic clocking
US7102958B2 (en) * 2001-07-20 2006-09-05 Samsung Electronics Co., Ltd. Integrated circuit memory devices that support selective mode register set commands and related memory modules, memory controllers, and methods
KR100389928B1 (ko) * 2001-07-20 2003-07-04 삼성전자주식회사 액티브 터미네이션 제어를 위한 반도체 메모리 시스템
US7369445B2 (en) * 2001-07-20 2008-05-06 Samsung Electronics Co., Ltd. Methods of operating memory systems including memory devices set to different operating modes and related systems
US7541845B2 (en) * 2001-08-31 2009-06-02 Samsung Electronics Co., Ltd. Signal receiver apparatus and method for detecting logic state represented by an input signal and semiconductor integrated circuit device having the same
US6633178B2 (en) * 2001-09-28 2003-10-14 Intel Corporation Apparatus and method for power efficient line driver
US7099416B2 (en) * 2002-02-06 2006-08-29 Broadcom Corporation Single ended termination of clock for dual link DVI receiver
SE521549C2 (sv) * 2002-03-04 2003-11-11 Ericsson Telefon Ab L M Sändare/mottagare för dubbelriktad kommunikation
KR100416612B1 (ko) * 2002-03-04 2004-02-05 삼성전자주식회사 칩 면적을 최소화시키는 반도체 메모리 장치
GB0208014D0 (en) * 2002-04-05 2002-05-15 Acuid Corp Ltd Line termination incorporating compensation for device and package parasites
US7134056B2 (en) * 2002-06-04 2006-11-07 Lucent Technologies Inc. High-speed chip-to-chip communication interface with signal trace routing and phase offset detection
KR100878274B1 (ko) * 2002-08-08 2009-01-13 삼성전자주식회사 표시 장치
US20040032319A1 (en) * 2002-08-17 2004-02-19 Kye-Hyun Kyung Devices and methods for controlling active termination resistors in a memory system
CN1592927A (zh) * 2002-08-17 2005-03-09 Lg电子株式会社 高密度只读光盘、用于在高密度只读光盘上记录盘信息 ( d i )的方法以及用于再现记录在高密度只读光盘上的数据的方法
JP2004146403A (ja) * 2002-10-21 2004-05-20 Advantest Corp 伝送回路、ｃｍｏｓ半導体デバイス、及び設計方法
US7142461B2 (en) * 2002-11-20 2006-11-28 Micron Technology, Inc. Active termination control though on module register
US7627029B2 (en) 2003-05-20 2009-12-01 Rambus Inc. Margin test methods and circuits
EP1629622A2 (en) 2003-05-20 2006-03-01 Rambus Inc. Margin test methods and circuits
US7336749B2 (en) * 2004-05-18 2008-02-26 Rambus Inc. Statistical margin test methods and circuits
US7408981B2 (en) * 2003-05-20 2008-08-05 Rambus Inc. Methods and circuits for performing margining tests in the presence of a decision feedback equalizer
US7590175B2 (en) * 2003-05-20 2009-09-15 Rambus Inc. DFE margin test methods and circuits that decouple sample and feedback timing
US7106610B2 (en) * 2003-09-30 2006-09-12 Intel Corporation High speed memory interface
US7646649B2 (en) * 2003-11-18 2010-01-12 International Business Machines Corporation Memory device with programmable receivers to improve performance
KR100520224B1 (ko) 2003-12-23 2005-10-11 삼성전자주식회사 반도체 메모리 장치에서의 ｉｓｉ 제거장치 및 그에 따른ｉｓｉ 제거방법
GB0403237D0 (en) * 2004-02-13 2004-03-17 Imec Inter Uni Micro Electr A method for realizing ground bounce reduction in digital circuits adapted according to said method
US7106094B2 (en) * 2004-05-14 2006-09-12 International Business Machines Corporation Method and topology for improving signal quality on high speed, multi-drop busses
GB0413142D0 (en) * 2004-06-12 2004-07-14 Texas Instruments Ltd Improvements in, or relating to testing
JP4419067B2 (ja) * 2004-07-26 2010-02-24 株式会社日立製作所 ディジタルインターフェースを有する半導体装置、メモリ素子及びメモリモジュール
US7205789B1 (en) * 2004-08-26 2007-04-17 Chris Karabatsos Termination arrangement for high speed data rate multi-drop data bit connections
US7221605B2 (en) * 2004-08-31 2007-05-22 Micron Technology, Inc. Switched capacitor DRAM sense amplifier with immunity to mismatch and offsets
US7236415B2 (en) * 2004-09-01 2007-06-26 Micron Technology, Inc. Sample and hold memory sense amplifier
US20070010944A1 (en) * 2005-07-09 2007-01-11 Ferrebee James H Jr Driver-adjustable sensor apparatus, system, & method for improving traffic safety
US7379382B2 (en) 2005-10-28 2008-05-27 Micron Technology, Inc. System and method for controlling timing of output signals
US20070126462A1 (en) * 2005-12-05 2007-06-07 Intel Corporation Enabling multiple memory modules for high-speed memory interfaces
EP1990961B1 (en) * 2006-02-27 2017-03-15 Fujitsu Ltd. Circuit board, information processor and transmitting method
RU2296363C1 (ru) * 2006-04-27 2007-03-27 Общество с ограниченной ответственностью "АСТРОМА" Способ и средство защиты программного обеспечения от несанкционированного использования
US7394309B1 (en) * 2006-08-15 2008-07-01 National Semiconductor Corporation Balanced offset compensation circuit
US8365137B2 (en) * 2006-08-29 2013-01-29 Wave Semiconductor, Inc. Systems and methods using an invocation model of process expression
US8396112B2 (en) 2006-11-28 2013-03-12 Seiko Epson Corporation Circuitry and method for transferring data, and circuitry and method utilizing clock pulses
US8228704B2 (en) * 2007-02-28 2012-07-24 Samsung Electronics Co., Ltd. Stacked semiconductor chip package with shared DLL signal and method for fabricating stacked semiconductor chip package with shared DLL signal
KR100901394B1 (ko) * 2007-05-15 2009-06-05 삼성전자주식회사 데이터 전송 장치 및 방법
US7592830B2 (en) * 2007-08-03 2009-09-22 Qimonda Ag Integrated circuit device for receiving differential and single-ended signals
US7965532B2 (en) * 2007-08-28 2011-06-21 Micron Technology, Inc. Enhanced performance memory systems and methods
KR100898305B1 (ko) * 2007-10-08 2009-05-19 주식회사 티엘아이 3라인 차동 신호법을 위한 클락 임베디드 차동 데이터수신장치
KR101412071B1 (ko) 2007-10-30 2014-06-26 삼성전자주식회사 Ｉｓｉ 제어 방법 및 그 방법을 이용하는 반도체 메모리장치
JP2010028652A (ja) * 2008-07-23 2010-02-04 Omron Corp 信号処理装置、信号処理方法、受信装置、送受信装置、通信モジュール、および電子機器
DE102008045707A1 (de) * 2008-09-04 2010-03-11 Micronas Gmbh Leiterplatine mit Terminierung einer T-förmigen Signalleitung
US20100123506A1 (en) * 2008-11-20 2010-05-20 Cung Vu Multistage level translator
CN101853825B (zh) * 2009-04-03 2012-01-25 鸿富锦精密工业（深圳）有限公司 多负载拓扑架构
US8798530B2 (en) * 2009-06-30 2014-08-05 Oracle America, Inc. Adaptive offset-compensating decision-feedback receiver
US8641426B2 (en) * 2011-03-25 2014-02-04 Chuang Yii Enterprise Co. Ltd. Coach board
US8428110B2 (en) * 2011-03-25 2013-04-23 International Business Machines Corporation Pipelining and sub-rate operation for memory links
US9252985B2 (en) * 2011-04-04 2016-02-02 Taejin Info Tech Co., Ltd Impedance matching between FPGA and memory modules
TWI456995B (zh) * 2011-06-07 2014-10-11 Realtek Semiconductor Corp 網路接收器及其調整方法
CN102820897B (zh) * 2011-06-09 2015-06-10 瑞昱半导体股份有限公司 网络接收器及其调整方法
US8718216B2 (en) 2011-09-23 2014-05-06 International Business Machines Corporation Digital phase detector with zero phase offset
WO2013095432A1 (en) * 2011-12-21 2013-06-27 Intel Corporation Low power squelch circuit
US8581622B1 (en) * 2012-05-16 2013-11-12 Hitachi, Ltd. Semiconductor device
US8937994B2 (en) * 2012-06-25 2015-01-20 Rambus Inc. Partial response decision feedback equalizer with selection circuitry having hold state
CN103870431A (zh) * 2012-12-17 2014-06-18 鸿富锦精密工业(武汉)有限公司 多重负载拓扑布线架构
US9355706B2 (en) 2013-08-01 2016-05-31 Samsung Electronics Co., Ltd. Output circuit for implementing high speed data transmition
JP2016029785A (ja) * 2014-07-18 2016-03-03 株式会社東芝 通信システム
US11580373B2 (en) * 2017-01-20 2023-02-14 International Business Machines Corporation System, method and article of manufacture for synchronization-free transmittal of neuron values in a hardware artificial neural networks
US10838016B2 (en) * 2018-07-06 2020-11-17 Texas Instruments Incorporated Short detect scheme for an output pin
US10592458B1 (en) 2018-09-18 2020-03-17 Apple Inc. Bimodal impedance matching terminators
JP2021145084A (ja) 2020-03-13 2021-09-24 キオクシア株式会社 半導体装置
US11165431B1 (en) * 2020-12-09 2021-11-02 Analog Devices, Inc. Techniques for measuring slew rate in current integrating phase interpolator

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3388330A (en) * 1965-03-19 1968-06-11 Bell Telephone Labor Inc Partial response multilevel data system
JPS5676654A (en) * 1979-11-29 1981-06-24 Fujitsu Ltd Bus transmission system
US4811342A (en) * 1985-11-12 1989-03-07 Racal Data Communications Inc. High speed analog echo canceller
NL8701331A (nl) * 1987-06-09 1989-01-02 Philips Nv Datatransmissiesysteem bevattende een beslissingsteruggekoppelde egalisator en gebruik makende van partieleresponsie technieken.
US5243703A (en) * 1990-04-18 1993-09-07 Rambus, Inc. Apparatus for synchronously generating clock signals in a data processing system
JPH0438790A (ja) * 1990-06-01 1992-02-07 Toshiba Corp ダイナミック型半導体記憶装置
JP2863012B2 (ja) * 1990-12-18 1999-03-03 三菱電機株式会社 半導体記憶装置
JP2866750B2 (ja) * 1991-01-28 1999-03-08 三菱電機株式会社 半導体試験装置および半導体装置の試験方法
US5254883A (en) * 1992-04-22 1993-10-19 Rambus, Inc. Electrical current source circuitry for a bus
US5268639A (en) * 1992-06-05 1993-12-07 Rambus, Inc. Testing timing parameters of high speed integrated circuit devices
DE69432447T2 (de) * 1993-01-19 2003-12-24 Nippon Telegraph & Telephone Verfahren und vorrichtung zur reduktion von störwellen eines kommunikationssystems
US5995561A (en) * 1996-04-10 1999-11-30 Silicon Systems, Inc. Method and apparatus for reducing noise correlation in a partial response channel
JP4052697B2 (ja) * 1996-10-09 2008-02-27 富士通株式会社 信号伝送システム、および、該信号伝送システムのレシーバ回路
JP4197755B2 (ja) * 1997-11-19 2008-12-17 富士通株式会社 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置
TW440767B (en) * 1998-06-02 2001-06-16 Fujitsu Ltd Method of and apparatus for correctly transmitting signals at high speed without waveform distortion

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7505532B2 (en) 1997-11-19 2009-03-17 Fujitsu Limited Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied
US6185256B1 (en) 1997-11-19 2001-02-06 Fujitsu Limited Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied
US7154797B1 (en) 1997-11-19 2006-12-26 Fujitsu Limited Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied
JP2001110183A (ja) * 1999-10-08 2001-04-20 Fujitsu Ltd 半導体記憶装置
US6429717B1 (en) 2000-09-19 2002-08-06 Nec Corporation Receiving circuit
US9953686B2 (en) 2002-08-23 2018-04-24 Ps4 Luxco S.A.R.L. Memory system and data transmission method
US7467317B2 (en) 2002-08-23 2008-12-16 Elpida Memory, Inc. Memory system and data transmission method
US11410712B2 (en) 2002-08-23 2022-08-09 Longitude Licensing Limited Memory system and data transmission method
US8375240B2 (en) 2002-08-23 2013-02-12 Elpida Memory, Inc. Memory system and data transmission method
JP2006126369A (ja) * 2004-10-27 2006-05-18 Sony Corp クロック信号供給装置およびそれを利用した半導体装置、並びに電子機器
JP2009505470A (ja) * 2005-08-10 2009-02-05 エヌエックスピー ビー ヴィ 通信ネットワークのケーブル終端抵抗値決定方法及び対応する通信ネットワーク
JP2008165790A (ja) * 2006-12-28 2008-07-17 Intel Corp モジュラー・メモリー制御装置のクロック供給アーキテクチャ
JP2011113450A (ja) * 2009-11-30 2011-06-09 Toshiba Corp メモリインターフェース回路
JPWO2013018218A1 (ja) * 2011-08-03 2015-03-05 富士通株式会社 同期制御装置、演算処理装置、並列計算機システムおよび同期制御装置の制御方法
WO2013018218A1 (ja) * 2011-08-03 2013-02-07 富士通株式会社 同期制御装置、演算処理装置、並列計算機システムおよび同期制御装置の制御方法
CN103891227A (zh) * 2011-08-19 2014-06-25 浦项工科大学校产学协力团 高速低功耗无线电收发器
JP2014529221A (ja) * 2011-08-19 2014-10-30 ポステック アカデミー−インダストリー ファウンデーションＰｏｓｔｅｃｈ Ａｃａｄｅｍｙ−Ｉｎｄｕｓｔｒｙ Ｆｏｕｎｄａｔｉｏｎ 低電力高速の送受信装置
US9008194B2 (en) 2011-08-19 2015-04-14 Postech Academy-Industry Foundation Low-power, high-speed transceiver
JP2017037409A (ja) * 2015-08-07 2017-02-16 キヤノン株式会社 プリント回路板

Also Published As

Publication number Publication date
US6157688A (en) 2000-12-05
TW366453B (en) 1999-08-11
KR100266055B1 (ko) 2000-09-15
DE19758673B4 (de) 2014-05-22
DE19744620A1 (de) 1998-05-20
KR19980032701A (ko) 1998-07-25
DE19744620B4 (de) 2014-05-22
JP4052697B2 (ja) 2008-02-27
US20020080883A1 (en) 2002-06-27
US6493394B2 (en) 2002-12-10
US6377638B1 (en) 2002-04-23

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