JP2014529221A - 低電力高速の送受信装置 - Google Patents
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Abstract
Description
本発明の他の目的は、終端抵抗の抵抗値の増加によって送信端回路および受信端回路の末端で発生する電磁波の反射現象と、ISI(Inter Symbol Interference;以下、「ISI」と称する)現象を補償する低電力高速の送受信装置を提供することである。
また、前記受信端回路が、前記終端抵抗と前記伝送線路の特性インピーダンスとの不整合(mismatch)によって発生する電磁波の反射現象、および前記終端抵抗の抵抗値の増加によってISI(Inter symbol interference)が増加する現象のうちの少なくとも1つを補償する決定フィードバック等化(Decision Feedback Equalization、以下、「DFE」と称する)回路をさらに備えることができる。
また、本発明にかかる低電力高速の送受信装置は、受信端回路で終端抵抗値の増加によって発生する電磁波の反射およびISIを測定して補償することにより、低電力高速の送受信装置の信頼性を向上させる。
図1は、本発明にかかる低電力高速の送受信装置を示す図である。
図1を参照すれば、本発明にかかる低電力高速の送受信装置は、入力される信号を伝送する送信端回路100と、該送信端回路100から信号を受信する受信端回路200と、送信端回路100および受信端回路200に備えられる終端抵抗300と、送信端回路100および受信端回路200とそれぞれ直列に接続され、送信端回路100から送信された信号を受信端回路200に伝達するための伝送線路400とを備えて構成される。
これによって、本発明では、受信端回路200内に電磁波が反射した時間および反射した大きさと、ISIの大きさを測定して補償する決定フィードバック等化(Decision Feedback Equalization、以下、「DFE」と称する)回路220を備える。
したがって、特性を利用して、電磁波の反射およびISI補償のためのDFE回路220のタップ(Tap)をすべての時間区間に対してすべて具現するのではなく、電磁波の反射およびISIが発生する時間区間に該当するタップのみを具現することにより、結果的に、受信端回路200の電力消耗を低減させることができる。
前述のように多いタップをすべて受信端回路200内のDFE回路220に収容するには、DFE回路220が過度に大きくなって、結果的に、受信端回路200の大きさおよび電力消耗を増加させる。
また、本発明にかかる送受信装置は、差動信号伝送手法(differential signaling)および単一信号伝送手法(single−ended signaling)を適用することができる。
図2を参照すれば、前記単一−1パルス信号は、計32ビットの長さであって、1ビットの時間の間にのみ「1」であり、残りの時間には連続して「0」に維持されるパルス信号(「1000...00」)を示している。
この時、単一−1パルス信号の全体個数(図2では「32」と仮定する)は、上述したDFE回路220のタップの個数[2×(最大反射回数)×(伝送線伝播時間)×(データ伝送速度)]より大きい値に決定して、伝送線路400のISI効果と、インピーダンス不整合によって生じる反射波効果を、単一−1パルス信号の1周期内ですべて現れるようにする。
この時、受信された単一−1パルス信号は、伝送線路400のISI効果によって一定時間の間ポストカーソル(post−cursor)を有する。
この時、本発明の実施形態では、ISI効果によって1つのポストカーソル(post−cursor)が発生し、反射波の影響もデータ1周期の時間の間にのみ持続すると仮定する。
図3は、本発明にかかる受信端回路を示す図である。
図3を参照すれば、本発明にかかる受信端回路200は、デスキュー(Deskew)部210と、DFE回路220と、直並列変換部230と、カウンタ240と、制御部250とを備えて構成される。
まず、受信端回路200の構成要素に対する動作過程を説明する前に、送信端回路100は、DFE回路220の正しいデータ復元動作のために、実際の信号を受信端回路200に伝送する前に、受信端回路200が受信する信号内に含まれたデータおよびクロックの間のスキュー(Skew)除去のためのデータパターンを受信端回路200に伝送する。
デスキュー部210は、送信端回路100から受信されたデータとクロックとの間のスキュー(Skew)を除去するデスキュー動作を実施する。
次に、 送信端回路100では、デスキュー部210のデスキュー動作が完了すると、 受信端回路200で電磁波反射現象およびISI増加現象を測定するために用いられる、図2ですでに説明した単一−1パルス信号を受信端回路200に伝送する。
つまり、DFE回路220は、制御部250の制御によって、単一−1パルス信号から前記「1」が受信された時間と、ISIの大きさと、反射波が受信された時間および反射波の大きさを探し、探した「1」が受信された時間と、ISIの大きさと、反射波が受信された時間および反射波の大きさに基づいて、電磁波反射現象およびISI増加現象を補償する。
以下では、DFE回路220を介して、受信された単一−1パルス信号から「1」が受信された時間と、ISIの大きさと、反射波が受信された時間および反射波の大きさを探す過程を、訓練モード(Training mode)と称する。
このとき、訓練モードの動作は、DFE回路220内に備えられた初段回路(Front−end circuit)221を用いて訓練機能を具現する。
前記訓練モードの時、送信端回路100から繰り返し受信される32ビットの単一−1パルス信号(10000・・・00)をデータパターンとして用いる。
図4を参照すれば、初段回路221は、入力データDATARP、DATARNを入力とするメインドライバ221Aと、選択された過去データDISI(DBISI)、DREFL(DBREFL)をそれぞれ入力する2つの第1および第2サブドライバ221B、221Cとを備えて構成される。
第1および第2サブドライバ221B、221Cのタップは、5ビットの係数であるCISI[4:0]、CREFL[4:0]にそれぞれ調整される。
また、初段回路221は、メインドライバ221Aと、第1サブドライバ221Bおよび第2サブドライバ221Cの出力端子が互いに並列に接続された構造を有する。
制御部250は、前記メインドライバ221Aの入力端に、予め受信された差動データ信号または受信された単一データ信号と基準電圧を印加する。
制御部250は、訓練モードの第1の過程として、DFE回路220を介して、受信された単一−1パルス信号から「1」が受信された時刻を探す。
つまり、前記訓練モードにおける初段回路221の動作は、以下の図5の通りである。
図5を参照すれば、メインドライバ221Aは、入力データDATARP、DATARNを入力として動作を行い、ISI除去のための第1サブドライバ221Bには、制御部250の制御によって、CDC[4:0]電流値が入力され、前記CDC[4:0]電流値に動作制御される。
前述の状態において、最初に「0」に設定されたCDC[4:0]を1ビットずつ増加させると、初段回路221のOUTPおよびOUTN出力のうち、OUTNのDCレベルが変化して、特定CDC[4:0]値で、図8に示されるように、2つの出力OUTP、OUTNが交差する。
制御部250は、カウンタ240によって最初のカウンタ出力が発生すると、最初のカウンタ出力が発生した時点を、単一−1パルス信号の「1」が受信された時刻として認識して格納する。
上述した訓練モードの第1の過程と同様の状態において、制御部250は、DFE回路220を制御して、再びCDC[4:0]を1ビットずつ増加させる。
CDC[4:0]を1ビットずつ増加させる場合、図9に示されるように、上述した訓練モードの第1の過程で探した単一−1パルス信号の「1」が受信された時点からデータ1周期だけ経過した時点でISIによって交差点が発生する。
この時、CISI.DET[4:0]は、初段回路221の総DCレベルから、交差点が発生するまで下降したDCレベルCDC[4:0]を差し引いた量と同じである。
そのため、「CISI.DET[4:0]=31−CDC[4:0]」となる。
CDC[4:0]を1ビットずつ増加させる場合、反射波が存在する地点で交差点が発生するかをカウンタ240で確認し、以下の図10に示されるように、同じ時点で前記交差点が4回発生する場合、当該時点のCOUNTER出力を「1」とする。
そして、制御部250は、訓練モードの第1の過程で格納された単一−1パルス信号の「1」の時点と、反射波が発生した時点を用いてフィードバックする過去データの位置を計算する。
前述のように、制御部250は、前記訓練モードで3つの変数CISI.DET[4:0]、CREFL.DET[4:0]、POSREFL[4:0]がすべて決定されると、訓練モードを終了させ、DFE回路220を通常モード(Normal mode)で動作するように制御する。
したがって、上記の詳細な説明は、すべての面で制限的に解釈されるものではなく、例示的なものとして考慮されるべきである。
本発明の範囲は、本発明の等価的な範囲内におけるすべての変更が本発明の範囲に属するように、添付した請求項の合理的な解釈によって決定されるべきである。
200 受信端回路
210 デスキュー部
220 DFE回路
221 初段回路
230 直並列変換部
240 カウンタ
250 制御部
300 終端抵抗
400 伝送線路
Claims (12)
- 入力された信号を送信する送信端回路と、
該送信端回路から前記信号を受信する受信端回路と、
前記送信端回路および前記受信端回路にそれぞれ直列に接続され、前記送信端回路から送信された前記信号を前記受信端回路に伝達する伝送線路と、
前記送信端回路および前記受信端回路のうちの少なくとも1つに設けられた終端抵抗とを備え、
該終端抵抗の抵抗値が前記伝送線路の特性インピーダンス(Characteristic impedance)値より大きい低電力高速の送受信装置。 - 前記終端抵抗の抵抗値が前記伝送線路の特性インピーダンス値の1.5倍以上である請求項1に記載の低電力高速の送受信装置。
- 前記受信端回路が、前記終端抵抗と前記伝送線路の特性インピーダンスとの不整合(mismatch)によって発生する電磁波の反射現象、および前記終端抵抗の抵抗値の増加によってISI(Inter symbol interference)が増加する現象のうちの少なくとも1つを補償する決定フィードバック等化(Decision Feedback Equalization、以下、「DFE」と称する)回路をさらに備える請求項1に記載の低電力高速の送受信装置。
- 前記送信端回路は、実際の前記信号を伝送する前に、前記受信端回路が受信する前記信号内に含まれるデータおよびクロックの間のスキュー(Skew)除去のためのデータパターンを前記受信端回路に伝送し、
該受信端回路が、受信した前記データパターンを用いて、受信する前記信号に対してデスキュー(Deskew)動作を実施する請求項3に記載の低電力高速の送受信装置。 - 前記データパターンは、「1」と「0」が交番的に繰り返されるパターンであり、
前記受信端回路は、受信した前記データパターンの周期の真ん中にエッジ(Edge)が一致するクロック信号を生成して前記デスキュー動作を実施する請求項4に記載の低電力高速の送受信装置。 - 前記送信端回路が、実際の前記信号を伝送する前に、前記電磁波の反射時間、反射した大きさおよび前記ISIの大きさを測定するためのパルス信号を前記受信端回路に送信し、
前記受信端回路が、前記DFE回路を介して、受信した前記パルス信号を用いて前記電磁波の反射時間、反射した大きさおよび前記ISIの大きさを測定し、測定された前記電磁波の反射時間、反射した大きさおよび前記ISIの大きさに基づいて、前記電磁波の反射現象および前記ISIを補償する請求項3に記載の低電力高速の送受信装置。 - 前記パルス信号が、データの1ビットの時間区間「1」であり、残りの時間区間には連続して「0」に維持される周期的な単一−1パルス信号である請求項6に記載の低電力高速の送受信装置。
- 前記受信端回路が、前記DFE回路を介して、前記単一−1パルス信号の1周期の時間の間に前記「1」を受信した時間を基準として、前記電磁波の反射時間、反射した大きさおよび前記ISIの大きさを測定して補償する請求項6に記載の低電力高速の送受信装置。
- 前記受信端回路は、前記「1」を受信した時間を基準として、前記DFE回路が有する1つの同一の初段回路を用いて前記電磁波の反射時間、反射した大きさおよび前記ISIの大きさをすべて測定し、測定値を用いてDFEタップの位置および係数値をすべて決定し、決定された前記DFEタップの位置および係数値を用いて前記電磁波の反射現象および前記ISIを補償する請求項7または8に記載の低電力高速の送受信装置。
- 前記受信端回路に現れる前記電磁波の反射現象を前記DFE回路で補償するために、反射現象が持続するすべての時間区間に該当する前記DFEタップをすべて用いるのではなく、反射現象が現れる時間区間である伝送線伝播時間の2倍の時間区間である一部の時間区間に該当する前記DFEタップのみを用いる請求項9に記載の低電力高速の送受信装置。
- 前記伝送線路を介したデータおよびクロックの信号伝送が、差動信号伝送手法(differential signaling)または単一信号伝送手法(single−ended signaling)を用いる請求項1に記載の低電力高速の送受信装置。
- 1つのクロック信号を伝送するか、少なくとも1つのデータを並列に伝送する請求項1に記載の低電力高速の送受信装置。
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