CN111061664B - 用于电压模态信号发射器的两阶段式前馈均衡器 - Google Patents

用于电压模态信号发射器的两阶段式前馈均衡器 Download PDF

Info

Publication number
CN111061664B
CN111061664B CN201910830845.6A CN201910830845A CN111061664B CN 111061664 B CN111061664 B CN 111061664B CN 201910830845 A CN201910830845 A CN 201910830845A CN 111061664 B CN111061664 B CN 111061664B
Authority
CN
China
Prior art keywords
transistor
equalizer
resistor
circuit
operational amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910830845.6A
Other languages
English (en)
Other versions
CN111061664A (zh
Inventor
彭楚芸
石家豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Liesu Technology Co ltd
Original Assignee
Liesu Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Liesu Technology Co ltd filed Critical Liesu Technology Co ltd
Publication of CN111061664A publication Critical patent/CN111061664A/zh
Application granted granted Critical
Publication of CN111061664B publication Critical patent/CN111061664B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03343—Arrangements at the transmitter end
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
    • H03F3/245—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages with semiconductor devices only
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45237—Complementary long tailed pairs having parallel inputs and being supplied in series
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0002—Serial port, e.g. RS232C
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/129—Indexing scheme relating to amplifiers there being a feedback over the complete amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45116—Feedback coupled to the input of the differential amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45222—Indexing scheme relating to differential amplifiers the differential amplifier output being directly controlled by a feedback or feedforward circuit coupled at the output of the dif amp
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45506—Indexing scheme relating to differential amplifiers the CSC comprising only one switch
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
    • H04L25/085—Arrangements for reducing interference in line transmission systems, e.g. by differential transmission

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Dc Digital Transmission (AREA)

Abstract

本发明提供一种用于电压模态信号发射器的两阶段式前馈均衡器，包括输出级，该输出级包括第一均衡器和第二均衡器，其耦合到发射器的输出电路，可操作用于接收数个差分输入数据流以产生等化的差分输出信号，其中第一均衡器和第二均衡器被耦合以形成数个并联驱动器段，每个驱动器段具有校准电路，至少一个校准电路能够控制输出电路的阻抗，数个差分输入数据流由第一和第二均衡器处理，以对数个差分输入数据流进行重整，以补偿通道损耗。

Description

用于电压模态信号发射器的两阶段式前馈均衡器
技术领域
本发明涉及一种前馈均衡器，特别是一种用于电压模态信号发射器的两阶段式前馈均衡器。
背景技术
在现代，具有高能效和保持高数据速率的高速串行链路 (serial links) 是被高度需求的。新网络系统 (networking system) 的不断发展是由处理不断增长的数据流量的需求所驱动的。正如预测的那样，网络和高性能处理应用的带宽需求将大大增加。在不久的将来，对于5G网络的建设和从本地到云端网络的普遍迁移，正在推动下一代电气链路(electrical link) 的发展，使其有望达到400 Gb / s的数据速率。
集成电路 (integrated circuits; ICs) 通常使用导电传输线(或通道)彼此通信以及与其他组件通信。导电传输线可以采用印刷电路板上的迹线的形式。基本上，如图1A所示，发射器 (transmitter; TX) 101通过差分对传输线(信号通道) 103将数据发送到接收器 (receiver; RX) 105。当数据在理想信号通道103上从一个理想发射机101发送到接收机105时，发射脉冲中的所有能量将包含在单个时间单元或单位间隔 (unit interval;UI) 内。
然而，由于输入/输出 (I/O) 电路中的工艺进步 (例如，晶体管带宽)和创新迫使设计者也需要考虑发送数据的芯片之间的传输通道的影响。由于许多因素，包括例如铜线路的有限导电性、印刷电路板的介电介质、以及由封装或连接器所引入的不连续性，使得当最初明确定义的数字脉冲通过传输通道时将倾向于扩散或分散。这在图1B中显示，在给定的单位间隔 (例如，UI3)期间，发射器101发送单个数据脉冲104a。但是，由于通道103的影响，所述数据脉冲104b变得在接收器105处的多个单位间隔上扩展，亦即，在发送脉冲的单位间隔的外观察到脉冲的一部分能量 (例如，在UI2和UI4中)。在涉及符码间干扰 (inter-symbol interference; ISI) 的现象中，在感兴趣的单位间隔之外的所述剩余能量可能扰乱占据相邻单位间隔中的任一个的脉冲。如图所示，在感兴趣的单位间隔之前(即在UI2中)出现的剩余能量包括前标记 (pre-cursor) 符码间干扰，而在感兴趣的单位间隔之后(即在UI4中)出现的剩余能量包括后标记 (post-cursor) 符码间干扰。
因为符码间干扰可以在接收器处引起感测误差，所以已经提出了许多解决方案来补偿符码间干扰的影响。为了补偿信号减损，可以应用等化技术。等化技术是校正数据路径的频率响应的过程。均衡器本质上是反转传输信号通道影响的滤波器，这意味着它们使路径的频率响应变平坦。
均衡器用于发射器或接收器，或用于两者。发射器均衡器称为前馈均衡器(feedforward equalizer; FFE)，其本质上是一个高通滤波器，可以预先使信号失真，进而克服信号通道的劣化。它会在上升和下降过渡时提升信号位准，以补偿舍入和信号延伸(signal stretch)。一个发射器均衡器的例子是前馈等化电路，其通常以有限脉冲响应(finite impulse response; FIR) 滤波器方式实现。如图2所示，前馈均衡器 201通常是具有系数乘法器205的有限脉冲响应滤波器。延迟是一位时间或一个单位间隔 203。系数(即标记) 的值确定预加重 (pre-emphasis) 的程度。这些系数是初始估计，因为信号路径中的实际失真程度是未知的。图2中的系数值被称为标记 (cursor)，主标记 (main-cursor) 207a是位中心的电压，前标记 (pre-cursor) 207b是主位之前的位中心的电压，后标记 (post cursor) 207c是主位之后的位中心的电压。输出是在感兴趣的位之前发生的加法器209的位电压乘积之和。这种形式的校正涉及加重 (emphasizing) 电压转换和去加重 (de-emphasizing) 非转换。该技术采用有限脉冲响应滤波器，其具有一系列抽头权重 (tap weights)，其被编程以调整脉冲，并且通过二元性来调整频率响应。这是最简单的实现，可以完全在模拟领域中设计。这种方法适用于非常高的速度并且通常提供相对低的功率。
在串行通信 (serial communication) 系统中，总功率的大部分消耗在发射器中，发射器通常包括等化技术用以补偿通道中与频率相关的损耗。在高速数据传输中，功率的消耗或限制也会通过长布线(routing) 的差分通道 (differential lane) 产生，这正成为增加输入/输出(I/O)密度的最大限制因素之一。
在高速数据传输中，具电流模态逻辑 (current-mode-logic; CML)型态的驱动器被普遍应用，由于其支持高数据速率并且天然地对电源噪声具有低敏感度。然而这些优点亦伴随着一些缺点，其中主要的缺点是大电流消耗。相较之下，电压模态 (voltage mode;VM) 驱动器是比电流模态逻辑型驱动器更有吸引力的替代品，因为理论上它的功率效率是电流模态逻辑型驱动器的四倍。
在要求具有能源效率和保持高数据速率的现代高速串行链路 (serial links)中构建发送器其条件是非常苛刻的，电压模态驱动器与等化技术架构是更好的技术选择之一。但是，一旦在发送器端应用等化技术，例如前馈等化技术，该方法总是通过输出级分割来设置均衡器抽头的权重，这可以导致利用电压模态驱动器实现发送等化时集成电路(IC) 布局布线的增加，因此将会大大地降低I/O带宽，特别是在高数据速率环境下。
发明内容
本发明为了解决上述问题，提出了一种用于电压模态信号发射器的两阶段式前馈均衡器。
本发明的用于电压模态发射器架构的两阶段前馈均衡器，包括：一输出级，该输出级包括第一均衡器和第二均衡器，其耦合到该发射器的输出电路，能够操作用于接收数个差分输入数据流以产生等化的差分输出信号；其中该第一均衡器和该第二均衡器分别具有一个校准电路，两者耦合形成一个全局校准电路，并个别耦合到该发射器的输出电路以形成数个并联驱动器段，至少一个选自该全局校准电路的该校准电路能够控制该输出电路的阻抗，该数个差分输入数据流由该第一、第二均衡器、以及该发射器的输出电路处理，以补偿通道损耗；及其中该第一均衡器和该第二均衡器耦合，形成一个用于该发射器的两阶段式前馈均衡器。
可选地，所述第一均衡器是一个粗调的前馈均衡器，所述第二均衡器是一个细调的前馈均衡器。
可选地，所述校准电路是一个包含第一回路校准电路与第二回路校准电路的双回路校准电路。
可选地，所述第一回路校准电路包括：一个第一电源、一个第一晶体管、一个闸极耦合至接地的第二晶体管、一个第一电阻、一个第二电阻、以及一个第二电源串联连接以提供一个电流路径；一个第一运算放大器，其输出耦合至该第一晶体管的闸极、其反相输入耦合至一第一参考偏压、以及其非反相输入连接至一个位于该第一电阻与该第二电阻之间的第一节点；所述第二回路校准电路包括：该第一电源、一第三电阻、一第四电阻、一个闸极耦合至该第一电源的第三晶体管、一第四晶体管、以及一第三电源串联连接以提供一个电流路径，其中该第三电阻与该第二电阻相同且该第四电阻与该第一电阻相同；一个第二运算放大器，其输出耦合至该第四晶体管的闸极、其反相输入连接至一第二参考偏压、以及其非反相输入连接至一个位于该第三电阻与该第四电阻之间的第二节点。
可选地，其中于操作所述第一回路校准电路期间，从所述第一运算放大器的输出到所述第一晶体管、到所述第二晶体管、到所述第一电阻、到所述第一节点、并且返回到所述第一运算放大器的非反相输入端，形成一个反馈回路，以在该第一运算放大器的第一节点处产生一偏压，该偏压等于耦合至该第一运算放大器的反相输入的第一参考偏压。
可选地，其中于操作所述第二回路校准电路期间，从所述第二运算放大器的输出到所述第四晶体管、到所述第三晶体管、到所述第四电阻、到所述第二节点、并且返回到所述第二运算放大器的非反相输入端，形成一个反馈回路，以在该第二运算放大器的第二节点处产生一偏压，该偏压约等于耦合至该第二运算放大器的反相输入的第二参考偏压。
可选地，所述第一回路校准电路中的第二电源以及第二回路校准电路中的第三电源分别设置为接地。
可选地，所述第一运算放大器的第一参考偏压被设置为等于所述第一电源的四分之三，而所述第二运算放大器的第二参考偏压被设置为等于所述第一电源的四分之一。
可选地，所述第一、第二、第三、以及第四晶体管分别为一个P型、一个P型、一个N型、以及一个N型的金属氧化物半导体晶体管。
可选地，所述输出电路具有一第一分支电路与第二分支电路，其中根据所述数个差分输入数据流的极性选择性地启动该第一分支电路以发送所生成的等化差分输出信号，并且其中该第二分支电路是根据该数个差分输入数据流的极性所选择性地启动，以在第一分支被关闭时发送所生成的等化差分输出信号。
可选地，所述第一分支电路与第二分支电路分别由一个第一负载晶体管、一对驱动晶体管以及一个第二负载晶体管串联连接以形成一电流回路用以使所述数据流通过，其中所述第一负载晶体管是一个P型MOS晶体管、所述驱动晶体管对是一个P型MOS晶体管串联一个N型MOS晶体管、所述第二负载晶体管是一个N型MOS晶体管。
本发明的一个数据发送系统包括一个发射器，用于接收一个输入二进制信号，处理输入二进制信号，以及输出处理后的二进制信号，其中所述输入二进制信号由数个差分输入数据流组成；一个发射器电路，其包括在发射器中，具有包含第一均衡器和第二均衡器的输出级，耦合到所述发射器的输出电路，可被操作用于接收所述数个个差分输入数据流以产生一个等化的差分输出信号，其中所述第一均衡器和第二均衡器被耦合并重新配置以形成数个并联分段，每一个驱动器分段具有校准电路，其中至少一个校准电路已被启用以控制发送器的输出电路，所述数个差分输入数据流由所述第一和第二均衡器处理，以形成数个差分输入数据流以补偿通道损耗；以及一个重新定时时钟(re-timing clock)，向所述发送器电路提供数个重新定时信号。
附图说明
图1 A显示根据已知技术的用于通过一对传输线或通道将数据从发射器传送到接收器的通信系统的方块图。
图1B显示传输通道对通过通道设置的脉冲的影响，并且特别显示了根据已知技术之前标记和后标记符码间干扰 (ISI)。
图2显示根据已知技术的预加重 (pre-emphasis) 均衡器电路的方块图。
图3 A显示根据已知技术的用于发射器的输出电压模态驱动器。
图3B显示对应于图3A所示的用于发射器的输出电压模态驱动器的等效模型。
图3C显示根据本发明的一个实施例中用作电压模态发射器的全局阻抗校准电路(global impedance calibration circuit) 的双回路校准电路。
图4 A显示根据本发明的一个实施例中的两阶段前馈均衡器。
图4B和图4C显示用于说明根据本发明的一个实施例中用于四阶脉冲波振幅调变(4-level pulse amplitude modulation; 后文简称PAM4) 格式调制的粗调前馈均衡器(coarse feed forward equalizer; FFE) 和细调前馈均衡器 (fine feed forwardequalizer; FFE) 的信号位准间隔的示意图。
图4D显示根据本发明一个实施例中用于粗调前馈均衡器和细调前馈均衡器的全局校准回路。
图4E显示根据本发明的一个实施例中基于图4A的驱动器分割的实现。
图5显示根据本发明的一个实施例中具有两阶段前馈均衡器 (feed forwardequalizer; FFE) 的PAM4发射器架构。
主要器件符号说明：
101发射器(transmitter; TX) ；
103差分对传输线(信号通道) ；
105接收器(receiver; RX) ；
104a、104b数据脉冲；
201前馈均衡器 (FFE)
203一个单位间隔延迟 ；
205系数乘法器；
207a主标记 (main-cursor) ；
207b前标记 (pre-cursor) ；
207c后标记 (post-cursor) ；
209加法器；
300电压模态发射器驱动器；
302等效模型；
305、305a路径；
310双回路校准电路；
311第一回路路校准电路；
313第二回路路校准电路；
315第一运算放大器；
317第二运算放大器；
400电压模态发射器驱动器；
401输出级；
403a、403b、403c和403d分割；
4110粗调 (coarse) 前馈均衡器 ；
4130细调 (fine) 前馈均衡器；
411、413、411a、413a复制电路；
500 112Gb/s PAM4发射器架构 ；
511粗调前馈均衡器 ；
513细调前馈均衡器 ；
501输出级；
503a、503b、503c和503d分割；
503a输出段；
523多相滤波器；
525 电流模态逻辑至互补金属氧化物半导体转换器；
527 具有统计相位误差检测的工作周期和正交误差校正(DCC / QEC) 电路；
529相位对准电路。
具体实施方式
现在将更详细地描述本发明的一些较佳实施例。然而，应该认识到，提供本发明的较佳实施例是为了说明而不是限制本发明。另外，除了明确描述的那些实施例之外，本发明还可以在广泛的其他实施例中实施，除非在所附权利要求中指定，否则本发明的范围不受明确限制。
如前所述，利用电压模态驱动器和等化技术所建构的发送器以满足能量效率，同时在现代高速串行链路应用中保持高数据速率，其可以是更好的技术选择。然而，这种方法总是通过输出级分割 (output stage segmentation)方式来设置均衡器抽头的权重(equalizer taps' weight)，这可能导致集成电路(integrated circuit; IC) 布局中布线的增加，并且可能潜在地降低高数据速率环境中的表现。
为了满足现代高速数据信号的趋势，亦即建构能可靠地运行在几十甚至高于百Gb/s以上的串行链路 (serial link) 系统，要求发送器应能够提供具有功耗低前馈等化技术 (feed-forward equalization; FFE) 的可靠等化功能。高速链路 (high speedlinks) 的另一个重要问题是信号的完整性，因为任何反射都会对更高数据速率下的链路性能 (link performance) 产生不利影响。因此，发射器驱动器已成为高速链路整体性能的主要贡献者。通常，在不降低信号完整性的情况下实现提供前馈等化技术的低功率驱动器电路并不容易。为此，本发明提出了一种具有实现前馈等化技术的新型驱动器拓扑结构，其包含粗调 (coarse)和细调 (fine) 的前馈均衡器，以解决先前描述的缺点。
通常，发送器从并行数据路径生成串行数据信号 (serial data signal)。串行数据信号具有特定的数据速率。发射器使用数字数据调变技术(digital data modulationtechnique) 将串行数据信号驱动到传输介质(例如通道)上，例如二进制不归零调变(non-return-to-zero modulation; NRZ modulation) 或四阶脉冲振幅调变 (4-levelpulse amplitude modulation; PAM4)。PAM4指的是一次采用两个位 (two bits) 并将信号振幅映像到四个位准之一的调变器。传输介质将表示串行数据信号 (例如，逻辑 “1” 和逻辑 “0”) 的符号的电信号传播到接收器。
利用差分信号 (differential signaling) 具有低共模噪声 (common modenoise) 的优点，其操作是通过在一条通道上发送信号并且在另一与其成对的通道上发送与该信号反相的信号，信号信息是由两通道之间信号的差异而不是它们各自信号与接地之间的绝对值来表示。因此，可以抵消由于导线(或通道)引起的噪声，并且可以改善信噪比(signal-to-noise ratio; SNR)。
通常，电压模态发送器驱动器是作为一个开关，选择性地连接到传输线。图3A显示一个具有差分信号的电压模态发射器驱动器300。Din和
Figure DEST_PATH_IMAGE001
分别代表互补输入数据信号，其中
Figure 161755DEST_PATH_IMAGE001
是低位准有效信号 (active low signals)。Din和
Figure 249534DEST_PATH_IMAGE001
一起形成差分信号，Vdd表示电源电压，Vrefp/Vrefn分别表示Mctrlp/Mctrln的偏压。驱动级包括p型金属氧化物半导体 (PMOS)负载晶体管Mctrlp和n型金属氧化物半导体 (NMOS) 负载晶体管Mctrln，每一个负载晶体管响应于相应的偏压Vrefp和Vrefn以产生相对稳定的驱动电流。驱动级另外包括四个驱动晶体管Mpn、Mnn、Mpp和Mnp。其中Mpn和Mpp是PMOS晶体管，而Mnn和Mnp是NMOS晶体管。如果信号Din为逻辑“1”，则信号
Figure 966955DEST_PATH_IMAGE001
应为逻辑 “0”。具有逻辑 “1” 的信号Din导通晶体管Mnn，端子上的逻辑 “0”导通晶体管Mpp，晶体电Mpn和Mnp则保持截止。该操作使电流通过晶体管Mctrlp和Mpp向下流过串联电阻器Rs、端子负载RL和Rs、并向下流过晶体管Mnn和Mctrln到接地点(参见虚线箭头路径305)。由于需要匹配输出阻抗，因此电压模态驱动器的输出阻抗应等于传输线(或通道)的特征阻抗。
相反，如果信号Din 为逻辑 “0”，信号
Figure 299847DEST_PATH_IMAGE001
为逻辑 “1”，则逻辑 “0” 的信号Din导通晶体管Mpn，端子上的逻辑 “1” 导通晶体管Mnp，晶体管Mpp和Mnn为仍然处于关断状态。该操作使电流通过晶体管Mctrlp、Mpn、串联电阻器Rs、端子负载RL、串联电阻器Rs、晶体管Mnp和晶体管Mctrln然后流到接地端。
图3B表示一个等效模型302，其对应于如图3A中所显示的电压模态发射器驱动器的操作。在等效模型中，对于Din信号路径(由虚线箭头路径305a表示)，Rt仿真驱动晶体管Mpp和Mnn的导通 (ON-state) 电阻；在
Figure 786323DEST_PATH_IMAGE001
信号路径中Rt仿真驱动晶体管Mpn和Mnp的导通(ON-state) 电阻。Rp和Rn分别仿真负载晶体管Mctrlp和Mctrln 的导通 (ON-state) 电阻。在Din(
Figure 45004DEST_PATH_IMAGE001
) 信号路径中，晶体管Mpp/Mnn(Mpn/Mnp) 被偏压并与耦合的串联电阻Rp、Rs和Rn一起确定尺寸以匹配通道的特性阻抗RL。
在本发明中，如图3C所示的一个双回路校准电路310作为前馈均衡器的全局阻抗校准电路 (global impedance calibration circuit)，其为一个复制驱动器单元(replica driver cell) 用以调整发射器驱动器中晶体管的阻抗，因此可以产生输出阻抗调变以匹配通道的阻抗。所述双回路校准电路310包括第一回路校准电路311和第二回路校准电路313。第一回路校准电路311包括晶体管M1 (第一晶体管)、M2 (第二晶体管)、第一运算放大器315、第一电阻器Rs和第二电阻器Rcal。晶体管M1和M2都是PMOS，它们分别代表图3A所示的电路中晶体管Mctrlp和Mpp的复制品。晶体管M1的源极耦合到电源Vdd的公共节点。晶体管M1 (第一晶体管) 的汲极耦合到晶体管M2 (第二晶体管) 的源极。晶体管M2 (第二晶体管) 的汲极耦合到第一电阻器Rs的一个端子。第一电阻器Rs的另一个端子在第一节点N1处耦合到第二电阻器Rcal 的一个端子。第一晶体管M1的闸极耦合到第一运算放大器315的输出。第二晶体管M2的闸极耦合到接地源。电源Vdd的公共节点，第一晶体管M1，第二晶体管M2的闸极接地，第一电阻器Rs，第二电阻器Rcal和接地串联连接以提供一个电流路径。
第二回路校准电路313包括晶体管M3 (第三晶体管)，M4 (第四晶体管)、第二运算放大器317、第三电阻器Rcal和第四电阻器Rs。第三晶体管M3和第四晶体管M4均为NMOS晶体管，其分别代表图3A所示电路中晶体管Mctrln和Mnn的复制品。第四晶体管M4的源极耦合到地。第三电阻器Rcal的一个端子耦合到所述电源Vdd的公共节点。第三电阻器Rcal的另一个端子耦合到第四电阻器Rs的一个端子。第四电阻器Rs的另一个端子耦合到第三晶体管M3的汲极。第三晶体管M3的源极耦合到第四晶体管M4的汲极。晶体管M4的闸极耦合到第二运算放大器的输出。晶体管M3的闸极耦合到所述电源Vdd的公共节点。所述电源Vdd的公共节点、第三电阻器Rcal、第四电阻器Rs、具有其闸极耦合到所述电源Vdd的公共节点的第三晶体管M3、第四晶体管M4和接地串联连接以提供一个电流路径。
第一运算放大器315的非反相输入耦合在第一电阻器Rs和第二电阻器Rcal之间。第一运算放大器315的反相输入耦合到第一运算放大器315的第一参考电压Vref1_OA1。
第二运算放大器317的非反相输入耦合在第三电阻器Rs和第四电阻器Rcal之间。第二运算放大器的反相输入耦合到第二运算放大器317的第二参考电压Vref2_OA2。
用于第一运算放大器315的第一参考电压Vref_OA1被提供作为第一运算放大器315的反相输入端的输入。具有电压Vrefp的第一运算放大器315的输出驱动第一晶体管M1的闸极。用于第二运算放大器317的第二参考电压Vref_OA2被提供作为第二运算放大器317的反相输入端的输入。具有电压Vrefn的第二运算放大器317的输出驱动第四晶体管M4的闸极。
在操作期间，反馈回路从第一运算放大器315的输出到第一晶体管M1、到第二晶体管M2、到第一电阻器Rs、到第一节点N1，并返回到第一运算放大器315的非反相输入以产生第一偏压，使得第一节点N1处的电压约等于第一运算放大器315的第一参考电压Vref_OA1。
类似地，反馈回路从第二运算放大器317的输出到第四晶体管M4、到第三晶体管M3、到第三电阻器Rs、到第二节点N2、并且返回到第二运算放大器317的非反相输入以产生偏压，使得第二节点N2处的电压约等于第二运算放大器的第二参考电压Vref_OA2。
在一个较佳实施例中，第一运算放大器315的第一参考电压Vref_OA1的值被设置为3/4*Vdd，而第二运算放大器317的第二参考电压Vref_OA2的值被设置为1/4*Vdd。以这种方式，对于电路311而言，从第一晶体管M1的源极到第一节点N1的电压降是1/4 Vdd，并且电阻器Rcal两端的电压降是3/4 Vdd。导通状态的晶体管M1和M2可以分别被视为是电阻器，因此从晶体管M1的源极到节点N1的电阻与电阻Rcal之间的电阻比是1/3。类似地，对于电路313而言，从Rcal到节点N2的电压降是3/4 Vdd并且跨越N2两端、晶体管M4和M3的电压降是1/4 Vdd。导通状态晶体管M4和M3可以分别被认为是电阻器，因此Rcal和从节点N2到晶体管M4的源极的电阻之间的电阻比是3/1。
通常，用于发射器的电压模态驱动器是被当作一个选择性地连接到传输线的开关。为了匹配差分信号通道(或传输线)的特征阻抗，在一个实施例中，在第一回路校准电路311中，M1、M2和Rs的电阻设置为n*50欧，而Rcal的电阻设置为n*150欧，其中Rcal可以通过被固定于一个电阻校准回路的芯片外精密电阻或芯片上可变电阻而得知；在第二回路校准电路313中，Rcal的电阻设定为n*150欧，而M3、M4和Rs的电阻设定为n*50欧。其中n是所有被启动驱动器单元的数量。
一般而言，经常通过输出级分割来设置均衡器抽头的权重，以实现发送器处的电压模态拓扑的均衡器结构。
一种两阶段前馈均衡器被提出，如图4A所示，一个有限脉冲响应电路方块，用于生成前标记（pre-cursor）、主标记（main-cursor）、后标记1（post1-cursor）、以及后标记2（post2-cursor）数据流。这些前标记（pre-cursor）、主标记（main-cursor）、后标记1（post1-cursor）、以及后标记2（post2-cursor）数据流被馈送到输出级401并被重新配置为主-,主-(main-, main-)、 后1-,主-(post1-, main-)、以及后2-,主-（post2-, main-）粗调前馈均衡器 4110跟随后被馈入一个4:1串行器 (serializer) 然后进入一个细调前馈均衡器 4130。输出级401显示输出分割403a、403b、403c和403d，每个输出分割具一个有粗调 (coarse) 前馈均衡器4110 (例如，输出分割403a中的前标记（pre-cursor）或是主标记（main-cursor）和用于等化前(pre-)、 主(main-)、 后1(post1) 以及 后2(post2)数据流的细调 (fine) 前馈均衡器 4130，并经由Dout端子输出等化数据流。所述粗调 (coarse)前馈均衡器 4110和细调 (fine) 前馈均衡器 4130通过4：1串行器 (serializer) 耦合以形成两阶段前馈均衡器。细调 (fine) 前馈均衡器 4130始终是开启的，并且其与粗调(coarse)前馈均衡器相比具有更精细的信号分割位准 (signal segment level)。所述的细调 (fine) 前馈均衡器 4130包含最大阻抗值，以提高校准精度。
随着通信需求的快速增长和通信技术的发展，加速了网络系统中数据传输的不断发展。其中不归零 (NRZ)和PAM4调变在这一挑战中发挥着重要作用。
不归零 (NRZ) 调变使用两个幅度位准来表示二进制码0和1。其包含每个符号一位个位信息。四阶脉冲振幅调变 (PAM4) 使用四个不同的振幅度来传达信息。振幅位准0、1、2、3分别由两个连续的位00、01、10、11表示。
在以下段落中，所述两阶段前馈均衡器的建构是基于PAM4调变来解释。在PAM4模式中，最高有效位 (most significant bit; 以下简称MSB) 被馈入2/3的分割，最低有效位 (least significant bit; 以下简称 LSB) 被馈入1/3的分割，亦即最高有效位对最低有效位的分割比为2：1。
在一个实施例中，用于PAM4调变的两阶段前馈均衡器可以如下列方式实现：
(i) 选择一个具有给定抽头权重 (tap's weight) 的粗调 (coarse)前馈均衡器(可以预先选择)和一个始终开启 (always-enabled) 的细调 (fine) 前馈均衡器。所述两阶段前馈均衡器的分辨率由始终开启 (always-enabled) 的细调(fine) 前馈均衡器所决定。例如，如图4B-4C所示，所选择的(预先选择的)粗调前馈均衡器具有给定的抽头权重，亦即前标记(pre-cursor) (1位)、主标记(main-cursor )(2位)、后标记1(post1-cursor) (2位)、后标记2(post2-cursor)(1位)，其分别表示图4A所显示的前标记(pre-cursor)(×1)、主标记(main-cursor ) (×3)、后标记1(post1-cursor) (×3)以及后标记2(post2-cursor) (×1)，这里(×1)表示具有1单位信号位准的位准间格，同理(×3)表示具有3单位信号位准的位准间格。在一个实施例中，如图4B-4C所示，所述始终开启的细调前馈均衡器(2位) 包含具有1/4伏特位准间隔 (level spacing) 的0、1/4、2/4和3/4信号位准。
(ii) 保持总输出阻抗Zout等于50欧，以匹配通道(或传输线)的阻抗。这意味着粗调 (coarse) 和细调 (fine) 前馈均衡器(包括MSB和LSM分支)的总电阻应保持恒定值。两阶段前馈均衡器 (two-step FFE) 的总输出信号阻抗权重可表示为
∑(pre + main + post1 + post2) = (1 + 3 + 3 + 1 + 3/4) (1)。
一个粗调前馈均衡器的电阻被设定为 (35/4)*3*Rcal (= 150欧)，其中数值3表示最高有效位(MSB)和最低有效位(LSB)分支的计数，亦即其电阻为3937.5欧，用于精确控制输出阻抗。始终开启的细调前馈均衡器，其电阻可由三段组成，输出阻抗值分别为对1/4信号位准而言为3937.5欧*4，即15750欧；对2/4信号位准而言为3937.5欧*4*(1/2)，即7875欧；对3/4信号位准而言为3937.5欧*4*(1/3)，即5250欧。图4D显示了包括用于两阶段前馈均衡器的每个分割具有复制单元的一个双校准回路 (two-loop calibration) 驱动器电路的多分割段布局。
粗调 (coarse) 前馈均衡器和细调 (fine) 前馈均衡器的全局校准回路(global calibration loops) 如图4D所示，每个分割包括具有复制单元(replica cell)的双回路校准电路 (two-loop calibration circuit)。具有包括第一回路电路411和第二回路电路413的复制单元 (replica cell) 的双回路校准电路中的每一个电路可以与电压模态发射器驱动器电路(发射器的输出电路)耦合，用于等化相应的两个差分分支数据信号(Din，
Figure 984141DEST_PATH_IMAGE001
)，细节将在图4E中讨论。所述双回路校准电路 (two-loop calibration circuit)的操作原理已经在图3C内容中被详细解释了，亦即它被用作发射器的全局阻抗校准电路。这里，Vref1分割表示一个Vref1的布局，其包括在第一子电路411和第二子电路413中具有一个与Rs电阻串联的1/4 Rcal电阻的双回路校准电路，此一布局对应于用于一个满信号位准 (full level) 的粗调前馈均衡器 (FFE)。类似地，Vref2分割表示包括在第一回路校准电路411和第二回路校准电路413中具有与Rs电阻串联的1/3 Rcal电阻的双回路校准电路的布局，此一布局对应于一个3/4信号位准的细调前馈均衡器。Vref3分割表示包括在第一回路校准电路411和第二回路校准电路413中具有与Rs串联的1/2 Rcal的双回路校准电路的布局，其对应于一个2/4信号位准的细调前馈均衡器。Vref4分割表示包括在第一回路校准电路411和第二回路校准电路413中具有与Rs串联的Rcal，其对应于1/4信号位准的细调前馈均衡器。于图4D中并未显示4:1串行器，其原因是图4A中的第一均衡器4110和第二均衡器4130是否需要通过一4:1串行器耦合是端视数据的传输速率而定，举例而言，4:1串行器亦可以为2:1或8:1串行器代替、亦或是于低速时根本不需要串行器，因此于图4D中虽未显示4:1串行器，但是并未影响整体发明的架构。
图4E显示发射器的驱动器分割的实现方式。在该方法中，电压模态发送射器驱动器电路(发射器的输出电路) 400的阻抗可以通过成束的双环校准电路 (bundled two-loop calibration circuit) 410 (由虚线包围的框图)来调整。双回路校准电路410利用复制电路411a和413a来控制发射器的阻抗。复制电路411a由Vref1至Vref4分割的各个第一回路校准电路411并联组装所组成，而复制电路413a由Vref1至Vref4分割的各个第二回路校准电路411并联组装所组成。因此，发射器 (TX) 的电阻变化可以通过选择(或启用)来自(Vrefpi,Vrefni) 端子对的两个校准回路驱动器电路中的至少一个的适当阻抗来做补偿或校准，使得芯片上电阻 (1/4Rcal、1/3Rcal、1/2Rcal或Rcal) 与外部电阻 (RL) 相匹配，其中i可以是1, 2, 3或4，并通过开关417和417a与电压模态发射器 (TX) 驱动电路400中相应的电源电压端子(Vrefp,Vrefn)耦合。驱动器分割41、42、43和44中的每一个表示耦合到其所选择的相对应的两个校准回路驱动器电路端子对 (Vrefp1, Vrefn1)、(Vrefp2, Vrefn2)、(Vrefp3, Vrefn3) 或 (Vrefp4, Vrefn4)之一的电压模态发射器 (TX) 驱动器电路400。
在本发明中，PAM4发射器抽头 (taps) 的可配置性(configurability) 与两阶段前馈均衡器两者配合一起可以支持宽范围的通道型态 (channel profiles)，同时最小化分割的数量。
图5显示了一个112Gb/s PAM4发射器架构 500。在图5中，伪随机位序列 (pseudo-random bit sequence; PRBS) 发生器通过一个128:16多路用器 (multiplexer; MUX)发送128位的并行数据。该数据被分成两个8位束(MSB和LSB) 并馈入有限脉冲响应电路方块，分别通过四个8:4串行器生成前标记（pre-cursor）、主标记（main-cursor）、后标记1（post1-cursor）、以及后标记2（post2-cursor）数据流。这些前标记（pre-cursor）、主标记（main-cursor）、后标记1（post1-cursor）、以及后标记2（post2-cursor）数据流被馈入到输出级501并被重新配置成前-,主-(pre-, main-)主-,主-(main-, main-)、 后1-,主-(post1-, main-)、以及后2-,主-（post2-, main-）粗调前馈均衡器 511随后输入一个4:1系列器以及进入一个细调前馈均衡器 513。一个输出级501显示输出分割 (outputsegments) 503a、503b、503c和503d，每个输出分割具有一个粗调 (coarse) 前馈均衡器511 (例如，输出段503a中的pre-或main-cursor)和一个细调 (fine) 前馈均衡器 513。所述粗调 (coarse) 前馈均衡器 511和细调 (fine) 前馈均衡器 513通过一个4:1串行器(serializer) 耦合以形成一个两阶段前馈均衡器。
所述发射器包括一个四分之一速率时钟 (14GHz) 521、一个多相滤波器523、一个电流模态逻辑至互补金属氧化物半导体（CML至CMOS）转换器525、一个具有统计相位误差检测的工作周期和正交误差校正 (DCC/QEC) 电路527、以及一个相位对准电路529以在数据路径的各个阶段，例如在8:4串行器 (serializer) 和4:1串行器 (serializer)，产生用于发送器的重新定时信号。
本发明的所述的较佳实施例是用以说明本发明，而不是限制本发明。以类似的方式，用于PAM4调变的两阶段前馈均衡器架构也可以应用于不归零 (NRZ)调变。
以上所述实施例仅是为充分说明本发明而所举的较佳的实施例，本发明的保护范围不限于此。本技术领域的技术人员在本发明基础上所作的等同替代或变换，均在本发明的保护范围之内。本发明的保护范围以权利要求书为准。

Claims (10)

1.一种用于电压模态信号发射器的两阶段式前馈均衡器，其特征在于，包括：
一输出级，该输出级包括第一均衡器和第二均衡器，其耦合到该发射器的输出电路，能够操作用于接收数个差分输入数据流以产生等化的差分输出信号；
其中该第一均衡器和该第二均衡器分别具有一个校准电路，两者耦合形成一个全局校准电路，并个别耦合到该发射器的输出电路以形成数个并联驱动器段，至少一个选自该全局校准电路的该校准电路能够控制该输出电路的阻抗，该数个差分输入数据流由该第一、第二均衡器、以及该发射器的输出电路处理，以补偿通道损耗；
其中该第一均衡器和该第二均衡器耦合，形成一个用于该发射器的两阶段式前馈均衡器；及
其中该第一均衡器是一个粗调的前馈均衡器，该第二均衡器是一个细调的前馈均衡器。
2.根据权利要求1所述用于电压模态信号发射器的两阶段式前馈均衡器，其特征在于，所述校准电路是一个包含第一回路校准电路与第二回路校准电路的双回路校准电路。
3.根据权利要求2所述用于电压模态信号发射器的两阶段式前馈均衡器，其特征在于，所述第一回路校准电路包括：
一个第一电源、一个第一晶体管、一个闸极耦合至接地的第二晶体管、一个第一电阻、一个第二电阻、以及一个第二电源串联连接以提供一个电流路径；
一个第一运算放大器，其输出耦合至该第一晶体管的闸极、其反相输入耦合至一第一参考偏压、以及其非反相输入连接至一个位于该第一电阻与该第二电阻之间的第一节点；
所述第二回路校准电路包括：
该第一电源、一第三电阻、一第四电阻、一个闸极耦合至该第一电源的第三晶体管、一第四晶体管、以及一第三电源串联连接以提供一个电流路径，其中该第三电阻与该第二电阻相同且该第四电阻与该第一电阻相同；
一个第二运算放大器，其输出耦合至该第四晶体管的闸极、其反相输入连接至一第二参考偏压、以及其非反相输入连接至一个位于该第三电阻与该第四电阻之间的第二节点。
4.根据权利要求3所述用于电压模态信号发射器的两阶段式前馈均衡器，其特征在于，其中于操作所述第一回路校准电路期间，从所述第一运算放大器的输出到所述第一晶体管、到所述第二晶体管、到所述第一电阻、到所述第一节点、并且返回到所述第一运算放大器的非反相输入端，形成一个反馈回路，以在该第一运算放大器的第一节点处产生一偏压，该偏压等于耦合至该第一运算放大器的反相输入的第一参考偏压。
5.根据权利要求3所述用于电压模态信号发射器的两阶段式前馈均衡器，其特征在于，其中于操作所述第二回路校准电路期间，从所述第二运算放大器的输出到所述第四晶体管、到所述第三晶体管、到所述第四电阻、到所述第二节点、并且返回到所述第二运算放大器的非反相输入端，形成一个反馈回路，以在该第二运算放大器的第二节点处产生一偏压，该偏压等于耦合至该第二运算放大器的反相输入的第二参考偏压。
6.根据权利要求3所述用于电压模态信号发射器的两阶段式前馈均衡器，其特征在于，所述第一回路校准电路中的第二电源以及第二回路校准电路中的第三电源分别设置为接地。
7.根据权利要求3所述用于电压模态信号发射器的两阶段式前馈均衡器，其特征在于，所述第一运算放大器的第一参考偏压被设置为等于所述第一电源的四分之三，而所述第二运算放大器的第二参考偏压被设置为等于所述第一电源的四分之一。
8.根据权利要求3所述用于电压模态信号发射器的两阶段式前馈均衡器，其特征在于，所述第一、第二、第三、以及第四晶体管分别为一个P型、一个P型、一个N型、以及一个N型的金属氧化物半导体晶体管。
9.根据权利要求1所述用于电压模态信号发射器的两阶段式前馈均衡器，其特征在于，所述输出电路具有一第一分支电路与第二分支电路，其中根据所述数个差分输入数据流的极性选择性地启动该第一分支电路以发送所生成的等化差分输出信号，并且其中该第二分支电路是根据该数个差分输入数据流的极性所选择性地启动，以在第一分支被关闭时发送所生成的等化差分输出信号。
10.根据权利要求9所述用于电压模态信号发射器的两阶段式前馈均衡器，其特征在于，所述第一分支电路与第二分支电路分别由一个第一负载晶体管、一对驱动晶体管以及一个第二负载晶体管串联连接以形成一电流回路用以使所述数据流通过，其中所述第一负载晶体管是一个P型MOS晶体管、所述驱动晶体管对是一个P型MOS晶体管串联一个N型MOS晶体管、所述第二负载晶体管是一个N型MOS晶体管。
CN201910830845.6A 2018-09-28 2019-09-04 用于电压模态信号发射器的两阶段式前馈均衡器 Active CN111061664B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/147,493 2018-09-28
US16/147,493 US10728060B2 (en) 2018-09-28 2018-09-28 Two-step feed-forward equalizer for voltage-mode transmitter architecture

Publications (2)

Publication Number Publication Date
CN111061664A CN111061664A (zh) 2020-04-24
CN111061664B true CN111061664B (zh) 2021-08-27

Family

ID=69946678

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910830845.6A Active CN111061664B (zh) 2018-09-28 2019-09-04 用于电压模态信号发射器的两阶段式前馈均衡器

Country Status (3)

Country Link
US (1) US10728060B2 (zh)
CN (1) CN111061664B (zh)
TW (1) TWI687046B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3818670A4 (en) 2018-07-02 2021-09-01 Rambus Inc. PROCESS AND CIRCUITS FOR DECISION-FEEDBACK EQUALIZATION WITH EARLY HIGH-SPEED SYMBOL DETECTION
US11069989B2 (en) * 2019-07-15 2021-07-20 Huawei Technologies Co., Ltd. Method and apparatus for multi-mode multi-level transmitter
US11206012B2 (en) * 2019-12-06 2021-12-21 Qualcomm Incorporated Calibrating resistance for data drivers
JP2021153231A (ja) * 2020-03-24 2021-09-30 キオクシア株式会社 半導体集積回路、送信装置、及び送信装置の制御方法
US11153129B1 (en) * 2020-06-01 2021-10-19 International Business Machines Corporation Feedforward equalizer with programmable roaming taps
US20220190554A1 (en) * 2020-12-16 2022-06-16 Macom Technology Solutions Holdings, Inc. Pam driver with distributed modulation current setpoint feedback
US11695596B2 (en) * 2021-04-19 2023-07-04 Realtek Semiconductor Corp. Multi-level signal transmitter and method thereof
KR20230087041A (ko) 2021-12-09 2023-06-16 삼성전자주식회사 병직렬 인터페이스 회로 및 이를 포함하는 송신 장치
TWI823731B (zh) * 2022-12-28 2023-11-21 國立清華大學 前饋等化器及使用其的電壓模態信號發射器

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6697896B1 (en) * 1999-12-31 2004-02-24 Intel Corporation Method and apparatus for implementing high speed signals using differential reference signals
CN1764174A (zh) * 2004-10-22 2006-04-26 三星电子株式会社 具有重叠滤波器簇的均衡器及其方法
CN1965497A (zh) * 2004-06-16 2007-05-16 国际商业机器公司 高速串行传输链路的自动自适应均衡方法和系统
US20120187980A1 (en) * 2011-01-26 2012-07-26 Hitachi, Ltd. Transmitter circuit
US9148146B1 (en) * 2010-11-03 2015-09-29 Pmc-Sierra, Inc. Scalable high-swing transmitter with rise and/or fall time mismatch compensation
CN105550150A (zh) * 2015-12-31 2016-05-04 记忆科技(深圳)有限公司 一种具有动态电阻失配调整功能的M-phy驱动电路
CN205693639U (zh) * 2016-03-10 2016-11-16 北京联盛德微电子有限责任公司 一种基于前馈与弱正反馈的全差分运算放大器
CN106257437A (zh) * 2015-06-18 2016-12-28 阿尔特拉公司 具有判决反馈均衡的模拟时钟数据恢复电路中的相位检测
CN106656883A (zh) * 2016-12-22 2017-05-10 桂林电子科技大学 一种低频增益分段可调的线性均衡器
US9887710B1 (en) * 2016-08-03 2018-02-06 Xilinx, Inc. Impedance and swing control for voltage-mode driver

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5579144A (en) * 1995-06-30 1996-11-26 Siemens Components, Inc. Data access arrangement having improved transmit-receive separation
US7126378B2 (en) * 2003-12-17 2006-10-24 Rambus, Inc. High speed signaling system with adaptive transmit pre-emphasis
US7411422B2 (en) * 2005-04-12 2008-08-12 International Business Machines Corporation Driver/equalizer with compensation for equalization non-idealities
JP4335842B2 (ja) * 2005-05-13 2009-09-30 株式会社ケンウッド ソース選択装置およびソース選択方法
US8432954B2 (en) * 2006-09-01 2013-04-30 Semtech Canada Inc. Video serializer/deserializer having selectable multi-lane serial interface
JP5615367B2 (ja) * 2009-09-14 2014-10-29 ラムバス・インコーポレーテッド 高分解能出力ドライバ
US8125245B2 (en) * 2010-06-21 2012-02-28 Synopsys, Inc. Circuitry for matching the up and down impedances of a voltage-mode transmitter
US8879618B2 (en) * 2010-09-13 2014-11-04 Semtech Canada Corporation Decision feedback equalizer and transceiver
EP2839582A4 (en) * 2012-04-19 2015-12-16 Intel Corp RECOVERING UNAUTHORIZED CLOCK DATA FOR SERIAL I / O RECEIVER
US8891607B2 (en) * 2012-09-06 2014-11-18 Avago Technologies General Ip (Singapore) Pte. Ltd. Feed forward equalizer tap weight adaptation based on channel estimation
US8933743B1 (en) * 2013-07-24 2015-01-13 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for pre-skewing timing of differential signals
US8976854B1 (en) * 2014-01-22 2015-03-10 Lsi Corporation Method and apparatus for feed forward equalizer with variable cursor position
US9178542B1 (en) * 2014-11-20 2015-11-03 Altera Corporation Methods and apparatus for accurate transmitter simulation for link optimization
US9893689B2 (en) * 2016-06-24 2018-02-13 Stmicroelectronics S.R.L. System and method for a multistage operational amplifier

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6697896B1 (en) * 1999-12-31 2004-02-24 Intel Corporation Method and apparatus for implementing high speed signals using differential reference signals
CN1965497A (zh) * 2004-06-16 2007-05-16 国际商业机器公司 高速串行传输链路的自动自适应均衡方法和系统
CN1764174A (zh) * 2004-10-22 2006-04-26 三星电子株式会社 具有重叠滤波器簇的均衡器及其方法
US9148146B1 (en) * 2010-11-03 2015-09-29 Pmc-Sierra, Inc. Scalable high-swing transmitter with rise and/or fall time mismatch compensation
US20120187980A1 (en) * 2011-01-26 2012-07-26 Hitachi, Ltd. Transmitter circuit
CN106257437A (zh) * 2015-06-18 2016-12-28 阿尔特拉公司 具有判决反馈均衡的模拟时钟数据恢复电路中的相位检测
CN105550150A (zh) * 2015-12-31 2016-05-04 记忆科技(深圳)有限公司 一种具有动态电阻失配调整功能的M-phy驱动电路
CN205693639U (zh) * 2016-03-10 2016-11-16 北京联盛德微电子有限责任公司 一种基于前馈与弱正反馈的全差分运算放大器
US9887710B1 (en) * 2016-08-03 2018-02-06 Xilinx, Inc. Impedance and swing control for voltage-mode driver
CN106656883A (zh) * 2016-12-22 2017-05-10 桂林电子科技大学 一种低频增益分段可调的线性均衡器

Also Published As

Publication number Publication date
TW202013887A (zh) 2020-04-01
US20200106649A1 (en) 2020-04-02
CN111061664A (zh) 2020-04-24
US10728060B2 (en) 2020-07-28
TWI687046B (zh) 2020-03-01

Similar Documents

Publication Publication Date Title
CN111061664B (zh) 用于电压模态信号发射器的两阶段式前馈均衡器
US11283654B2 (en) Multilevel driver for high speed chip-to-chip communications
CN107070824B (zh) 通信接收器均衡器
Dally et al. Transmitter equalization for 4-Gbps signaling
CN109565278B (zh) 电压模式驱动器的阻抗和摆幅控制
US7848404B2 (en) Current mode logic multi-tap feed-forward equalizer
US9853642B1 (en) Data-dependent current compensation in a voltage-mode driver
WO2016134606A1 (en) Transmitter apparatus and method
US7668238B1 (en) Method and apparatus for a high speed decision feedback equalizer
US20240113923A1 (en) Method and apparatus for low latency charge coupled decision feedback equalization
US7126987B2 (en) Method and system for a fast serial transmit equalization scheme
US10778478B2 (en) Fast-settling voltage reference generator for SERDES applications
CN111490792A (zh) 集成电路
Milosevic et al. Design of a 12Gb/s transceiver for high-density links with discontinuities using modal signaling
Park et al. A 30-Gb/s PAM-8 transmitter with a 2-tap feed-forward equalizer and background clock calibration
EP3826247B1 (en) Transmitter with equalization
CN110731049B (zh) 用于多电平信令的三输入连续时间放大器和均衡器
EP4397010A1 (en) Method and apparatus for low latency charge coupled decision feedback equalization
CN115149968A (zh) 一种基于码型选择的均衡器、驱动器及均衡方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant