CN111490792A - 集成电路 - Google Patents

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Abstract

揭示一种集成电路。集成电路，其特征在于，包含第一等化器电路以及第二等化器电路。第一等化器电路用以等化已添加彼此相异的多个偏移电压的输入信号，以产生具有彼此相异的多个电压准位的输出信号。第二等化器电路耦接于第一等化器电路。第二等化器电路包含第一等化器单元以及第二等化器单元。第一等化器单元用以等化该输出信号，以产生奇数据信号。第二等化器单元耦接于该第一等化器单元并用以等化该输出信号，以产生偶数据信号。

Description

集成电路
技术领域
本揭示是关于一种集成电路，特别是关于具有应用于高位元传输速度信号的等化器的集成电路。
背景技术
可程序化集成电路(programmable integrated circuit，IC)通常用于接收及/或传递来自沿着数据通道的高速数字串流数据。在长串数据通讯的一端(例如，具有串化器/解串化器(serializer/de-serializer，SERDES)的接收器)，输入的波型可能会与由数据传递装置传出的波型不相同。为了补偿输入的波型中的这些变形，通常会应用等化(equalization)以矫正所接收到的信号。
发明内容
本揭示案的实施例是关于一种集成电路。集成电路，其特征在于，包含第一等化器电路以及第二等化器电路。第一等化器电路用以等化已添加彼此相异的多个偏移电压的输入信号，以产生具有彼此相异的多个电压准位的输出信号。第二等化器电路耦接于第一等化器电路。第二等化器电路包含第一等化器单元以及第二等化器单元。第一等化器单元用以等化该输出信号，以产生奇数据信号。第二等化器单元耦接于该第一等化器单元并用以等化该输出信号，以产生偶数据信号。
附图说明
当结合随附附图阅读时，自以下详细描述将很好地理解本揭示的态样。应注意，根据工业中的标准实务，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。
图1是根据本揭示的一些实施例的通讯系统的示意图；
图2是根据本揭示的一些实施例中与图1中的接收器相关联的接收器的示意图；
图3是根据本揭示的一些实施例中与图2中的电压移位放大器电路对应的电路的示意图；
图4是根据本揭示的一些实施例中与图3中的电压移位放大器电路相关联的电压移位放大器电路的电路图；
图5是根据本揭示的一些实施例中与图2中的非线性等化器电路相关联的电路的示意图；
图6是根据本揭示的一些实施例中与图2及图5中的非线性等化器电路相关联的电路的示意图；
图7是根据本揭示的一些实施例中与图6中的加法器(summer)电路相关联的加法器电路的电路图；
图8是根据本揭示的一些实施例中与图6中的截剪器(slicer)电路相关联的截剪器电路的电路图；
图9是根据本揭示的一些实施例中与图6中的锁存器(latch)电路相关联的锁存器电路的电路图；
图10是根据本揭示的一些实施例的接收器操作的方法的流程图。
【符号说明】
100:通讯系统
110:发射器
120:接收器
130:通道
D1:信号
D2信号
200:接收器
210:输入端
220:电压移位放大器电路
230:线性等化器电路
231:线性等化器单元
232-1:次单元
232-2:次单元
232-3:次单元
232-4:次单元
240:非线性等化器电路
250:时脉信号产生电路
251:锁相回路电路
252:分频缓冲器
253:缓冲器
254:相位内插器
255:电容
256:CMOS缓冲器
260:输出端
270-1:数字模拟转换器
270-2:数字模拟转换器
280:缓冲器
CK0:信号
CK1:信号
CK2:信号
CK180:信号
REF:信号
VOS:信号
Sin:信号
Sout:信号
300:电路
300-1:电压移位放大器电路
300-2:电压移位放大器电路
300-3:电压移位放大器电路
310-1:放大器
320-1:加法器
310-2:放大器
320-2:加法器
310-3:放大器
320-3:加法器
30:眼图
30-1:第一眼
30-2:第二眼
30-3:第三眼
31:眼图
31-1:第一眼
31-2:第二眼
31-3:第三眼
32:眼图
32-1:第一眼
32-2:第二眼
32-3:第三眼
33:眼图
33-1:第一眼
33-2:第二眼
33-3:第三眼
S1-1:信号
S2-1:信号
S1-2:信号
S2-2:信号
S1-3:信号
S2-3:信号
400:电压移位放大器电路
410:第一差动放大器
420:第二差动放大器
430:数字模拟转换器
R:可变电阻
C:电容
VDD:电压
SinP、SinN、Sin:信号
S1N、S1P、S1:信号
VOSN、VOSP:信号
Din:信号
500:电路
510:奇数据等化器
520:偶数据等化器
Sod、Sen:信号
600:电路
610:奇数据等化器
620:偶数据等化器
611-1、611-2、611-3:加法器电路
612-1、612-2、612-3:截剪器电路
613-1、613-2、613-3:多工器
614-1、614-2:锁存器
615:锁存器
616:解码器
617:缓冲器
625:锁存器
H1-1:回馈信号
H2-1～H10-1:回馈信号
H3-1～H10-1:回馈信号
H2-1:回馈信号
H2-2:回馈信号
700:加法器电路
710:控制电路
720:回馈电路
730:保持器
740:移位电路
IMAIN、IH2、ICM、ISHIFT:电流
VCM:信号
DCP、DCN、DC:信号
D2N、D2P、D2:信号
OUTN、OUTP、OUT:信号
800:截剪器电路
810:控制电路
820:保持器电路
830:缓冲器电路
CKINP、CKINN:信号
DINN、DINP:信号
REFP、REFN:信号
DOUTP、DOUTN、DOUT:信号
900:锁存器
910:控制电路
920:第一缓冲器电路
930:第二缓冲器电路
SIGNP、SIGNN:信号
1000:方法
1010、1020、1030:操作
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施所提供标的的不同特征。下文描述部件及布置的具体实例以简化本揭示。当然，这些仅为实例且并不意欲为限制性。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包含以直接接触形成第一特征及第二特征的实施例，且亦可包含在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本揭示可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指示所论述的各个实施例及/或配置之间的关系。
在本说明书中使用的术语通常具有其在本领域中及在使用每个术语的具体上下文中的一般意义。在本说明书中使用实例(包含本文论述的任何术语的实例)仅是说明性的，并且不以任何方式限制本揭示或任何示例性术语的范畴及意义。同样，本揭示不限于本说明书中给出的各个实施例。
尽管术语“第一”、“第二”或类似者可在本文中用于描述各个元件，这些元件不应当由这些术语限制。这些术语用于在元件之间进行区分。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件，而不脱离实施例的范畴。如本文所使用，术语“及/或”包含一或多个相关联的所列术语的任何及所有组合。
在本描述全文中，“耦接”也可以指“电性耦接”，且“连接”也可以指“电性连接”。“耦接”及“连接”也可以被用来指二个或多个元件相互合作或相互交互作用。
此外，为了便于理解，在本描述全文中可使用空间相对性术语，诸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”及类似术语，来描述诸图中所示出的一个元件或特征与另一元件或特征的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。结构可经其他方式定向(例如，旋转90度或处于其他定向)且由此可相应解读本文所使用的空间相对性描述词。
图1是根据本揭示的一些实施例的通讯系统100的示意图。在一些实施例中，通讯系统100是为串化器/解串化器(serializer/de-serializer，SERDES)所实现。在需要实现通讯系统100的各种系统皆在本揭示的预期范围内。
在图1的说明中，通讯系统100包含发射器110、接收器120及耦接于发射器110与接收器120之间的通道130。
在一些实施例中，发射器110是以设置于装置中的集成电路(integratedcircuit，IC)实现。接收器120亦是以设置于相异于另一个设有发射器110的装置中的IC实现。在各种实施例中，发射器110及接收器120是以相同的IC实现。在一些实施例中，通道130是以实体的传输线实现。在各种实施例中，通道130是以包含空气、水或金属中的至少一者的介质实现，且此介质具有或不具有实体结构，以传输信号至接收器120。
在图1的说明中，当通讯系统100运作时，发射器110输出信号D1，且信号D1被传输至通道130。在传输之后，信号D2输出自通道130并由接收器120接收。
在一些实施例中，信号D2的功率小于信号D1的功率，这是由于通道130的损失以及有限的通道频宽(channel bandwidth)。通道频宽由于多种影响，包含，例如，集肤效应(skin effect)、介电损失(dielectric loss)及任二个具有不同介电值或尺寸的材料形成的阻抗不连续的影响，而会被限制并减缩。有限的通道频宽会造成后续传输中的信号延迟。被延迟的信号会叠加于后续的信号，由此造成符码间干扰(inter-symbol interference，ISI)。
在一些实施例中，信号D1及信号D2皆是以每个符码(symbol)具有一个位元(bit)的二阶脉波振幅调变(2-level pulse-amplitude modulation，PAM-2)的信号实现。在一些实施例中，信号D1及信号D2皆是以每个符码具有二个位元的四阶脉波振幅调变(4-levelpulse-amplitude modulation，PAM-4)的信号实现，以具有高信号传输速度。假设PAM-4信号中的一个符码延迟，此符码中的二个位元会因符码间干扰而发生错误。为了消除信号D2中的符码间干扰，以及为了减少信号D1及信号D2之间的差异，等化器(equalizer)电路会包含在接收器120中，并于下述以图2讨论。
图2是根据本揭示的一些实施例中与图1中的接收器120相关联的接收器200的示意图。
在图2的说明中，接收器200包含输入端210、电压移位放大器电路220、线性等化器电路230、非线性等化器电路240、时脉信号产生电路250以及输出端260。输入端210依序跟随着电压移位放大器电路220、线性等化器电路230、连接时脉信号产生电路250的非线性等化器电路240以及输出端260。
电压移位放大器电路220的输入端连接于输入端210，且电压移位放大器电路220的输出端连接于线性等化器电路230的输入端。在一些实施例中，电压移位放大器电路220用以接收输入信号Sin，用以利用不同的电压移位(shift)输入信号Sin，并用以产生对应这些不同的电压的信号(在图3中出示)。在一些实施例中，输入信号Sin对应于图1所示的信号D2。在一些实施例中，输入信号Sin是以具有高位元速度(例如，每秒56千兆(giga)个位元，56Gps)的PAM-4信号实现。
线性等化器电路230的输入端连接于电压移位放大器电路220的输出端，且线性等化器电路230的输出端连接于非线性等化器电路240的输入端。在一些实施例中，线性等化器电路230用以接收来自电压移位放大器电路220输出的信号，并用以对应于不同的电压线性等化(linearly equalize)这些信号且产生对应于不同的电压的已线性等化的信号(图中未示)。
非线性等化器电路240的输入端连接于线性等化器电路230的输出端以及时脉信号产生电路250的输出端，且非线性等化器电路240的输出端连接于输出端260。在一些实施例中，非线性等化器电路240用以接收输出自线性等化器电路230的信号，并用以非线性等化(non-linearly equalize)这些信号且产生已非线性等化的信号(图中未示)。
时脉信号产生电路250的输出端连接于非线性等化器电路240的输入端。在一些实施例中，时脉信号产生电路250用以产生并提供时脉信号CK2至非线性等化器电路240。在一些实施例中，时脉信号CK2是以具有低频率(例如，14GHz)的差分时脉信号(differentialclock signals)实现。
在一些实施例中，输入端210及输出端260是以用来接收或发射对应的信号的天线实现。在一些实施例中，输入端210及输出端260是以金属线实现。
在关于图2的各种实施例中，接收器200进一步包含数字模拟转换器(digital-to-analog converter，DAC)270-1、数字模拟转换器270-2以及缓冲器280。
数字模拟转换器270-1的输出端连接于线性等化器电路230的输入端。在一些实施例中，数字模拟转换器270-1用以提供控制信号VOS至线性等化器电路230，并于下述更详细的讨论。
数字模拟转换器270-2的输出端连接于非线性等化器电路240的输入端。在一些实施例中，数字模拟转换器270-2用以提供控制信号REF至非线性等化器电路240，并于下述更详细的讨论。
缓冲器280的输入端连接于非线性等化器电路240的输出端，且缓冲器280的输出端连接于输出端260。在一些实施例中，缓冲器280用以放大输出自非线性等化器电路240的信号，并用以提供已放大的信号(亦标记为输出信号Sout)至输出端260。在一些实施例中，输出信号Sout是以具有高位元速度(例如，56Gps)的PAM-4信号实现。
图2出于说明的目的描绘了接收器200的配置。接收器200的各种配置皆在本揭示的预期范畴内。举例来说，在各种实施例中，电压移位放大器电路220是包含在线性等化器电路230中。在不同的实施例中，电压移位放大器电路220及数字模拟转换器270-1皆整合(integrated)在线性等化器电路230中。在各种实施例中，时脉信号产生电路250、数字模拟转换器270-1及数字模拟转换器270-2皆整合在一起。
电压移位放大器电路220是串联连接在输入端210及线性等化器电路230之间。在一些实施例中，电压移位放大器电路220用以产生各种偏移电压(offset voltages)，用以添加这些偏移电压至输入信号Sin，并用以产生具有对应于这些对应的偏移电压的不同电压准位的输出信号(图中未示)。
举例来说，如图2所示，电压移位放大器电路220用以接收并利用标示为“-Vshift”的负偏移电压移位输入信号Sin并产生具有负电压准位的输出信号。电压移位放大器电路220亦用以接收并利用标示为“0”的零偏移电压移位输入信号Sin并产生具有零电压准位的输出信号。电压移位放大器电路220亦用以接收并利用标示为“+Vshift”的正偏移电压移位输入信号Sin并产生具有正电压准位的输出信号。
图2出于说明的目的描绘了电压移位放大器电路220或偏移电压的配置。电压移位放大器电路220或偏移电压的各种配置皆在本揭示的预期范畴内。举例来说，电压移位放大器电路220进一步用以接收并利用除了上述的偏移电压以外的一个或多个偏移电压移位输入信号Sin。
线性等化器电路230连接于电压移位放大器电路220、数字模拟转换器270-1及非线性等化器电路240。线性等化器电路230用以线性等化输出自电压移位放大器电路220的信号。在一些实施例中，线性等化器电路230是以连续时间线性等化器(continuous timelinear equalizer，CTLE)电路实现。
在一些实施例中，线性等化器电路230包含复数线性等化器单元231。线性等化器单元231是并联连接，并分别连接至电压移位放大器电路220的输出端，以线性等化输出自对应的电压移位放大器电路220的具有不同电压准位的信号。为了简化说明，线性等化器单元231在图2中是以三个相互重叠的方块出示。
在一些实施例中，如图2所示，每一个线性等化器单元231包含串联连接的复数个次单元232-1、232-2、…、232-4。为了简化说明，因为每一个次单元232-1、232-2、…、232-4在一些实施例中操作方式相似，每一个次单元232-1、232-2、…、232-4在下文以232为参考标号。
每一个次单元232具有对应的响应频率，且用以对输出自电压移位放大器电路220或输出自对应的前一个次单元232的信号的各种频谱部分执行线性等化，并用以产生对应于此响应频率的已线性等化的信号。
举例来说，如图2所示，对于线性等化器单元231中的其中一者，次单元232-1接收输出自电压移位放大器电路220中的具有正电压准位的信号，且次单元232-1也接收输出自数字模拟转换器270-1的控制信号VOS中的一者。据此，次单元232-1回应于此控制信号VOS以及高响应频率，线性地等化已接收的信号，并产生对应于此高响应频率的具有扁平频谱部分的已线性等化的信号。
相似地，次单元232-2接收输出自次单元232-1的信号，且次单元232-2也接收输出自数字模拟转换器270-1的控制信号VOS中的一者。据此，次单元232-2回应于此控制信号VOS以及次高响应频率，线性地等化已接收的信号，并产生对应于此次高响应频率的具有扁平频谱部分的已线性等化的信号。
相似地，次单元232-3回应于控制信号VOS以及中等响应频率，线性地等化已接收的信号，以及次单元232-4回应于控制信号VOS以及低响应频率，线性地等化已接收的信号。
图2出于说明的目的描绘了次单元232的数量与设置。以实现图2中的次单元232的电路的各个数量与设置皆在本揭示的预期范畴内。举例来说，在各种实施例中，次单元232省略于线性等化器单元231。
时脉信号产生电路250连接于非线性等化器电路240，并用以提供时脉信号CK2至非线性等化器电路240。在一些实施例中，时脉信号产生电路250是以时脉数据回复(clockdata recovery，CDR)电路实现。需要实现时脉信号产生电路250的各个电路皆在本揭示的预期范畴内。
在图2的说明中，时脉信号产生电路250包含一对一依序连接的锁相回路(phaselocked loop，PLL)电路251、分频缓冲器(divider buffer，DIV buffer)252、缓冲器(buffer)253、相位内插器(phase interpolator，PI)254、电容255以及互补式金属氧化物半导体(complementary metal-oxide-semiconductor buffer，CMOS)缓冲器256。
锁相回路电路251的输出端连接于分频缓冲器252的输入端。分频缓冲器252的输出端连接于缓冲器253的输入端。缓冲器253的输出端连接于相位内插器254的输入端。相位内插器254的输出端连接于电容255的输入端。电容255的输出端连接于CMOS缓冲器256的输入端。CMOS缓冲器256的输出端连接于非线性等化器电路240的输入端。
在一些实施例中，锁相回路251用以产生具有初始频率的初始时脉信号CK0。分频缓冲器252用以将初始时脉信号CK0的初始频率分频(divide)(例如以2分频)，并用以产生具有分频频率(divided frequency)的第一时脉信号CK1。缓冲器253用以放大第一时脉信号CK1。相位内插器254用以利用固定的相位差移位已放大的第一时脉信号CK1的相位。电容255用以过滤输出自相位内插器254的直流信号。CMOS缓冲器256用以修复(restore)输出自电容255的信号并产生第二时脉信号CK2，此第二时脉信号CK2是提供至非线性等化器电路240。
在一些实施例中，初始时脉信号CK0包含具有高频的差分时脉信号，第一时脉信号CK1包含具有低频的差分时脉信号，且第二时脉信号CK2包含具有低频的差分时脉信号。在一些实施例中，“高频”是指任何可以应用于包含，例如大小大约为28GHz的PAM-4信号的频率。在一些实施例中，“低频”是指高频的一半，且可以应用于包含，例如大小大约为14GHz的信号。
图2出于说明的目的描绘了时脉信号产生电路250或其电路元件的上述配置。以实现图2中的时脉信号产生电路250或其电路元件的各种配置在本揭示的预期范畴内。举例来说，在各种实施例中，锁相回路电路251是以其他时脉校正电路(clock alignmentcircuit)实现。
图3是根据本揭示的一些实施例中与图2中的电压移位放大器电路220对应的电路300的示意图。相较于图2所示的实施例，所示的电路300包含三个分离的电压移位放大器电路300-1、300-2及300-3。电压移位放大器电路300-1、300-2及300-3相互并联连接。
电压移位放大器电路300-1的输入端连接于输入端(例如，图2中的输入端210)，且电压移位放大器电路300-1的输出端连接于一个输入端(例如，图2中线性等化器电路230的一个输入端)。在另一例子中，电压移位放大器电路300-1的输出端连接于图2中线性等化器单元231中的一者的输入端。
电压移位放大器电路300-1用以接收输入信号Sin以及控制信号VOS(如图2所示)，并用以透过添加偏移电压至输入信号Sin，移位输入信号Sin的电压参考准位。据此，电压移位放大器电路300-1产生具有已移位电压参考准位的输出信号S1-1。
相似于电压移位放大器电路300-1的配置，电压移位放大器电路300-2的输入端连接于相同的输入端，且电压移位放大器电路300-2的输出端连接于图2中线性等化器电路230的输入端或线性等化器单元231中的一者的输入端。
电压移位放大器电路300-2用以接收输入信号Sin以及控制信号VOS(如图2所示)，并用以透过添加相异于用于电压移位放大器电路300-1的偏移电压的偏移电压至输入信号Sin，移位输入信号Sin的电压参考准位。据此，电压移位放大器电路300-2产生具有已移位电压参考准位的输出电压S1-2。
相似于电压移位放大器电路300-1及300-2的配置，电压移位放大器电路300-3的输入端连接于相同的输入端，且电压移位放大器电路300-3的输出端连接于图2中线性等化器电路230的输入端或线性等化器单元231中的一者的输入端。
电压移位放大器电路300-3用以接收输入信号Sin以及控制信号VOS(如图2所示)，并用以透过添加相异于用于电压移位放大器电路300-1或300-2的偏移电压的偏移电压至输入信号Sin，移位输入信号Sin的电压参考准位。据此，电压移位放大器电路300-3产生具有已移位电压参考准位的输出电压S1-3。
在图3的说明中，电压移位放大器电路300-1包含放大器310-1及加法器320-1。放大器310-1及加法器320-1相互连接。
加法器320-1用以添加具有标记为“-Vshift”的偏移电压的移位信号S2-1至输入信号Sin。放大器310-1用以接收加法器320-1的输出并产生输出信号S1-1。
相似地，在图3中，电压移位放大器电路300-2包含放大器310-2及加法器320-2。放大器310-2及加法器320-2相互连接。
加法器320-2用以添加具有标记为“0”的偏移电压的移位信号S2-2至输入信号Sin。放大器310-2用以接收加法器320-2的输出并产生输出信号S1-2。
相似地，在图3中，电压移位放大器电路300-3包含放大器310-3及加法器320-3。放大器310-3及加法器320-3相互连接。
加法器320-3用以添加具有标记为“+Vshift”的偏移电压的移位信号S2-3至输入信号Sin。放大器310-3用以接收加法器320-3的输出并产生输出信号S1-3。
在一些实施例中，输入信号Sin是以每个符码具有二个位元的PAM-4信号实现，且输出信号S1-2、S1-2及S1-3亦是以PAM-4信号实现。PAM-4信号提供了分别对应于四个格雷编码位元(Gray coded bit)组合，包含10、11、01及00的四个模拟电压准位，包含+H、+h、-h及–H，且PAM-4信号亦提供了三个为眼图开口(eye-opening)的电压阀值。据此，在一些实施例中，以PAM-4信号实现的信号的波型是以具有三个眼图开口的眼图(eye diagram)表示。如图3所示，输入信号Sin是以眼图30表示，输出信号S1-1是以眼图31表示，输出信号S1-2是以眼图32表示，且输出信号S1-3是以眼图33表示。
在上述眼图的说明中，每一个眼图30、31、32及33中的时间是显示于x轴，且电压是显示于y轴。
在眼图30中，眼图30包含第一眼30-1、第二眼30-2及第三眼30-3。第一眼30-1在第二眼30-2之上，且第二眼30-2在第三眼30-3之上。第一眼30-1、第二眼30-2及第三眼30-3中的每一者的中间电压值表示在任二个相邻模拟电压准位的对应的电压阀值。在一些实施例中，电压阀值表示在第二眼30-2的中间，标示为具有“0V”的虚线，且亦指零差分(differential zero)数据。
相似地，在眼图31中，眼图31包含第一眼31-1、第二眼31-2及第三眼31-3。第一眼31-1在第二眼31-2之上，且第二眼31-2在第三眼31-3之上。不同于眼图30中输入信号Sin的零差分数据，在眼图31中，零差分数据回应于偏移电压(例如，在电压移位放大器电路300-1中所添加标示为“-Vshift”的电压)而表示在第一眼31-1的中间。
在眼图32中，眼图32包含第一眼32-1、第二眼32-2及第三眼32-3。第一眼32-1在第二眼32-2之上，且第二眼32-2在第三眼32-3之上。相似于眼图30中输入信号Sin的零差分数据，在眼图32中，零差分数据回应于偏移电压(例如，在电压移位放大器电路300-2中所添加标示为“0”的电压)而表示在第二眼32-2的中间。
在眼图33中，眼图33包含第一眼33-1、第二眼33-2及第三眼33-3。第一眼33-1在第二眼33-2之上，且第二眼33-2在第三眼33-3之上。不同于眼图30中输入信号Sin的零差分数据，在眼图33中，零差分数据回应于偏移电压(例如，在电压移位放大器电路300-3中所添加标示为“+Vshift”的电压)而表示在第三眼33-3的中间。
图4是根据本揭示的一些实施例中与图3中的电压移位放大器电路300-1、300-2及300-3中的一者相关联的电压移位放大器电路400的电路图。在一些实施例中，电压移位放大器电路400是用来实现图3中的电压移位放大器电路300-1、300-2及300-3中的一者。
在图4的说明中，电压移位放大器电路400包含第一差动放大器410及第二差动放大器420。第一差动放大器410连接于第二差动放大器420。在一些实施例中，第一差动放大器410及第二差动放大器420连接在一起，并对应于例如，电压移位放大器电路300-1中的放大器310-1及加法器320-1。
在图4的说明中，第一差动放大器410用以接收差分输入信号SinP、SinN，并用以产生差分输出信号S1N、S1P。
在一些实施例中，差分输入信号SinP、SinN对应于图2及图3中的输入信号Sin。为了简化说明，因为每一个信号SinP、SinN在一些实施例中具有相似的特征，每一个信号SinP、SinN在下文以Sin为参考标号。在一些实施例中，差分输出信号S1N、S1P对应于图3中的输出信号S1-1、S1-2及S1-3中的至少一者。为了简化说明，因为每一个信号S1N、S1P在一些实施例中具有相似的特征，每一个信号S1N、S1P在下文以S1为参考标号。
在图4的说明中，第一差动放大器410包含可变电阻R及电容C，并作为电阻电容滤波器(RC filter，RC滤波器)操作。RC滤波器用以调整线性等化的表现(behavior)。举例来说，用来等化的差分输入信号Sin的频宽受到可变电阻R及电容C的阻抗的影响。
图4出于说明的目的描绘了第一差动放大器410的配置。第一差动放大器410的各种配置在本揭示的预期范畴内。举例来说，在各种实施例中，第一差动放大器410更包含不同于图4所示的另一个RC滤波器。据此，第一差动放大器410提供多阶线性等化(例如，多阶CTLE)。
第二差动放大器420用以接收差分控制信号VOSN、VOSP并用以产生用来添加至第一差动放大器410中差分输入信号SinP、SinN的信号(未出示)。或者是说，第二差动放大器420用以通过差分控制信号VOSN、VOSP被控制并用以产生用来添加至差分输入信号SinP、SinN具有偏移电压的信号。
电压移位放大器电路400进一步包含数字模拟转换器430。数字模拟转换器430连接于第二差动放大器420。在一些实施例中，数字模拟转换器430对应于图2中的数字模拟转换器270-1。在一些实施例中，数字模拟转换器430整合于第一差动放大器410或第二差动放大器420中的至少一者。
数字模拟转换器430用以转换数字输入信号Din至差分控制信号VOSN、VOSP。
在一些实施例中，差分控制信号VOSN、VOSP对应于图2中的控制信号VOS中的至少一者。为了简化说明，每一个差分控制信号VOSN、VOSP在下文以VOS为参考标号。
在一些实施例中，电压移位放大器电路400进一步包含电压振幅侦测器(图4中未示)，电压振福侦测器连接于第一差动放大器410、第二差动放大器420及数字模拟转换器430。
电压振幅侦测器用以撷取差分输入信号Sin的最大电压值及最小电压值，并用以产生差分输入信号Sin的电压振幅，表示为Vin(图4中未示)。在一些实施例中，电压振幅侦测器进一步用以根据电压振幅Vin产生数字输入信号Din。据此，数字模拟转换器430用以根据电压振幅Vin产生差分控制信号VOS。
参照图3及图4，在一些实施例中，电压振幅侦测器用以产生差分输入信号Sin的电压振幅Vin，且数字模拟转换器430用以回应于输入信号Sin的三个眼图开口，根据电压值Vin/3转换数字输入信号Din至差分控制信号VOS。
图4出于说明的目的描绘了数字模拟转换器430或差分控制信号VOS的配置。以实现图4中的数字模拟转换器430或差分控制信号VOS的各种配置在本揭示的预期范畴内。举例来说，在各种实施例中，电压振幅侦测器整合在数字模拟转换器430中。在其他各种实施例中，差分控制信号VOS是可程序化的(programmable)，且为根据数字输入信号Din由数字模拟转换器430控制。
在一些实施例中，当差分控制信号VOSN、VOSP彼此不相同时，第二差动放大器420用以产生对应的差分信号。举例来说，当差分控制信号VOSP小于另一个差分控制信号VOSN(即，VOSP<VOSN)，第二差动放大器420用以产生具有负偏移电压(例如，图3中标示为“-Vshift”的偏移电压)的差分信号(例如，图3中的信号S2-1)。据此，第一差动放大器410用以产生具有上移位(up-shifted)的零差分数据的输出信号S1(例如，图3中的眼图31)。
在另一个例子中，当差分控制信号VOSP等于另一个差分控制信号VOSN(即，VOSP＝VOSN)，第二差动放大器420用以产生不具有偏移电压(例如，图3中标示为“0”的偏移电压)的差分信号(例如，图3中的信号S2-2)。据此，第一差动放大器410用以产生不具有移位的零差分数据的输出信号S1(例如，图3中的眼图32)。
在另一个例子中，当差分控制信号VOSP大于另一个差分控制信号VOSN(即，VOSP>VOSN)，第二差动放大器420用以产生具有正偏移电压(例如，图3中标示为“+Vshift”的偏移电压)的差分信号(例如，图3中的信号S3-1)。据此，第一差动放大器410用以产生具有下移位(down-shifted)的零差分数据的输出信号S1(例如，图3中的眼图33)。
在一些方式中，包含在接收器中的CTLE电路用以透过移位一个固定的偏压(例如，+50mV或-50mV)，撷取输入信号的三个眼图开口，并用以输出已线性等化的信号。据此，每一个眼图开口会撷取及线性等化地不准确。在此情况中，当应用非线性等化(non-linearequalization)于已线性等化的信号时，透过非线性等化电路处理此已线性等化的信号会具有严重的位元错误比(bit error ratio，BER)的损失。
相较于上述的方式，在本揭示的一些实施例中，图2中具有电压移位放大器电路300-1、300-2及300-3的线性等化器电路230用以透过在执行线性等化之前添加偏移电压至输入信号Sin，线性等化输入信号Sin的三个眼图开口。因此，每一个眼图开口的中心能被截取，其中每一个眼图开口的中心的实例为零差分数据(例如，图3中眼图31中的“0V”)且每一个眼图开口的中心位在每一个眼图开口的大约中间处的位置。根据不同的零差分数据的已线性等化的信号接着能在后续的操作中造成较低的BER损失。
图5是根据本揭示的一些实施例中与图2中的非线性等化器电路240相关联的电路500的示意图。参照图2、图3及图4，在图5中相似元件会使用相同的参考数字以便于理解。
在图5的说明中，电路500连接于线性等化器电路230。电路500包含奇数据等化器510及偶数据等化器520。奇数据等化器510及偶数据等化器520相互连接。
奇数据等化器510的输入端连接于线性等化器电路230的输出端，且奇数据等化器510的输出端连接于偶数据等化器520的输入端。
奇数据等化器510用以接收输出自线性等化器电路230的信号S1-1、S1-2及S1-3，用以非线性等化信号S1-1、S1-2及S1-3，并用以产生奇数据信号Sod。
偶数据等化器520的输入端连接于线性等化器电路230的输出端，且偶数据等化器520的输出端连接于奇数据等化器510的输入端。
偶数据等化器520用以接收输出自线性等化器电路230的信号S1-1、S1-2及S1-3，用以非线性等化信号S1-1、S1-2及S1-3，并用以产生偶数据信号Sen。
图5出于说明的目的描绘了电路500的配置。以实现图5中的电路500的各种配置在本揭示的预期范畴内。举例来说，在各种实施例中，电路500是以决策回馈等化器(decisionfeedback equalizer，DFE)电路实现。在其他各种实施例中，奇数据等化器510及偶数据等化器520具有相同的配置。
图6是根据本揭示的一些实施例中与图2中的非线性等化器电路240及图5中的电路500相关联的电路的示意图。参照图2、图3、图4及图5及，在图6中相似元件会使用相同的参考数字以便于理解。
在图6的说明中，电路600连接于线性等化器电路230。电路600包含奇数据等化器610及偶数据等化器620。奇数据等化器610及偶数据等化器620相互连接。
在一些实施例中，图6中的电路600对应于图5中的电路500。在一些实施例中，图6中的奇数据等化器610对应于图5中的奇数据等化器510。在一些实施例中，图6中的偶数据等化器620对应于图5中的偶数据等化器520。在一些实施例中，图6中的线性等化器电路230对应于图2中的线性等化器电路230、图3中的电压移位放大器电路300、图3中的电压移位放大器电路400以及图5中的线性等化器电路230中的至少一者。
奇数据等化器610用以响应于控制信号CK180，接收已线性等化输出自线性等化器电路230的信号S1-1、S1-2及S1-3，并用以产生奇数据信号。
偶数据等化器620用以响应于控制信号CK0，接收已线性等化输出自线性等化器电路230的信号S1-1、S1-2及S1-3，并用以产生偶数据信号。
图6出于说明的目的描绘了奇数据等化器610或偶数据等化器620的配置。以实现图6中的奇数据等化器610或偶数据等化器620的电路的各种配置在本揭示的预期范畴内。举例来说，在各种实施例中，奇数据等化器610及偶数据等化器620中的至少一者是以在1分接点累加的10分接点(10-tap with one-tap speculation)的DFE电路实现。在一些实施例中，奇数据等化器610及偶数据等化器620具有相同的配置。据此，为了简化说明，以下在图6中仅详细说明奇数据等化器610的电路细节。
在一些实施例中，奇数据信号表示产生或自奇数据等化器610输出的信号，包含第一复数回馈信号H2-1～H10-1。在一些实施例中，偶数据信号表示产生或自偶数据等化器620输出的信号，包含第二复数回馈信号H2-2～H10-2(图6中未示)。
为了简化说明，因为每一个信号S1-1、S1-2及S1-3在一些实施例中具有相似的特征，每一个信号S1-1、S1-2及S1-3在下文以S1为参考标号。
图6出于说明的目的描绘了控制信号CK0、CK180的配置。以实现图6中的控制信号CK0、CK180的信号的各种配置在本揭示的预期范畴内。举例来说，在各种实施例中，控制信号CK0、CK180是以在一个周期中对应于相反相位，具有相反时序(sequence)的时脉信号实现。
相较于图5所示的实施例，奇数据等化器610包含复数加法器(summer)电路611-1、611-2及611-3、复数截剪器(slicer)电路612-1、612-2及612-3、复数多工器(multiplexer)613-1、613-2及613-3、第一复数锁存器(latch)614-1及614-2以及第二复数锁存器625(在图6中以一个方块表示)。
为了简化说明，因为每一个加法器电路611-1、611-2及611-3在一些实施例中操作方式相似，每一个加法器电路611-1、611-2及611-3在下文以611为参考标号。根据相似的理由，每一个截剪器电路612-1、612-2及612-3在下文以612为参考标号，每一个多工器613-1、613-2及613-3在下文以613为参考标号，以及每一个第一复数锁存器614-1及614-2在下文以614为参考标号。
在一些实施例中，奇数据等化器610及偶数据等化器620具有不同的控制信号CK0、CK180以及相同的配置。据此，包含奇数据等化器610及偶数据等化器620的电路600包含24个用来撷取数据及边缘信息的截剪器电路，且撷取数据及边缘信息是用来时脉数据回复电路(clock data recover circuit，CDR)(未出示，CDR是关联于图5中的时脉信号产生电路250)的适应(adaptation)；6个用来减少电路负载的解码器(decoder)；6个用来累加多个回馈信号H2-1～H10-1及H2-2～H10-1(未完全出示，回馈信号H2-1～H10-1及H2-2～H10-1对应于由DFE计算出的分接点系数2(tap2)至分接点系数10(tap10))的加法器电路；以及1个锁存器阵列，锁存器阵列包含复数个并联连接且用来在单一单元间隔(unit interval，UI)内数据传输的锁存器电路。
图6出于说明的目的描绘了奇数据等化器610的配置。以实现图6中的奇数据等化器610的电路的各种配置在本揭示的预期范畴内。举例来说，在各种实施例中，截剪器电路612-1包含另外三个与截剪器电路612-1相同且并联连接的截剪器电路。也就是说，截剪器电路612-1表示四个相同的截剪器电路并联连接。
加法器电路611的输入端连接于线性等化器电路的输出端、偶数据等化器620中的多个并联连接的加法器电路(未出示)的输入端、第一复数锁存器614的输出端、第二复数锁存器615的输出端。加法器电路611的输出端连接于截剪器电路612的输入端。
加法器电路611用以添加第一复数回馈信号H2-1～H10-1至信号S1。
截剪器电路612的输入端连接于加法器电路611的输出端。截剪器电路612的输出端连接于多工器613的输入端。
一个对应的截剪器电路612的群组(例如，在一些实施例中，四个并联连接的截剪器电路612-1)用以接收来自对应的加法器电路611(例如，加法器电路611-1)的输出。
多工器613的输入端连接于截剪器电路612的输出端。多工器613的输出端连接于第一复数锁存器614的输入端以及偶数据等化器620中的复数多工器(未出示)的输入端。
一个多工器613用以接收来自对应的截剪器电路612的群组(例如，在一些实施例中，四个并联连接的截剪器电路612-1)的输出。一个多工器613进一步用以输出部分的奇数据信号。
第一复数锁存器614的输入端连接于多工器613的输出端。第一复数锁存器614的输出端连接于加法器电路611的输入端以及偶数据等化器620中的第一复数锁存器(未出示)的输入端。
第一复数锁存器614用以接收奇数据信号并用以产生第一回馈信号(例如，在一些实施例中，第一复数回馈信号H2-1～H10-1中的第一回馈信号H2-1)。相似地，偶数据等化器620中的第一复数锁存器(未出示)用以接收第一回馈信号(例如，第一回馈信号H2-1)，并用以产生第二复数回馈信号H2-2～H10-2中的至少一者(例如，在一些实施例中，第二回馈信号H2-2)。
第二复数锁存器615的输入端连接于偶数据等化器620中的第一复数锁存器的输出端。第二复数锁存器615的输出端连接于加法器电路611的输入端。
第二复数锁存器615用以接收第二复数回馈信号H2-2～H10-2中的至少一者(例如，在一些实施例中，第二回馈信号H2-2)，并用以产生不同于第一回馈信号(例如，第一回馈信号H2-1)的第一回馈信号(例如，在一些实施例中，第一回馈信号H3-1)。
在图6的说明中，奇数据等化器610进一步包含解码器616。解码器616连接于多工器613与第一复数锁存器614之间。
解码器616的输入端连接于多工器613的输出端。解码器616的输出端连接于第一复数锁存器614的输入端及偶数据等化器620中的多工器(未出示)的输入端。
解码器616用以接收多工器613的输出并用以输出具有与输入至解码器616的奇数据信号不同数据型态的奇数据信号。在一些实施例中，输出的奇数据信号是指二位元(binary)数据信号，且输入的奇数据信号是指具有逻辑信号的序列信号。
据此，为了减少应用于奇数据等化器610或偶数据等化器620的控制信号的复杂度以及设计困难度，输出自多工器613的奇数据信号具有比输入至多工器613的奇数据信号较少的记忆体。
在图6的说明中，奇数据等化器610进一步包含复数缓冲器617。缓冲器617连接于多工器613与第一复数锁存器614之间。
缓冲器617的输入端连接于解码器616的输出端。缓冲器617的输出端连接于偶数据等化器620中的多工器(未出示)的输入端。
缓冲器617用以驱动输出自奇数据等化器610中的解码器616的输出端的奇数据信号至偶数据等化器620中的解码器的输出端以及第一复数锁存器的输入端。
在一些实施例中，输出自线性等化器电路230的信号S1-1、S1-2及S1-3是指已线性等化的信号。在一些实施例中，图6所示的信号S1-1、S1-2及S1-3分别对应于图3所示的具有已移位电压参考准位的信号S1-1、S1-2及S1-3。据此，每一个信号S1-1、S1-2及S1-3是以每个符码具有四个数据准位的PAM-4信号实现，四个数据准位中的每一者是由二个位元所编码。
在图6的说明中，在一些实施例中，当已线性等化的信号S1输出自线性等化器电路230时，加法器电路611接收这些信号S1。
更具体而言，在一些实施例中，加法器电路611-1接收信号S1-1并将信号S1-1传递至截剪器电路612-1。同时，加法器电路611-2接收信号S1-2并将信号S1-2传递至截剪器电路612-2，且加法器电路611-3接收信号S1-3并将信号S1-3传递至截剪器电路612-3。
截剪器电路612接收这些信号S1，回应于第一复数回馈信号中的第一回馈信号H1-1而在单一单元间隔内取样要被等化的信号S1，并输出具有已选择的符码的奇数据信号。
更具体而言，在一些实施例中，截剪器电路612-1接收信号S1-1以及第一回馈信号H1-1，取样信号S1-1中的二个相邻符码，并输出奇数据信号中的一者。四个截剪器电路612-1中的每一者以相似的方式操作，在此不再重述。据此，(多个)截剪器电路612-1输出四个不同的奇数据信号。
多工器613接收输出自截剪器电路612的奇数据信号并输出部分的奇数据信号至解码器616，以及部分的奇数据信号至偶数据等化器620中的多工器(未出示)。
更具体而言，在一些实施例中，多工器613-1接收输出自截剪器电路612-1的奇数据信号，并根据具有对应的已移位电压参考准位的信号S1-1选择这些奇数据信号中的一者。多工器613-1输出已选择的奇数据信号至解码器616，以及部分的奇数据信号至偶数据等化器620中对应的多工器。
在一些实施例中，偶数据等化器620中对应的多工器接收奇数据信号，并根据此奇数据信号调整偶数据信号，用来消除已选择的奇数据信号造成的移位。
解码器616接收输出自多工器613的奇数据信号，解码这些奇数据信号，并输出部分的奇数据信号至第一复数锁存器614以及部分的奇数据信号至缓冲器617。
更具体而言，在一些实施例中，解码器616接收分别输出自多工器613-1、613-2及613-3的三个奇数据信号。解码器616进一步解码此三个以逻辑序列型态的奇数据信号成以二位元型态的奇数据信号。
缓冲器617接收输出自解码器616的部分的奇数据信号并驱动这些奇数据信号至偶数据等化器620中的第一复数锁存器。
第一复数锁存器614接收输出自解码器616的部分的奇数据信号以及控制信号CK180，并通过提供对应的已选择的参考信号，产生第一复数回馈信号H2-1～H10-1。
更具体而言，在一些实施例中，第一复数锁存器614接收部分以二位元型态的奇数据信号以及用来提供对应的已选择的参考信号的控制信号CK180。第一复数锁存器614输出第一复数回馈信号H2-1～H10-1中的一者(例如，第一回馈信号H2-1)至用来产生第二复数回馈信号H2-2～H10-2中的一个接续的回馈信号(例如，第二回馈信号H2-2)的偶数据等化器620中的第二复数锁存器。同时，第一复数锁存器614输出第一复数回馈信号H2-1～H10-1中的一者(例如，第一回馈信号H2-1)至加法器电路611-1。或者是说，第一回馈信号H2-1回馈至加法器电路611-1，此表示用来消除来自信号S1-1中的第一后标记(post-cursor)已计算而得。
同时，在一些实施例中，当第一回馈信号H2-1回馈至加法器电路611-1，第二复数回馈信号H2-2～H10-2中的一者(例如，第二回馈信号H2-2)亦回馈至偶数据等化器620中的加法器电路。相似于第一复数锁存器614的操作，偶数据等化器620中的第一复数锁存器输出第二复数回馈信号H2-2～H10-2中的一者(例如，第二回馈信号H2-2)至用来产生第一复数回馈信号H2-1～H10-1中的另一个接续的回馈信号(例如，第一回馈信号H3-1)的奇数据等化器610中的第二复数锁存器615。
第二复数锁存器615接收输出自偶数据等化器620中的第一复数锁存器的奇数据信号以及控制信号CK180，并通过提供对应的已选择的参考信号，产生第一复数回馈信号H2-1～H10-1。
更具体而言，在一些实施例中，第二复数锁存器615接收第二复数回馈信号H2-2～H10-2中的一者(例如，第二回馈信号H2-2)以及用来提供对应的已选择的参考信号的控制信号CK180。第二复数锁存器615输出第一复数回馈信号H2-1～H10-1中的一者(例如，第一回馈信号H3-1)至加法器电路611-1。或者是说，第一回馈信号H3-1回馈至加法器电路611-1，此表示用来消除来自信号S1-1中的第二后标记已计算而得。
图7是根据本揭示的一些实施例中与图6中的加法器电路611相关联的加法器电路700的电路图。
加法器电路700包含控制电路710、复数回馈电路720、保持器(keeper)电路730及移位(shifter)电路740。控制电路710、复数回馈电路720、保持器电路730及移位电路740并联连接。
控制电路710用以接收输出自线性等化器电路(例如，图6中的线性等化器电路230)的差分输入信号S1N、S1P，这些差分输入信号S1N、S1P为了简化说明以S1为参考标号。控制电路710进一步用以输出差分输入信号OUTN、OUTP至截剪器电路612(例如，图6中的截剪器电路612)，这些差分输入信号OUTN、OUTP为了简化说明以OUT为参考标号。
在图7的说明中，控制电路710包含多个电阻、多个晶体管以及用来产生电流IMAIN的电流产生器。由于图7出于说明的目的描绘了控制电路710的配置，在此不详细说明控制电路710的电路元件的配置或每一个操作的细节。
回馈电路720用以接收输出自控制电路(例如，图2中的数字模拟转换器270-2)的差分控制信号D2N、D2P，这些差分控制信号D2N、D2P为了简化说明以D2为参考标号。回馈电路720进一步用以提供代表为表示一个电压准位具有二个位元的第一回馈信号的差分输入信号(未出示)(例如，图6中的第一回馈信号H2-1)。
在一些实施例中，复数个回馈电路720并联连接。为了简化说明，因为每一个回馈电路720在一些实施例中操作方式相似，回馈电路720中的每一者在图7的说明下文中以720为参考标号并以一个方块表示。
在图7的说明中，回馈电路720包含用来被差分信号D2控制的多个晶体管以及用来产生电流IH2与两倍的电流IH2(即，2IH2)的多个电流产生器。由于图7出于说明的目的描绘了回馈电路720的配置，在此不详细说明回馈电路720的电路元件的配置或每一个操作的细节。
保持器电路730用以接收输出自控制电路(例如，图2中的数字模拟转换器270-2)的控制信号VCM。为了保持加法器电路700整体的电流为一个固定的参考值(例如，大约为3mA)，保持器电路730进一步用以提供能补偿回馈电路720中每一者的电流差的差分控制信号(未出示)。
在图7的说明中，保持器电路730包含多个用来被固定信号VCM控制的多个晶体管以及用来产生电流ICM的电流产生器。由于图7出于说明的目的描绘了保持器电路730的配置，在此不详细说明保持器电路730的电路元件的配置或每一个操作的细节。
移位电路740用以接收输出自控制电路(例如，图2中的数字模拟转换器270-2)的差分控制信号DCP、DCN，这些差分控制信号DCP、DCN为了简化说明以DC为参考标号。移位电路740进一步用以提供能调整差分输出信号OUT的电压参考准位的差分输出信号(未出示)。据此，移位电路740能根据差分控制信号DC，为了后续的操作透过移位一个偏移电压选择眼图开口中的一者。
举例来说，在一些实施例中，当差分控制信号DCP小于另一个差分控制信号DCN(即，DCP<DCN)，移位电路740用以产生具有负偏移电压的差分信号。据此，差分输出信号OUT具有上移位的零差分数据(对应于图3中的眼图31)。
在一些实施例中，当差分控制信号DCP等于另一个差分控制信号DCN(即，DCP＝DCN)，移位电路740用以产生不具有偏移电压的差分信号。据此，差分输出信号OUT不具有移位的零差分数据(对应于图3中的眼图32)。
在一些实施例中，当差分控制信号DCP大于另一个差分控制信号DCN(即，DCP>DCN)，移位电路740用以产生具有正偏移电压的差分信号。据此，差分输出信号OUT具有下移位的零差分数据(对应于图3中的眼图33)。
在图7的说明中，移位电路740包含用来被差分信号DC控制的多个晶体管以及用来产生电流ISHIFT的电流产生器。由于图7出于说明的目的描绘了移位电路740的配置，在此不详细说明移位电路740的电路元件的配置或每一个操作的细节。
图7出于说明的目的描绘了加法器电路700的配置。图7中的加法器电路700的各种配置在本揭示的预期范畴内。举例来说，在各种实施例中，加法器电路700包含九个回馈电路720，且每一个回馈电路720具有相同的配置且并联连接。在各种实施例中，加法器电路700进一步包含数字模拟转换器，此数字模拟转换器对应于图2中的数字模拟转换器270-2，用以提供差分控制信号。
图8是根据本揭示的一些实施例中与图6中的截剪器电路612相关联的截剪器电路800的电路图。参照图7，在图8中相似元件会使用相同的参考数字以便于理解。
截剪器电路800包含控制电路810、保持器电路820及缓冲器(buffer)电路830。控制电路810、保持器电路820及缓冲器电路830串联连接。
控制电路810用以接收输出自加法器电路(例如，图6中的加法器电路611-1)的差分输入信号DINN、DINP，这些差分输入信号DINN、DINP为了简化说明以DIN为参考标号，并用以评估差分输入信号DIN的差值。控制电路810进一步用以接收输出自控制电路(例如，图2中的数字模拟转换器270-2)的差分控制信号CKINP、CKINN，这些差分控制信号CKINP、CKINN为了简化说明以CKIN为参考标号，并用以接收输出自控制电路(例如，图2中的数字模拟转换器270-2)的差分控制信号REFP、REFN，这些差分控制信号REFP、REFN为了简化说明以REF为参考标号。控制电路810进一步用以提供能补偿差分输入信号DIN的差值的差分输出信号(未出示)并偕同差分输入信号DIN的不匹配(mismatching)。
在一些实施例中，差分输入信号DIN对应于图7中的差分输出信号OUT。在一些实施例中，差分控制信号REF关联于差分输入信号DIN的差值，为了补偿差分输入信号DIN的差值，透过移位差分输入信号DIN中的一者。
在图8的说明中，控制电路810包含用来被差分信号CKIN、REF控制且受到差分输入信号DIN影响的多个晶体管。由于图8出于说明的目的描绘了控制电路810的配置，在此不详细说明控制电路810的电路元件的配置或每一个操作的细节。
保持器电路820用以接收输出自控制电路810的信号，为了保持差分输入信号DIN具有前一个逻辑状态，为了箝制任二个并联的数据等化器(例如，图6中的奇数据等化器610及偶数据等化器620)的逻辑状态相同。
在图8的说明中，保持器电路820包含用来作为转换器(converter)的多个晶体管。由于图8出于说明的目的描绘了保持器电路820的配置，在此不详细说明保持器电路820的电路元件的配置或每一个操作的细节。
缓冲器电路830用以接收输出自控制电路(例如，图2中的数字模拟转换器270-2)的差分控制信号CKIN。缓冲器电路830进一步用以输出差分信号DOUTP、DOUTN，这些差分控制信号DOUTP、DOUTN为了简化说明以DOUT为参考标号，此差分信号DOUT能放大一个表示为具有二个位元的电压准位的回馈信号(例如，图6中的第一回馈信号H2-1)的差值。
图8出于说明的目的描绘了截剪器电路800的配置。图8中的截剪器电路800的各种配置在本揭示的预期范畴内。举例来说，在各种实施例中，截剪器电路800进一步包含数字模拟转换器，此数字模拟转换器对应于图2中的数字模拟转换器270-2，用以提供差分控制信号。
图9是根据本揭示的一些实施例中与图6中的第一复数锁存器614及第二复数锁存器615中至少一者相关联的锁存器900的电路图。参照图7及图8，在图9中相似元件会使用相同的参考数字以便于理解。
锁存器900包含控制电路910、第一缓冲器电路920及第二缓冲器电路930。控制电路910、第一缓冲器电路920及第二缓冲器电路930并联连接。
控制电路910用以接收输出自多工器(例如，图6中的多工器613-1)的差分输入信号DIN，并用以接收输出自控制电路(例如，图2中的数字模拟转换器270-2)的差分控制信号CKIN。控制电路910进一步用以提供用来后续的操作的差分输出信号。
在图9的说明中，控制电路910包含用来被差分信号CKIN控制且受到差分输入信号DIN影响的多个晶体管。由于图9出于说明的目的描绘了控制电路910的配置，在此不详细说明控制电路910的电路元件的配置或每一个操作的细节。
第一缓冲器电路920用以接收输出自控制电路910的信号以及输出自另一个功能性电路图6中的多工器613-1或截剪器电路612-1，或图8中的缓冲器电路830)的差分信号DOUT。第一缓冲器电路920进一步用以提供差分信号DOUT至锁存器(例如，图8中的缓冲器电路830)，为了提供后续的回馈信号(例如，图6中的相异于第一回馈信号的H2-1的第二回馈信号H2-2)。
在图9的说明中，第一缓冲器电路920用来作为转换器的多个晶体管。由于图9出于说明的目的描绘了第一缓冲器电路920的配置，在此不详细说明第一缓冲器电路920的电路元件的配置或每一个操作的细节。
第二缓冲器电路930用以接收输出自控制电路(例如，图2中的数字模拟转换器270-2)的差分控制信号SIGNP、SIGNN，这些差分控制信号SIGNP、SIGNN为了简化说明以SIGN为参考标号。第二缓冲器电路930进一步用以提供差分信号D2N、D2P至后续的电路(例如，图6中的加法器电路611-1)，为了提供目前的回馈信号(例如，图6中的第一回馈信号H2-1)，这些差分控制信号D2N、D2P为了简化说明以D2为参考标号。
在图9的说明中，第二缓冲器电路930包含用来被差分信号SIGN控制的多个晶体管。由于图9出于说明的目的描绘了第二缓冲器电路930的配置，在此不详细说明第二缓冲器电路930的电路元件的配置或每一个操作的细节。
在图9的说明中，在一些实施例中，参照以下表格，当目前的回馈信号操作时，包含差分输入信号DIN、差分控制信号CKIN以及差分控制信号SIGN的输入信号、包含差分信号DOUT以及差分信号D2的输出信号会以如下表中的逻辑值操作。
DINN DINP SIGNP SIGNN DOUTP DOUTN D2N D2P
0 1 0 1 0 1 0 1
0 1 1 0 0 1 1 0
1 0 0 1 1 0 1 0
1 0 1 0 1 0 0 1
在一些实施例中，举例来说，当计算一个对应于格雷编码位元的一者(10)的第一回馈信号H2-1时，差分输入信号DIN及差分控制信号SIGN的逻辑状态皆为[0,1]，且差分信号DOUT及差分信号D2的逻辑状态皆为[0,1]。当计算一个对应于格雷编码位元的另一者(11)的第一回馈信号H2-1时，差分输入信号DIN的逻辑状态为[0,1]，差分控制信号SIGN的逻辑状态为[1,0]，差分信号DOUT的逻辑状态为[0,1]，且差分信号D2的逻辑状态为[1,0]。当计算一个对应于格雷编码位元的剩下者(01以及00)的第一回馈信号H2-1时，信号的逻辑状态分别如上表中的第三列与第四列所示。
在一些方式中，包含在接收器中的DFE电路用以透过单一个等化器电路产生已非线性等化的信号。据此，回馈信号中的每一者不会在单一单元间隔内被计算得到，此导致产生不准确且扭取的已非线性等化的信号。
更进一步，在一些方式中，包含在接收器中的CTLE电路用以透过移位一个固定的偏压撷取眼图开口，且CTLE电路后续连接具有单一个等化器电路的DFE电路。据此，输出自DFE电路的已非线性等化的信号会由于输出自CTLE电路的信号而造成具有更严重的BER的损失。
相较于上述的方式，在本揭示的一些实施例中，包含在接收器中的包含二个独立并联的等化器(例如，图6中的奇数据等化器610及偶数据等化器620)的非线性等化器电路用以透过同时且交替地在二个等化器中，计算具有二个数据位元的单一符码，非线性等化输入信号。据此，非线性等化器能在一半的封闭时间(timing closure)(例如，一半的单元间隔)之内计算单一个符码。也就是说，非线性等化器能达成在每一个回馈回路的封闭时间，此回馈回路致能后位元(标记)的决定，以适当地影响由目前的位元所做的决定。已非线性等化的信号能造成在后续操作中较低的BER的损失，由此更达到信号传输的良好效能。因此，具有较低的BER的损失的信号能够应用于具有长传输距离的通讯系统。
相较于传统的方式，根据以上的实施例，于此用以接收器200及/或电路的应用能够具有改善一些参数，像是更小的面积、更加的通道损失的覆盖性(coverage of channelloss)、减少的品质因素(figure of merit，FoM)(此品质因素是指由功率除以通道损失的覆盖性再除以位元速度)等等。举例来说，在一些实施例中，用来实现电路的面积减少至例如0.352mm2；接收器200的通道损失的覆盖性提升至例如25dB；以及接收器200的品质因素下降至例如0.321(pJ/bit/dB)，以具有更佳的传输效能。
图10是根据本揭示的一些实施例的图2中的接收器200的操作的方法1000的流程图。参照图2中的接收器200，图10中的方法1000包含示例性的操作。然而，图10中的操作不必依照所示的顺序执行。换句话说，根据本揭示的各种实施例的精神及范畴内，这些操作可能适当的另外添加、被取代、改变顺序及/或消除。
操作1010中，接收器200透过CTLE电路等化具有彼此相异的多个偏移电压的输入信号Sin，并产生对应于偏移电压的输出信号。
在一些实施例中，CTLE电路表示图2中的线性等化器电路230。在一些实施例中，CTLE电路表示图2中的电压移位放大器电路220。在一些实施例中，CTLE电路表示图2中的电压移位放大器电路220及线性等化器电路230。在一些实施例中，偏移电压表示图3中包含标示为“-Vshift”、“0”及“+Vshift”的电压。
更进一步，在一些实施例中，接收器200透过CTLE电路转换数字输入信号至差分控制信号。
在一些实施例中，接收器200透过包含在CTLE电路的数字模拟转换器(例如，图2中的数字模拟转换器270-1或图4中的数字模拟转换器430)转换数字输入信号至差分控制信号。在一些实施例中，差分控制信号表示图2或图4所示的差分控制信号VOS。
更进一步，接收器200也利用该差分控制信号控制差动放大器，并产生用来添加至输入信号Sin的偏移电压中的一者。
在一些实施例中，差动放大器表示图4所示的电压移位放大器电路400。
操作1020中，接收器200透过DFE电路等化输出信号，并根据偶数据信号产生奇数据信号。
操作1030中，接收器200透过DFE电路等化输出信号，并根据奇数据信号产生偶数据信号。
在一些实施例中，DFE电路表示图2中的非线性等化器电路240。在一些实施例中，DFE电路表示包含图2中的非线性等化器电路240、时脉信号产生电路250及数字模拟转换器270-2的电路。在一些实施例中，DFE电路表示图6中的奇数据等化器610及偶数据等化器620。
更进一步，在一些实施例中，当接收器200透过DFE电路产生奇数据信号时，接收器200亦透过加法器电路添加第一复数回馈信号至输出信号中的每一者。
在一些实施例中，第一复数回馈信号表示图5中的奇数据信号Sod或图6中的第一复数回馈信号H2-1～H10-1。在一些实施例中，加法器电路表示图6中的加法器电路611或图7中的加法器电路700。
更进一步，在一些实施例中，当接收器200透过DFE电路产生奇数据信号时，接收器200亦透过截剪器电路群组，分别处理等加法器电路的输出。
在一些实施例中，截剪器电路表示图6中的截剪器电路612或图8中的截剪器电路800。在一些实施例中，截剪器电路群组表示四个并联连接的截剪器电路，如图6中所示为一个方块的截剪器电路612-1。
更进一步，在一些实施例中，当接收器200透过DFE电路产生奇数据信号时，接收器200亦透过多工器，选择截剪器电路群组的输出，并输出奇数据信号。
在一些实施例中，多工器表示图6中的多工器613。
更进一步，在一些实施例中，当接收器200透过DFE电路产生奇数据信号时，接收器200亦锁存奇数据信号，以产生第一复数回馈信号中的第一回馈信号。
在一些实施例中，第一复数回馈信号中的第一回馈信号表示图6中的第一复数回馈信号H2-1～H10-1中的一者(例如，第一回馈信号H2-1)。
更进一步，在一些实施例中，当接收器200透过DFE电路产生奇数据信号时，接收器200亦根据第一回馈信号，产生第二复数回馈信号中的至少一者。在一些实施例中，当接收器200透过DFE电路产生奇数据信号时，接收器200亦锁存第二复数回馈信号中的至少一者，以产生第一复数回馈信号中相异于第一回馈信号的至少一回馈信号。
在一些实施例中，第二复数回馈信号表示图6中的第二复数回馈信号H2-2～H10-2。
更进一步，在本文中的一些实施例中，晶体管中的至少一者是以至少一个金属氧化物半导体(metal oxide semiconductor，MOS)晶体管、至少一个双极性接面晶体管(bipolar junction transistor，BJT)等等或其组合实现。各种以实现前述实施例中的晶体管的电路或装置皆在本揭示的预期范围内。
在一些实施例中，揭示了一种集成电路。集成电路包含第一等化器电路以及第二等化器电路。第一等化器电路用以等化已添加彼此相异的多个偏移电压的输入信号，以产生具有彼此相异的多个电压准位的输出信号。第二等化器电路耦接于第一等化器电路。第二等化器电路包含第一等化器单元以及第二等化器单元。第一等化器单元用以等化该输出信号，以产生奇数据信号。第二等化器单元耦接于该第一等化器单元并用以等化该输出信号，以产生偶数据信号。
在一些实施例中，集成电路进一步包含复数电压移位放大器电路，电压移位放大器电路用以产生可程序化的偏移电压，并用以添加偏移电压至输入信号。
在一些实施例中，第一等化器电路包含第一差动放大器、第二差动放大器以及数字模拟转换器。第二差动放大器包含耦接于第一差动放大器的复数输出端的复数输出端，并包含用以接收差分控制信号的复数输入端。数字模拟转换器用以转换数字输入信号至差分控制信号。
在一些实施例中，第一等化器单元包含复数加法器电路、复数截剪器电路以及复数多工器。加法器电路用以添加第一复数回馈信号至输出信号。截剪器电路耦接于加法器电路。截剪器电路中的对应的截剪器电路群组用以接收加法器电路中的对应的加法器电路的输出信号。多工器耦接于截剪器电路。多工器中的一者用以接收对应的截剪器电路群组的输出信号，并用以输出部分的奇数据信号。
在一些实施例中，第一等化器单元进一步包含解码器以及复数锁存器。解码器用以接收多工器的输出信号，并用以输出二元数据信号。锁存器用以接收二元数据信号并用以输出第一复数回馈信号中的第一回馈信号。
在一些实施例中，第一等化器单元进一步包含第一复数锁存器。第一复数锁存器用以接收奇数据信号，并用以产生第一复数回馈信号中的第一回馈信号。第二等化器单元更用以接收第一回馈信号以产生第二复数回馈信号中的至少一者。
在一些实施例中，第一等化器单元进一步包含第二复数锁存器。第二复数锁存器用以接收第二复数回馈信号中的至少一者，以产生第一复数回馈信号中相异于第一回馈信号的至少一回馈信号。
在一些实施例中，该第一等化器电路包含连续时间线性等化器(CTLE)，且第二等化器电路包含决策回馈等化器(DFE)。
在一些实施例中，亦揭示了一种集成电路。集成电路包含连续时间线性等化器电路以及决策回馈等化器电路。连续时间线性等化器电路用以接收并透过正电压、零电压及负电压移位输入信号，并用以产生对应于正电压、零电压及负电压的输出信号。决策回馈等化器电路包含耦接于连续时间线性等化器电路的第一决策回馈等化器单元及第二决策回馈等化器单元。第一决策回馈等化器单元用以等化输出信号并用以产生奇数据信号，并用以传输奇数据信号至第二决策回馈等化器单元，以产生偶数据信号。第二决策回馈等化器单元用以等化输出信号并用以产生偶数据信号，并用以传输偶数据信号至第一决策回馈等化器单元，以产生奇数据信号。
在一些实施例中，第一决策回馈等化器单元包含复数加法器电路、复数截剪器电路群组以及复数多工器。加法器电路用以透过添加第一复数回馈信号至输出信号中的每一者分别处理输出信号，其中第一复数回馈信号是根据奇数据信号以及传输自第二决策回馈等化器单元的第二复数回馈信号中的至少一者而产生。截剪器电路群组中的每一个截剪器电路群组用以接收加法器电路中的对应的加法器电路的输出信号。多工器中的每一者用以接收截剪器电路群组中的对应的截剪器电路群组并用以输出部分的奇数据信号。
在一些实施例中，第一决策回馈等化器单元进一步包含解码器。解码器用以接收多工器的输出信号并用以输出二元奇数据信号，并用以传输二元奇数据信号至第二决策回馈等化器单元。多工器中的每一者用以回应于传输自第二决策回馈等化器单元的二元耦数据信号而输出部分的奇数据信号。
在一些实施例中，第一等化器单元进一步包含第一复数锁存器。第一复数锁存器用以接收二元奇数据信号并用以产生第一复数回馈信号中的第一回馈信号，并用以传输第一回馈信号至第二决策回馈等化器单元以产生第二复数回馈信号中的至少一者。
在一些实施例中，第一等化器单元进一步包含第二复数锁存器。第二复数锁存器用以接收第二复数回馈信号中的至少一者，以产生第一复数回馈信号中的相异于第一回馈信号的回馈信号。
在一些实施例中，加法器电路中的至少一加法器电路包含差动输入电路以及复数回馈电路。差动输入电路用以接收自连续时间线性等化器电路的输出信号的对应输出信号，并用以产生等截剪器电路群组中的对应的截剪器电路群组的输出信号。回馈电路中的每一者用以接收第一复数回馈信号中的对应回馈信号，并用以产生输出信号，其中输出信号对应于对应回馈信号，以被添加至差动输入电路的输出信号。
在一些实施例中，至少一加法器电路包含准位移位电路以及共模保持器电路。准位移位电路耦接于差动输入电路并用以移位差动输入电路的输出信号的电压准位。共模保持器电路用以保持差动输入电路的输出信号的共模电压为定值。
在一些实施例中，连续时间线性等化器电路包含复数电压移位放大器电路。电压移位放大器电路用以分别透过正电压、零电压及负电压移位输入信号。电压移位放大器电路中的每一者包含第一差动放大器、数字模拟转换器以及第二差动放大器。第一差动放大器用以接收输入信号并用以产生输出信号。数字模拟转换器用以转换数字输入信号至差分控制信号。第二差动放大器用以通过差分控制信号控制，以产生作为输出信号的输出信号，其中输出信号为被添加至第一差动放大器的输出信号。
在一些实施例中，亦揭示了一种方法。方法包含以下的操作。透过连续时间线性等化器电路等化具有彼此相异的多个偏移电压的输入信号，以产生对应偏移电压的输出信号。透过决策回馈等化器电路等化输出信号，以根据偶数据信号产生奇数据信号。透过决策回馈等化器电路等化输出信号，以根据奇数据信号产生偶数据信号。
在一些实施例中，透过决策回馈等化器电路等化输出信号以产生奇数据信号的操作包含以下的操作。透过复数加法器电路，添加第一复数回馈信号至输出信号中的每一者。透过复数截剪器电路群组，分别处理加法器电路的输出信号。透过复数多工器，选择复数截剪器电路群组的输出信号，以输出奇数据信号。
在一些实施例中，透过决策回馈等化器电路等化输出信号以产生奇数据信号的操作进一步包含以下的操作。锁存奇数据信号，以产生第一复数回馈信号中的第一回馈信号。根据第一回馈信号，产生第二复数回馈信号中的至少一者。锁存第二复数回馈信号中的至少一者，以产生第一复数回馈信号中相异于第一回馈信号的至少一回馈信号。
在一些实施例中，方法进一步包含以下的操作。转换数字输入信号至差分控制信号。利用差分控制信号控制差动放大器，以产生用来添加至输入信号的偏移电压中的一者。

Claims (1)

1.一种集成电路，其特征在于，包含：
一第一等化器电路，用以等化已添加彼此相异的多个偏移电压的输入信号，以产生具有彼此相异的多个电压准位的输出信号；以及
一第二等化器电路，耦接于该第一等化器电路并包含：
一第一等化器单元，用以等化该输出信号，以产生奇数据信号；以及
一第二等化器单元，耦接于该第一等化器单元并用以等化该输出信号，以产生偶数据信号。
CN202010074274.0A 2019-01-28 2020-01-22 集成电路 Pending CN111490792A (zh)

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US201962797939P 2019-01-28 2019-01-28
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