TWI687046B - 用於電壓模態信號發射器之兩階段式前饋等化器 - Google Patents

用於電壓模態信號發射器之兩階段式前饋等化器 Download PDF

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Abstract

一種用於發射器的驅動器包括輸出級，該輸出級包括第一等化器和第二等化器，其耦合到發射器的輸出電路，可操作用於接收複數個差分輸入數據流以產生等化的差分輸出信號，其中第一等化器和第二等化器被耦合和重新配置以形成複數個並聯驅動器段，每個驅動器段具有校準電路，至少一個校準電路能夠控制輸出電路的阻抗，複數個差分輸入數據流由第一和第二等化器處理，以對複數個差分輸入數據流進行重整，以補償通道損耗。

Description

用於電壓模態信號發射器之兩階段式前饋等化器
本發明係關於一種前饋等化器，特別是一種用於電壓模態信號發射器之兩階段式前饋等化器。
在現代，具有高能效和保持高數據速率的高速串列鏈路(serial links)是被高度需求的。新網絡系統(networking system)的不斷發展是由處理不斷增長的數據流量的需求所驅動的。正如預測的那樣，網路和高性能處理應用的頻寬需求將大大增加。在不久的將來，對於5G網路的建設和從本地到雲端網絡的普遍遷移，正在推動下一代電氣鏈路(electrical link)的發展，使其有望達到400Gb/s的數據速率。
積體電路(integrated circuits；ICs)通常使用導電傳輸線(或通道)彼此通信以及與其他元件通信。導電傳輸線可以採用印刷電路板上的跡線的形式。基本上，如圖1A所示，發射器(transmitter；TX)101通過差分對傳輸線(訊號通道)103將數據發送到接收器(receiver；RX)105。當數據在理想訊號通道103上從一個理想發射機101發送到接收機105時，發射脈衝中的所有能量將包含在單個時間單元或單位間隔(unit interval；UI)內。
然而，由於輸入/輸出(I/O)電路中的製程進步(例如，電晶體頻寬)和創新迫使設計者也需要考慮發送數據的晶片之間的傳輸通道的影響。由於許多因素，包括例如銅線路的有限導電性、印刷電路板的介電介質、以及由封裝或連接器所引入的不連續性，使得當最初明確定義的數位脈衝通過傳輸通道時將傾向於擴散或分散。這在圖1B中顯示，在給定的單位間隔(例如，UI3) 期間，發射器101發送單個數據脈衝104a。但是，由於通道103的影響，上述數據脈衝104b變得在接收器105處的多個UI上擴展，亦即，在發送脈衝的UI之外觀察到脈衝的一部分能量(例如，在UI2和UI4中)。在涉及符碼間干擾(inter-symbol interference；ISI)的現象中，在感興趣的UI之外的上述剩餘能量可能擾亂佔據相鄰UI中的任一個的脈衝。如圖所示，在感興趣的UI之前(即在UI2中)出現的剩餘能量包括前標記(pre-cursor)ISI，而在感興趣的UI之後(即在UI4中)出現的剩餘能量包括後標記(post-cursor)ISI。
因為ISI可以在接收器處引起感測誤差，所以已經提出了許多解決方案來補償ISI的影響。為了補償訊號減損，可以應用等化技術。等化技術是校正數據路徑的頻率響應的過程。等化器本質上是反轉傳輸訊號通道影響的濾波器，這意味著它們使路徑的頻率響應變平坦。
等化器用於發射器或接收器，或用於兩者。TX等化器稱為前饋等化器(feed forward equalizer；FFE)，其本質上是一個高通濾波器，可以預先使訊號失真，進而克服訊號通道的劣化。它會在上升和下降過渡時提升訊號位準，以補償捨入和訊號延伸(signal stretch)。一個TX等化器的例子是前饋等化電路，其通常以有限脈衝響應(finite impulse response；FIR)濾波器方式實現。如圖2所示，FFE 201通常是具有係數乘法器205的FIR濾波器。延遲是一位元時間或一個UI 203。係數(即標記)的值確定預加重(pre-emphasis)的程度。這些係數是初始估計，因為訊號路徑中的實際失真程度是未知的。圖2中的係數值被稱為標記(cursor)，主標記(main-cursor)207a是位元中心的電壓，前標記(pre-cursor)207b是主位元之前的位元中心的電壓，後標記(post cursor)207c是主位元之後的位元中心的電壓。輸出是在感興趣的位元之前發生的加法器209的位元電壓乘積之和。這種形式的校正涉及加重(emphasizing)電壓轉換和去加重(de-emphasizing)非轉換。該技術採用FIR濾波器，其具有一系列抽頭權重(tap weights)，其被編程以調整脈衝，並且透過二元性來調整頻率響應。這是最簡單的實現，可以完全在類比領域中設計。這種方法適用於非常高的速度並且通常提供相對低的功率。
在串列通訊(serial communication)系統中，總功率的大部分消耗在發射器中，發射器通常包括等化技術用以補償通道中與頻率相關的損耗。在高速數據傳輸中，功率的消耗或限制也會透過長佈線(routing)的差分通道(differential lane)產生，這正成為增加輸入/輸出(I/O)密度的最大限制因素之一。
在高速數據傳輸中，具電流模態邏輯(current-mode-logic；CML)型態的驅動器被普遍應用，由於其支援高數據速率並且天然地對電源雜訊具有低敏感度。然而這些優點亦伴隨著一些缺點，其中主要的缺點是大電流消耗。相較之下，電壓模態(voltage mode；VM)驅動器是比CML型驅動器更有吸引力的替代品，因為理論上它的功率效率是CML型驅動器的四倍。
在要求具有能源效率和保持高數據速率的現代高速串行鏈路(serial links)中構建發送器其條件是非常苛刻的，電壓模態驅動器與等化技術架構是更好的技術選擇之一。但是，一旦在發送器端應用等化技術，例如前饋等化技術，該方法總是透過輸出級分割來設置等化器抽頭的權重，這可以導致利用電壓模態驅動器實現發送等化時整體積體電路(IC)佈局佈線的增加，因此將會大大地降低I/O頻寬，特別是在高數據速率環境下。
為了解決上述問題，本發明提出了一種用於電壓模態發射器架構的兩階段前饋等化器。
本發明提出了一種用於電壓模態發射器架構的兩階段前饋等化器。一種用於發射器的驅動器包括輸出級，該輸出級包括第一等化器和第二等化器，其耦合到發射器的輸出電路，可操作用於接收多個差分輸入數據流以產生等化的差分輸出信號，其中第一等化器和第二等化器分別具有一個校準電路，兩者耦合形成一個全域校準電路，並個別耦合到該發射器的輸出電路以形成多個並聯驅動器段，至少一個選自該全域校準電路中的校準電路能夠控制輸出電路的阻抗，複數個差分輸入數據流由第一、第二等化器、以及該發射器的輸出電路處理，以對多個差分輸入數據流進行重整，以補償通道損耗。
根據本發明的一個觀點，上述的第一等化器和第二等化器並聯耦合以形成用於發射器的兩階段前饋等化器。
根據本發明的一個觀點，上述的第一個等化器是一個粗調的前饋等化器，包含較粗糙的訊號段位準。
根據本發明的一個觀點，上述的第二個等化器是一個細調的前饋等化器，包含更精細的訊號段位準。
根據本發明的一個觀點，校準電路包括一個第一迴路校準電路和一個第二迴路校準電路。
根據本發明的一個觀點，上述第一迴路校準電路包括一個第一電源、一個第一電晶體、一個第二電晶體，其閘極耦合到接地、一個第一電阻器、一個第二電阻器、和一個第二電源串聯連接以提供一個電流路徑。一個第一運算放大器，其輸出耦合到上述第一電晶體的閘極，其反相輸入端耦合到一個第一參考偏壓，並且其非反相輸入端連接到上述第一電阻器和第二電阻器之間的一個第一節點。上述第二迴路校準電路包括上述第一電源、一個第三電阻、一個第四電阻、一個閘極耦接至上述第一電源之第三電晶體、一個第四電晶體、以及一個第三電源串聯連接以提供一個電流路徑，其中上述第三電阻與上述第二電阻相同，上述第四電阻與上述第一電阻相同。一個第二運算放大器，其輸出耦合到第四電晶體的閘極，其反相輸入端耦合到第二參考偏壓，並且其非反相輸入端連接到上述第三電阻器和第四電阻器之間的一個第二節點。
在第一迴路校準電路的操作期間，從上述第一運算放大器的輸出到上述第一電晶體、到上述第二電晶體、到上述第一電阻器、到上述第一節點、並且返回到上述第一運算放大器非反相輸入端，形成一個反饋迴路，以在該第一運算放大器的第一節點處產生偏壓，該偏壓約等於耦合到該第一運算放大器的反相輸入的第一參考偏壓。
在第二迴路校準電路的操作期間，從上述第二運算放大器的輸出到上述第四電晶體、到上述第三電晶體、到上述第四電阻器、到上述第二節點、並且回到上述第二運算放大器的非反相形成一個反饋迴路，以在該第二運算放大器的第二節點處產生偏壓，該偏壓約等於耦合到該第二運算放大器的反相輸入的第二參考偏壓。
上述第一迴路校準電路中的第二電源和第二迴路校準電路中的第三電源均分別設置為接地源。
上述第一運算放大器的第一參考偏壓被設置為等於上述第一電源的四分之三，而上述第二運算放大器的第二參考偏壓被設置為等於第一電源的四分之一。
一個數據發送系統包括一個發射器，用於接收一個輸入二進制信號，處理輸入二進制信號，以及輸出處理後的二進制信號，其中上述輸入二進制信號由複數個差分輸入數據流組成；一個發射器電路，其包括在發射器中，具有包含第一等化器和第二等化器的輸出級，耦合到上述發射器的輸出電路，可被操作用於接收上述複數個個差分輸入數據流以產生一個等化的差分輸出訊號，其中上述第一等化器和第二等化器被耦合併重新配置以形成複數個並聯分段，每一個驅動器分段具有校準電路，其中至少一個校準電路已被啟用以控制發送器的輸出電路，上述複數個差分輸入數據流由上述第一和第二等化器處理，以形成複數個差分輸入數據流以補償通道損耗；以及一個重新定時時鐘(re-timing clock)，向上述發送器電路提供複數個重新定時訊號。
101‧‧‧發射器(transmitter；TX)
103‧‧‧差分對傳輸線(訊號通道)
105‧‧‧接收器(receiver；RX)
104a、104b‧‧‧數據脈衝
(FFE)201‧‧‧前饋等化器
203‧‧‧一個UI延遲
205‧‧‧係數乘法器
207a‧‧‧主標記(main-cursor)
207b‧‧‧前標記(pre-cursor)
207c‧‧‧後標記(post-cursor)
209‧‧‧加法器
300‧‧‧電壓模態發射器驅動器
302‧‧‧等效模型
305、305a‧‧‧路徑
310‧‧‧雙迴路校準電路
311‧‧‧第一迴路路校準電路
313‧‧‧第二迴路路校準電路
315‧‧‧第一運算放大器
317‧‧‧第二運算放大器
400‧‧‧電壓模態發射器驅動器
401‧‧‧輸出級
403a、403b、403c和403d‧‧‧分割
4110‧‧‧粗調(coarse)前饋等化器
4130‧‧‧細調(fine)前饋等化器
411、413、411a、413a‧‧‧複製電路
500‧‧‧112Gb/s PAM4發射器架構
511‧‧‧粗調前饋等化器
513‧‧‧細調前饋等化器
501‧‧‧輸出級
503a、503b、503c和503d‧‧‧分割
503a‧‧‧輸出段
523‧‧‧多相濾波器
525‧‧‧CML至CMOS轉換器
527‧‧‧(DCC/QEC)電路
529‧‧‧相位對準電路
透過說明書和附圖中詳細描述的較佳實施例，可以理解本發明的結構、特徵和優點：圖1A顯示根據習知技術的用於透過一對傳輸線或通道將數據從發射器傳送到接收器的通信系統的方塊圖； 圖1B顯示傳輸通道對透過通道設置的脈衝的影響，並且特別顯示了根據習知技術之前標記和後標記符碼間干擾(ISI)；圖2顯示根據習知技術的預加重(pre-emphasis)等化器電路的方塊圖；圖3A顯示根據習知技術的用於發射器的輸出電壓模態驅動器；圖3B顯示對應於圖3所示的用於發射器的輸出電壓模態驅動器的等效模型；圖3C顯示根據本發明的一個實施例中用作電壓模態發射器的全域阻抗校準電路(global impedance calibration circuit)的雙迴路校準電路；圖4A顯示根據本發明的一個實施例中的兩階段前饋等化器；圖4B-4C顯示用於說明根據本發明的一個實施例中用於四階脈衝波振幅調變(4-level pulse amplitude modulation；PAM4)格式調製的粗調前饋等化器(coarse feed forward equalizer；FFE)和細調前饋等化器(fine feed forward equalizer；FFE)的訊號位準間隔的示意圖；圖4D顯示根據本發明一個實施例中用於粗調前饋等化器和細調前饋等化器的全域校準迴路；圖4E顯示根據本發明的一個實施例中基於圖4的驅動器分割的實現；圖5顯示根據本發明的一個實施例中具有兩階段前饋等化器(feed forward equalizer；FFE)的PAM4發射器架構。
此處本發明將針對發明具體實施例及其觀點加以詳細描述，此類描述為解釋本發明之結構或步驟流程，其係供以說明之用而非用以限制本發明之申請專利範圍。因此，除說明書中之具體實施例與較佳實施例外，本發明亦可廣泛施行於其他不同的實施例中。以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技術之人士可藉由本說明書所揭示之內容輕易地瞭解本發明之功效性與其優點。且本發明亦可藉由其他具體實施例加以運用及實施，本說明書所闡述之各項細節亦可基於不同需求而應用，且在不悖離本發明之精神下進行各種不同的修飾或變更。
如前所述，利用電壓模態驅動器和等化技術所建構的發送器以滿足能量效率，同時在現代高速串行鏈路應用中保持高數據速率，其可以是更好的技術選擇。然而，這種方法總是透過輸出級分割(output stage segmentation)方式來設置等化器抽頭的權重(equalizer taps' weight)，這可能導致整體電路(integrated circuit；IC)佈局中佈線的增加，並且可能潛在地降低高數據速率環境中的表現。
為了滿足現代高速數據訊號的趨勢，亦即建構能可靠地運行在幾十甚至高於百Gb/s以上的串行鏈路(serial link)系統，要求發送器應能夠提供具有功耗低前饋等化技術(feed-forward equalization；FFE)的可靠等化功能。高速鏈路(high speed links)的另一個重要問題是訊號的完整性，因為任何反射都會對更高數據速率下的鏈路性能(link performance)產生不利影響。因此，發射器驅動器已成為高速鏈路整體性能的主要貢獻者。通常，在不降低訊號完整性的情況下實現提供前饋等化技術的低功率驅動器電路並不容易。為此，本發明提出了一種具有實現前饋等化技術的新型驅動器拓撲結構，其包含粗調(coarse)和細調(fine)的前饋等化器，以解決先前描述的缺點。
通常，發送器從並行數據路徑生成串行數據訊號(serial data signal)。串行數據訊號具有特定的數據速率。發射器使用數位數據調變技術 (digital data modulation technique)將串行數據訊號驅動到傳輸介質(例如通道)上，例如二進制不歸零調變(non-return-to-zero modulation；NRZ modulation)或四階脈衝振幅調變(4-level pulse amplitude modulation；PAM4)。PAM4指的是一次採用兩個位元(two bits)並將訊號振幅映射到四個位準之一的調變器。傳輸介質將表示串行數據訊號(例如，邏輯“1”和邏輯“0”)的符號的電訊號傳播到接收器。
利用差分訊號(differential signaling)具有低共模噪聲(common mode noise)的優點，其操作是透過在一條通道上發送訊號並且在另一與其成對的通道上發送與該訊號反相之訊號，訊號資訊是由兩通道之間訊號的差異而不是它們各自訊號與接地之間的絕對值來表示。因此，可以抵消由於導線(或通道)引起的噪聲，並且可以改善訊噪比(signal-to-noise ratio；SNR)。
通常，電壓模態發送器驅動器是作為一個開關，選擇性地連接到傳輸線。圖3A顯示一個具有差分訊號的電壓模態發射器驅動器300。Din和
Figure 108103356-A0101-12-0008-22
分別代表互補輸入數據訊號，其中
Figure 108103356-A0101-12-0008-23
是低位準有效訊號(active low signals)。Din和
Figure 108103356-A0101-12-0008-16
一起形成差分訊號，Vdd表示電源電壓，Vrefp/Vrefn分別表示Mctrlp/Mctrln的偏壓。驅動級包括p型金屬氧化物半導體(PMOS)負載電晶體Mctrlp和n型金屬氧化物半導體(NMOS)負載電晶體Mctrln，每一個負載電晶體響應於相應的偏壓Vrefp和Vrefn以產生相對穩定的驅動電流。驅動級另外包括四個驅動電晶體Mpn、Mnn、Mpp和Mnp。其中Mpn和Mpp是PMOS電晶體，而Mnn和Mnp是NMOS電晶體。如果訊號Din為邏輯“1”，則訊號
Figure 108103356-A0101-12-0008-17
應為邏輯“0”。具有邏輯“1”的訊號Din導通電晶體Mnn，端子上的邏輯“0”導通電晶體Mpp，晶體電Mpn和Mnp則保持截止。該操作使電流通過電晶體Mctrlp和Mpp向下流過串聯電阻器Rs、端子負載RL和Rs、並向下流過電晶體Mnn和Mctrln到接地點(參見虛線箭頭路徑305)。由於需要匹配輸出阻抗，因此電壓模態驅動器的輸出阻抗應等於傳輸線(或通道)的特徵阻抗。
相反，如果訊號Din為邏輯“0”，訊號
Figure 108103356-A0101-12-0008-18
為邏輯“1”，則邏輯“0”的訊號Din導通電晶體Mpn，端子上的邏輯“1”導通電晶體Mnp，電晶體 Mpp和Mnn為仍然處於關斷狀態。該操作使電流通過電晶體Mctrlp、Mpn、串聯電阻器Rs、端子負載RL、串聯電阻器Rs、電晶體Mnp和電晶體Mctrln然後流到接地端。
圖3B表示一個等效模型302，其對應於如圖3A中所顯示的電壓模態發射器驅動器的操作。在等效模型中，對於Din訊號路徑(由虛線箭頭路徑305a表示)，Rt模擬驅動電晶體Mpp和Mnn的導通(ON-state)電阻；在
Figure 108103356-A0101-12-0009-19
訊號路徑中Rt模擬驅動電晶體Mpn和Mnp的導通(ON-state)電阻。Rp和Rn分別模擬負載電晶體Mctrlp和Mctrln的導通(ON-state)電阻。在Din(
Figure 108103356-A0101-12-0009-20
)訊號路徑中，電晶體Mpp/Mnn(Mpn/Mnp)被偏壓並與耦合的串聯電阻Rp、Rs和Rn一起確定尺寸以匹配通道的特性阻抗RL。
在本發明中，如圖3C所示的一個雙迴路校準電路310作為前饋等化器的全域阻抗校準電路(global impedance calibration circuit)，其為一個複製驅動器單元(replica driver cell)用以調整發射器驅動器中電晶體的阻抗，因此可以產生輸出阻抗調變以匹配通道的阻抗。上述雙迴路校準電路310包括第一迴路校準電路311和第二迴路校準電路313。第一迴路校準電路311包括電晶體M1(第一電晶體)、M2(第二電晶體)、第一運算放大器315、第一電阻器Rs和第二電阻器Rcal。電晶體M1和M2都是PMOS，它們分別代表圖3A所示的電路中電晶體Mctrlp和Mpp的複製品。電晶體M1的源極耦合到電源Vdd的公共節點。電晶體M1(第一電晶體)的汲極耦合到電晶體M2(第二電晶體)的源極。電晶體M2(第二電晶體)的汲極耦合到第一電阻器Rs的一個端子。第一電阻器Rs的另一個端子在第一節點N1處耦合到第二電阻器Rcal的一個端子。第一電晶體M1的閘極耦合到第一運算放大器315的輸出。第二電晶體M2的閘極耦合到接地源。電源Vdd的公共節點，第一電晶體M1，第二電晶體M2的閘極接地，第一電阻器Rs，第二電阻器Rcal和接地串聯連接以提供一個電流路徑。
第二迴路校準電路313包括電晶體M3(第三電晶體)，M4(第四電晶體)、第二運算放大器317、第三電阻器Rcal和第四電阻器Rs。第三電晶體M3和第四電晶體M4均為NMOS電晶體，其分別代表圖3A所示電路中電晶體Mctrln和Mnn的複製品。第四電晶體M4的源極耦合到地。第三電阻器Rcal的一個端子耦合到上述電源Vdd的公共節點。第三電阻器Rcal的另一個端子耦合到第四電阻器Rs的一個端子。第四電阻器Rs的另一個端子耦合到第三電晶體M3的汲極。第三電晶體M3的源極耦合到第四電晶體M4的汲極。電晶體M4的閘極耦合到第二運算放大器的輸出。電晶體M3的閘極耦合到上述電源Vdd的公共節點。上述電源Vdd的公共節點、第三電阻器Rcal、第四電阻器Rs、具有其閘極耦合到上述電源Vdd的公共節點的第三電晶體M3、第四電晶體M4和接地串聯連接以提供一個電流路徑。
第一運算放大器315的非反相輸入耦合在第一電阻器Rs和第二電阻器Rcal之間。第一運算放大器315的反相輸入耦合到第一運算放大器315的第一參考電壓Vref1_OA1。
第二運算放大器317的非反相輸入耦合在第三電阻器Rs和第四電阻器Rcal之間。第二運算放大器的反相輸入耦合到第二運算放大器317的第二參考電壓Vref2_OA2。
用於第一運算放大器315的第一參考電壓Vref_OA1被提供作為第一運算放大器315的反相輸入端的輸入。具有電壓Vrefp的第一運算放大器315的輸出驅動第一電晶體M1的閘極。用於第二運算放大器317的第二電壓參考Vref_OA2被提供作為第二運算放大器317的反相輸入端的輸入。具有電壓Vrefn的第二運算放大器317的輸出驅動第四電晶體M4的閘極。
在操作期間，反饋迴路從第一運算放大器315的輸出到第一電晶體M1、到第二電晶體M2、到第一電阻器Rs、到第一節點N1，並返回到第一運算放大器315的非反相輸入以產生第一偏壓，使得第一節點N1處的電壓約等於第一運算放大器315的第一參考電壓Vref_OA1。
類似地，反饋迴路從第二運算放大器317的輸出到第四電晶體M4、到第三電晶體M3、到第三電阻器Rs、到第二節點N2、並且返回到第二運 算放大器317的非反相輸入以產生偏壓，使得第二節點N2處的電壓約等於第二運算放大器的第二參考電壓Vref_OA2。
在一個較佳實施例中，第一運算放大器315的第一電壓參考Vref_OA1的值被設置為3/4*Vdd，而第二運算放大器317的第二電壓參考Vref_OA2的值被設置為1/4*Vdd。以這種方式，對於電路311而言，從第一電晶體M1的源極到第一節點N1的電壓降是1/4 Vdd，並且電阻器Rcal兩端的電壓降是3/4 Vdd。導通狀態的電晶體M1和M2可以分別被視為是電阻器，因此從電晶體M1的源極到節點N1的電阻與電阻Rcal之間的電阻比是1/3。類似地，對於電路313而言，從Rcal到節點N2的電壓降是3/4 Vdd並且跨越N2兩端、電晶體M4和M3的電壓降是1/4 Vdd。導通狀態電晶體M4和M3可以分別被認為是電阻器，因此Rcal和從節點N2到電晶體M4的源極的電阻之間的電阻比是3/1。
通常，用於發射器的電壓模態驅動器是被當作一個選擇性地連接到傳輸線的開關。為了匹配差分訊號通道(或傳輸線)的特徵阻抗，在一個實施例中，在第一迴路校準電路311中，M1、M2和Rs的電阻設置為n*50Ω，而Rcal的電阻設置為n*150Ω，其中Rcal可以透過被固定於一個電阻校準迴路的晶片外精密電阻或晶片上可變電阻而得知；在第二迴路校準電路313中，Rcal的電阻設定為n*150Ω，而M3、M4和Rs的電阻設定為n*50Ω。其中n是所有被啟動驅動器單元的數量。
一般而言，經常透過輸出級分割來設置等化器抽頭的權重，以實現發送器處的電壓模態拓撲的等化器結構。
一種兩階段前饋等化器被提出，如圖4A所示，一個FIR電路方塊，用於生成pre-cursor、main-cursor、post1-cursor、以及post2-cursor數據流。這些pre-cursor、main-cursor、post1-cursor以及post2-cursor數據流被饋送到輸出級401並被重新配置為(main-,main-)、(post1-,main-)、以及(post2-,main-)粗調前饋等化器4110跟隨後被饋入一個4：1串行器(serializer)然後進入一個細調前饋等化器4130。輸出級401顯示輸出分割403a、403b、403c和403d， 每個輸出分割具一個有粗調(coarse)前饋等化器4110(例如，輸出分割403a中的pre-cursor或是main-cursor)和用於等化pre-、main-、post1以及post2數據流的細調(fine)前饋等化器4130，並經由Dout端子輸出等化數據流。上述粗調(coarse)前饋等化器4110和細調(fine)前饋等化器4130透過4：1串行器(serializer)耦合以形成兩階段前饋等化器。細調(fine)前饋等化器4130始終是開啟的，並且其與粗調(coarse)前饋等化器相比具有更精細的訊號分割位準(signal segment level)。上述的細調(fine)前饋等化器4130包含最大阻抗值，以提高校準精度。
隨著通信需求的快速增長和通信技術的發展，加速了網路系統中數據傳輸的不斷發展。其中NRZ和PAM4調變在這一挑戰中發揮著重要作用。
不歸零(NRZ)調變使用兩個幅度位準來表示二進制碼0和1。其包含每個符號一位個位元資訊。四階脈衝振幅調變(PAM4)使用四個不同的振幅度來傳達資訊。振幅位準0、1、2、3分別由兩個連續的位元00、01、10、11表示。
在以下段落中，上述兩階段前饋等化器的建構是基於PAM4調變來解釋。在PAM4模式中，最高有效位元(most significant bit；MSB)被饋入2/3的分割，最低有效位元(1east significant bit；LSB)被饋入1/3的分割，亦即MSB對LSB的分割比為2：1。
在一個實施例中，用於PAM4調變的兩階段前饋等化器可以如下列方式實現：
(i)選擇一個具有給定抽頭權重(tap's weight)的粗調(coarse)前饋等化器(可以預先選擇)和一個始終開啟(always-enabled)的細調(fine)前饋等化器。上述兩階段前饋等化器的解析度由始終開啟(always-enabled)的細調(fine)前饋等化器所決定。例如，如圖4B-4C所示，所選擇的(預先選擇的)粗調前饋等化器具有給定的抽頭權重，亦即pre-cursor(1位元)、main-cursor(2位元)、post1-cursor(2位元)、post2-cursor(1位元)，其分別表示圖4A所顯示的pre-cursor(×1)、main-cursor(×3)、post1-cursor(×3)以及post2-cursor(×1)。在一個實施例中，如圖4B-4C所示，上述始終開啟的細調前饋等化器(2位元)包含具有1/4伏特位準間隔(level spacing)的0、1/4、2/4和3/4訊號位準。
(ii)保持總輸出阻抗Zout等於50Ω，以匹配通道(或傳輸線)的阻抗。這意味著粗調(coarse)和細調(fine)前饋等化器(包括MSB和LSM分支)的總電阻應保持恆定值。兩階段前饋等化器(two-step FFE)的總輸出訊號阻抗權重可表示為Σ(pre+main+post1+post2)=(1+3+3+1+3/4) (1)。一個粗調前饋等化器的電阻被設定為(35/4)*3*Rcal(=150Ω)，其中數值3表示MSB和LSB分支的計數，亦即其電阻為3937.5Ω，用於精確控制輸出阻抗。始終開啟的細調FFE，其電阻可由三段組成，輸出阻抗值分別為對1/4訊號位準而言為3937.5Ω*4，即15750Ω；對2/4訊號位準而言為3937.5Ω*4*(1/2)，即7875Ω；對3/4訊號位準而言為3937.5Ω*4*(1/3)，即5250Ω。圖4D顯示了包括用於兩階段前饋等化器的每個分割具有複製單元的一個雙校準迴路(two-loop calibration)驅動器電路的多分割段佈局。
粗調(coarse)前饋等化器和細調(fine)前饋等化器的全域校準迴路(global calibration loops)如圖4D所示，每個分割包括具有複製單元(replica cell)的雙迴路校準電路(two-loop calibration circuit)。具有包括第一迴路電路411和第二迴路電路413的複製單元(replica cell)的雙迴路校準電路中的每一個電路可以與電壓模態發射器驅動器電路(發射器的輸出電路)耦合，用於等化相應的兩個差分分支數據訊號(Din，
Figure 108103356-A0101-12-0013-21
)，細節將在圖4E中討論。上述雙迴路校準電路(two-loop calibration circuit)的操作原理已經在圖3C內容中被詳細解釋了，亦即它被用作發射器的全域阻抗校準電路。這裡，Vref1分割表示一個Vref1的佈局，其包括在第一子電路411和第二子電路413中具有一個與Rs電阻串聯的1/4 Rcal電阻之雙迴路校準電路，此一佈局對應於用於一個滿訊號位準(full level)的粗調前饋等化器(FFE)。類似地，Vref2分割表示包括在第一迴路校準電路411和第二迴路校準電路413中具有與Rs電阻串聯的1/3 Rcal電阻的雙迴路校準電路的佈局，此一佈局對應於一個3/4訊號位準的細調前饋等化器。Vref3分割表示包括在第一迴路校準電路411和第二迴路校準電路413中具有與Rs串聯的1/2 Rcal的雙迴路校準電路的佈局，其對應於一個2/4訊號位準的細調FFE。Vref4分割表示包括在第一迴路校準電路411和第二迴路校準電路413中具有與Rs串聯的Rcal，其對應於1/4訊號位準的細調前饋等化器。
圖4E顯示發射器的驅動器分割的實現方式。在該方法中，電壓模態發送射器驅動器電路(發射器的輸出電路)400的阻抗可以透過成束的雙環校準電路(bundled two-loop calibration circuit)410(由虛線包圍之框圖)來調整。雙迴路校準電路410利用複製電路411a和413a來控制發射器的阻抗。複製電路411a由Vref1至Vref4分割的各個第一迴路校準電路411並聯組裝所組成，而複製電路413a由Vref1至Vref4分割的各個第二迴路校準電路411並聯組裝所組成。因此，發射器(TX)的電阻變化可以透過選擇(或啟用)來自(Vrefpi,Vrefni)端子對的兩個校準迴路驅動器電路中的至少一個的適當阻抗來做補償或校準，使得晶片上電阻(1/4Rcal、1/3Rcal、1/2Rcal或Rcal)與外部電阻(RL)相匹配，其中i可以是1,2,3或4，並透過開關417和417a與電壓模態發射器(TX)驅動電路400中相應的電源電壓端子(Vrefp,Vrefn)耦合。驅動器分割41、42、43和44中的每一個表示耦合到其所選擇的相對應的兩個校準迴路驅動器電路端子對(Vrefp1,Vrefn1)、(Vrefp2,Vrefn2)、(Vrefp3,Vrefn3)或(Vrefp4,Vrefn4)之一的電壓模態發射器(TX)驅動器電路400。
在本發明中，PAM4發射器抽頭(taps)的可配置性(configurability)與兩階段前饋等化器兩者配合一起可以支持寬範圍的通道型態(channel profiles)，同時最小化分割的數量。
圖5顯示了一個112Gb/s PAM4發射器架構500。在圖5中，偽隨機位元序列(pseudo-random bit sequence；PRBS)發生器透過一個128：16多工器(multiplexer；MUX)發送128位元的並行數據。該數據被分成兩個8位元束(MSB和LSB)並饋入FIR電路方塊，分別透過四個8：4串行器生成pre-cursor、main-cursor、post1-cursor、以及post2-cursor數據流。這些pre-cursor、main-cursor、 post1-cursor、以及post2-cursor數據流被饋入到輸出級501並被重新配置成(pre-,main-)、(main-,main-)、(post1-,main-)、以及(post2-,main-)粗調前饋等化器511隨後輸入一個4：1系列器以及進入一個細調前饋等化器513。一個輸出級501顯示輸出分割(output segments)503a、503b、503c和503d，每個輸出分割具有一個粗調(coarse)前饋等化器511(例如，輸出段503a中的pre-或main-cursor)和一個細調(fine)前饋等化器513。上述粗調(coarse)前饋等化器511和細調(fine)前饋等化器513透過一個4：1串行器(serializer)耦合以形成一個兩階段前饋等化器。
上述發射器包括一個四分之一速率時鐘(14GHz)521、一個多相濾波器523、一個CML至CMOS轉換器525、一個具有統計相位誤差檢測的工作週期和正交誤差校正(DCC/QEC)電路527、以及一個相位對準電路529以在數據路徑的各個階段，例如在8：4串行器(serializer)和4：1串行器(serializer)，產生用於發送器之重新定時信號。
本發明的上述的較佳實施例係用以說明本發明，而不是限制本發明。以類似的方式，用於PAM4調變的兩階段前饋等化器架構也可以應用於NRZ調變。
上述敘述係為本發明之較佳實施例。此領域之技藝者應得以領會其係用以說明本發明而非用以限定本發明所主張之專利權利範圍。其專利保護範圍當視後附之申請專利範圍及其等同領域而定。凡熟悉此領域之技藝者，在不脫離本專利精神或範圍內，所作之更動或潤飾，均屬於本發明所揭示精神下所完成之等效改變或設計，且應包含在下述之申請專利範圍內。
401‧‧‧輸出級
403a、403b、403c和403d‧‧‧分割
4110‧‧‧粗調(coarse)前饋等化器
4130‧‧‧細調(fine)前饋等化器

Claims (10)

  1. 一種用於電壓模態信號發射器之兩階段式前饋等化器，其包括：一輸出級，該輸出級包括第一等化器和第二等化器，其耦合到該發射器的輸出電路，可操作用於接收複數個差分輸入數據流以產生等化的差分輸出信號；其中該第一等化器和該第二等化器分別具有一個校準電路，兩者耦合形成一個全域校準電路，並個別耦合到該發射器的輸出電路以形成複數個並聯驅動器段，每個驅動器段具有一個該全域校準電路，至少一個選自該全域校準電路中的該校準電路能夠控制該輸出電路的阻抗，該複數個差分輸入數據流由該第一、第二等化器、以及該發射器的輸出電路處理，以補償通道損耗；其中該第一等化器和該第二等化器耦合，形成一個用於該發射器之兩階段式前饋等化器；及其中該第一等化器是一個具有較粗略的訊號分割位準之粗調(coarse)前饋等化器，該第二等化器是一個具有較精細的訊號分割位準之細調(fine)前饋等化器。
  2. 如請求項1所述之用於電壓模態信號發射器之兩階段式前饋等化器，其中上述之校準電路是一個包含第一迴路校準電路與第二迴路校準電路之雙迴路校準電路。
  3. 如請求項2所述之用於電壓模態信號發射器之兩階段式前饋等化器，其中上述之第一迴路校準電路包括：一個第一電源、一個第一電晶體、一個閘極耦合至接地之第二電晶體、一個第一電阻、一個第二電阻、以及一個第二電源串聯連接以提供一個電流路徑；一個第一運算放大器，其輸出耦合至該第一電晶體之閘極、其反相輸入 耦合至一第一參考偏壓、以及其非反相輸入連接至一個位於該第一電阻與該第二電阻之間的第一節點；上述之第二迴路校準電路包括：該第一電源、一第三電阻、一第四電阻、一個閘極耦合至該第一電源的第三電晶體、一第四電晶體、以及一第三電源串聯連接以提供一個電流路徑，其中該第三電阻與該第二電阻相同且該第四電阻與該第一電阻相同；一個第二運算放大器，其輸出耦合至該第四電晶體之閘極、其反相輸入連接至一第二參考偏壓、以及其非反相輸入連接至一個位於該第三電阻與該第四電阻之間的第二節點。
  4. 如請求項3所述之用於電壓模態信號發射器之兩階段式前饋等化器，其中於操作上述之第一迴路校準電路期間，從上述第一運算放大器的輸出到上述第一電晶體、到上述第二電晶體、到上述第一電阻、到上述第一節點、並且返回到上述第一運算放大器的非反相輸入端，形成一個反饋回路，以在該第一運算放大器的第一節點處產生一偏壓，該偏壓約等於耦合至該第一運算放大器的反相輸入的第一參考偏壓。
  5. 如請求項3所述之用於電壓模態信號發射器之兩階段式前饋等化器，其中於操作上述之第二迴路校準電路期間，從上述第二運算放大器的輸出到上述第四電晶體、到上述第三電晶體、到上述第四電阻、到上述第二節點、並且返回到上述第二運算放大器的非反相輸入端，形成一個反饋回路，以在該第二運算放大器的第二節點處產生一偏壓，該偏壓約等於耦合至該第二運算放大器的反相輸入的第二參考偏壓。
  6. 如請求項3所述之用於電壓模態信號發射器之兩階段式前饋等化器，其中上述第一迴路校準電路中的第二電源以及第二迴路校準電路中的第三電源分別設置為接地。
  7. 如請求項3所述之用於電壓模態信號發射器之兩階段式前饋等化器，其中上述之第一運算放大器的第一參考偏壓被設置為等於上述第一電源的四分之三，而上述之第二運算放大器的第二參考偏壓被設置為等於上述第一電源的四分之一。
  8. 如請求項3所述之用於電壓模態信號發射器之兩階段式前饋等化器，其中上述之第一、第二、第三、以及第四電晶體分別為一個P型、一個P型、一個N型、以及一個N型-金屬氧化物半導體(MOS)電晶體。
  9. 如請求項1所述之用於電壓模態信號發射器之兩階段式前饋等化器，其中上述之輸出電路具有一第一分支電路與第二分支電路，其中根據上述複數個差分輸入數據流的極性選擇性地啟動該第一分支電路以發送所生成的等化差分輸出訊號(equalized differential output signals)，並且其中該第二分支電路係根據該複數個差分輸入數據流的極性所選擇性地啟動，以在第一分支被關閉時發送所生成的等化差分輸出訊號。
  10. 如請求項9所述之用於電壓模態信號發射器之兩階段式前饋等化器，其中上述之一第一分支電路與第二分支電路分別由一個第一負載電晶體、一對驅動電晶體以及一個第二負載電晶體串聯連接以形成一電流迴路用以使上述數據流通過，其中上述第一負載電晶體係一個PMOS電晶體、上述驅動電晶體對係一個PMOS電晶體串聯一個NMOS電晶體、上述第二負載電晶體係一個NMOS電晶體。
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