CN107070824B - 通信接收器均衡器 - Google Patents

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Abstract

一种通过增益峰化特性和恒定延迟时间实施增强型模拟延迟单元的连续时间线性均衡器。接收器前馈均衡器架构实施增益级链、模拟乘法器以用于校正系数，以及线性组合器作为模拟求和电路。增益级中的每一个产生线性增益峰化并且在每个级处呈现恒定的延迟时间(通过校准)。每个延迟单元包括被配置成将差分输入电压信号转换成差分输出电流信号的跨导级，其中该跨导级包括耦合在源退化配置中的第一晶体管和第二晶体管的差分对、与可调谐的电阻器网络并联耦合的负电阻网络，以及与负电阻网络并联耦合的分流电感电路系统。延迟单元还包括被配置成将从跨导级接收的差分输出电流信号转换成差分输出电压信号的跨阻抗级，其中跨阻抗级实施与第一分流电感电路串联耦合的第一跨阻抗放大器。分流电感电路可以包括无电感式电感器电路元件。

Description

通信接收器均衡器
技术领域
本发明大体上涉及通信装置的领域，且更确切地说，涉及具有带线性均衡能力的连续时间延迟单元的接收器前馈均衡器。
背景技术
符号间干扰(Inter-symbol interference，“lSI”)是有线和无线通信系统的不可避免的结果。数据流的一位和零位被转换成模拟信号(因此变成“符号”)用于在传输链路(在本文中也被称作“通信信道”)上传输。由于所使用的(通信信道的)媒体的各种特性以及信号行进(通过通信信道)的距离，接收到的信号的符号倾向于变得延长且涂污彼此。符号的这种扩展和涂污使得来自一个符号的能量影响下一个的方式为使得具有被不正确地解释的较高概率的接收到的信号被称作符号间干扰。ISI可以由许多不同原因引起，例如，来自硬件频率选择性衰落、来自非线性以及来自充电效应的滤波效应。
对应地，ISI是带宽有限链路中的数字通信中的基本问题。如果ISI严重，那么接收到的信号质量较差，并且时钟和数据恢复电路倾向于一起失败。
用经由数据处理系统内的组件之间的串行通信信道传输的数字数据作为例子。组件中的一个上的发射器对数据进行串行化并且发送串行差分对信号，方法是首先将数字数据转换成模拟信号以用于跨越通信信道(发射器与接收器之间的路径，例如，电气组件、印刷电路板、传导迹线、缆线等等)发送到在数据处理系统内的另一组件处的接收器。接收器的工作是收集模拟信号、从信号中提取时钟以及对信号进行去串行化和数字化。考虑所发射的数字数据内的单个脉冲(例如，表示1位)。它在发射器处作为确定的单个脉冲开始；然而，通过遍历“有损”信道，它在接收到的脉冲的任一侧上产生“尾部”(光标)。这些尾部可以由信道中的损失引起，这些损失由电子路径的其自身的固有电阻和/或发射器和接收器端的阻抗与信道的阻抗之间的错配引起，这可以造成发射信号的一部分的反射。
如果通信信道包括多模光纤光缆，那么ISI是信道功率预算中的主导功率代价并且有效地设置信道的可实现的数据速率或传输距离的限制，这是由于它随距离以指数方式增大并且因此主导着链路功率预算中的另一代价的事实。光纤系统中的ISI的主要来源是由于光纤色散造成的信号脉冲展宽。在光纤系统中存在三种类型的色散：模态色散、色度色散和极化模式色散。在多模光纤中，不同模式群组具有不同的速度，它们被称作模态色散。色度色散是由于不同波长的光具有不同速度的事实引起的。
发明内容
本发明提出一种延迟单元，包括：跨导级，所述跨导级被配置成将差分输入电压信号转换成差分输出电流信号，其中所述跨导级包括：耦合在源退化配置中的第一晶体管和第二晶体管的差分对；与可调谐的电阻器网络并联耦合的负电阻网络；以及与所述负电阻网络并联耦合的分流电感电路系统。
本发明提出一种通信接收器均衡器，包括：第一延迟单元，所述第一延迟单元被配置成接收第一电压信号并且输出相对于第一电压信号在时间上延迟的第二电压信号；第二延迟单元，所述第二延迟单元被配置成接收所述第二电压信号并且输出相对于所述第二电压信号在时间上延迟的第三电压信号；第一分接头倍增器，所述第一分接头倍增器被配置成通过第一均衡系数倍增所述第二电压信号以用于作为倍增的第二电压信号输出；第二分接头倍增器，所述第二分接头倍增器被配置成通过第二均衡系数倍增所述第三电压信号以用于作为倍增的第三电压信号输出；以及求和电路，所述求和电路被配置成对所述倍增的第二电压信号和所述倍增的第三电压信号进行求和以产生均衡的输出信号，其中所述第一延迟单元和第二延迟单元各自包括：跨导级，所述跨导级被配置成将所述第一电压信号转换成输出电流信号，其中所述跨导级包括：耦合在源退化配置中的一对第一晶体管和第二晶体管；与可调谐的电阻器网络并联耦合的负电阻网络；以及与所述负电阻网络并联耦合的分流电感电路系统；以及跨阻抗级，所述跨阻抗级被配置成将从所述跨导级接收的所述输出电流信号转换成输出电压信号，其中所述跨阻抗级包括与第一分流电感电路串联耦合的第一跨阻抗放大器。
本发明还提出一种数据处理系统，包括：处理器；耦合到所述处理器的存储器子系统；以及经由串行通信信道耦合到所述处理器的外围装置，其中所述外围装置另外包括通信接收器均衡器，所述通信接收器均衡器包括：第一延迟单元，所述第一延迟单元被配置成从所述串行通信信道接收第一电压信号并且输出相对于所述第一电压信号在时间上延迟的第二电压信号；第二延迟单元，所述第二延迟单元被配置成接收所述第二电压信号并且输出相对于所述第二电压信号在时间上延迟的第三电压信号；第一分接头倍增器，所述第一分接头倍增器被配置成通过第一均衡系数倍增所述第二电压信号以用于作为倍增的第二电压信号输出；第二分接头倍增器，所述第二分接头倍增器被配置成通过第二均衡系数倍增所述第三电压信号以用于作为倍增的第三电压信号输出；以及求和电路，所述求和电路被配置成对所述倍增的第二电压信号和所述倍增的第三电压信号进行求和以产生均衡的输出信号，其中所述均衡的输出信号是所述第一电压信号的均衡的版本，其中所述第一延迟单元和第二延迟单元各自包括：跨导级，所述跨导级被配置成将所述第一电压信号转换成输出电流信号，其中所述跨导级包括：耦合在源退化配置中的第一晶体管和第二晶体管的差分对；与可调谐的电阻器网络并联耦合的负电阻网络；以及与所述负电阻网络并联耦合的分流电感电路系统；以及跨阻抗级，所述跨阻抗级被配置成将从所述跨导级接收的所述输出电流信号转换成输出电压信号，其中所述跨阻抗级包括与第一分流电感电路串联耦合的第一跨阻抗放大器。
附图说明
图1示出用于根据本发明的实施例配置的数据处理系统的通信系统的方块图。
图2示出根据本发明的实施例配置的均衡器的方块图。
图3示出根据本发明的实施例配置的多个均衡器级的实施方案的方块图。
图4示出在本发明的实施例内使用的延迟单元的示意图。
图5示出图4的延迟单元的跨导级的等效电路图。
图6示出用于模拟图4的延迟单元内的电感器的电路的图式。
图7示出用于在图6的电路内实施可变电压的电路图。
图8示出根据本发明的实施例配置的数据处理系统。
具体实施方式
由于上述内容，可以提供发射和/或接收均衡以补偿与待通过通信信道发射的模拟信号相关联的损失。在通信系统中，均衡是校正由通信信道内的固有损失(即，通信信道的上述固有ISI特性)引起的信道引起的失真的过程。均衡器是可以调节以补偿信道的失真的滤波器。因为通信信道基本上充当低通滤波器，所以均衡器的功能是均衡所发射的信号的各种频率之间的水平。在一些方面中，此类均衡器充当高通滤波器。基本问题在于接收到的信号的眼图(即，可以提供信道噪声的影响和/或ISI的指示的接收到的信号的示波器显示)在一定程度上是关闭的，这可以引起接收器的不精确的处理，并因此增大整个系统的位错误比(bit error ratio，“BER”)。因此，均衡器可以用于接收器以获得规定的BER。
本发明的各方面提供了通过CTLE增益峰化特性和恒定延迟时间实施增强型模拟延迟单元的连续时间线性均衡器(continuous-time linear equalizer，“CTLE”)。在本发明的各方面内公开的接收器前馈均衡器架构包括CTLE增益级链、用于校正系数的模拟乘法器以及作为模拟求和电路的线性组合器。CTLE增益级中的每一个产生线性增益峰化并且在每个级处呈现恒定的延迟时间(通过校准)。
在高速串行发射系统中，均衡器可以用于接收器中以对随着发射信号从发射器穿过信道到接收器的行进引入到发射信号的信号中的失真进行计数。由于如上文所论述信道类似于低通滤波器操作，所以均衡器操作以通过使低频率分量减弱且使高频率分量增强来对信道进行计数。虽然在本文中描述了其中通信信道是发射电信号的电导体的示例性实施例，但是本发明的实施例适用于其它传输媒体，例如，无线和光纤。
图1以方块图形式示出根据本发明的实施例的可以用于高速串行传输系统中的接收器100。发射器101在差分通道102和110上发射电信号。在信道102和110之后，电信号可以相应地通过桥T形网络104和112，每个网络包括两个互感器，这些互感器用于改进阻抗匹配并且减少输入返回损失。另外，桥T形网络104和112中的每一个可以包括用于静电放电(electrostatic discharge，“ESD”)保护的二极管。在桥T形网络104和112之后，信号可以通过电容器106和114传输到均衡器级116的输入节点，电容器106和114操作为交流电(alternating current，“AC”)耦合电容器。电阻端网络(resistive terminal network，“R-Term”))108可以耦合在电路节点105(位于桥T形网络104与电容器106之间)与电路节点113(位于桥T形网络112与电容器114之间)之间。可以使用R-Term网络108以提供自身校准输入阻抗。举例来说，它可以提供自身校准100欧姆差分输入阻抗。
线性均衡器级116包括任何数目(例如，一个或多个)的均衡器。均衡器级116可以从数字控制逻辑122接收均衡器控制。均衡器控制可以到任何实施激活增益级的源退化电阻器和电容器(未示出)上操作。可以利用激活的均衡器级116的控制以产生高频增益到低频增益的充足的增益比，以便补偿不同频率区域上的接收到的信号的损失。均衡器级116还可以耦合到偏移电压校正数/模转换器(“DAC”))118。偏移电压校正DAC 118可以在每个均衡器级的差分输入端口处提供两个DC水平使得存在于最终均衡器输出处的偏移电压可以被消除。均衡器级116操作以通过信道对电信号上的不利影响进行计数，方法是使低频率分量减弱并且使电信号的高频率分量增强。因此，均衡器级116改进信号质量并且减小通过信道102和110的所传输信号的眼图的抖动。
均衡器级116的输出可以提供到缓冲器120。缓冲器120的输出可以提供到相位检测器124，相位检测器124确定缓冲器120的输出与由相位插入器(phase interpolator，“PI”))128给出的接收器采样时钟之间的相位差。相位检测器124对相位误差进行解码并且提供N位数据总线到时钟和数据恢复(clock and data recovery，“CDR”)电路126，时钟和数据恢复电路126提供反馈到PI 128。PI 128耦合到相位检测器124，并且用于在离散递增步骤中产生信号相移。PI 128发送同相和正交时钟，这些时钟是90度异相的，以对在相位检测器124处的数据信号进行采样。当CDR 126安定到稳定状态时，同相PI时钟将与数据信号的中心对准，并且正交PI时钟存在于数据信号的过渡边沿处。
图2以方块图形式示出根据本发明的实施例配置的均衡器200。此均衡器200可以是在接收器100的均衡器级116内结合其它均衡器电路实施或作为唯一的均衡器实施。均衡器200通过CTLE增益级路径210上的分接头实施有限脉冲响应(finite impulse response，“FIR”)结构。换句话说，模拟延迟单元201具有线性增益峰化特性并且在每个级201处存在恒定时间延迟(通过校准)(即，每个延迟单元201添加额外的相移到信号)。此外，如将相对于图4另外描述的，延迟单元201中的每一个通过(-R||Rs)||(Ls)实施源退化阻抗组合以用于较大跨导产生而无需高电力消耗。此外，延迟单元201是“无电感的”(意味着它们在集成电路中通过电路系统实施而不是传统上用于形成电感器的实施(例如，使用形成于螺旋形状中的金属化物线))实施并联源退化激活电感块和负电阻网络。通过此类无电感延迟单元，实施接收器100所需要的芯片区域可以极大地减小。
均衡器200通过其固有ISI特性接收所传输信号。此所传输信号通过CTLE增益级路径210内的N(其中N大于或等于1)个延迟单元201中的第一个接收，并且通过N+l(其中N大于或等于1)个分接头202中的第一个分接头倍增器203接收。延迟单元的数目N可以通过均衡器的所希望的设计确定。举例来说，N可以通过均衡器意图抵消的ISI的位数目确定。每个延迟单元201的输出通过其对应的第N个分接头倍增器203接收。N+l个分接头200中的每一个可以实施模拟倍增器以用于校正系数。分接头203中的每一个通过均衡系数(即，Tap0……TapN)乘以其接收到的信号。N+l个分接头203中的每一个的系数(即，Tap0……TapN)可以是基于决策结果使用自适应算法调节的，例如，最小均方或迫零算法。N-l个延迟单元201的输出被发送到CTLE增益级路径210内的下一个延迟单元201。分接头203的输出由求和电路204接收，求和电路204可以是操作为模拟求和电路的线性组合器，该线性组合器对分接头203的输出进行求和产生均衡的输出信号Vout。此输出信号Vout可以输送到下一个均衡器级116，或者输送到接收器的输出电路系统，例如，接收器100中的缓冲器120。Tap0到TapN的校正系数可以基于最小均方(least-mean-square，“LMS”)算法产生。因此，新Tap可以更新且如下表示：
Tap0((K+l)-Ts)＝Tap0(K-Ts)+2u0*Err(K-Ts)*Xin0(K·Ts)
Tapl((K+l)-Ts)＝Tapl(K·Ts)+2ul*Err(K-Ts)*Xinl(K·Ts)
TapN((K+l)-Ts)＝TapN(K-Ts)+2uN*Err(K-Ts)*XinN(K-Ts)，
其中Ts是离散时间系统中的样本时间，u0，ul……uN是加权参数，并且Err(K·Ts)是在时刻K·Ts处的误差值。Xin0、Xinl……XinN是对应于Tap0，Tap1……TapN的延迟单元的输入。此LMS块的实施方案可以并入到图1中的数字控制逻辑122中。
图3示出可以在接收器100的均衡器级116内使用的均衡器300的替代实施例。均衡器300类似于均衡器200，不同之处在于其CTLE增益级路径301包括接收具有固有ISI特性的所发射的数据的预先滤波线性均衡器(linear equalizer，“LEQ”))302，且随后在此信号上操作并且发送其输出到延迟单元201的链和N+l个分接头202的序列内的最初第0个分接头203。举例来说，LEQ 302可以在输入信号上操作以提供用于信号的AC增益/DC增益的最大且可调谐的增益比(即，高频峰化增益与低频增益的增益比)。
延迟单元201和分接头203可以各自以与相对于图2公开的类似方式操作。此外，均衡器300可以另外实施均衡器级303，均衡器级303在将它们的输出发送到接收器的输出电路系统之前从求和电路204接收输出Vout，输出电路系统例如接收器100的缓冲器120。均衡器级303可以采用决策反馈均衡器(“DFE”)与有限脉冲响应(“FIR”)滤波器的组合。应注意替代于LEQ 302和均衡器级303可以实施任何其它合适的均衡器以结合均衡器200使用。
图4示出表示可以在本发明的实施例内实施的延迟单元201中的每一个的电路图，例如，在均衡器200和300内。延迟单元201包括耦合到跨阻抗级(transimpedance stage，“TZ级”))402的跨导级(transconductance stage，“TG级”)401。TG级401是“电压输入”和“电流输出”电路(因此，电压到电流转换器)，而TZ级402是“电流输入”和“电压输出”电路(因此，电流到电压转换器)。TG-TZ级的这种配置与现有技术电压放大器级相比产生用于高频应用的更大增益和带宽，它们在本质上是“电压输入”和“电压输出”。此类现有技术电压放大器具有限制，这是由于它们的带宽由它们的输出的内部RC时间常数支配，而本发明的实施例的TG-TZ级配置对它们的输出RC时间常数不太敏感。
TG级401在其输入节点Vinp和Vinm处接收差分输入电压Vin(即，Vin＝Vinp-Vinm)。此类差分电压可以如相对于均衡器200所示从所传输信号或前一延迟单元201中接收，或如相对于均衡器300所示从前一均衡器级(例如，LEQ 302)或前一延迟单元201中接收。来自每个延迟单元201的差分输出电压Vout在TZ级402的差分输出节点Von和Vop处提供(即，Vout＝Vop-Von)。这些输出电压可以提供到下一个延迟单元201和N个分接头倍增器203中的一个，如相对于均衡器200和300所示，延迟级路径中的最后一个延迟单元201除外，在最后一个延迟单元201中输出电压仅提供到第N个分接头倍增器203。
TG级401实施可调谐的负源退化方案和分流电流控制的电感器。电流源403耦合在电源电压Vdd与晶体管420之间，该电流源403在其系结到输入Vinp的栅极电极处接收差分电压输入信号中的一个。TG级401实施可调谐的负源退化方案和分流电流控制的电感器。电流源404耦合在电源电压Vdd与晶体管421之间，该电流源404在其系结到输入Vinm的栅极电极处接收差分电压输入信号中的一个。差分输出电压V1耦合在电流源403与晶体管420之间，而差分电压输出节点V2耦合在电流源404与晶体管421之间。
如图4中所示，晶体管430、431、440和441在节点420、421与电源电压Vss之间交叉耦合到彼此。应注意在本发明的实施例内，电源电压Vdd可以具有正电压值，而电源电压Vss可以具有负电压值，或可以系结到接地电势。晶体管430的栅极电极耦合到差分电压输入Vinp，而晶体管431的栅极电极耦合到差分电压输入Vinm。在本发明的实施例内，晶体管420、421、430、431、440和441可以全部包括NMOS晶体管。晶体管440和441交叉耦合到彼此以提供跨越节点420和421的负电阻(“-R”)网络。
使用晶体管430和431以对跨越节点420和421的负电阻行为提供前馈效应。可调谐(可变)电阻器网络Rs与交叉耦合的负电阻网络并联以调节TG级401的有效负电阻。可调谐电阻器网络Rs可以适用于提供Rs的可变电阻值的任何方式实施。举例来说，可以实施与切换元件(例如，NMOS晶体管)组合的多个串联耦合的电阻器元件使得接收到的控制信号激活/去激活切换元件中的一个或多个以便确定多少个电阻器元件串联地放置在节点420与421之间。此类接收到的控制信号可以被配置成通过接收器100的数字控制逻辑122(参见图1)提供。
分流电感电路系统并入在TG级401中以通过RHP(右半平面，right half plane)零和LHP(左半平面，left half plane)极点产生全通传递函数响应。分流电感电路系统包括在节点420与电源电压Vss之间并联耦合的电流源405和电感器电路407，以及在节点421与电源电压Vss之间并联耦合的电流源406和电感器电路408。
TZ级402实施一对单端低输入阻抗电路作为TG级401的负载。
在TZ级402内，包括与电感器电路414并联耦合的电流源410的第一分流电感电路耦合在电源电压Vdd与晶体管450之间。包括与电感器电路415并联耦合的电流源411的第二分流电感电路耦合在电源电压Vdd与晶体管451之间。包括与电感器电路416并联耦合的电流源412的第三分流电感电路耦合在电源电压Vss与晶体管460之间。并且，包括与电感器电路417并联耦合的电流源413的第四分流电感电路耦合在电源电压Vss与晶体管461之间。分流电感电路用于产生第二RHP零以用于增益峰化和另外的相移。
互补晶体管450和460的栅极电极耦合到TG级401的节点V2。互补晶体管451和461的栅极电极耦合到TG级401的输出节点V1。作为每个延迟单元201的差分电压输出的TZ级402的差分输出Vout是从差分输出节点Von和Vop接收的。输出节点Von耦合在晶体管450和460之间。差分电压输出节点Vop耦合在晶体管451和461之间。
第一反馈电阻器Rf1耦合在差分电压输出节点Von与PMOS晶体管450的栅极电极之间以形成包括P型反馈放大器的跨阻抗放大器。第一反馈电阻器Rf1和NMOS晶体管460形成包括N型反馈放大器的跨阻抗放大器。第二反馈电阻器Rf2耦合在差分电压输出节点Vop与PMOS晶体管451的栅极电极之间以形成包括P型反馈放大器的跨阻抗放大器。第二反馈电阻器Rf2和NMOS晶体管461形成包括N型反馈放大器的跨阻抗放大器。
在本发明的实施例内，电流源403、404、410和411可以各自通过PMOS晶体管通过其接收例如直流偏置电压的恒定电压的控制电极实施；电流源405、406、412和413可以各自通过NMOS晶体管通过其接收例如直流偏置电压的恒定电压的控制电极实施。
具有源电阻的可调谐偏置电压Vbs可用于改变电感器电路407、408和414-417内的偏置条件，如相对于图6另外描述。
图5示出TG级401的等效电路500表示的图式。出于以下说明的目的，电流源503和电流源504可以被视为相应地相当于电流源403和电流源404，而晶体管510和晶体管511可以被视为相应地相当于晶体管420和晶体管421。在等效电路500内，可调谐电阻器Rs、负电阻网络(“-R”))512、电感器阻抗(“sL”))513和电流源505、506可以被视为相当于包括可调谐电阻器Rs、晶体管430、431、440、441、电流源405和406以及电感器电路407和408的TG级401内的电路系统。具有阻抗sL的电感用于产生用于延迟单元201的所希望的传递函数。利用此等效电路500，电路500的阻抗Zs提供于以下等式(1)中：
Figure GDA0002941272230000111
而有效跨导g'm提供于以下等式(2)中：
Figure GDA0002941272230000112
再次参考图4，TG级401的有效-R元件512除晶体管440和441之外使用晶体管430和431以使电路的“-R”效应和响应速度最大化。
如前文所述，TG级401的差分输入电压是Vin＝Vinp-Vinm，而TG级401的差分输出电流是Iol＝i1-i2，其中i1和i2是相应地在差分输出节点V1和V2处来自TG级401的差分电流(i2＝-i1)输出。
因此，TG级401的传递函数可以由以下等式(3)表示：
Figure GDA0002941272230000113
在等式(3)内，τ1表示L1/Rnet的值，而τ2表示L1(gm1-(1/Rnet))的值。电感值L1是由电感器电路407、408中的每一个提供的标称电感值。跨导值gml由晶体管420或421提供。增益值K1是相当于跨导值gml的DC增益。
电阻网络值Rnet由以下等式(4)提供：
Figure GDA0002941272230000114
-Rx是来自交叉耦合电路的负电阻并且等于-l/gmx，其中gmx晶体管440或441中的任一者的跨导。由于如本文中先前描述Rs的值可以通过从数字控制逻辑122接收的控制信号更新，所以Rnet的有效值可以相应地得到调谐；且因此继而时间常数τ1和τ2可以被修改以由此调节每个延迟单元201中的时间延迟。通过利用任何合适的方法的Rs值的调节每个延迟单元201的时间延迟可以被确定为所希望的值，例如，通过完成延迟单元201的环路(例如，通过切换元件的使用)以测量延迟单元201的链210的环频率以确保它位于阈值内以便在每个延迟单元内实施所希望的延迟。
TZ级402的传递函数通过以下等式(5)提供：
Figure GDA0002941272230000121
Rf是反馈电阻器Rf1或Rf2中的任一者的值。sL2是电感器电路416或417的阻抗。电导gm2t是晶体管450和460或晶体管451和461的组合的总复合跨导。
TZ级402的DC增益KDC可被认为由以下等式(6)表示：
Rf-(1/gm2t)
如果由TZ级402贡献的延迟时间由值τ3表示，那么它相当于以下等式(7)：
L/(Rf-(1/gm2t))
结果是TZ级402的传递函数可以由以下等式(8)表示：
KDC(1-sτ3)
通过第一阶近似，延迟单元201中的每一个的总体传递函数(不含负载)可以由以下等式(9)表示：
Figure GDA0002941272230000122
在此等式中，K＝K1·KDC。在TG级401的先前描述的传递函数中回忆(参见等式(3))，RHP零通过(1-sτ1)提供，并且LHP极点通过(l+sτ2)提供。从等式(8)中可以看出TZ级402提供额外的RHP零，产生另外的相移，并且因此为延迟单元201产生时间延迟的增大。
每个延迟单元201的总体传递函数(具有负载)可以随后由以下等式(10)表示：
Figure GDA0002941272230000131
参考图6，电感器电路407-408和414-417中的每一个可以利用电路600在上述无电感配置中实施。电路600使用激活装置601(例如，NMOS晶体管)以呈现等效电感电路特性，这与现有技术无源电感器相比明显地需要较少面积以在半导体集成电路中实施。第一电阻器602耦合在节点604与晶体管601的栅极电极之间，该栅极电极耦合在节点604与电源电压(例如，Vdd或Vss)之间。具有大于第一电阻器602的电阻值的第二电阻器603耦合在节点604与可调谐直流偏置电压Vbs之间。第二电阻器603被配置成在节点604处阻断交流信号。作为一个实例，电阻器603的幅值可以被设置成是与电阻器602相比大10倍以维持电感元件的高频性能。然而，可以将电阻器603制作的足够小并且与电阻器602类似以减少电感行为。
电路600的电感值的控制可以通过调谐DC偏置电压Vbs提供。参看图7，可以实施电路700以用于产生此类可调谐DC偏置电压Vbs。电路700示出为此实施方案的例子，然而其它等效配置也在本发明的实施例的范围内。示例性电路700使用具有电阻值Ru和Ru/2的多个电阻器，如图所示串联耦合在一对电源电压之间(例如，Vdd，Vss)。多个传输门701操作为切换器以用于切换在短路与开路之间操作。作为一个实例，取决于激活哪些切换器701，Vbs可以呈现电压Vdd的分数的值(例如，(1/16)Vdd……(15/16)Vdd)。切换器701的操作的控制可以通过在接收器100中的数字控制逻辑122(参见图1)上接收到的N位(例如，N＝3)信号Cs_Mux_ctrl提供。
图8示出根据本发明的实施例配置的数据处理系统800如何可以利用如先前相对于图1描述的通信系统的例子。串行通信信道102、110可以实施为周边组件互连高速(本文中被称作“PCI高速”或“PCIe”)总线以在例如计算和通信平台的应用中互连周边装置(例如，在下文中论述的PCI高速端点装置)。采用PCI高速架构的系统支持经由卡和连接器的芯片到芯片互连和板到板互连。更具体地说，PCI高速架构实施一个或多个串行点到点类型互连以用于在两个装置之间通信。此外，多个PCI高速装置可以使用扇出总线的切换器连接，使得有可能将系统中的大量装置连接在一起。
在图8中所示出的示例性实施例中，一个或多个处理器(在图8中标记为“CPU 1”)806通过局部总线831或任何其它等效总线架构耦合到PCI高速根复合体802。类似地，存储器子系统(标记为“存储器”))803通过局部总线832耦合到PCI高速根复合体802，局部总线832可以是局部总线831的一部分。数据处理系统800可以实施一个或多个端点装置以用于通过PCI高速根复合体802耦合到处理器806和存储器子系统803。端点装置中的一个或多个是PCI高速端点装置。端点装置中的一个或多个可以包括通过PCIe到PCI桥装置(未示出)耦合到根复合体802的传统PCI装置。
此示例性网络配置示出了包括N个端点装置812……820的层级(其中N大于或等于1)。第一端点装置(标记为“端点1”)812经由链路833耦合到PCI高速根复合体802上的第一端口。在图8中说明的示例性数据处理系统800中，第二端点装置(标记为“端点2”)814通过链路834耦合到PCI高速根复合体802。类似地，第三端点装置(标记为“端点3”))816经由链路835耦合到PCI高速根复合体802。
为了说明本发明的实施例如何可以经由切换装置耦合层级中的多个端点到根复合体，图8的示例性数据处理系统800另外将第四端点装置(标记为“端点4”))818经由链路836、PCI高速切换装置(标记为“切换”))810和链路838耦合到PCI高速根复合体802。类似地，第N端点装置(标记为“端点N”))820示出为经由链路836、切换装置810和链路839耦合到PCI高速根复合体802。第四多路复用器828标记为MUX N以指示可以存在将多个N端点装置或切换装置耦合到PCI高速根复合体802的N个(其中N大于或等于1)多路复用器。
本文中参考“配置”成执行功能或作用的装置、电路或电路系统。应理解这可以包括选择预定义逻辑块且逻辑上使它们相关联，使得它们提供特定逻辑功能，这些逻辑功能包括监测或控制功能。它还可包含控制装置的基于编程计算机软件的逻辑、布线离散硬件组件或上述内容中的任一者或全部的组合。
本发明的各方面提供延迟单元，该延迟单元包括跨导级，该跨导级被配置成将差分输入电压信号转换成差分输出电流信号，其中跨导级包括耦合在源退化配置中的第一晶体管和第二晶体管的差分对、与可调谐的电阻器网络并联耦合的负电阻网络，以及与负电阻网络并联耦合的分流电感电路系统。延迟单元可另外包括被配置成将从跨导级接收的差分输出电流信号转换成差分输出电压信号的跨阻抗级，其中跨阻抗级包括与第一分流电感电路串联耦合的第一跨阻抗放大器。跨阻抗级可另外包括与第二分流电感电路串联耦合的第二跨阻抗放大器，其中第一跨阻抗放大器包括N型反馈放大器，并且其中第二跨阻抗放大器包括P型反馈放大器，并且其中第一分流电感电路和第二分流电感电路各自包括与电感器电路并联耦合的电流源。分流电感电路系统可以包括与电感器电路并联耦合的电流源。电感器电路可以是无电感的。电感器电路可以包括晶体管、耦合在栅极电极与晶体管的另一电极之间的第一电阻器，以及耦合在栅极电极与可调谐的偏置电压之间的第二电阻器。负电阻网络可以包括：第一晶体管和第二晶体管，第一晶体管和第二晶体管的栅极电极被配置成接收差分输入电压信号；交叉耦合的第三晶体管和第四晶体管，第三晶体管和第四晶体管的栅极电极连接到分流电感电路系统，其中第一晶体管的源极电极连接到第三晶体管的漏极电极，并且其中第二晶体管的源极电极连接到第四晶体管的漏极电极。可调谐的电阻器网络可以连接在交叉耦合的第三晶体管和第四晶体管的栅极电极之间，其中可调谐的电阻器网络配置有可变的有效电阻。跨导级可以配置有在差分输入电压信号上用右半平面零和左手侧平面极点产生全部通过响应的第一传递函数，其中跨阻抗级配置有具有另一右半平面零的第二传递函数。
本发明的各方面提供通信接收器均衡器，该接收器均衡器包括：第一延迟单元，第一延迟单元被配置成接收第一电压信号并且输出相对于第一电压信号在时间上延迟的第二电压信号；第二延迟单元，第二延迟单元被配置成接收第二电压信号并且输出相对于第二电压信号在时间上延迟的第三电压信号；第一分接头倍增器，第一分接头倍增器被配置成通过第一均衡系数倍增第二电压信号以用于作为倍增的第二电压信号输出；第二分接头倍增器，第二分接头倍增器被配置成通过第二均衡系数倍增第三电压信号以用于作为倍增的第三电压信号输出；以及求和电路，求和电路被配置成对倍增的第二电压信号和倍增的第三电压信号进行求和以产生均衡的输出信号。第一延迟单元和第二延迟单元可以各自包括：跨导级，跨导级被配置成将第一电压信号转换成输出电流信号的，其中跨导级包括耦合在源退化配置中的一对第一晶体管和第二晶体管；负电阻网络，负电阻网络与可调谐的电阻器网络并联耦合；分流电感电路系统，分流电感电路系统与负电阻网络并联耦合；以及跨阻抗级，跨阻抗级被配置成将从跨导级接收的输出电流信号转换成输出电压信号，其中跨阻抗级包括与第一分流电感电路串联耦合的第一跨阻抗放大器。跨阻抗级可另外包括与第二分流电感电路串联耦合的第二跨阻抗放大器，其中第一跨阻抗放大器包括N型反馈放大器，并且其中第二跨阻抗放大器包括P型反馈放大器，并且其中第一分流电感电路和第二分流电感电路各自包括与电感器电路并联耦合的电流源。分流电感电路系统可另外包括与电感器电路并联耦合的电流源。电感器电路可另外包括晶体管、耦合在栅极电极与晶体管的另一电极之间的第一电阻器，以及耦合在栅极电极与可调谐的偏置电压之间的第二电阻器。负电阻网络可另外包括：第一晶体管和第二晶体管，第一晶体管和第二晶体管的栅极电极被配置成接收第一电压信号；以及交叉耦合的第三晶体管和第四晶体管，第三晶体管和第四晶体管的栅极电极连接到分流电感电路系统，其中第一晶体管的源极电极连接到第三晶体管的漏极电极，其中第二晶体管的源极电极连接到第四晶体管的漏极电极，其中可调谐的电阻器网络连接在交叉耦合的第三晶体管和第四的栅极电极之间，并且其中可调谐的电阻器网络配置有可变的有效电阻。跨导级可以配置有在第一电压信号上用右半平面零和左手侧平面极点产生全部通过响应的第一传递函数，其中跨阻抗级配置有具有另一右半平面零的第二传递函数。通信接收器均衡器可另外包括：预先滤波线性均衡器，预先滤波线性均衡器被配置成(1)接收具有固有符号间干扰特性的所传输信号和(2)输出第一电压信号；以及决策反馈均衡器和有限脉冲响应滤波器，决策反馈均衡器和有限脉冲响应滤波器被配置成接收均衡过的输出信号。通信接收器均衡器可另外包括第三分接头倍增器，第三分接头倍增器被配置成通过第三均衡系数倍增第一电压信号以用于作为倍增的第一电压信号输出，其中求和电路被另外配置成对倍增的第一电压信号和倍增的第一电压信号和第二电压信号进行求和以产生均衡的输出信号。
本发明的各方面提供数据处理系统，该数据处理系统包括处理器、耦合到处理器的存储器子系统以及经由串行通信信道耦合到处理器的外围装置。外围装置可另外包括通信接收器均衡器，该通信接收器均衡器包括：第一延迟单元，第一延迟单元被配置成从串行通信信道接收第一电压信号并且输出相对于第一电压信号在时间上延迟的第二电压信号；第二延迟单元，第二延迟单元被配置成接收第二电压信号并且输出相对于第二电压信号在时间上延迟的第三电压信号；第一分接头倍增器，第一分接头倍增器被配置成通过第一均衡系数倍增第二电压信号以用于作为倍增的第二电压信号输出；第二分接头倍增器，其被配置成通过第二均衡系数倍增第三电压信号以用于作为倍增的第三电压信号输出；以及求和电路，求和电路被配置成对倍增的第二电压信号和倍增的第三电压信号进行求和以产生均衡的输出信号，其中均衡的输出信号是第一电压信号的均衡的版本。第一延迟单元和第二延迟单元中的每一个可以各自包括跨导级，该跨导级被配置成将第一电压信号转换成输出电流信号，其中跨导级包括：耦合在源退化配置中的第一晶体管和第二晶体管的差分对；与可调谐的电阻器网络并联耦合的负电阻网络；以及与负电阻网络并联耦合的分流电感电路系统。第一延迟单元和第二延迟单元中的每一个可以另外各自包括跨阻抗级，该跨阻抗级被配置成将从跨导级接收的输出电流信号转换成输出电压信号，其中跨阻抗级包括与第一分流电感电路串联耦合的第一跨阻抗放大器。跨阻抗级可另外包括与第二分流电感电路串联耦合的第二跨阻抗放大器，其中第一跨阻抗放大器包括N型反馈放大器，并且其中第二跨阻抗放大器包括P型反馈放大器，并且其中第一分流电感电路和第二分流电感电路各自包括与电感器电路并联耦合的电流源，其中分流电感电路系统包括与电感器电路并联耦合的电流源。电感器电路可另外包括晶体管、耦合在栅极电极与晶体管的另一电极之间的第一电阻器，以及耦合在栅极电极与可调谐的偏置电压之间的第二电阻器。负电阻网络可另外包括：第一晶体管和第二晶体管，第一晶体管和第二晶体管的栅极电极被配置成接收第一电压信号；交叉耦合的第三晶体管和第四晶体管，第三晶体管和第四晶体管的栅极电极连接到分流电感电路系统，其中第一晶体管的源极电极连接到第三晶体管的漏极电极，其中第二晶体管的源极电极连接到第四晶体管的漏极电极，其中可调谐的电阻器网络连接在交叉耦合的第三晶体管和第四的栅极电极之间，并且其中可调谐的电阻器网络配置有可变的有效电阻。
贯穿本说明书对“一个实施例”、“实施例”、“其它实施例”或类似语言的参考意味着结合这些实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，短语“在一个实施例中”、“在一实施例中”、“实施例”以及类似语言在整个本说明书中的出现可以(但不是必须)全部指代同一实施例。此外，本发明的实施例的所描述的特征、结构、方面或特性可以任何合适方式在一个或多个实施例中组合。对应地，即使特征可以如最初在某些组合中作用的所主张，在一些情况下来自所主张的组合的一个或多个特征可以从组合中删除，并且所主张的组合可以涉及子组合或子组合的变化。
在本文中的描述中，提供许多特定细节，例如，通信信道、串行链路等的实例以提供对本发明的实施例的透彻理解。然而，相关领域的技术人员将认识到本发明的方面可以在无需具体细节中的一个或多个的前提下实践或用其它方法、组件、材料等实践。在其它情况下，未示出或详细描述众所周知的结构、材料或操作以免使本发明的方面混淆。
上文关于特定实施例描述了益处、优点和对问题的解决方案。然而，益处、优点和对问题的解决方案以及可能造成任何益处、优点或解决方案发生或变得更加明显的任何元素可以不被解释为任何或全部权利要求中的至关重要的、所需要的或基本特征或元素。
已经阅读本发明的所属领域的技术人员将认识到可以在不脱离本发明的范围的情况下对实施例作出改变和修改。应了解在本文中示出且描述的特定实施方案可以说明本发明并且可以并非意图以任何方式限制本发明的范围。本文中所公开的本发明的实施例的其它变化可以在所附权利要求书的范围内。
虽然本说明书含有许多细节，但这些不应解释为对本发明的范围或可要求何种内容的限制，而是解释为对本发明的特定实施方案特定的特征的描述。本文中的标题可以并非意图限制本发明、本发明的实施例或标题下所公开的其它事项。
如本文所使用，术语“包括”或其任何其它变化可以意图涵盖非排他性的包含物，使得包括一列元件的过程、方法、制品或设备不仅包括那些元件，而是可以包括并未明确地列出的或并非此类过程、方法、制品或设备固有的其它元件。另外，本文中描述的元件并不是实践本发明所必需的，除非明确地描述为基本的或至关重要的。
本文中，术语“或”可以意图是包含性的，其中“A或B”包括A或B并且还包括A和B。
本文所使用的术语仅出于描述特定实施例的目的，且并不意图限制本发明。除非上下文另外明确指示，否则如本文所用的单数形式“一(a/an)”和“所述”也可以意图包括复数形式。另外，将另外理解术语“包括(comprises或comprising)”当在本说明书(可以包括本文中所附的权利要求书)中使用时指定所陈述特征、整数、步骤、操作、元件或组件的存在，但并不排除一种或多种其它特征、整数、步骤、操作、元件、组件或其群组的存在或添加。
所附权利要求中的所有方法或步骤加功能元件的对应结构、材料、动作以及等效物可以意图包括用于结合如特定地主张的其它所主张的元件执行功能的任何结构、材料或动作。

Claims (20)

1.一种延迟单元，其特征在于，包括：
跨导级，所述跨导级被配置成将差分输入电压信号转换成差分输出电流信号，其中所述跨导级包括：
耦合在源退化配置中的第一晶体管和第二晶体管的差分对；
与可调谐的电阻器网络并联耦合的负电阻网络；以及
与所述负电阻网络并联耦合的分流电感电路系统。
2.根据权利要求1所述的延迟单元，其特征在于，另外包括跨阻抗级，所述跨阻抗级被配置成将从所述跨导级接收的所述差分输出电流信号转换成差分输出电压信号，其中所述跨阻抗级包括与第一分流电感电路串联耦合的第一跨阻抗放大器。
3.根据权利要求2所述的延迟单元，其特征在于，所述跨阻抗级另外包括与第二分流电感电路串联耦合的第二跨阻抗放大器，其中所述第一跨阻抗放大器包括N型反馈放大器，并且其中所述第二跨阻抗放大器包括P型反馈放大器，并且其中所述第一分流电感电路和第二分流电感电路各自包括与电感器电路并联耦合的电流源。
4.根据权利要求1所述的延迟单元，其特征在于，所述分流电感电路系统包括与电感器电路并联耦合的电流源。
5.根据权利要求4所述的延迟单元，其特征在于，所述电感器电路是无电感的。
6.根据权利要求4所述的延迟单元，其特征在于，所述电感器电路包括：
晶体管；
耦合在栅极电极与所述晶体管的另一电极之间的第一电阻器；以及
耦合在所述栅极电极与可调谐的偏置电压之间的第二电阻器。
7.根据权利要求1所述的延迟单元，其特征在于，所述负电阻网络包括：
第一晶体管和第二晶体管，所述第一晶体管和第二晶体管的栅极电极被配置成接收所述差分输入电压信号；以及
交叉耦合的第三晶体管和第四晶体管，所述第三晶体管和第四晶体管的栅极电极连接到所述分流电感电路系统，其中所述第一晶体管的源极电极连接到所述第三晶体管的漏极电极，并且其中所述第二晶体管的源极电极连接到所述第四晶体管的漏极电极。
8.根据权利要求7所述的延迟单元，其特征在于，所述可调谐的电阻器网络连接在所述交叉耦合的第三晶体管和第四晶体管的所述栅极电极之间，其中所述可调谐的电阻器网络配置有可变的有效电阻。
9.根据权利要求2所述的延迟单元，其特征在于，所述跨导级配置有在所述差分输入电压信号上用右半平面零和左手侧平面极点产生全部通过响应的第一传递函数，其中所述跨阻抗级配置有具有另一右半平面零的第二传递函数。
10.一种通信接收器均衡器，其特征在于，包括：
第一延迟单元，所述第一延迟单元被配置成接收第一电压信号并且输出相对于第一电压信号在时间上延迟的第二电压信号；
第二延迟单元，所述第二延迟单元被配置成接收所述第二电压信号并且输出相对于所述第二电压信号在时间上延迟的第三电压信号；
第一分接头倍增器，所述第一分接头倍增器被配置成通过第一均衡系数倍增所述第二电压信号以用于作为倍增的第二电压信号输出；
第二分接头倍增器，所述第二分接头倍增器被配置成通过第二均衡系数倍增所述第三电压信号以用于作为倍增的第三电压信号输出；以及
求和电路，所述求和电路被配置成对所述倍增的第二电压信号和所述倍增的第三电压信号进行求和以产生均衡的输出信号，
其中所述第一延迟单元和第二延迟单元各自包括：
跨导级，所述跨导级被配置成将所述第一电压信号转换成输出电流信号，其中所述跨导级包括：
耦合在源退化配置中的一对第一晶体管和第二晶体管；
与可调谐的电阻器网络并联耦合的负电阻网络；以及
与所述负电阻网络并联耦合的分流电感电路系统；以及
跨阻抗级，所述跨阻抗级被配置成将从所述跨导级接收的所述输出电流信号转换成输出电压信号，其中所述跨阻抗级包括与第一分流电感电路串联耦合的第一跨阻抗放大器。
11.根据权利要求10所述的通信接收器均衡器，其特征在于，所述跨阻抗级另外包括与第二分流电感电路串联耦合的第二跨阻抗放大器，其中所述第一跨阻抗放大器包括N型反馈放大器，并且其中所述第二跨阻抗放大器包括P型反馈放大器，并且其中所述第一分流电感电路和第二分流电感电路各自包括与电感器电路并联耦合的电流源。
12.根据权利要求10所述的通信接收器均衡器，其特征在于，所述分流电感电路系统包括与电感器电路并联耦合的电流源。
13.根据权利要求12所述的通信接收器均衡器，其特征在于，所述电感器电路包括：
晶体管；
耦合在栅极电极与所述晶体管的另一电极之间的第一电阻器；以及
耦合在所述栅极电极与可调谐的偏置电压之间的第二电阻器。
14.根据权利要求10所述的通信接收器均衡器，其特征在于，所述负电阻网络包括：
第一晶体管和第二晶体管，所述第一晶体管和第二晶体管的栅极电极被配置成接收所述第一电压信号；以及
交叉耦合的第三晶体管和第四晶体管，所述第三晶体管和第四晶体管的栅极电极连接到所述分流电感电路系统，其中所述第一晶体管的源极电极连接到所述第三晶体管的漏极电极，并且其中所述第二晶体管的源极电极连接到所述第四晶体管的漏极电极，
其中所述可调谐的电阻器网络连接在所述交叉耦合的第三晶体管和第四晶体管的所述栅极电极之间，并且其中所述可调谐的电阻器网络配置有可变的有效电阻。
15.根据权利要求10所述的通信接收器均衡器，其特征在于，所述跨导级配置有在所述第一电压信号上用右半平面零和左手侧平面极点产生全部通过响应的第一传递函数，其中所述跨阻抗级配置有具有另一右半平面零的第二传递函数。
16.根据权利要求10所述的通信接收器均衡器，其特征在于，另外包括：
预先滤波线性均衡器，所述预先滤波线性均衡器被配置成(1)接收具有固有符号间干扰特性的所传输信号和(2)输出所述第一电压信号；以及
决策反馈均衡器和有限脉冲响应滤波器，所述决策反馈均衡器和有限脉冲响应滤波器被配置成接收均衡过的输出信号。
17.根据权利要求10所述的通信接收器均衡器，其特征在于，另外包括第三分接头倍增器，所述第三分接头倍增器被配置成通过第三均衡系数倍增所述第一电压信号以用于作为倍增的第一电压信号输出，其中所述求和电路被另外配置成对所述倍增的第一电压信号和所述倍增的第一电压信号和第二电压信号进行求和以产生所述均衡的输出信号。
18.一种数据处理系统，其特征在于，包括：
处理器；
耦合到所述处理器的存储器子系统；以及
经由串行通信信道耦合到所述处理器的外围装置，其中所述外围装置另外包括通信接收器均衡器，所述通信接收器均衡器包括：
第一延迟单元，所述第一延迟单元被配置成从所述串行通信信道接收第一电压信号并且输出相对于所述第一电压信号在时间上延迟的第二电压信号；
第二延迟单元，所述第二延迟单元被配置成接收所述第二电压信号并且输出相对于所述第二电压信号在时间上延迟的第三电压信号；
第一分接头倍增器，所述第一分接头倍增器被配置成通过第一均衡系数倍增所述第二电压信号以用于作为倍增的第二电压信号输出；
第二分接头倍增器，所述第二分接头倍增器被配置成通过第二均衡系数倍增所述第三电压信号以用于作为倍增的第三电压信号输出；以及
求和电路，所述求和电路被配置成对所述倍增的第二电压信号和所述倍增的第三电压信号进行求和以产生均衡的输出信号，其中所述均衡的输出信号是所述第一电压信号的均衡的版本，
其中所述第一延迟单元和第二延迟单元各自包括：
跨导级，所述跨导级被配置成将所述第一电压信号转换成输出电流信号，其中所述跨导级包括：
耦合在源退化配置中的第一晶体管和第二晶体管的差分对；
与可调谐的电阻器网络并联耦合的负电阻网络；以及
与所述负电阻网络并联耦合的分流电感电路系统；以及
跨阻抗级，所述跨阻抗级被配置成将从所述跨导级接收的所述输出电流信号转换成输出电压信号，其中所述跨阻抗级包括与第一分流电感电路串联耦合的第一跨阻抗放大器。
19.根据权利要求18所述的数据处理系统，其特征在于，所述跨阻抗级另外包括与第二分流电感电路串联耦合的第二跨阻抗放大器，其中所述第一跨阻抗放大器包括N型反馈放大器，并且其中所述第二跨阻抗放大器包括P型反馈放大器，并且其中所述第一分流电感电路和第二分流电感电路各自包括与电感器电路并联耦合的电流源，其中所述分流电感电路系统包括与电感器电路并联耦合的电流源，其中所述电感器电路包括：
晶体管；
耦合在栅极电极与所述晶体管的另一电极之间的第一电阻器；以及
耦合在所述栅极电极与可调谐的偏置电压之间的第二电阻器。
20.根据权利要求19所述的数据处理系统，其特征在于，所述负电阻网络包括：
第一晶体管和第二晶体管，所述第一晶体管和第二晶体管的栅极电极被配置成接收所述第一电压信号；以及
交叉耦合的第三晶体管和第四晶体管，所述第三晶体管和第四晶体管的栅极电极连接到所述分流电感电路系统，其中所述第一晶体管的源极电极连接到所述第三晶体管的漏极电极，并且其中所述第二晶体管的源极电极连接到所述第四晶体管的漏极电极，
其中所述可调谐的电阻器网络连接在所述交叉耦合的第三晶体管和第四晶体管的所述栅极电极之间，并且其中所述可调谐的电阻器网络配置有可变的有效电阻。
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