CN112272152B - 一种高速自适应判决反馈均衡器结构 - Google Patents

一种高速自适应判决反馈均衡器结构 Download PDF

Info

Publication number
CN112272152B
CN112272152B CN202011186327.4A CN202011186327A CN112272152B CN 112272152 B CN112272152 B CN 112272152B CN 202011186327 A CN202011186327 A CN 202011186327A CN 112272152 B CN112272152 B CN 112272152B
Authority
CN
China
Prior art keywords
nmos transistor
nmos
nmos tube
resistor
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011186327.4A
Other languages
English (en)
Other versions
CN112272152A (zh
Inventor
张长春
赵文斌
张桄华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing University of Posts and Telecommunications
Original Assignee
Nanjing University of Posts and Telecommunications
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing University of Posts and Telecommunications filed Critical Nanjing University of Posts and Telecommunications
Priority to CN202011186327.4A priority Critical patent/CN112272152B/zh
Publication of CN112272152A publication Critical patent/CN112272152A/zh
Application granted granted Critical
Publication of CN112272152B publication Critical patent/CN112272152B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/03433—Arrangements for removing intersymbol interference characterised by equaliser structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/03592—Adaptation methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Amplifiers (AREA)

Abstract

本发明公开了一种高速自适应判决反馈均衡器结构，该结构包括线性均衡器、第一电流模加法器、第二电流模加法器、第一放大器Gm1、第二放大器Gm2、IIRMUX、堆叠式MUX、DeMUX、第一输出缓冲、第二输出缓冲以及自适应控制模块。该结构为半速率结构，减小了反馈环路的反馈延迟,改善了自适应过程完成后的均衡效果，输出端具有预加重功能。本发明改进了已有的电路结构，并对电路模块进行性能优化和结构创新，减小了反馈环路的反馈延迟,改善了自适应过程完成后的均衡效果。此外，本发明具有工作速率高、自适应、可扩展性好等特点。

Description

一种高速自适应判决反馈均衡器结构
技术领域
本发明属于集成电路设计领域，具体涉及一种高速自适应判决反馈均衡器。
背景技术
近年来，随着大数据、云计算等技术的兴起，对数据在通信链路上的传输速率及数据中心吞吐率的要求一直在提高。串行通信因其结构简单且适合长距离传输的特点逐渐占据优势。当串行通信链路上的数据速率不断提高时，由于介质损耗和趋肤效应，高速信号在通过有损信道后会产生严重的衰减和码间干扰(ISI)。判决反馈均衡器(DFE)将前一码元经过判决器判决后按抽头系数叠加到下一码元上，能从时域上对信号进行ISI消除，因此在接收器电路中得到广泛应用。常见的全速率DFE结构和半速率DFE结构采用D触发器(DFF)作为判决器。为了正确地消除ISI，DFE的反馈环路的总延迟不能大于信号的一个周期T。DFF的时钟与数据间延迟以及建立时间等使上述条件变得很苛刻。常见的半速率结构对DFF等器件的工作速率及时钟速率的要求更低，但需要采用双通道结构，且每一通道内相邻码元仅有一个能被正确地消除ISI。最后需要通过MUX将两通道内的信号整合成一路被正确地消除ISI的信号。
由于信道未知且存在时变性，引入自适应结构能够提高DFE的适用性。常见的自适应算法有迫零算法、最小均方(LMS)算法、以及递归最小二乘(RLS)算法。为简化计算电路规模及便于数字电路实现，常采用符号-符号最小均方(Sign-sign LMS)算法。Sign-sign LMS算法是LMS算法的简化，其使用瞬时平方误差代替均方误差，并将均衡器输出数据信号和误差信号都符号化。Sign-sign LMS算法在不同码型(如“00”和“01”)时会因参考电压的设定而得出相反的结果。这将影响自适应过程的收敛。
此外，为弥补信道对信号造成的衰减，在输出端常采用预加重结构。预加重结构能够增加信号中的高频分量而保持低频分量不变，从而实现对信道高频衰减的补偿。由于信号的高频分量主要出现在信号边沿的变化处，预加重结构常通过增加信号跳变边沿处的幅度实现预加重功能。
发明内容
本发明针对上述背景技术存在的不足，提供一种高速自适应判决反馈均衡器结构，该结构为半速率结构，减小了反馈环路的反馈延迟,改善了自适应过程完成后的均衡效果，输出端具有预加重功能。
本发明是通过以下技术方案实现的，本发明包括：
一种高速自适应判决反馈均衡器，包括线性均衡器、第一电流模加法器、第二电流模加法器、第一放大器Gm1、第二放大器Gm2、IIR MUX、堆叠式MUX、DeMUX、第一输出缓冲、第二输出缓冲以及自适应控制模块；
所述线性均衡器两个输入端分别接外部数据信号以及自适应控制模块输出端的Vtune信号，线性均衡器的输出端接第一电流模加法器的一个输入端以及第二电流模加法器的一个输入端；所述第一电流模加法器的另一个输入端以及第二电流模加法器的另一个输入端都接自适应控制模块输出端的Ctap1信号，第一电流模加法器的输出端以及第二电流模加法器的输出端分别接第一放大器Gm1的输入端以及第二放大器Gm2的输入端；所述第一放大器Gm1的输出端以及第二放大器Gm2的输出端分别接堆叠式MUX的两个输入端；所述堆叠式MUX的另外三个输入端分别接DeMUX的两个输出端以及预设时钟控制信号，堆叠式MUX的输出端接DeMUX的两个输入端以及自适应控制模块的一个输入端；所述DeMUX的另一个输入端接预设时钟信号CK，DeMUX的另外五个输出端分别接IIR MUX的两个输入端、自适应控制模块的一个输入端、第一输出缓冲的一个输入端以及第二缓冲的一个输入端；所述第一输出缓冲的输出端以及第二输出缓冲的输出端都向外部输出数据信号；
所述堆叠式MUX包括第一MUX1以及第二MUX2，第一MUX1的三个输入端分别接第一放大器Gm1的输出端、第二放大器Gm2的输出端以及第二MUX2的输出端，第一MUX1的输出端接DeMUX的两个输入端以及自适应控制模块的一个输入端，所述第二MUX2的三个输入端分别接DeMUX的两个输出端以及预设时钟信号CK，第二MUX2的输出端接第一MUX1的一个输出端；
所述DeMUX包括第一Latch1、第二Latch2、第三Latch3、第四Latch4以及第五Latch5，所述第一Latch1的两个输入端分别接堆叠式MUX的输出端以及预设时钟信号CK，第一Latch1的输出端接第三Latch3的一个输入端，第三Latch3的另一个输入端接预设时钟信号CK，第三Latch3的输出端接自适应控制模块的一个输入端以及第一输出缓冲的输入端，第二Latch2的两个输入端分别接堆叠式MUX的输出端以及预设时钟信号CK，第二Latch2的输出端接第四Latch4的一个输入端，第四Latch4的另一个输入端接预设时钟信号CK，第四Latch4的输出端接第五Latch5的一个输入端，第五Latch5的另一个输入端接预设时钟信号CK，第五Latch5的输出端接第二输出缓冲的输入端。
进一步的，所述IIR MUX包括第零～七NMOS管NM0～NM7、第零电阻R0以及第一电阻R1；
所述第零NMOS管NM0的栅极以及第一NMOS管NM1的栅极接差分输入信号Vin1，第二NMOS管NM2的栅极以及第三NMOS管NM3的栅极接差分输入信号Vin2，所述第零电阻R0的一端、第六NMOS管NM6的栅极、第零NMOS管NM0的漏极、第二NMOS管NM2的漏极以及第一电阻R1的一端、第七NMOS管NM7的栅极、第三NMOS管NM3的漏极、第一NMOS管NM1的漏极接差分输出信号Vout1，时钟信号CK接第四NMOS管NM4的栅极，时钟信号CKN接第五NMOS管NM5的栅极，控制信号VC接第六NMOS管NM6的源极、漏极以及第七NMOS管NM7的源极、漏极；第零电阻R0的一端以及第一电阻R1的一端接电源电压VDD，第零电阻R0的另一端接第零NMOS管NM0的漏极、第二NMOS管NM2的漏极以及第六NMOS管NM6的栅极，第一电阻R1的另一端接第一NMOS管NM1的漏极、第三NMOS管NM3的漏极以及第七NMOS管NM7的栅极，第六NMOS管NM6的源极接第六NMOS管NM6的漏极、第七NMOS管NM7的源极以及第七NMOS管NM7的漏极，第零NMOS管NM0的源极接第一NMOS管NM1的源极以及第四NMOS管NM4的漏极，第二NMOS管NM2的源极接第三NMOS管NM3的源极以及第五NMOS管NM5的漏极，第四NMOS管NM4的源极接地，第五NMOS管NM5的源极接地，第零NMOS管NM0～第七NMOS管NM7的衬底接地；
进一步的，所述DeMUX包括第一Latch1、第二Latch2、第三Latch3、第四Latch4以及第五Latch5；
第一Latch1以及第二Latch2包括第二～四电阻R2～R4、第零电感L0、第一电感L1以及第八～十三NMOS管NM8～NM13；
第三Latch3、第四Latch4以及第五Latch5包括第五电阻R5、第六电阻R6以及第十四～十九NMOS管NM14～NM19；
所述第八NMOS管NM8的栅极以及第九NMOS管NM9的栅极接差分输入信号Vin3，所述第三电阻R3的一端、第八NMOS管NM8的漏极、第十NMOS管NM10的栅极、第十一NMOS管NM11的漏极以及第四电阻R4的一端、第九NMOS管NM9的漏极、第十NMOS管NM10的漏极、第十一NMOS管NM11的栅极接差分输出信号Vout2，所述第十二NMOS管NM12的栅极接时钟信号CK，第十三NMOS管NM13的栅极接时钟信号CKN；所述第二电阻R2的一端接电源电压VDD，第二电阻R2的另一端接第零电感L0的一端以及第一电感L1的一端，所述第零电感L0的另一端接第三电阻R3的一端，第一电感L1的另一端接第四电阻R4的一端，所述第三电阻R3的另一端接第八NMOS管NM8的漏极、第十NMOS管NM10的栅极以及第十一NMOS管NM11的漏极，第四电阻R4的另一端接第九NMOS管NM9的漏极、第十NMOS管NM10的漏极以及第十一NMOS管NM11的栅极，所述第八NMOS管NM8的源极接第九NMOS管NM9的源极以及第十二NMOS管NM12的漏极，第十NMOS管NM10的源极接第十一NMOS管NM11的源极以及第十三NMOS管NM13的漏极，第十二NMOS管NM12的源极接地，第十三NMOS管NM13的源极接地；
所述第十四NMOS管NM14的栅极以及第十五NMOS管NM15的栅极接差分输入信号Vin4，所述第五电阻R5的一端、第十四NMOS管NM14的漏极、第十六NMOS管NM16的栅极、第十七NMOS管NM17的漏极以及第六电阻R6的一端、第十五NMOS管NM15的漏极、第十六NMOS管NM16的漏极、第十七NMOS管NM17的栅极接差分输出信号Vout3，所述第十八NMOS管NM18的栅极接时钟信号CK，第十九NMOS管NM19的栅极接时钟信号CKN；所述第五电阻R5的一端以及第六电阻R6的一端接电源电压VDD，第五电阻R5的另一端接第十四NMOS管NM14的漏极、第十六NMOS管NM16的栅极以及第十七NMOS管NM17的漏极，所述第六电阻R6的另一端接第十五NMOS管NM15的漏极、第十六NMOS管NM16的漏极以及第十七NMOS管NM17的栅极，所述第十四NMOS管NM14的源极接第十五NMOS管NM15的源极以及第十八NMOS管NM18的漏极，第十六NMOS管NM16的源极接第十七NMOS管NM17的源极以及第十九NMOS管NM19的漏极，第十八NMOS管NM18的源极接地，第十九NMOS管NM19的源极接地，第八～十九NMOS管NM8～NM19衬底接地。
进一步的，所述输出缓冲包括第七～十四电阻R7～R14、第二十～三十一NMOS管NM20～NM31、第零电容C0以及第一电容C1；
所述第二十NMOS管NM20的栅极以及第二十一NMOS管NM21的栅极接差分输入信号Vin5，所述第十一电阻R11的一端、第二十四NMOS管NM24的漏极、第二十六NMOS管NM26的漏极以及第十二电阻R12的一端、第二十五NMOS管NM25的漏极、第二十七NMOS管NM27的漏极接差分输出信号Vout4，所述第二十八NMOS管NM28的栅极接偏置电压信号Vb1，所述第二十九NMOS管NM29的栅极接偏置电压信号Vb2，第三十NMOS管NM30的栅极以及第三十一NMOS管NM31的栅极接偏置电压信号Vb3；所述第七～十二电阻R7～R12的一端都接电源电压VDD，第七电阻R7的另一端接第二十NMOS管NM20的漏极以及第二十二NMOS管NM22的栅极，第八电阻R8的另一端接第二十一NMOS管NM21的漏极以及第二十三NMOS管NM23的栅极，第二十NMOS管NM20的源极接第二十一NMOS管NM21的源极以及第二十八NMOS管NM28的漏极，第二十八NMOS管NM28的源极接地，第九电阻R9的另一端接第二十二NMOS管NM22的漏极、第二十四NMOS管NM24的栅极、第十三电阻R13的一端以及第一电容C1的一端，第十电阻R10的另一端接第二十三NMOS管NM23的漏极以及第二十七NMOS管NM27的栅极、第十四电阻R14的一端以及第零电容C0的一端，所述第二十二NMOS管NM22的源极接第二十三NMOS管NM23的源极以及第二十九NMOS管NM29的漏极，第二十九NMOS管NM29的源极接地，所述第十三电阻R13的另一端接第零电容C0的另一端以及第二十五NMOS管NM25的栅极，第十四电阻R14的另一端接第一电容C1的另一端以及第二十六NMOS管NM26的栅极，第十一电阻R11的另一端接第二十四NMOS管NM24的漏极以及第二十六NMOS管NM26的漏极，所述第二十四NMOS管NM24的源极接第二十五NMOS管NM25的源极以及第三十NMOS管NM30的漏极，第三十NMOS管NM30的源极接地，第十二电阻R12的另一端接第二十五NMOS管NM25的漏极以及第二十七NMOS管NM27的漏极，所述第二十六NMOS管NM26的源极接第二十七NMOS管NM27的源极以及第三十一NMOS管NM31的漏极，第三十一NMOS管NM31的源极接地，所述第二十～三十一NMOS管NM20～NM31的衬底接地。
进一步的，所述自适应控制模块包括第一～四灵敏放大器、第一MUX1、第二MUX2、第一异或门XOR1、第二异或门XOR2、五位加减计数器以及五位电流舵DAC；
所述第一灵敏放大器的正输入端接参考电压E-，所述第二灵敏放大器的正输入端接参考电压E+，所述第一灵敏放大器的负输入端、第二灵敏放大器的负输入端以及第三灵敏放大器的正输入端接数据信号d(n)，所述第三灵敏放大器的负输入端以及第四灵敏放大器的负输入端接参考电压Vth，所述第四灵敏放大器的正输入端接数据信号d(n-1)；
所述第一灵敏放大器的输出端以及第二灵敏放大器的输出端分别接第一MUX1的两个输入端，第三灵敏放大器的输出端接第一MUX1的另一个输入端以及第二异或门XOR2的一个输入端，第四灵敏放大器的输出端接第一异或门XOR1的一个输入端以及第二异或门XOR2的另一个输入端，第一MUX1的输出端接第一异或门XOR1的另一个输入端，第一异或门XOR1的输出端Vctrl信号接五位加减计数器的输入端，五位加减计数器的输出端五位信号接第二MUX2的一个五位信号输入端，第二MUX2的输出端五位信号接自身的另一个五位信号输入端以及五位电流舵DAC的五位信号输入端，预设时钟信号CK_a接第一～四灵敏放大器的时钟信号输入端、五位加减计数器的时钟信号输入端以及五位电流舵DAC的时钟信号输入端；
进一步的，所述线性均衡器包括第十五～第二十三电阻R15～R23、第二～第三电容C2～C3、第二～第三电感L2～L3第一可变电容Cvar1、以及第三十二～第四十二NMOS管NM32～NM42；
所述第二电容C2的一端、第十五电阻R15的一端、第三十九NMOS管NM39的栅极以及第三电容C3的一端、第十六电阻R16的一端、第四十NMOS管NM40的栅极接差分输入信号Vin6，所述第二十电阻R20的一端、第三十五NMOS管NM35的漏极、第三十九NMOS管NM39的漏极以及第二十一电阻R21的一端、第三十六NMOS管NM36的漏极、第四十NMOS管NM40的漏极接差分输出信号Vout4，所述第三十四NMOS管NM34的栅极接偏置电压信号Vb4，所述第三十七NMOS管NM37的栅极以及第三十八NMOS管NM38的栅极接偏置电压信号Vb5，所述第四十一NMOS管NM41的栅极以及第四十二NMOS管NM42的栅极接偏置电压信号Vb6，所述第一可变电容Cvar1的调节端接调谐电压信号Vtune，所述第十八电阻R18的一端、第十九电阻R19的一端、第二电感L2的一端以及第三电感L3的一端都接电源电压VDD，第十八电阻R18的另一端接第三十二NMOS管NM32的漏极以及第三十五NMOS管NM35的栅极，第十九电阻R19的另一端接第三十三NMOS管NM33的漏极以及第三十六NMOS管NM36的栅极，第二电容C2的另一端、第十五电阻R15的另一端以及第十七电阻R17的一端接第三十二NMOS管NM32的栅极，第三电容C3的另一端、第十六电阻R16的另一端以及第十七电阻R17的另一端接第三十三NMOS管NM33的栅极，第三十二NMOS管NM32的源极以及第三十三NMOS管NM33的源极接第三十四NMOS管NM34的漏极，第三十四NMOS管NM34的源极接地，第二电感L2的另一端接第二十电阻R20的另一端，第三电感L3的另一端接第二十一电阻R21的另一端，第三十五NMOS管NM35的源极接第一可变电容Cvar1的一端、第二十二电阻R22的一端以及第三十七NMOS管NM37的漏极，第三十六NMOS管NM36的源极接第一可变电容Cvar1的另一端、第二十二电阻R22的另一端以及第三十八NMOS管NM38的漏极，第三十七NMOS管NM37的源极接地，第三十八NMOS管NM38的源极接地，第三十九NMOS管NM39的源极接第二十三电阻R23的一端以及第四十一NMOS管NM41的漏极，第四十NMOS管NM40的源极接第二十三电阻R23的另一端以及第四十二NMOS管NM42的漏极，第四十一NMOS管NM41的源极接地，第四十二NMOS管NM42的源极接地；
进一步的，所述堆叠式MUX包括第二十四电阻R24、第二十五电阻R25、第四电感L4、第五电感L5以及第四十三～第五十二NMOS管NM43～NM52；
所述第四十三NMOS管NM43的栅极以及第四十四NMOS管NM44的栅极接差分输入信号Vin7，第四十五NMOS管NM45的栅极以及第四十六NMOS管NM46的栅极接差分输入信号Vin8，第四十七NMOS管NM47的栅极以及第四十八NMOS管NM48的栅极接差分输入信号Vin9，第四十九NMOS管NM49的栅极以及第五十NMOS管NM50的栅极接差分输入信号Vin10，第二十四电阻R24的一端、第四十三NMOS管NM43的漏极、第四十五NMOS管NM45的漏极以及第二十五电阻R25的一端、第四十六NMOS管NM46的漏极、第四十四NMOS管NM45的漏极接差分输出信号Vout6，第五十一NMOS管NM51的栅极接时钟信号CK，第五十二NMOS管NM52的栅极接时钟信号CKN；所述第四电感L4的一端以及第五电感L5的一端接电源电压VDD，第四电感L4的另一端接第二十四电阻R24的另一端，第五电感L5的另一端接第二十五电阻R25的另一端，第四十三NMOS管NM43的源极接第四十四NMOS管NM44的源极、第四十七NMOS管NM47的漏极以及第四十九NMOS管NM49的漏极，第四十五NMOS管NM45的源极接第四十六NMOS管NM46的源极、第四十八NMOS管NM48的漏极以及第五十NMOS管NM50的漏极，第四十七NMOS管NM47的源极以及第四十八NMOS管NM48的源极接第五十一NMOS管NM51的漏极，第四十九NMOS管NM49的源极以及第五十NMOS管NM50的源极接第五十二NMOS管NM52的漏极，第五十一NMOS管NM51的源极接地，第五十二NMOS管NM52的源极接地。
采用上述技术方案带来的有益效果包括：
本发明在现有技术及电路结构的基础上进行了改进与优化，通过精简和改进反馈环路上的电路结构减小了反馈环路的反馈延迟；通过引入码型检测结构改善了自适应过程的收敛；通过改进输出端缓冲结构使输出端具有预加重功能。
附图说明
图1是本发明的自适应判决反馈均衡器的结构框图；
图2是IIR MUX的电路图；
图3(a)和图3(b)分别是第一种Latch和第二种Latch的电路图；
图4是本发明的输出缓冲的电路图；
图5是本发明的自适应控制模块的结构框图；
图6是线性均衡器的电路图；
图7是堆叠式MUX的电路图；
图8(a)和图8(b)分别是该自适应判决反馈均衡器输入输出信号的仿真眼图；
图9是未预加重的输出信号和经输出缓冲后预加重的输出信号的仿真图；
图10是加法器支路尾电流的仿真图。
具体实施方式
下面结合说明书附图对本发明的具体实施方式作进一步详细的说明。
如图1所示，输入端线性均衡器能提供一定的高频增益从而弥补一部分信道造成的高频衰减。线性均衡器主要用于消除DFE不能消除的ISI前标分量。该线性均衡器结构如图6所示，自适应控制模块的输出电压信号Vtune通过调节第一可变电容Cvar1、的电容值改变其提供的高频增益。输入信号经线性均衡器后产生的输出信号分成两条通路进入各自通路上的加法器。DFE两条通路上的加法器相同，采用电流模结构。通过加法器，来自IIR MUX的延时反馈信号以抽头系数Ctap1的比例与线性均衡器的输出信号叠加，从而消除ISI后标分量。两条通路上的加法器的输出进入各自通路上的放大器。两条通路上的放大器具有不同的输出直流偏置以实现预测式功能。两个放大器的两路输出信号由堆叠式MUX复接成一路信号。堆叠式MUX根据前一码元选择相应通路上的信号。该通路上放大器直流偏置的设定能够相应削弱前一码元拖尾造成的影响，提高判决器对码元判断的准确性。堆叠式MUX的输出信号除了需进入自适应控制模块外，还经DeMUX产生奇偶两路信号。其中，除偶路信号还需进入自适应控制模块外，两路信号分别经过各自通路上的输出缓冲产生两路输出信号。该堆叠式MUX结构如图7所示，其功能与图1中MUX1及MUX2的组合结构的功能相同，但延迟较低。
图2为该DFE的反馈环路中用于产生反馈信号的IIR MUX的电路图。为使信号中相邻码元均能被正确地消除ISI，半速率结构下需要使用MUX将判决后的两路信号合并成一路信号。IIR抽头是为了应对信号长拖尾对FIR抽头数量的较高要求而提出的。IIR抽头对信号的长拖尾具有较好的削弱效果。IIR抽头具有低通结构。这里通过在MUX结构输出端增加可调MOS电容实现。由此得到的该IIR MUX能够根据控制信号VC的不同调节反馈信号以调节对ISI的削弱效果。
图3(a)和(b)分别为该DFE中组成DeMUX的两种Latch的电路图。图1中第一Latch1和第二Latch2为第一种Latch；第三Latch3、第四Latch4和第五Latch5为第二种Latch。堆叠式MUX和第一Latch1及第二Latch2的组合结构构成了半速率预测式结构主体。其中第一Latch1及第二Latch2需起到储值及截割作用。这里采用峰化电感提高其工作速度及灵敏度。负载端串接的第二电阻R2用于降低第一电感L1的输出共模电平，以使堆叠式MUX中MOS输入管(除时钟控制开关管)不进入线性区。第三Latch3、第四Latch4和第五Latch5不需要具备截割作用，因此不需要面积较大的电感。这里也将不必要的负载端串联电阻舍去。该DFE的第一抽头所需的反馈信号从第一Latch1和第二Latch2的输出端取得。自适应结构所需的输入数据信号从第一Latch1和第二Latch2的输入端及第三Latch3的输出端取得。类似的，通过增加Latch数量和加法器支路能够扩展该DFE的抽头数。
图4为该DFE中输出缓冲的电路图。输出缓冲部分采用了改进型的FT倍增结构。使用FT倍增结构能够等效减小输出缓冲中尺寸较大的输入对管的输入电容，从而提高输出缓冲的带宽。通过增加一级无源低通滤波器，使采用FT倍增结构的输出缓冲具有预加重功能。这里将一般FT倍增结构接共模电压的输入管改成接经无源低通滤波器后的信号。通过反极性叠加，输出信号的低频分量被抑制，信号中高频分量的比重等效增加。由此实现了信号的预加重。
如图5所示，自适应控制结构主要包括检测器、五位加减计数器及五位电流舵DAC。检测器由灵敏放大器、MUX及门电路组成。其中，E±为期望值；Vth为信号判决电平；CK_a为时钟信号，与数据速率成一定分频比(这里取16)。检测器通过灵敏放大器按一定分频比对d(n-1)、d(n)数据及d(n)与期望值的误差e(n)进行采样、符号化以及逻辑运算，从而得到代表抽头系数的变化方向的控制码Vctrl。该控制码Vctrl控制五位加减计数器输出数字码的增减方向。五位加减计数器的输出数字码又经五位电流舵DAC后产生与新抽头系数成正比的输出电流。检测器的另一个输出信号为码型检测信号Vcode。当其为高电平时，计数器才能正常计数；当其为低电平时，计数器的输出数字码保持，从而避免了自适应过程中因码型不同造成的干扰。
如图8(a)和图8(b)所示，该自适应判决反馈均衡器能够从衰减量及ISI较大、眼图基本闭合的输入信号中恢复出眼图张开度较大、抖动较小的输出数据信号，能够实现均衡功能。
如图9所示，经输出缓冲预加重后的输出信号的边沿与未加重前相比存在比较明显的过冲，由此可以抵消部分输出信号在传输过程中受到的衰减。由此，输出缓冲能够实现预加重功能。
如图10所示，与抽头系数正相关的加法器支路电流经约100ns后即基本稳定，由此，该判决反馈均衡器的自适应过程能够以较快的速度完成收敛。
以上所述仅是本发明的优选实施方式，应当指出：不能以此限定本发明的保护范围，在不脱离本发明原理的前提下，本技术领域的普通技术人员还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (4)

1.一种高速自适应判决反馈均衡器，其特征在于：包括线性均衡器、第一电流模加法器、第二电流模加法器、第一放大器Gm1、第二放大器Gm2、IIR MUX、堆叠式MUX、DeMUX、第一输出缓冲、第二输出缓冲以及自适应控制模块；
所述线性均衡器两个输入端分别接外部数据信号以及自适应控制模块输出端的Vtune信号，线性均衡器的输出端接第一电流模加法器的一个输入端以及第二电流模加法器的一个输入端；所述第一电流模加法器的另一个输入端以及第二电流模加法器的另一个输入端都接自适应控制模块输出端的Ctap1信号，第一电流模加法器的输出端以及第二电流模加法器的输出端分别接第一放大器Gm1的输入端以及第二放大器Gm2的输入端；所述第一放大器Gm1的输出端以及第二放大器Gm2的输出端分别接堆叠式MUX的两个输入端；所述堆叠式MUX的另外三个输入端分别接DeMUX的两个输出端以及预设时钟控制信号，堆叠式MUX的输出端接DeMUX的两个输入端以及自适应控制模块的一个输入端；所述DeMUX的另一个输入端接预设时钟信号CK，DeMUX的另外五个输出端分别接IIR MUX的两个输入端、自适应控制模块的一个输入端、第一输出缓冲的一个输入端以及第二缓冲的一个输入端；所述第一输出缓冲的输出端以及第二输出缓冲的输出端都向外部输出数据信号；
所述堆叠式MUX包括第一MUX1以及第二MUX2，第一MUX1的三个输入端分别接第一放大器Gm1的输出端、第二放大器Gm2的输出端以及第二MUX2的输出端，第一MUX1的输出端接DeMUX的两个输入端以及自适应控制模块的一个输入端，所述第二MUX2的三个输入端分别接DeMUX的两个输出端以及预设时钟信号CK，第二MUX2的输出端接第一MUX1的一个输出端；
所述DeMUX包括第一Latch1、第二Latch2、第三Latch3、第四Latch4以及第五Latch5，所述第一Latch1的两个输入端分别接堆叠式MUX的输出端以及预设时钟信号CK，第一Latch1的输出端接第三Latch3的一个输入端，第三Latch3的另一个输入端接预设时钟信号CK，第三Latch3的输出端接自适应控制模块的一个输入端以及第一输出缓冲的输入端，第二Latch2的两个输入端分别接堆叠式MUX的输出端以及预设时钟信号CK，第二Latch2的输出端接第四Latch4的一个输入端，第四Latch4的另一个输入端接预设时钟信号CK，第四Latch4的输出端接第五Latch5的一个输入端，第五Latch5的另一个输入端接预设时钟信号CK，第五Latch5的输出端接第二输出缓冲的输入端；
所述自适应控制模块包括第一~四灵敏放大器、第一MUX1、第二MUX2、第一异或门XOR1、第二异或门XOR2、五位加减计数器以及五位电流舵DAC；
所述第一灵敏放大器的正输入端接参考电压E-，所述第二灵敏放大器的正输入端接参考电压E+，所述第一灵敏放大器的负输入端、第二灵敏放大器的负输入端以及第三灵敏放大器的正输入端接数据信号d(n)，所述第三灵敏放大器的负输入端以及第四灵敏放大器的负输入端接参考电压Vth，所述第四灵敏放大器的正输入端接数据信号d（n-1）；
所述第一灵敏放大器的输出端以及第二灵敏放大器的输出端分别接第一MUX1的两个输入端，第三灵敏放大器的输出端接第一MUX1的另一个输入端以及第二异或门XOR2的一个输入端，第四灵敏放大器的输出端接第一异或门XOR1的一个输入端以及第二异或门XOR2的另一个输入端，所述第一MUX1的输出端接第一异或门XOR1的另一个输入端，第一异或门XOR1的输出端Vctrl信号接五位加减计数器的输入端，五位加减计数器的输出端五位信号接第二MUX2的一个五位信号输入端，第二MUX2的输出端五位信号接自身的另一个五位信号输入端以及五位电流舵DAC的五位信号输入端，所述第一~四灵敏放大器的时钟信号输入端、五位加减计数器的时钟信号输入端以及五位电流舵DAC的时钟信号输入端接预设时钟信号CK_a。
2.根据权利要求1所述的一种高速自适应判决反馈均衡器，其特征在于：所述IIR MUX包括第零~七NMOS管NM0~ NM7、第零电阻R0以及第一电阻R1；
所述第零NMOS管NM0的栅极以及第一NMOS管NM1的栅极接差分输入信号Vin1， 第二NMOS管NM2的栅极以及第三NMOS管NM3的栅极接差分输入信号Vin2，所述第零电阻R0的一端、第六NMOS管NM6的栅极、第零NMOS管NM0的漏极、第二NMOS管NM2的漏极以及第一电阻R1的一端、第七NMOS管NM7的栅极、第三NMOS管NM3的漏极、第一NMOS管NM1的漏极接差分输出信号Vout1，时钟信号CK接第四NMOS管NM4的栅极，时钟信号CKN接第五NMOS管NM5的栅极，控制信号VC接第六NMOS管NM6的源极、漏极以及第七NMOS管NM7的源极、漏极；第零电阻R0的一端以及第一电阻R1的一端接电源电压VDD，第零电阻R0的另一端接第零NMOS管NM0的漏极、第二NMOS管NM2的漏极以及第六NMOS管NM6的栅极，第一电阻R1的另一端接第一NMOS管NM1的漏极、第三NMOS管NM3的漏极以及第七NMOS管NM7的栅极，第六NMOS管NM6的源极接第六NMOS管NM6的漏极、第七NMOS管NM7的源极以及第七NMOS管NM7的漏极，第零NMOS管NM0的源极接第一NMOS管NM1的源极以及第四NMOS管NM4的漏极，第二NMOS管NM2的源极接第三NMOS管NM3的源极以及第五NMOS管NM5的漏极，第四NMOS管NM4的源极接地，第五NMOS管NM5的源极接地，第零NMOS管NM0~第七NMOS管NM7的衬底接地。
3.根据权利要求1所述的一种高速自适应判决反馈均衡器，其特征在于：所述DeMUX包括第一Latch1、第二Latch2、第三Latch3、第四Latch4以及第五Latch5；
所述第一Latch1以及第二Latch2包括第二~四电阻R2~R4、第零电感L0、第一电感L1以及第八~十三NMOS管NM8~NM13；
所述第三Latch3、第四Latch4以及第五Latch5包括第五电阻R5、第六电阻R6以及第十四~十九NMOS管NM14~NM19；
所述第八NMOS管NM8的栅极以及第九NMOS管NM9的栅极接差分输入信号Vin3，所述第三电阻R3的一端、第八NMOS管NM8的漏极、第十NMOS管NM10的栅极、第十一NMOS管NM11的漏极以及第四电阻R4的一端、第九NMOS管NM9的漏极、第十NMOS管NM10的漏极、第十一NMOS管NM11的栅极接差分输出信号Vout2，所述第十二NMOS管NM12的栅极接时钟信号CK， 第十三NMOS管NM13的栅极接时钟信号CKN；所述第二电阻R2的一端接电源电压VDD，第二电阻R2的另一端接第零电感L0的一端以及第一电感L1的一端，所述第零电感L0的另一端接第三电阻R3的一端，第一电感L1的另一端接第四电阻R4的一端，所述第三电阻R3的另一端接第八NMOS管NM8的漏极、第十NMOS管NM10的栅极以及第十一NMOS管NM11的漏极，第四电阻R4的另一端接第九NMOS管NM9的漏极、第十NMOS管NM10的漏极以及第十一NMOS管NM11的栅极，所述第八NMOS管NM8的源极接第九NMOS管NM9的源极以及第十二NMOS管NM12的漏极，第十NMOS管NM10的源极接第十一NMOS管NM11的源极以及第十三NMOS管NM13的漏极，第十二NMOS管NM12的源极接地，第十三NMOS管NM13的源极接地；
所述第十四NMOS管NM14的栅极以及第十五NMOS管NM15的栅极接差分输入信号Vin4，所述第五电阻R5的一端、第十四NMOS管NM14的漏极、第十六NMOS管NM16的栅极、第十七NMOS管NM17的漏极以及第六电阻R6的一端、第十五NMOS管NM15的漏极、第十六NMOS管NM16的漏极、第十七NMOS管NM17的栅极接差分输出信号Vout3，所述第十八NMOS管NM18的栅极接时钟信号CK， 第十九NMOS管NM19的栅极接时钟信号CKN；所述第五电阻R5的一端以及第六电阻R6的一端接电源电压VDD，第五电阻R5的另一端接第十四NMOS管NM14的漏极、第十六NMOS管NM16的栅极以及第十七NMOS管NM17的漏极，所述第六电阻R6的另一端接第十五NMOS管NM15的漏极、第十六NMOS管NM16的漏极以及第十七NMOS管NM17的栅极，所述第十四NMOS管NM14的源极接第十五NMOS管NM15的源极以及第十八NMOS管NM18的漏极，第十六NMOS管NM16的源极接第十七NMOS管NM17的源极以及第十九NMOS管NM19的漏极，第十八NMOS管NM18的源极接地，第十九NMOS管NM19的源极接地，第八~十九NMOS管NM8~NM19衬底接地。
4.根据权利要求1所述的一种高速自适应判决反馈均衡器，其特征在于：所述第一输出缓冲和第二输出缓冲包括第七~十四电阻R7~R14、第二十~三十一NMOS管NM20~NM31、第零电容C0以及第一电容C1；
所述第二十NMOS管NM20的栅极以及第二十一NMOS管NM21的栅极接差分输入信号Vin5，所述第十一电阻R11的一端、第二十四NMOS管NM24的漏极、第二十六NMOS管NM26的漏极以及第十二电阻R12的一端、第二十五NMOS管NM25的漏极、第二十七NMOS管NM27的漏极接差分输出信号Vout4，所述第二十八NMOS管NM28的栅极接偏置电压信号Vb1，所述第二十九NMOS管NM29的栅极接偏置电压信号Vb2，第三十NMOS管NM30的栅极以及第三十一NMOS管NM31的栅极接偏置电压信号Vb3；所述第七~十二电阻R7~R12的一端都接电源电压VDD，第七电阻R7的另一端接第二十NMOS管NM20的漏极以及第二十二NMOS管NM22的栅极，第八电阻R8的另一端接第二十一NMOS管NM21的漏极以及第二十三NMOS管NM23的栅极，第二十NMOS管NM20的源极接第二十一NMOS管NM21的源极以及第二十八NMOS管NM28的漏极，第二十八NMOS管NM28的源极接地，第九电阻R9的另一端接第二十二NMOS管NM22的漏极、第二十四NMOS管NM24的栅极、第十三电阻R13的一端以及第一电容C1的一端，第十电阻R10的另一端接第二十三NMOS管NM23的漏极以及第二十七NMOS管NM27的栅极、第十四电阻R14的一端以及第零电容C0的一端，所述第二十二NMOS管NM22的源极接第二十三NMOS管NM23的源极以及第二十九NMOS管NM29的漏极，第二十九NMOS管NM29的源极接地，所述第十三电阻R13的另一端接第零电容C0的另一端以及第二十五NMOS管NM25的栅极，第十四电阻R14的另一端接第一电容C1的另一端以及第二十六NMOS管NM26的栅极，第十一电阻R11的另一端接第二十四NMOS管NM24的漏极以及第二十六NMOS管NM26的漏极，所述第二十四NMOS管NM24的源极接第二十五NMOS管NM25的源极以及第三十NMOS管NM30的漏极，第三十NMOS管NM30的源极接地，第十二电阻R12的另一端接第二十五NMOS管NM25的漏极以及第二十七NMOS管NM27的漏极，所述第二十六NMOS管NM26的源极接第二十七NMOS管NM27的源极以及第三十一NMOS管NM31的漏极，第三十一NMOS管NM31的源极接地，所述第二十~三十一NMOS管NM20~NM31的衬底接地。
CN202011186327.4A 2020-10-30 2020-10-30 一种高速自适应判决反馈均衡器结构 Active CN112272152B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011186327.4A CN112272152B (zh) 2020-10-30 2020-10-30 一种高速自适应判决反馈均衡器结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011186327.4A CN112272152B (zh) 2020-10-30 2020-10-30 一种高速自适应判决反馈均衡器结构

Publications (2)

Publication Number Publication Date
CN112272152A CN112272152A (zh) 2021-01-26
CN112272152B true CN112272152B (zh) 2022-10-14

Family

ID=74344307

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011186327.4A Active CN112272152B (zh) 2020-10-30 2020-10-30 一种高速自适应判决反馈均衡器结构

Country Status (1)

Country Link
CN (1) CN112272152B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115149968B (zh) * 2022-06-27 2023-07-18 北京大学 一种基于码型选择的均衡器、驱动器及均衡方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106209709A (zh) * 2016-07-15 2016-12-07 中国电子科技集团公司第五十八研究所 一种适用于高速串行接口的线性均衡器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106982182A (zh) * 2017-04-18 2017-07-25 南京邮电大学 一种高速自适应判决反馈均衡器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106209709A (zh) * 2016-07-15 2016-12-07 中国电子科技集团公司第五十八研究所 一种适用于高速串行接口的线性均衡器

Also Published As

Publication number Publication date
CN112272152A (zh) 2021-01-26

Similar Documents

Publication Publication Date Title
CN107070824B (zh) 通信接收器均衡器
US10313165B2 (en) Finite impulse response analog receive filter with amplifier-based delay chain
US9014318B2 (en) Self-calibrating continuous-time equalization
EP2119156B1 (en) Adaptive continuous-time equalizer for correcting the first post-cursor isi
US20020186048A1 (en) Method and circuit for pre-emphasis equalization in high speed data communications
WO2018067666A1 (en) Reduced complexity precomputation for decision feedback equalizer
US9973356B1 (en) Slicer and decision feedback equalization circuitry
CN110858824B (zh) 用于时钟恢复的基于预补偿器的量化
CN112787963B (zh) 自适应判决反馈均衡的信号处理方法、装置及系统
US7411422B2 (en) Driver/equalizer with compensation for equalization non-idealities
CN112272152B (zh) 一种高速自适应判决反馈均衡器结构
Sredojevic et al. Fully digital transmit equalizer with dynamic impedance modulation
Hollis et al. Self-calibrating continuous-time equalization targeting inter-symbol interference
CN116346554A (zh) 一种可控码间串扰的双二进制数据传输装置
Hadei et al. A novel adaptive channel equalization method using variable step size partial rank algorithm
US7053688B2 (en) Constrained coefficient adaptation for continuous-time equalizers
CN114615112B (zh) 一种基于fpga的信道均衡器、网络接口以及网络设备
CN115149968B (zh) 一种基于码型选择的均衡器、驱动器及均衡方法
Fick et al. A 25 Gb/s 470 μW active inductor equalizer for ground referenced signaling receivers
Kim et al. Channel Equalization for High-speed applications using MATLAB
Forghani et al. Circuit bandwidth requirements for NRZ and PAM4 signals
CN116016060A (zh) 一种用于高速串行链路的接收机模拟前端多级均衡器
Grafakos An LMS-based Equalizer for a PMF-based Telecommunications Application
Kim et al. Compensation of undesired channel effects by frequency domain optimization of pre-emphasis filter for over Gbps signaling
CN116488971A (zh) 一种负电容均衡器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant