CN106982182A - 一种高速自适应判决反馈均衡器 - Google Patents
一种高速自适应判决反馈均衡器 Download PDFInfo
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Abstract
本发明涉及一种高速自适应判决反馈均衡器，采用全新电路结构设计，在较高速率数据输入的条件下，能够有效实现数据均衡的效果，可以得到较完美的输出数据，并且其中采用奇偶双数据信道，实现双通道半速率结构，降低了设计难度；而且所设计数字自适应电路基于符号‑符号最小均方算法，采用互补逻辑数字电路来实现，使得电路设计比较简单，易于实现。
Description
技术领域
本发明涉及一种高速自适应判决反馈均衡器，属于半导体集成电路技术领域。
背景技术
近年来，无论是从应用的角度，还是从集成电路工艺水平的角度，对数据传输速率、通信带宽的要求一直在增加。而致据传输主要受数据处理器性能与传输信道的影响，前者随着工艺技术水平的提高己经得到了极大的发展，后者通常采用在收发端引入均衡的方法，来补偿信道非理想特性对数据传输质量的影响。由于PCB板连线的非理想性，当数据速率持续提高，特别是在传输数据达到吉赫兹以上的时候，趋肤效应、传输线阻抗非连续造成的信号反射以及电介质损耗等因素从而导致所传送的数据出现严重的失真称之为码间干扰(Inter-symbol Interference，ISI)，不处理在接收机中会造成数据误码。ISI通常是通过在发送机中加入预加重或者自适应预加重电路来消除的。而预加重电路是通过减小低频信号的幅度来增加高频分量的相对幅度的，这样便导致在接收端接收到的信号幅度减小，并且同时增加了噪声功率，进而降低了接收信号的信噪比。
发明内容
本发明所要解决的技术问题是提供一种结构简洁，能够有效针对接收数据实现均衡的高速自适应判决反馈均衡器。
本发明为了解决上述技术问题采用以下技术方案：本发明设计了一种高速自适应判决反馈均衡器，包括半速率判决反馈电路和数字自适应电路，其中，半速率判决反馈电路包括第一电流模加法器、第二电流模加法器、第一电流模D触发器、第二电流模D触发器、第三电流模D触发器、第四电流模D触发器和电流模多路复用器；半速率判决反馈电路的输入端分别与第一电流模加法器其中一个输入端、第二电流模加法器其中一个输入端相连接，第一电流模加法器的输出端、第二电流模加法器的输出端分别连接第一电流模D触发器的输入端、第二电流模D触发器的输入端，第一电流模D触发器的输出端、第二电流模D触发器的输出端分别连接第三电流模D触发器的输入端、第四电流模D触发器的输入端，第一电流模加法器、第一电流模D触发器和第三电流模D触发器构成奇数据信道，第二电流模加法器、第二电流模D触发器和第四电流模D触发器构成偶数据信道；奇数据信道中第一电流模D触发器的输出端同时与数字自适应电路的输出端经乘法器与第二电流模加法器的其中一输入端相连接；偶数据信道中第二电流模D触发器的输出端同时与数字自适应电路的输出端经乘法器与第一电流模加法器的其中一输入端相连接；奇数据信道中第三电流模D触发器的输出端分别连接电流模多路复用器的其中一输入端，以及与预设乘法器系数输入端经乘法器与第一电流模加法器的另一输入端相连接；偶数据信道中第四电流模D触发器的输出端分别连接电流模多路复用器的另一输入端，以及与预设乘法器系数输入端经乘法器与第二电流模加法器的另一输入端相连接，第一电流模D触发器、第二电流模D触发器、第三电流模D触发器分别接收预设第一时钟控制信号，电流模多路复用器接收预设第二时钟控制信号；
数字自适应电路包括第一误差检测电路、第二误差检测电路、第三误差检测电路、第四误差检测电路、2选1数据选择器、异或门电路、6-bit上下计数器和分段式电流舵数模转换电路；其中，奇数据信道中第一电流模加法器的输出端同时分别与第一误差检测电路的负输入端、第二误差检测电路的正输入端、第三误差检测电路的正输入端相连接；预设第三时钟控制信号分别与第一误差检测电路时钟端、第二误差检测电路时钟端、第三误差检测电路时钟端、第四误差检测电路时钟端相连接；偶数据信道中第二电流模D触发器的输出端同时与第四误差检测电路的正输入端相连接；第一误差检测电路输出端、第二误差检测电路输出端分别与2选1数据选择器的两个输入端相连接，第三误差检测电路输出端与2选1数据选择器的控制端相连接；2选1数据选择器的输出端与第四误差检测电路的输出端分别与异或门电路的两输入端相连接，异或门电路的输出端与6-bit上下计数器的数据输入端相连接，6-bit上下计数器的时钟输入端接收预设第三时钟控制信号；6-bit上下计数器的输出端与分段式电流舵数模转换电路的输入端相连接，分段式电流舵数模转换电路的输出端即数字自适应电路的输出端。
作为本发明的一种优选技术方案：所述6-bit上下计数器包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器、第六数据选择器和加减进位控制链；其中，异或门输出端与加减进位控制链其中一输入端相连；加减进位控制链输出端与第一D触发器相连、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器的输入端连接；第一D触发器输出端与第一数据选择器输入端、加减进位控制链其中一输入端相连；第二D触发器输出端与第二数据数据选择器的输入端、加减进位控制链的其中一输入端相连；第三D触发器输出端与第三数据选择器的输入端、加减进位控制链的其中输入端连接；第三D触发器输出端与第三数据选择器的输入端、加减进位控制链其中一输入端相连；第四D触发器输出端与第四数据选择器的输入端、加减进位控制链的第二输入端相连；第五D触发器与第五数据选择器的输入端、加减进位控制链其中一输入端相连；第六数据选择器的输出端与第六数据选择器的输入端、加减进位控制链其中一输入端相连；第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器的钟控端接收预设第三时钟控制信号；第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器、第六数据选择器的另一输入端接收预设第一控制号；第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器的输出端与分段式电流舵数模转换电路的输入端相连接。
作为本发明的一种优选技术方案：所述分段式电流舵数模转换电路包括高3位温度译码器、低3位2进制译码器、第一D触发器、第二D触发器、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、带隙基准和电压转电流模块；6-bit上下计数器的输出端与高3位温度译码器、低三位温度译码器的输入端连接；高3位温度译码器的输出端与第一D触发器的输入端相连，低3位2进制译码器的输出端与第二D触发器输入端相连；第一D触发器其中一输出端与第九晶体管的栅极相连，第一D触发器另一个输出端与第七晶体管的栅极相连；第二D触发器的一个输出端第五晶体管的栅极相连，第二D触发器的另一个输出端与第三晶体管的栅极相连；带隙基准源输出与电压转电流模块输入端相连；电压转电流模块的输出端与第一晶体管、第二晶体管的删极相连；第一晶体管的漏断与第四晶体管的源端、第六晶体管的源极相连；第二晶体管的漏断与第八晶体管的源极、第十晶体管的源端相连；第四晶体管的漏断与第三晶体管的源端相连，第六晶体管的漏断与第五晶体管的源极相连，第八晶体管的漏极与第七晶体管的源级相连，第十晶体管的漏极与第九晶体管的源极相连；第四晶体管、第六晶体管栅极接收预设第二控制信号；第八晶体管、第十晶体管的栅极接收预设第三控制信号；第三晶体管的漏断与第七晶体管的漏断相连输出；第五晶体管的漏极与第九晶体管的漏极相连输出。
本发明所述一种高速自适应判决反馈均衡器采用以上技术方案与现有技术相比，具有以下技术效果：本发明设计的高速自适应判决反馈均衡器，采用全新电路结构设计，在较高速率数据输入的条件下，能够有效实现数据均衡的效果，可以得到较完美的输出数据，并且其中采用奇偶双数据信道，实现双通道半速率结构，降低了设计难度；而且所设计数字自适应电路基于符号-符号最小均方算法，采用互补逻辑数字电路来实现，使得电路设计比较简单，易于实现。
附图说明
图1是本发明所设计中半速率判决反馈电路示意图；
图2是本发明所设计中数字自适应电路示意图；
图3是本发明所设计中电流模加法器电路示意图；
图4是本发明所设计中电流模D触发器电路示意图；
图5是本发明所设计中电流模多路复用器电路示意图；
图6是本发明所设计中误差检测电路示意图；
图7是本发明所设计中6-bit上下计数器电路示意图；
图8是本发明所设计6-bit上下计数器中D触发器的电路示意图；
图9是本发明所设计中分段式电流舵数模转换电路的示意图。
具体实施方式
下面结合说明书附图对本发明的具体实施方式作进一步详细的说明。
本发明设计了一种高速自适应判决反馈均衡器，实际应用中，具体包括半速率判决反馈电路(DFE)和数字自适应电路(C_Adaptive)，其中，如图1所示，半速率判决反馈电路(DFE)包括第一电流模加法器(Add1)、第二电流模加法器(Add2)、第一电流模D触发器(MSDFF1)、第二电流模D触发器(MSDFF2)、第三电流模D触发器(MSDFF3)、第四电流模D触发器(MSDFF4)和电流模多路复用器(MUX)；半速率判决反馈电路(DFE)的输入端分别与第一电流模加法器(Add1)其中一个输入端、第二电流模加法器(Add2)其中一个输入端相连接，第一电流模加法器(Add1)的输出端、第二电流模加法器(Add2)的输出端分别连接第一电流模D触发器(MSDFF1)的输入端、第二电流模D触发器(MSDFF2)的输入端，第一电流模D触发器(MSDFF1)的输出端、第二电流模D触发器(MSDFF2)的输出端分别连接第三电流模D触发器(MSDFF3)的输入端、第四电流模D触发器(MSDFF4)的输入端，第一电流模加法器(Add1)、第一电流模D触发器(MSDFF1)和第三电流模D触发器(MSDFF3)构成奇数据信道，第二电流模加法器(Add2)、第二电流模D触发器(MSDFF2)和第四电流模D触发器(MSDFF4)构成偶数据信道；奇数据信道中第一电流模D触发器(MSDFF1)的输出端同时与数字自适应电路(C_Adaptive)的输出端经乘法器与第二电流模加法器(Add2)的其中一输入端相连接；偶数据信道中第二电流模D触发器(MSDFF2)的输出端同时与数字自适应电路(C_Adaptive)的输出端经乘法器与第一电流模加法器(Add1)的其中一输入端相连接；奇数据信道中第三电流模D触发器(MSDFF3)的输出端分别连接电流模多路复用器(MUX)的其中一输入端，以及与预设乘法器系数输入端经乘法器与第一电流模加法器(Add1)的另一输入端相连接；偶数据信道中第四电流模D触发器(MSDFF4)的输出端分别连接电流模多路复用器(MUX)的另一输入端，以及与预设乘法器系数输入端经乘法器与第二电流模加法器(Add2)的另一输入端相连接，第一电流模D触发器(MSDFF1)、第二电流模D触发器(MSDFF2)、第三电流模D触发器(MSDFF3)分别接收预设第一时钟控制信号(CLK_DFF)，电流模多路复用器(MUX)接收预设第二时钟控制信号(CLK_DFE)；如图2所示，数字自适应电路(C_Adaptive)包括第一误差检测电路(Error check1)、第二误差检测电路(Error check2)、第三误差检测电路(Error check3)、第四误差检测电路(Error check4)、2选1数据选择器(DMUX)、异或门电路(Xor)、6-bit上下计数器和分段式电流舵数模转换电路(IDAC)；其中，奇数据信道中第一电流模加法器(Add1)的输出端同时分别与第一误差检测电路(Error check1)的负输入端、第二误差检测电路(Error check2)的正输入端、第三误差检测电路(Error check3)的正输入端相连接；预设第三时钟控制信号(CLK_adap)分别与第一误差检测电路(Error check1)时钟端、第二误差检测电路(Error check2)时钟端、第三误差检测电路(Error check3)时钟端、第四误差检测电路(Error check4)时钟端相连接；偶数据信道中第二电流模D触发器(MSDFF2)的输出端同时与第四误差检测电路(Error check4)的正输入端相连接；第一误差检测电路(Error check1)输出端、第二误差检测电路(Error check2)输出端分别与2选1数据选择器(DMUX)的两个输入端相连接，第三误差检测电路(Error check3)输出端与2选1数据选择器(DMUX)的控制端相连接；2选1数据选择器(DMUX)的输出端与第四误差检测电路(Errorcheck4)的输出端分别与异或门电路(Xor)的两输入端相连接，异或门电路(Xor)的输出端与6-bit上下计数器的数据输入端相连接，6-bit上下计数器的时钟输入端接收预设第三时钟控制信号(CLK_adap)；6-bit上下计数器的输出端与分段式电流舵数模转换电路(IDAC)的输入端相连接，分段式电流舵数模转换电路(IDAC)的输出端即数字自适应电路(C_Adaptive)的输出端。上述技术方案所设计的高速自适应判决反馈均衡器，在实际应用中，待处理输入数据由半速率判决反馈电路(DFE)的输入端进行输入，最终处理结果由半速率判决反馈电路(DFE)中电流模多路复用器(MUX)的输出端进行输出，具体整体电路采用双通道半速率结构具体工作如下：输入数据分别进入奇偶两个数据信道，其中，奇数据信道中第一电流模D触发器(MSDFF1)输出端输出的数据Odd1，与偶数据信道中第四电流模D触发器(MSDFF4)输出端输出的数据Even2，反馈到偶数据信道中的第二电流模加法器(Add2)上来消除偶数据信道数据的第一、第二后标码间分量，得到偶数据信道均衡数据Even；同理偶数据信道中第二电流模D触发器(MSDFF2)输出端输出的数据Even1，与奇数据信道中第三电流模D触发器(MSDFF3)输出端输出的数据Odd2，反馈到奇数据信道中的第一电流模加法器(Add1)上来消除奇数据信道数据的第一、第二后标码间分量，得到奇数据信道的均衡数据Odd，最后均衡后的数据经过电流模多路复用器(MUX)得到最终的输出数据，实现数据的均衡。
如图2所示本发明所设计中数字自适应电路(C_Adaptive)示意图中，误差检测电路是对输入数据进行符号运算及误差检测即将差分输入的CML电平转化成CMOS逻辑电平；将半速率判决反馈电路(DFE)中的数据Odd输入到数字自适应电路(C_Adaptive)中进行误差判断。D+、D-为逻辑电平值，大小为期望数据的高低电平值，Even1为半速率判决反馈电路(DFE)、偶数据信道中第二电流模D触发器(MSDFF2)的输出数据，Vth为门限电平值(高于该电平为数字高电平“1”，低于该电平值为数字低电平“0”)。为了降低功耗输入时钟频率clk_adap为总输入时钟频率的4分频，即自适应数字模块时钟clk_adap工作频率为781.25MHZ。自适应数字模块的具体工作如下：
为了保证数字自适应模块的时序要求，将数据Odd同时经过误差检测电路对数据经行误差检测，输出2个误差Error+、Error-。当判断输入数据Odd符号为正时(Signe(Ln)为1)，数据选择器输出Error+；反之，判断输入数据Odd符号为负时(Sign(e(Ln))为0)数据选择器输出误差信号Error-。输出的误差符号与判决延迟信号Sign(d(Ln-1))通过异或门相乘，即来控制6-bit上下计数器的方向。6-bit上下计数器的输出数据经过分段式电流舵数模转换电路(IDAC)转化成电流输出，来控制半速率判决反馈电路(DFE)中各电流模加法器第一抽头的尾电流，从而实现数字自适应功能。
如此设计的高速自适应判决反馈均衡器，采用全新电路结构设计，在较高速率数据输入的条件下，能够有效实现数据均衡的效果，可以得到较完美的输出数据，并且其中采用奇偶双数据信道，实现双通道半速率结构，降低了设计难度；而且所设计数字自适应电路(C_Adaptive)基于符号-符号最小均方算法，采用互补逻辑数字电路来实现，使得电路设计比较简单，易于实现。
基于上述所设计高速自适应判决反馈均衡器技术方案的基础之上，本发明针对其中各个模块进行了具体的电路设计，其中所述第一电流模加法器(Add1)的结构与第二电流模加法器(Add2)的结构相同，如图3所示，电流模加法器中，NM1、NM2、NM3来提供尾电流来电流大小分别为ISS、C1ISS、C2ISS。系数C1、C2分别为第一码间后标分量、第二码间后标分量。输入差分对NM4、NM5接收经过信道衰减的数据；差分对NM6、NM7接收数据Even1来消除信道的第一码间分量；输入差分对NM8、NM9接收数据Odd2来消除信道的第二码间分量。其中C1ISS是通过IDAC输出电流来控制实现了自适应功能，而C2ISS是手动控制。而对应的偶通道的工作原理与寄通道的工作原理相同。相对于手动控制数字自适应对抽头系数的控制更加完美。为了提高加法器的工作速率，应该尽量的控制加法器的差分对尺寸，减少寄生电容，但是同时要保证加法器的输出带宽。
所述第一电流模D触发器(MSDFF1)、第二电流模D触发器(MSDFF2)、第三电流模D触发器(MSDFF3)、第四电流模D触发器(MSDFF4)四者的结构均相同，如图4所示，各个电流模D触发器在电路中起到信号判决与信号延时的作用，其性能的好坏关系到信号的均衡效果。该电流模D触发器是下降沿触发，输入的时钟信号clk为数据频率的一半。
电流模逻辑锁存器工作原理如下，通过晶体管NM1工作在饱和区，提供稳定的电流。由差分输入晶体管NM7、NM8组成采样电路对输入数据经行采样，由晶体管NM9、NM10构成交叉耦合对数据经行保持，由差分输入晶体管NM3、NM4组成时钟控制电路。当时钟信号clk为正时差分输入晶体管NM7、NM8工作数据进行采样，当输入时钟clk为负时晶体管NM9、NM10工作对数据进行保持。但是这种电路结构复杂、晶体管数量多、面积和化频功耗较大。
由电流模逻辑锁存器级联构成的D触发器结构又称为源级辑合逻辑D触发器。在时钟的正半周期，主锁存器工作在采样状态，差分晶体管NM7、NM8采样输入数据，而从锁存器工作在锁存状态,电路保持上个周期的输出；在时钟的负半周期，主锁存器锁存，不再接收输入信号而维持前半个周期所采样的信号值，从锁存器采样信号A，从而控制输出信号电平值。从而得到一个下降沿采样的触发器,这种结构能够很好地解决时钟与输入数据的竞争问题。两级锁存器均对数据进行恢复的特性，从而在设计中省去了专门的判决门限电路。反之，输入时钟取反得到上升沿D触发器。
如图5所示本发明所设计中电流模多路复用器电路示意图，具体工作如下：
如图1所示整体均衡器电路采用半速率结构，将输入信号分别送入奇、偶两个数据信道并且以半速率的速率经行交替处理，经过电流模D触发器判决延迟后得到的输出数据Even2、Odd2要经过电流模多路复用器(MUX)合成为一个全速率的数据。
电流模多路复用器(MUX)包括两对数据输入差分晶体管NM3、NM4和一对时钟输入差分晶体管NM5、NM6以及尾电流管NM0。电流模多路复用器(MUX)的控制时钟clk根据半速率DFE的时序关系来决定的，当时钟为髙电平时，偶数据信道数据有效，时钟为低电平时，奇数据信道数据有效，两路半速率信号交替输入，在输出端得到一个全速率信号。
所述第一误差检测电路(Error check1)的结构与所述第二误差检测电路(Errorcheck2)的结构相同，如图6所示，各个误差检测电路实际是一种高速触发器，是自适应电路中实现误差检测的重要电路。当时钟clk_adap为低电平时，尾电流管NM0关断，两对差分输入晶体管NM1、NM4，NM2、NM3截止，上拉PMOS晶体管PM2、PM3导通对S、R输出端充电，使输出节点S、R拉至高电平，误差检测器工作在锁存状态。当时钟clk_adap上升沿到来时，进入采样比较状态PM2、PM3截止，尾电流管NM0导通，差分输入管NM1、NM4，NM2、NM3接收输入信号，使左右两条支路同时放电S、R的电平均开始下降，且由于输入差分晶体管存在不平衡的输入电平所在支路放电速度不同，从而节点S、R的放电速度也不一样，由于在比较状态时输出端是由两个交叉耦合的反相器组成的，那么当节点S或R达到反相器的阈值电压时，另一个节点电压开始上升，最后锁定在一端为高电平而另一端为低电平，这样便完成了比较工作。
在本设计中増加输入晶体管和尾电流管的尺寸可提髙灵敏放大器的精度，但会増加前一级加法器的电容负载，减小带宽，同时也会増加功耗。因此，灵敏放大器晶体营尺寸的选取应特别注意。
如图7所示，所述6-bit上下计数器包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器、第六数据选择器和加减进位控制链；其中异或门(XOR)输出端与加减进位控制链其中一输入端相连；加减进位控制链输出端与第一D触发器相连、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器的输入端连接；第一D触发器输出端与第一数据选择器输入端、加减进位控制链其中一输入端相连；第二D触发器输出端与第二数据数据选择器的输入端、加减进位控制链的其中一输入端相连；第三D触发器输出端与第三数据选择器的输入端、加减进位控制链的其中输入端连接；第三D触发器输出端与第三数据选择器的输入端、加减进位控制链其中一输入端相连；第四D触发器输出端与第四数据选择器的输入端、加减进位控制链的第二输入端相连；第五D触发器与第五数据选择器的输入端、加减进位控制链其中一输入端相连；第六数据选择器的输出端与第六数据选择器的输入端、加减进位控制链其中一输入端相连；第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器的钟控端接收预设第三时钟控制信号；第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器、第六数据选择器的另一输入端接收预设第一控制号；第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器的输出端与分段式电流舵数模转换电路的输入端相连接。
为了节省设计开销，缩短设计周期，计数器的设计一般可采用标准数字设计流程实现，但是由于6-bit上下计数器的工作速率比较高，用标准的数字设计流程已经不能满足设计的需要。该模块采用手工设计版图的方式来完成该计数器的设计。该计数器是时钟clk_adap上升沿触发，信号up/down控制计数器的计数方向，当up/down为“1”时，计数器实现加法计数，当up/down为“0”时实现减法计数。进位链控制链模块由优化的组合逻辑电路构成，从而实现计数器的功能。在计数器的输出端，采用2选1数据选择器(DMUX)在预置数和计数值之间选择一个作为计数器的输出。Preset是自适应的开关信号，当自适应开关信号Preset为“0”时，表示自适应功能关断，计数器输出预置数P1-P6，预置数的值目标信道特性决定；当Preset为“1”时，表示自适应功能开启，计数器输出计数的值。该计数器的工作速率比较高，采用传统的D触发器不能满足设计的要求，因而该6-bit上下计数器中D触发器采用全定制设计的真单相时钟控制(True Single-Phase Clock，TSPC)触发器。
其中，如图8所示6-bit上下计数器中D触发器的电路示意图，即真单相时钟控制(True Single-Phase Clock，TSPC)触发器，TSPC D触发器包括3个动态反相器Y1、Y2、Y3和一个静态的反相器Y4；当时钟信号clk_adap为低电平时PM3导通对B点预充电至电源电压，晶体管NM3导通；当clk_adap上升沿到来时，此时节点B通过NM4、NM2进行放电，节点C通过NM5、NM3进行放电。当B点放电至NM3截止，PM4导通时，节点C点通过PM4进行充电，此时电路正常工作。因此设计此电路时必须保证B点的放电速度比C点的放点速度快，所以选择晶体管尺寸时NM4、NM2尽量大一点。
如图9所示，所述分段式电流舵数模转换电路(IDAC)包括高3位温度译码器、低3位2进制译码器、第一D触发器、第二D触发器、第一晶体管NM1、第二晶体管NM2、第三晶体管NM3、第四晶体管NM4、第五晶体管NM5、第六晶体管NM6、第七晶体管NM7、第八晶体管NM8、第九晶体管NM9、第十晶体管NM10、带隙基准和电压转电流模块；6-bit上下计数器的输出端与高3位温度译码器、低三位温度译码器的输入端连接；高3位温度译码器的输出端与第一D触发器的输入端相连，低3位2进制译码器的输出端与第二D触发器输入端相连；第一D触发器其中一输出端与第九晶体管NM9的栅极相连，第一D触发器另一个输出端与第七晶体管NM7的栅极相连；第二D触发器的一个输出端第五晶体管NM5的栅极相连，第二D触发器的另一个输出端与第三晶体管NM3的栅极相连；带隙基准源输出与电压转电流模块输入端相连；电压转电流模块的输出端与第一晶体管NM1、第二晶体管NM2的删极相连；第一晶体管NM1的漏断与第四晶体管NM4的源端、第六晶体管的源极相连；第二晶体管NM2的漏断与第八晶体管NM8的源极、第十晶体管NM10的源端相连；第四晶体管NM4的漏断与第三晶体管NM3的源端相连，第六晶体管NM6的漏断与第五晶体管NM5的源极相连，第八晶体管NM8的漏极与第七晶体管NM7的源级相连，第十晶体管NM10的漏极与第九晶体管NM9的源极相连；第四晶体管NM4、第六晶体管NM6栅极接收预设第二控制信号Va；第八晶体管NM8、第十晶体管NM10的栅极接收预设第三控制信号Vb；第三晶体管NM3的漏断与第七晶体管NM7的漏断相连输出Iout+；第五晶体管NM5的漏极与第九晶体管NM9的漏极相连输出Iout-。
6位分段式电流舵数模转换电路(IDAC)是自适应电路的关键电路之一。该电路采用6位输入，高3位输入Q6-Q4(计数器输出的高3位数据)，采用温度计译码器结构输出，低3位输入Q3-Q1(计数器输出的低3位数据)采用2进制译码的结构输出。输出的数据Q1-Q10经过D触发器来控制差分开关的关断，从而控制差分开关的尾电流源，进而来控制输出的电流，实现把计数器的6位输出转化为电流的形式输出，来控制加法器(Add)第二抽头的尾电流，实现自适应的功能。
分析计译码，本发明中温度计译码器位数较低，结构相对简单，采用的元件也相对较少。但当译码器的位数増大，如果仍采用这种基本结构，元件数将呈指数型增长，逻辑复杂，在这种情况下采用行列译码的方式。把髙3位作为行信号，低3位作为列信号，并把行列信号都译成温度计码，再经逻辑电路生成63个译码器，实现6位温度计译码向3位温度计译码的转化，复杂度大大降低。该计数器采取折中的方法，采用分段式译码高3位温度译码低3位2进制译码。高3位温度译码器输出7位数据“0000001-1111111”，例如当输入为高3位数据为“111”时温度译码器输出为“1111111”；低3位2进制译码输出数据为“000-111”，例如当低3位输入数据为“111”时，2进制译码器输出数据为“111”。
分析分段式电流舵数模转换电路(IDAC)中D触发器的功能，该D触发器可以实现信号的同步功能，使输出的数据基本同时输入到差分开关的输入端，保证严苛的时序逻辑关系；D触发器把译码器输出的1路数据信号转化成2路差分输入，实现了信号由单端到双端的转换功能，从而来控制输入差分开关的关断；通过D触发器输出来控制差分开关，可以保证差分开关不能同时开启或关断。
在分段式电流舵数模转换电路(IDAC)中，输入的数字信号通过开关来决定输出电流，因而差分开关是实现数字信号转变为模拟信号这一过程的关键所在，也是影响分段式电流舵数模转换电路(IDAC)性能的关键模块。设计时需要重点考虑的因素包括1、开关输入信号的同步性；2、差分开关不能同时关断；3、电荷注入和时钟馈通效应要小；4、源极节点电压波动要小。如图9所示NM1、NM3、NM4、NM5、NM6组成差分开关开控制电路。此差分开关采用源级衰减开关即在差分输入晶体管NM3、NM5之间插入一对常开的晶体管NM4、NM6。这种开关的优势在于1、隔离电流源输出端与差分输入晶体管源极，使电流源控制电压不受开关信号耦合的影响；2、减小栅极输入的米勒等效电容，降低输入信号到输出端的馈通效应，减小输出端的毛刺；3、提高开关的线性度増大开关线性度。
电流源阵列的分析，低3位开关的输入数据为2进制译码器的输入数据，尾电流的大小为2进制加权输入，分别为I0、2I0、4I0；高7位开关的输入数据为温度译码器输出的7个数据，7个尾电流的大小相同分别为8I0。这样IDAC可以完全将计数器的6位输入完全以电流形式输出，实现了从数字信号到模拟信号的转化。例如当计数器输入6位信号为“1111111”时，译码器输出为“1111111111”此时输出的电流为63I0。
上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。
Claims (3)
1.一种高速自适应判决反馈均衡器，其特征在于：包括半速率判决反馈电路和数字自适应电路，其中，半速率判决反馈电路包括第一电流模加法器、第二电流模加法器、第一电流模D触发器、第二电流模D触发器、第三电流模D触发器、第四电流模D触发器和电流模多路复用器；半速率判决反馈电路的输入端分别与第一电流模加法器其中一个输入端、第二电流模加法器其中一个输入端相连接，第一电流模加法器的输出端、第二电流模加法器的输出端分别连接第一电流模D触发器的输入端、第二电流模D触发器的输入端，第一电流模D触发器的输出端、第二电流模D触发器的输出端分别连接第三电流模D触发器的输入端、第四电流模D触发器的输入端，第一电流模加法器、第一电流模D触发器和第三电流模D触发器构成奇数据信道，第二电流模加法器、第二电流模D触发器和第四电流模D触发器构成偶数据信道；奇数据信道中第一电流模D触发器的输出端同时与数字自适应电路的输出端经乘法器与第二电流模加法器的其中一输入端相连接；偶数据信道中第二电流模D触发器的输出端同时与数字自适应电路的输出端经乘法器与第一电流模加法器的其中一输入端相连接；奇数据信道中第三电流模D触发器的输出端分别连接电流模多路复用器的其中一输入端，以及与预设乘法器系数输入端经乘法器与第一电流模加法器的另一输入端相连接；偶数据信道中第四电流模D触发器的输出端分别连接电流模多路复用器的另一输入端，以及与预设乘法器系数输入端经乘法器与第二电流模加法器的另一输入端相连接，第一电流模D触发器、第二电流模D触发器、第三电流模D触发器分别接收预设第一时钟控制信号，电流模多路复用器接收预设第二时钟控制信号；
数字自适应电路包括第一误差检测电路、第二误差检测电路、第三误差检测电路、第四误差检测电路、2选1数据选择器、异或门电路、6-bit上下计数器和分段式电流舵数模转换电路；其中，奇数据信道中第一电流模加法器的输出端同时分别与第一误差检测电路的负输入端、第二误差检测电路的正输入端、第三误差检测电路的正输入端相连接；预设第三时钟控制信号分别与第一误差检测电路时钟端、第二误差检测电路时钟端、第三误差检测电路时钟端、第四误差检测电路时钟端相连接；偶数据信道中第二电流模D触发器的输出端同时与第四误差检测电路的正输入端相连接；第一误差检测电路输出端、第二误差检测电路输出端分别与2选1数据选择器的两个输入端相连接，第三误差检测电路输出端与2选1数据选择器的控制端相连接；2选1数据选择器的输出端与第四误差检测电路的输出端分别与异或门电路的两输入端相连接，异或门电路的输出端与6-bit上下计数器的数据输入端相连接，6-bit上下计数器的时钟输入端接收预设第三时钟控制信号；6-bit上下计数器的输出端与分段式电流舵数模转换电路的输入端相连接，分段式电流舵数模转换电路的输出端即数字自适应电路的输出端。
2.根据权利要求1所述一种高速自适应判决反馈均衡器，其特征在于：所述6-bit上下计数器包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器、第六数据选择器和加减进位控制链；其中，异或门输出端与加减进位控制链其中一输入端相连；加减进位控制链输出端与第一D触发器相连、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器的输入端连接；第一D触发器输出端与第一数据选择器输入端、加减进位控制链其中一输入端相连；第二D触发器输出端与第二数据数据选择器的输入端、加减进位控制链的其中一输入端相连；第三D触发器输出端与第三数据选择器的输入端、加减进位控制链的其中输入端连接；第三D触发器输出端与第三数据选择器的输入端、加减进位控制链其中一输入端相连；第四D触发器输出端与第四数据选择器的输入端、加减进位控制链的第二输入端相连；第五D触发器与第五数据选择器的输入端、加减进位控制链其中一输入端相连；第六数据选择器的输出端与第六数据选择器的输入端、加减进位控制链其中一输入端相连；第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器的钟控端接收预设第三时钟控制信号；第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器、第六数据选择器的另一输入端接收预设第一控制号；第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器的输出端与分段式电流舵数模转换电路的输入端相连接。
3.根据权利要求1所述一种高速自适应判决反馈均衡器，其特征在于：所述分段式电流舵数模转换电路包括高3位温度译码器、低3位2进制译码器、第一D触发器、第二D触发器、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、带隙基准和电压转电流模块；6-bit上下计数器的输出端与高3位温度译码器、低三位温度译码器的输入端连接；高3位温度译码器的输出端与第一D触发器的输入端相连，低3位2进制译码器的输出端与第二D触发器输入端相连；第一D触发器其中一输出端与第九晶体管的栅极相连，第一D触发器另一个输出端与第七晶体管的栅极相连；第二D触发器的一个输出端第五晶体管的栅极相连，第二D触发器的另一个输出端与第三晶体管的栅极相连；带隙基准源输出与电压转电流模块输入端相连；电压转电流模块的输出端与第一晶体管、第二晶体管的删极相连；第一晶体管的漏断与第四晶体管的源端、第六晶体管的源极相连；第二晶体管的漏断与第八晶体管的源极、第十晶体管的源端相连；第四晶体管的漏断与第三晶体管的源端相连，第六晶体管的漏断与第五晶体管的源极相连，第八晶体管的漏极与第七晶体管的源级相连，第十晶体管的漏极与第九晶体管的源极相连；第四晶体管、第六晶体管栅极接收预设第二控制信号；第八晶体管、第十晶体管的栅极接收预设第三控制信号；第三晶体管的漏断与第七晶体管的漏断相连输出；第五晶体管的漏极与第九晶体管的漏极相连输出。
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