KR102402879B1 - 고속 저전력 디지털-아날로그 업컨버터 - Google Patents

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Abstract

하나 이상의 실시예에 따른 시스템 및 방법은 복수의 병렬 디지털 데이터를 아날로그 출력 신호로 변환시키는 것을 제공하는 고속 디지털-아날로그 업컨버터를 위해 제공된다. 일 실시예에서, 시스템은 복수의 디코더 입력 데이터 비트를 수신하고 복수의 디코딩된 병렬의 디지털 데이터 비트를 제공하도록 구성된 디코더 회로를 포함한다. 시스템은 또한 주파수 시프트된 디지털 데이터 비트를 제공하기 위해 각 디코딩된 병렬 디지털 데이터 비트를 변환 클럭 신호와 컴바인하도록 구성된 믹서 회로를 포함하며, 주파수 시프트된 디지털 데이터 비트는 서로 시간 오정렬된다. 시스템은 또한 주파수 시프트된 디지털 데이터 비트를 시간 정렬하도록 구성된 동기화기 회로를 포함한다. 시스템은 시간 정렬된 주파수 시프트된 디지털 데이터 비트에 대하여 아날로그 출력 신호를 발생시키도록 구성된 스위칭 네트워크를 더 포함한다.

Description

고속 저전력 디지털-아날로그 업컨버터{HIGH SPEED LOW POWER DIGITAL TO ANALOG UPCONVERTER}
본 발명은 일반적으로 디지털 아날로그 컨버터에 관한 것으로, 특히 고속 저전력 디지털-아날로그 업컨버터 구현에 관한 것이다. 고속 디지털-아날로그 컨버터 시스템 분야, 특히 인공 위성 애플리케이션에 있어서, 집적 디지털 믹서 회로(integrated digital mixer circuit)와 함께 고속 디지털-아날로그 업컨버터 회로를 구현함으로써 디지털 도메인에서 주파수 상향 변환(frequency upconversion)을 포함시키려는 지속적인 노력이 있다. 그러나, 믹서 회로 이후 디지털 데이터 신호의 시간 오정렬(time misalignment)은 고속 상향 변환 시스템 수행을 달성하는 데 있어서 중요하다. 시간 오정렬은 디지털 믹서 회로의 입력 시, 데이터 신호 로직 트랜지션(data signal logic transition) 및 변환 클럭 트랜지션(conversion clock transition) 사이의 차이에 부분적으로 기인한다.
다양한 종래의 기술은 시간 오정렬을 줄이고자 시도한다. 예를 들면, 전류 모드 로직 회로 토폴로지(current mode logic circuit topology)는 시간의 불일치의 일부분을 줄이도록 이용될 수 있지만, 시스템 성능의 실질적인 개선 없이 전력 소모(dissipation)가 증가되는 단점을 가질 수 있다. 시간 오정렬을 처리하기 위한 또 다른 종래의 기술은 물리적인 신호 경로(physical signal path)를 디지털-아날로그 업컨버터 에서 수동으로 조정하는 것도 있지만, 이 단계는 시간이 걸리고, 만약 디지털-아날로그 업컨버터가 다른 애플리케이션(예컨대, 상이한 데이터 비율로 주파수 상향 변환)을 위해 이용될 때 실현 가능하지 않을 수도 있다.
본 발명에서 시스템 및 방법은 고속 디지털-아날로그 상향 변환의 개선된 접근법을 제공하는 하나 이상의 실시예에 따라 개시된다. 고속 디지털-아날로그 컨버는 복수의 병렬 디지털 데이터 비트를 아날로그 출력 전압 신호로 변환(convert)하는 것을 제공한다. 일실시예에서, 디지털-아날로그 업컨버터는, 로직 동작(operation)을 수행고, 들어오는 병렬 디지털 데이터 비트의 주파수를 낮은 범위(range)에서 높은 범위로 변환시키기 위한 다양한 디지털 회로 구성요소(component)을 포함하며 이때, 병렬 디지털 데이터 비트는 주파수 변환 클럭 신호 및 각 데이터 비트 사이에서 로직 상태(state)의 차이에 기인하여 주파수 변환 후에 서로 시간 오정렬된다. 시간 오정렬된 데이터에 대응하는 병렬 디지털 워드(word)는 동기화기 회로(synchronizer circuit)로 통과(pass)된다. 동기화기 회로는 병렬 디지털 데이터 비트를 시간 정렬하고, 데이터 비트가 아날로그 전압 신호로 변환될 때, 스위칭 네트워크(switching network)에 시간 오정렬된 병렬 디지털 데이터 비트를 제공한다.
일실시예에서, 시스템은 복수의 디코더 입력 데이터 비트를 수신하고 복수의 디코딩된 병렬 디지털 베트를 제공하도록 구성된, 미리 정의된 샘플링 비율(sample rate)로 동작하는, 디코더 회로와; 디코더 회로에 결합(couple)되고 주파수 시프트(shift)된 디지털 데이터 비트를 제공하기 위해 각 디코딩된 병렬 디지털 데이터 비트를 변환 클럭 신호와 컴바인(combine)하도록 구성된 믹서 회로로서, 주파수 시프트된 디지털 데이터 비트는 서로 시간 오정렬된, 믹서 회로; 동기화 클럭 신호를 포함하면서 믹서 회로에 결합되고 동기화기 클럭 신호에 응답하여 주파수 시프트된 디지털 데이터 비트를 시간 정렬하도록 구성된 동기화기 회로; 및 동기화기 회로에 결합되고 시간 정렬된 주파수 시프트된 디지털 데이터 비트에 응답하는 아날로그 출력 신호를 발생시키도록 구성된 스위칭 네트워크;를 포함한다.
다른 실시예에서, 방법은 디코더 회로에 의해, 복수의 디코더 입력 데이터 비트를 수신하는 단계와; 디코더 회로에 의해, 복수의 디코딩된 병렬 디지털 데이터 비트를 제공하는 단계로서, 디코더 회로는 미리 정의된 샘플 비율로 동작하는, 단계; 디코더 회로에 결합된 믹서 회로에 의해, 주파수 시프트된 디지털 데이터 비트를 제공하기 위해 각 디코딩된 병렬 디지털 데이터 비트를 변환 클럭 신호에 컴바인하는 단계로서, 주파수 시프트된 디지털 데이터 비트는 서로 시간 오정렬되는, 단계; 믹서 회로에 결합된 동기화기 회로에 의해, 동기화기 클럭 신호에 응답하여 주파수 시프트된 디지털 데이터 비트를 정렬하는 단계; 및 동기화기 회로에 결합된 스위칭 네트워크에 의해 시간 정렬된 주파수 시프트된 디지털 데이터 비트에 응답하여 아날로그 출력 신호를 발생시키는 단계;를 포함한다.
본 발명은 청구항에 의해 정의되며, 참조에 의해 본 섹션으로 통합된다. 하나 이상의 실시예에 대한 다음의 상세한 설명을 고려함으로써, 본 발명의 실시예의 보다 완전한 이해가 당업자에게 제공될 뿐만 아니라, 그것의 추가적인 이점의 실현도 제공될 것이다. 참조는 먼저 간단히 설명될 첨부된 도면으로 이루어질 것이다.
도 1은 본 발명의 실시예에 따른 디지털-아날로그 변환 시스템의 블록도를 나타낸다.
도 2는 본 발명의 실시예에 따른 디지털-아날로그 변환 시스템의 병렬 데이터 경로를 따라서 통과하는 다양한 데이터 비트를 나타낸다.
도 3은 본 발명의 실시예에 따른 디지털-아날로그 변환 시스템을 동작시키는 프로세스를 나타낸다.
도 4는 본 발명의 실시예에 따른 상이한 출력을 제공하는 디지털-아날로그 변환 시스템의 블록도를 나타낸다.
도 5는 본 발명의 실시예에 따른 클럭 네트워크의 타이밍도를 나타낸다.
도 6a는 본 발명의 실시예에 따른 믹서 회로의 블록도를 나타낸다.
도 6b는 본 발명의 실시예에 따른 믹서 회로의 타이밍도를 나타낸다.
도 6c는 본 발명의 실시예에 따른 믹서 회로의 도식도를 나타낸다.
도 7a는 본 발명의 실시예에 따른 듀얼-엣지 검출기 회로의 블록도를 나타낸다.
도 7b는 본 발명의 실시예에 따른 듀얼-엣지 검출기 회로의 타이밍도를 나타낸다.
도 8a는 본 발명의 실시예에 따른 동기화기 회로의 도식도를 나타낸다.
도 8b는 본 발명의 실시예에 따른 동기화기 클럭 분배기 회로의 도식도를 나타낸다.
도 9는 본 발명의 실시예에 따른 믹서 회로 및 동기화기 회로의 타이밍도를 나타낸다.
도 10는 본 발명의 실시예에 따른 스위칭 네트워크 회로의 도식도를 나타낸다.
도 11은 본 발명의 실시예에 따른 디지털-아날로그 업컨버터를 위한 신호 에너지 대 주파수의 플롯을 나타낸다.
디지털-아날로그 주파수 상향 변환 시스템의 다양한 구현이 아날로그 신호로의 변환 전에 병렬 디지털 데이터 비트 서로의 시간 오정렬을 줄이기 위해 제공된다. 디지털-아날로그 주파수 상향 변환 시스템은 디코더(decoder), 믹서(mixer), 동기화기(syncronizer), 스위칭 네트워크(switching network), 및 병렬 디지털 데이터 비트(parallel digital data bit)를 아날로그 전압으로 변환하기 위해 이용되는 클럭 네트워크(clock network)를 포함한다. 다양한 실시예에서, 디지털-아날로그 업컨버터는 병렬 디지털 데이터 비트를 디지털 시그널 프로세서(digital signal processor)와 같은 외부 소스(external source)로부터 수신한다. 일부 실시예에서, 디지털-아날로그 업컨버터는 멀티플렉싱(multiplexing), 디코딩(decoding), 및 멀티플라잉(multiplying)하는 것으로 이루어진 병렬 디지털 데이터 비트 상에서 로직 동작을 수행하기 위한 다양한 디지털 구성요소(component)를 포함하는 데이터 경로를 포함하고, 병렬 디지털 데이터 비트는 (예컨대, 도 1의 변환 클럭 신호(145)와 같은) 멀티플라잉 클럭에서 로직 상태 트랜지션의 차이에 기인하여 멀티플리케이션 단계(multiplication step) 이후 서로 시간 오정렬된다.
다양한 실시예에서, 디지털-아날로그 업컨버터는 시간 오정렬된 병렬 디지털 데이터 비트의 시간 정렬을 수행하기 위한 동기화기 회로를 포함한다. 이와 관련하여, 동기화기 회로는 스위칭 네트워크 전에 디지털 데이터 비트의 시간 정렬을 제공한다. 스위칭 네트워크로의 입력에서 디지털 데이터 비트의 시간 정렬은 고성능 디지털-아날로그 변환을 제공하는데 중요하다. 특히, 동기화기 회로는 스위칭 네트워크 출력에서 데이터 주파수 및 온도 변화에 대해 일관된 출력 전력을 가능하게 하여 디지털-아날로그 컨버터의 주요 성능 지표인 유효 비트 수(a effective number of bit)를 최대화시킨다.
다양한 실시예에서 동기화기 회로는 병렬 플립 플롭(flip flop)과 같이 구현되고, 각 플립 플롭은 하나의 병렬 시간 오정렬된 디지털 데이터 비트를 수신한다. 동기화기 클럭 신호는 시간 오정렬 데이터 비트를 샘플링 하기 위해 각 플립 플롭이 제공된다. 일부 실시예에서, 각 플립 플롭은 동기화 클럭 신호에 응답하여 데이터 비트를 샘플링 하기 위해 구현된 데이터 (D) 플립 플롭(data (D) flip flop)일 수 있다. 일부 실시예에서, 시간 오정렬된 데이터 비트는 디지털 데이터 비트의 어떠한 글리치(glitch) 또는 불일치를 제거하기 위해 주파수 변환 비율(frequency conversion rate)의 2배의 비율로 샘플링된다.
다양한 실시예에서, 클럭 네트워크는 차동 로컬 클럭(differential local clock), 듀얼-엣지 검출기 회로(dual-edge detector circuit), 및 클럭 분배기 회로(clock divider circuit)과 같이 구현된다. 차동 로컬 클럭은 마스터 클럭(master clock)과 같은 역할을 하며, 차동 로컬 클럭 신호는 듀얼-엣지 검출기에 제공된다. 듀얼-엣지 검출기는 차동 신호를 단일 종결 동기화 클럭 신호(single ended synchronizer clock signal)로 변환한다. 일부 실시예에서, 동기화기 클럭 신호는 단일 종결 펄스형 출력 클럭 신호이며, 각 펄스형 출력은 차동 클럭 신호 주파수의 2배의 주파수를 제공하기 위해 차동 클럭 신호의 상승(rising) 및 하강(falling) 엣지에서 발생된다. 실질적으로, 동기화기 회로는 마스터 차동 로컬 클럭 신호를 변화(vary)시키고 디지털 데이터 경로를 수동으로 재-튜닝(re-tune)할 필요 없이 고속 성능을 유지하는 적응력(adaptability)을 제공한다.
클럭 분배기 회로는 변환 클럭 신호, 디코더 클럭 신호, 및 멀티플렉서(multiplexer) 클럭 신호를 제공하기 위한 단일 종결 동기화 클럭 신호를 분배하도록 구현된다. 이에 관하여, 디지털-아날로그 상향 변환 시스템은 전력 소모 및 전력 소비(consumption) 감소를 제공하기 위해 단일 종결 클럭 신호로 구현된다. 특히, 디지털-아날로그 상향 변환 시스템은 표준 디지털 CMOS 프로세스 제조 기술, 및 전압 모드에서 동작하는 단일-종결 회로 토폴로지를 이용하여 전체 크기 및 전력을 감소시킨다. 예를 들면, 각 회로 블록은 실질적으로 바이어스 전력을 소비하지 않고, 오직 로직 상태 트랜지션 동안에만 주로 전력을 소모한다.
도 1은 본 발명의 실시예에 따른 디지털-아날로그 변환 시스템(100)의 블록도를 나타낸다. 시스템(100)은 본 발명에서 설명된 다양한 기술에 따라 디지털 데이터 신호를 아날로그 전압 신호로 변환시키도록 이용될 수 있다. 시스템(100)은 지상 기반 플랫폼(land based platform), 항공기 기반 플랫폼(airplane based platform), 또는 우주 기반 플랫폼(space based platform)과 같은 다양한 종류의 플랫폼 상에서 이용될 수 있다. 일실시예에서, 시스템(100)은 인공위성 통신 시스템에 제공될 수 있다. 다른 실시예에서, 시스템(100)은 지상 기반 또는 항공기 기반 레이더(radar) 시스템에 제공될 수 있다.
일실시예에서, 시스템(100)은 디지털 업컨버터(101), 스위칭 네트워크(102), 클럭 네트워크(103)를 포함한다. 시스템(100)은 병렬 디지털 데이터 신호가 수신되고, 주파수가 아날로그 신호로 시프트 및 변환되는 고속 디지털-아날로그 변환 시스템으로서 구현될 수 있다.
디지털 업컨버터(101)는 예를 들면, 데이터 경로(104) 및 동기화기 회로(105)를 포함할 수 있다. 데이터 경로(104)는 MCI(준동기식 인터페이스(mesochronous interface)) 회로(110), 멀티플렉서 회로(120), 디코더 회로(130), 및 믹서 회로(140)와 같은 다양한 디지털 구성요소를 포함한다. 데이터 경로(104)의 구성요소는 MCI 회로(110)에 의한 MCI 회로 입력 데이터 비트(111a)(예컨대, MCI 입력 데이터 워드)의 클럭 도메인 전송(clock domain transfer), 멀티플렉서 회로(120)에 의한 멀티플렉서 입력 데이터 비트(111b)(예컨대, 복수의 병렬 디지털 데이터 워드)의 다중화, 디코더 회로(130)에 의한 디코더 입력 데이터 비트(111c)의 디코딩, 및 믹서 회로(140)에 의한 믹서 입력 데이터 비트(111d)(예컨대, 디코딩된 병렬 디지털 데이터 비트)의 주파수 시프트를 제공한다.
일부 실시예에서, 데이터 경로(104)는 병렬 데이터 버스(113a 내지 113d)를 포함하고, 각 병렬 데이터 버스(113a 내지 113d)는 각각 데이터 비트(111a 내지 111d)를 포함한다. 데이터 경로(104)를 통해 이동하는 데이터 비트(111a 내지 111d)는 디코더 회로(130)의 출력(예컨대, 도 2의 병렬 디지털 데이터 비트(238/239))에서 로직 상태 트랜지션, 및 믹서 회로(140)에 의해 수행된 멀티플리케이션 동작(multiplication operation) 동안 변환 클럭(145)의 로직 상태 트랜지션 사이의 타이밍의 차이에 기인하여 믹서 회로(140) 후에 서로 시간 오정렬될 수 있다. 일부 실시예에서, 의도치 않은 글리치가 믹서 회로(140)의 출력에서 발생할 수 있다.
일실시예에서, 동기화기 회로(105)는 예를 들어, 다중 데이터(multiple data) (D) 플립 플롭을 포함하고, 각 D 플립 플롭은 시간 오정렬된 데이터 비트(111e)를 동기화 하고 대응하는 병렬 데이터 버스(114a) 상의 스위칭 네트워크(102)에 시간 정렬된 주파수 시프트된 데이터 비트(112a)를 제공하기 위해 병렬 데이터 버스(113e) 상의 시간 오정렬된 데이터 비트(111e) 중 대응하는 하나를 수신한다.
일부 실시예에서, 스위칭 네트워크(102)는 시간 정렬된 데이터 비트(112a)를 수신하고, 시간 정렬된 데이터 비트(112a)를 단일 종결 아날로그 출력 신호(106)으로 변환시킨다. 스위칭 네트워크(102)는 레지스터 네트워크(resistor network)를 구동시키는 다중 CMOS 인버터 회로(multiple CMOS inverter circuit)로서 구현될 수 있고, 각 CMOS 인버터 회로는 대응하는 시간 정렬된 주파수 시프트된 데이터 비트(112a)를 수신한다. 각 CMOS 인버터 회로 및 레지스터 네트워크 구성은 연관된 시간 정렬된 데이터 비트(112a)의 가중치(weighting)를 토대로 결정된다. 각 시간 정렬된 주파수 시프트된 데이터 비트(112a)의 가중치는 디코더 회로(130)에 의해 할당된다. 일부 실시예에서, 시간 정렬된 주파수 시프트된 디지털 데이터 비트(112a)는 본 발명에서 논의된 바와 같이, 2진 코딩된(binary coded) 가중치 및/또는 온도계 코딩된(thermometer coded) 가중치의 조합일 수 있다.
일부 실시예에서, 클럭 네트워크(103)는 차동 로컬 클럭(170), 듀얼-엣지 검출기 회로(180), 및 클럭 분배기 회로(191)를 포함한다. 차동 로컬 클럭 신호(175)는 차동 로컬 클럭(170)에 의해 듀얼-엣지 검출기 회로(180)에 제공된다. 차동 로컬 클럭 신호(175)는 차동 로컬 클럭 신호(175)의 정수 배수(integer multiple)를 갖는 듀얼-엣지 검출기(180)에 의해 단일 종결된 동기화기 클럭 신호(155)로 변환되고, 동기화기 클럭 입력(105a)에서 동기화기 회로(105)로 제공된다. 일부 실시예에서, 차동 로컬 클럭 신호(175)의 정수 배수(156)는 동기화기 회로(105)에서 시간 오정렬된 데이터 비트(111e)를 동기화하기 위해 차동 로컬 클럭 신호(175)의 2배의 동기화기 클럭 신호 주파수(2NFs)를 제공하는 2배 멀티플라이어(two times multiplier)이다.
일부 실시예에서, 클럭 분배기 회로(191)는 단일 종결된 동기화기 클럭 신호(155)를 수신하고, 믹서 회로 클럭 입력(140a)에서 변환 클럭 신호(145)를 제공하기 위해 정수 값(integer value)(146)에 의한 동기화 클럭 신호(155)를 분배한다. 일부 실시예에서, 클럭 분배기 회로(191)는 디코더 클럭 입력(130a)에서 디코더 클럭 신호(135)를 제공하기 위해 정수값(136)에 의한 변환 클럭 신호(145)를 분배하도록 구현된다. 다양한 실시예에서, 클럭 분배기 회로(191)는 멀티플렉서 클럭 입력(120a)에서 멀티플렉서 클럭 신호(125)를 제공하기 위해 정수 값(126)(예컨대, 정수 값 M)에 의한 디코더 클럭 신호(135)를 분배하도록 구현된다.
멀티플렉서 클럭 신호(125)는 MCI 클럭 출력(110a)에서 MCI 회로(110)에 제공될 수 있다. MCI 회로(110)는 MCI 클럭 입력(110b)에서 MCI 클럭 신호(115)를 수신 할 수 있다. 일부 실시예에서, MCI 클럭 신호(115)는 멀티플렉서 클럭 신호(125)의 주파수와 등가(equivalent)인 주파수에서 동작하는 멀티플렉서 클럭 신호(125)와 준동기(mesochronous)되어 있다. 다른 실시예는 시간 오정렬된 병렬 데이터 비트(111e)의 시간 정렬, 및 시간 정렬된 주파수 시프트된 디지털 데이터 비트(112a)를 아날로그 출력 전압 신호(106)에 제공하는 디지털-아날로그 변환 시스템(100)에 대해서도 고려된다.
예를 들어, 도 4는 본 발명의 실시예에 따른 차동 출력을 제공하는 시스템(400)의 블록도를 나타낸다. 도 4에서 보여지는 바와 같이, 시스템(400)은 차동 아날로그 출력 신호(106a 및 106b)로서 구현될 수 있다. 이에 관하여, 시스템(400)은 아날로그 출력 신호(106a)를 제공하기 위해 시스템(100)에서 이용된 유사한 구성요소를 제공하지만, 또한 상보적인 아날로그 출력 신호(complementary analog output signal)(106b)를 제공하는 구성요소를 포함한다. 도 4에서 보여지는 바와 같이, 부가 믹서 회로(140b), 동기화기 회로(105b), 및 스위칭 네트워크(102b)는 상보적인 아날로그 출력 신호(106b)를 제공하고, 부가 구성요소는 실질적으로 유사한 방식으로 동작한다. 추가적으로, 변환 클럭 신호(145)는 상보적인 아날로그 출력 신호(106b)를 제공하기 위해 믹서 회로(140b) 클럭 입력(141)에서 역변환된다. 특히, 믹서 회로(140 및 140b)는 디지털 멀티플렉서이다. 일실시예에서, 믹서 회로(140 및 140b)는 디코더 회로(130)(예컨대, 병렬 디지털 데이터 비트(111d))를 +/- 1 (예컨대, 로직 하이(high)/로직 로우(low))로 교차적으로 멀티플라이한다. 부가 믹서 회로(140b)는 상보적인 아날로그 출력 신호(106b)를 발생시키기 위해 믹서 회로(140)에 대해 반대 위상으로 동작한다. 시스템(100)이 논의 될지라도, 본 발명에 의해 제공되는 다양한 실시예가 적용가능한 시스템(400)에 적용된다.
도 2는 본 발명의 실시예에 따른 시스템(100)의 병렬 데이터 경로(104)를 통과하는 다양한 데이터 비트(111a 내지 111e)를 나타낸다. 도 2는 데이터 비트(111a 내지 111e)가 디지털 구성요소 MCI(110), 멀티플렉서 회로(120), 디코더 회로(130), 및 믹서 회로(140)를 통과하는 동안에, 데이터 비트(111a 내지 111e)의 프로세스를 나타낸다. 병렬 데이터 버스(113a)는 병렬 디지털 워드(A 내지 D)에 제공된 데이터 비트(111a)를 포함할 수 있다. 일부 실시예에서, 각 디지털 워드(A 내지 D)(예컨대, MCI 입력 데이터 워드)는 12개의 병렬 데이터 비트(111a)를 보유(contain)한다. MCI 회로(110)는 본 발명에서 논의된 바와 같이, 멀티플렉서 클럭 비율(Fs/M) 및 멀티플렉서 클럭 도메인에서 멀티플렉서 회로(120)로 병렬 디지털 워드(A 내지 D)에 대응하는 MCI 입력 데이터 비트(111a)를 통과시킨다.
멀티플렉서 회로(120)는 병렬 데이터 버스(113b) 상의 병렬 디지털 데이터 워드(A 내지 D)(예컨대, 병렬 디지털 데이터 워드(111b))에 대응하는 멀티플렉서 입력 데이터 비트(111b)를 수신하고, 병렬 데이터 버스(113c)상의 디코더 회로(130)에 각 병렬 디지털 워드(A 내지 D)(예컨대, 각 병렬 디지털 워드(A 내지 D)의 12개의 데이터 비트)의 하나의 비트(209)에 대응하는 직렬 데이터 스트림(208)을 제공한다. 이에 관하여, 멀티플렉서 회로(120)는 병렬 디지털 데이터 워드 A, B, C, D 를 직렬 순서로 병렬 데이터 버스(113c) 상에 제공하고, 멀티플렉서 회로(120)는 직렬 디지털 데이터 워드 순서 A, B, C, D를 선택하며, 여기서 디지털 데이터 워드 A가 도 2에서 보여지는 바와 같이 먼저 클럭되어 B, C 및 D가 뒤따른다. 예를 들어, 4:1 멀티플렉서가 도 2에서 보여진다. 그러나 다른 실시예에서 다른 멀티플렉서 구성도 가능하다.
디코더 회로(130)은 병렬 데이터 버스(113c) 상의 디코더 입력 데이터 비트(111c)를 포함하는 병렬 디지털 워드(237)(예컨대, 병렬 디지털 워드 A, B, C, 또는 D 중 하나)를 수신한다. 데이터 비트(111c)는 제1 서브셋(subset)(234)(예컨대, 5개의 데이터 비트(111c)) 및 제2 서브셋(238)(예컨대, 7개의 데이터 비트(111c))을 포함한다. 일부 실시예에서, 디코더 회로(130)는 제1 서브셋(234)를 제2 포맷(239)으로 변환시킨다. 일부 실시예에서, 5개의 2진 코딩된 데이터 비트(예컨대, 제1 서브셋(234))는 병렬 데이터 버스(113d) 상에 31개의 온도계 코딩된 데이터 비트(111d) 및 7개의 2진 코딩된 데이터 비트(111d)로 이루어진 38개의 디코딩된 병렬 디지털 데이터 비트(111d)를 제공하기 위해 31개의 온도계 코딩된 (예컨대, 제2 포맷(239)) 데이터 비트(111d)로 변환된다. 하나 이상의 데이터 비트(111d)는 디코더 회로(130)에서 수행된 로직 동작에 연관된 대기 시간(latency)(206)에 기인하여 서로 시간 오정렬 될 수 있다. 다른 실시예에서 다른 종류의 코딩된 데이터 비트를 포함할 수 있고, 디코더 회로는 더 많거나 더 적은 코딩된 데이터 비트를 하나 이상의 종류의 디코딩 구성으로 디코딩 할 수 있다는 것을 이해할 것이다.
믹서 회로(140)는 병렬 데이터 버스(113d) 상의 디코딩된 병렬 디지털 데이터 비트(111d) (예컨대, 믹서 입력 데이터 비트)를 수신한다. 일부 실시예에서, 디코딩된 병렬 디지털 데이터 비트(111d)는 데이터 비트(111d)의 제1 서브셋(244)(예컨대, 온도계 코딩된 데이터 비트의 제1 서브셋) 및 데이터 비트(111d)의 제2 서브셋(249)(예컨대, 2진 코딩된 데이터 비트의 제2 서브셋)을 포함할 수 있다. 일부 실시예에서, 믹서 입력 데이터 비트(111d)는 변환 클럭 신호(145)를 이용하여 주파수 시프트된다. 일부 실시예에서, 변환 클럭 신호(145)는 차동 클럭 신호(175) 주파수와 같은 실질적으로 동일한 주파수이다. 다른 실시예에서, 변환 클럭 신호(145)는 차동 클럭 신호(175) 주파수의 정수 배수이다. 주파수 시프트된 제1 서브셋(244) 및 제2 서브셋(249)의 시간 오정렬된 디지털 데이터 비트(111e)를 포함하는 주파수 시프트된 디지털 데이터 비트(111e)는 병렬 데이터 버스(113e) 상의 동기화기 회로(105)에 제공된다. 하나 이상의 주파수 시프트된 디지털 데이터 비트(111e)는 본 발명에서 논의된 바와 같이, 믹서 회로(140)에 의해 수행된 멀티플리케이션 동작 후에 서로 시간 오정렬 될 수 있다.
하나의 실시예에서, 동기화기 회로(105)는 병렬 데이터 버스(113e) 상의 주파수 시프트된 제1 서브셋(244) 및 제2 서브셋(249)의 시간 오정렬된 디지털 데이터 비트(111e)를 수신한다. 데이터 비트(111e)는 데이터 경로(104)의 믹서 회로(140)로부터 수신된다. 동기화기 회로(105)는 본 발명에서 논의된 바와 같이, 병렬 데이터 버스(114a) 상에 시간 정렬된 주파수 시프트된 디지털 데이터 비트(112a)를 제공하기 위해 데이터 비트(111e)를 시간 정렬하도록 동작을 수행한다. 다양한 실시예에서, 동기화기 회로(105)는 프로세스, 온도, 및 공급 전력 변동에대한 시스템(100) 민감성(susceptibility)을 감소시키기 위해 차동 클럭 신호(175) 주파수 2배의 동기화기 클럭 신호(155) 주파수에서 시간 오정렬된 데이터 비트(111e)의 시간 정렬을 수행한다. 그러나, 차동 클럭 신호(175)의 다른 주파수 배수도 동기화 클럭 신호(155)를 위해 가능하다. 동기화기 회로(105)의 출력(예를 들면, 데이터 비트(112a))은 스위칭 네트워크(102)에 제공된다. 아날로그 출력 신호(106)의 도미넌트 스펙트럼 에너지(dominant spectral energy)가 변환 클럭 신호(145)의 주파수를 중심으로 한다.
도 3은 본 발명의 실시예에 따른 운영 시스템(100;operating system)의 프로세스를 나타낸다. 운영 시스템(100)의 프로세스를 설명함에 있어서, 도 4 내지 도 11 중 하나 이상을 참조할 수 있다. 게다가 도 3의 단계는 본 발명에서 논의된 것과는 다른 순서로 수행될 수 있다.
블록(305)에서, 프로세스는 시스템(100)의 구성요소로 클럭 신호를 제공하기위해 클럭 네트워크(103)을 동작시키는 것으로 시작한다. 이에 관하여, 클럭 네트워크(103)는 본 발명에서 논의된 바와 같이, 차동 로컬 클럭(170), 듀얼-엣지 검출기 회로(180), 및 클럭 분배기 회로(191)를 포함한다. 듀얼-엣지 검출기 회로(180)는 본 발명에서 논의된 바와 같이, 단일 종결된 동기화기 클럭 신호(155)를 제공하기 위해 차동 로컬 클럭(170)으로 부터 차동 로컬 클럭 신호(175)를 수신한다. 도 7a는 본 발명의 실시예에 따른 듀얼-엣지 검출기 회로(180)의 블록도를 나타낸다.
도 7a를 참고하면, 양 차동 클럭 신호(175a;positive differential clock signal)(예컨대, LO_CLK_P)는 듀얼-엣지 검출기 회로(180)의 제1 입력 포트(787)에 제공된다. 음 차동 클럭 신호(175b;negative differential clock signal)(예컨대, LO_CLK_N)는 제2 입력 포트(788)에 제공된다. 양 및 음 차동 클럭 신호(175a 및 175b)는 각각 저항 피드백 증폭기(776a 및 776b;resistor feedback amplifier)를 포함한다. 듀얼-엣지 검출기 회로(180)는 동기화기 클럭 신후(155)(예컨대, 2NFs 클럭)을 형성하도록 양 차동 클럭 신호(175a)및 음 차동 클럭 신호(175b)에 응답하여 로컬 동작을 수행하기 위한 다중 로직 게이트(789;multiple logic gate)를 포함하고, 동기화기 클럭 신호(155)는 차동 클럭 신호(175) (NFs)의 주파수를 2배한 주파수 (2NFs)를 갖는 단일 종결된 클럭 신호(757)이다.
도 7b는 본 발명의 실시예에 따른 듀얼-엣지 검출기의 타이밍도(703;timing diagram)를 나타낸다. 도 7b를 참고하면, 타이밍도(702)는 동기화기 클럭 신호(155), 및 양 차동 클럭 신호(175a), 및 음 차동클럭 신호(175b) 사이의 관계를 나타낸다. 도 7b는 동기화기 클럭의 제1 펄스(756a)가 양 차동 클럭 신호(175a)의 상승 엣지, 및/또는 음 차동 클럭 신호(175b)의 하강 엣지에 응답하여 형성된다는 것을 보여준다. 게다가, 동기화기 클럭의 제2 펄스(756b)는 양 차동 클럭 신호(175a)의 하강 엣지, 및/또는 음 차동 클럭 신호(175b)의 상승 엣지에 응답하여 형성된다. 이에 관하여, 동기화기 신호(155)는 차동 로컬 클럭 신호(175)의 2배 (예컨대, 정수 배수) 주파수를 구현한다.
본 발명에서 논의된 바에 따라, 도 3을 참고하면, 블록(305)에서 클럭 분배기 회로(191)는 단일 종결된 동기화기 클럭 신호(155)를 수신하고 변환 클럭 신호(145)를 제공하기 위해 정수 값(146)으로 동기화기 클럭 신호(155)를 분배한다. 클럭 분배기 회로(191)는 본 발명에서 논의된 바와 같이, 디코더 클럭 신호(135)를 제공하기 위해 정수값(136)으로 변환 클럭 신호(145)를 제공하도록 구현된다. 클럭 분배기 회로(191)는 본 발명에서 논의된 바와 같이, 멀티플렉서 클럭 신호(125)를 제공하기 위해 정수 값(126)(예컨대, 정수 값 M)으로 디코더 클럭 신호(135)를 분배하도록 구현된다. 도 5는 본 발명의 실시예에 따른 클럭 네크워크(103)의 타이밍도를 나타낸다.
도 5를 참고하면, 동기화기 클럭 신호(155), 변환 클럭 신호(145), 디코더 클럭 신호(135), 및 멀티플렉서 클럭 신호(125) 사이의 관계가 나타내진다. 예를 들면, 나타내진 실시예에서, 정수 배수(146)은 1과 같고, 정수 배수(126)은 4와 같다. 게다가, (보여지진 않는) 차동 로컬 클럭 신호(175)는 3.2 Gsps이고, 멀티플렉서 클럭 신호(125)는 0.8 Gsps이다. 일부 실시예에서, 디코더 클럭 신호(135)는 미리 정의된 샘플링 비율 Fs에서 동작하도록 구성된다. 도 5에서 보여지는 바와 같이, 동기화기 클럭 신호(155)는 차동 로컬 클럭 신호(175)의 2배, 또는 6.4 Gsps이다. 게다가, 시간 오정렬된 데이터 비트(111e)가 동기화기 회로(105)에 의해 6.4 Gsps로 샘플링된다. 본 발명에서 논의된 바와 같이, 동기화기 회로 신호(155) 샘플링 비율로 동기화기 회로(105)에 의한 샘플링은 데이터 주파수에 걸쳐 일관된 출력 전력 및 스위칭 네트워크 출력에서 일관된 온도 변화를 가능하게 한다. 도 5의 타이밍도는 본 발명에서 한정되지 않은 실시예를 제공하는 것으로 이해된다. 다른 실시예에서 다른 클럭 비율을 갖는 다른 타이밍도가 가능하다.
다시 도 3을 참고하면, 블록(310)에서 MCI 회로(110)는 병렬 데이터 버스(113a) 상의 병렬 디지털 데이터 워드(A 내지 D)(예컨대, MCI 입력 데이터 워드)에 대응하는 입력 데이터 비트(111a)를 수신한다. 본 발명에서 논의된 바와 같이, MCI는 MCI 클럭 신호(115)가 다중화 클럭 신호(125)와 준동기일 때, MCI 클럭 출력(110b)에서 멀티플렉서 클럭 신호(125) 및 MCI 클럭 입력(110a)에서 MCI 클럭 신호(115)를 수신한다. MCI 입력 데이터 비트(111a)는 MCI(110)에서 MCI 입력 데이터 비트(111a)를 수신하기 위해 MCI 클럭 신호(115)에 의해 클럭된다.
블록(315)에서, MCI(110)는 멀티플렉서 회로(120)에 대한 멀티플렉서 입력 데이터 비트(111b)를 클럭시키기 위해 멀티플렉서 클럭 신호(125)를 이용해서 MCI 입력 데이터 비트(111a)의 클럭 도메인을 변환시킨다. 멀티플렉서 입력 데이터 비트(111b)는 병렬 디지털 데이터 워드(A 내지 D)에 대응된다.
블록(320)에서, 멀티플렉서 회로(120)는 병렬 데이터 버스(113b)상의 멀티플렉서 입력 데이터 워드(A 내지 D)에 대응하는 멀티플렉서 입력 데이터 비트(111b)를 수신한다. 멀티플렉서 회로(120)는 디코더 회로(130)에 대한 디코더 클럭 신호(135)에 의해 클럭된 디코더 입력 데이터 비트(111c)를 제공하기 위해 멀티플렉서 입력 데이터 비트(111b)를 컴바인한다. 이에 관하여, 멀티플렉서 회로(120)는 병렬 디지털 데이터 워드(A 내지 D) 중 대응하는 하나를 선택하고, 병렬 디지털 데이터 워드(A 내지 D) 중 하나는 디코더 회로(130)에 제공되기 위해 선택된다. 후속 클럭 사이클(subsequent clock cycle)은 병렬 디지털 데이터 워드(A 내지 D)의 나머지를 제공한다. 병렬 디지털 데이터 워드를 클럭하는 순서는 A, B, C, D이며, 여기서 디지털 데이터 워드 A는 먼저 클럭되고 B,C, 및 D가 뒤따른다. 디코더 클럭 신호(135)를 이용해서 디지털 데이터 워드(A 내지 D)를 클럭하는 것은 멀티플렉서 클럭 신호(125)를 이용해서 병렬 디지털 데이터 워드(A 내지 D)를 클럭하는 등가 처리 능력(equivalent throughput)을 제공한다.
블록(325)에서, 디코더 회로(130)는 제1 서브셋(234) 및 제2 서브셋(238)을 포함하는 디코더 입력 데이터 비트(111c)를 수신하고, 각 서브셋(234 및 238)은 제1 포맷(예컨대, 2진 코딩된 데이터 비트)이다. 일부 실시예에서, 디코더 입력 데이터 비트(111c)의 적어도 제1 서브셋(234)이 (예컨대, 온도계 코딩 데이터 비트와 같이) 제2 포맷(239)으로 변환된다. 이에 관하여, 디코딩된 데이터 비트(111d)dml 제1 서브셋(244)은 믹서 회로(140)에 제공된다.
블록(330)에서, 일부 실시예에서, 본 발명에서 논의된 바와 같이, 데이터 비트(111d)의 제2 서브셋(249)은 (예컨대, 남은 2진 코딩된 데이터 비트) 디코딩 없이 믹서 회로(140)으로 통과 된다.
블록(335)에서, 믹서 회로(140)는 제1 서브셋 데이터 비트(244) 및 제2 서브셋 데이터 비트(249)를 포함하는 믹서 이력 데이터 비트(111d)를 수신한다. 도 6A는 본 발명의 실시예에 따라믹서 회로(140)의 블록도를 나타낸다. 도 6A를 참고하면, 일부 실시예에서, 믹서 회로(140)는
변환 클럭 신호(145(1) 내지 145(n)) (예컨대, NFs 클럭), 및 디코딩된 병렬 디지털 데이터 비트(111(d)(예컨대, Mixer_in(1)) 내지 111(d)(n)(예컨대, Mixer_in(n)))를 수신하고, 주파수 시프트된 디지털 데이터 비트(111(e)(1)(예컨대, Mixer_out(1) 내지 111(e)(n)(예컨대, Mixer_out(n)))를 제공하는 다중 베타적 논리합(exclusive OR) 로직 구성요소(643(1) 내지 643(n))를 포함한다. 이에 관하여, 각 믹서 베타적 논리합 회로(643)는 대응하는 주파수 시프트된 디지컬 데이터 비트(111e)를 제공하기 위해 하나의 데이터 비트(111d) 및 하나의 변환 클럭 신호(145)를 컴바인한다. 믹서 회로(140)의 다른 실시예도 가능하다. 예를 들면, 믹서 회로(140)는 믹서 회로(140)의 동작 기능(operational funtionality)을 구현하기 위해 멀티플렉서 또는 다른 복잡한 로직 게이트를 포함할 수 있다.
도 6b는 본 발명의 실시예에 따른 믹서 회로(140)의 타이밍도를 나타낸다. 도 6b를 참고하면, 타이밍도는 믹서 입력 데이터 비트(111(d)(1))(예컨대, Mixer_in), 변환 클럭 신호(145(1))(예컨대, NFs 클럭), 및 믹서 출력 데이터 비트(111(e)(1))(예컨대, Mixer_out)의 데이터 신호(603)를 제공한다. 나타내진 바와 같이, 로직 동작은 데이터 비트(111(e)(1))을 제공하기 위해 데이터 비트(111(d)(1) 및 클럭 신호(145(1)) 상에서 수행된다. 이에 관하여, 데이터 비트(111(e)(1))의 데이터 신호(603)는 데이터 비트(111(d)(1)) 및 클럭 신호(145(1))이 여러 로직 상태에서, 변환 클럭 신호 주파수 NFs 중심에 대한 데이터 비트(111(d)(1))의 에너지를 시프트시키기 위해 데이터 비트(111(d)(1)를 변환 클럭 신호(145)와 효과적으로 다중화할 때, 하이로 트랜지션한다.
도 6b에 나타낸 바와 같이, 주파수 시프트된 디지털 데이터 비트(111e)는 각 디코딩된 병렬 디지털 데이터 비트(111(d))의 로직 상태 트랜지션, 및 변환 클럭 신호(145)의 로직 상태 트랜지션과 연관된 시간 오정렬에 기인하여 서로 시간 오정렬된다. 게다가, 데이터 비트(111e)는 믹서 입력 데이터 비트(111(d)(1) 및 변환 클럭 신호(145(1)) 사이의 엣지의 시간 오정렬에 기인하여 원하지 않는 글리치(605)를 가질 수도 있다.
도 6c는 본 발명의 실시예에 따른 믹서 회로(602)(예컨대, 디지털 믹서 셀(cell))의 도식도를 나타낸다. 도 6c를 참고하면, 믹서 회로(602)의 도식도는 단일 믹서 입력 데이터 비트(111(d)(1))(예컨대, Mixer_in), 변환 클럭 신호(145(1))(예컨대, NFs 클럭), 및 믹서 출력 데이터 비트(111(e)(1))(예컨대, Mixer_out)을 제공한다. 일부 실시예에서, 믹서 회로(140)은 각 데이터 비트(111d)에 대해 믹서 회로(602)를 제공한다. 이에 관하여, 요구되는 믹서 회로(602)의 수는 디코더 회로(130)에 의해 제공된 데이터 비트(111d)의 디코딩된 데이터 비트(244) 및 디디코딩되지 않은 데이터 비트(249)의 수에 토대로 변할 수 있다. 다양한 실시예에서, 로직 동작은 동기화기 회로(105)로 가능한 시간 정렬된 데이터 비트(111e)를 제공하기 위해 변환 클럭 신호(145)와 함께 각 믹서 입력 데이터 비트(111d)에 대해 수행된다.
도 6c에서 보여진 바와 같이, 믹서 회로(602)는 CMOS 전압 모드 회로(636)와 같이 구현된다. 정적 전력(static power)은 CMOS 전압 모드 회로(636) 내에 포함된 잉ㄹ정한 전류 소스가 없기 때문에 감소된다. 게다가, 전압은 주로 데이터 및 클럭 로직 상태 트랜지션 동안 소모되고, 전력 소모의 감소를 초래한다. 이와 관련하여, 전압 모드 토폴로지는 우주 기반 애플리케이션에서 중요한 감소된 전력 소비 및 전력 소모를 제공한다.
블록(340)에서, 시간 정렬된 데이터 비트(111e)는 스위칭 네트워크(102)로 시간 정렬된 주파수 시프트된 디지털 데이터 비트(112a)를 제공한다. 도 8a는 본 발명의 실시예에 따른 동기화기 회로(105)의 도식도를 나타낸다. 도 8a를 참고하면, 동기화기(105)의 도식도는 동기화기 회로 데이터 입력(804(a))에서 단일 동기화기 입력 데이터 비트(111(e)(1))(예컨대, Sync_in), 동기화기 회로 클럭 입력(806(a))에서 동기화기 클럭 신호(855(a))(예컨대, 2NFs 클럭), 및 동기화기 회로 데이터 출력(810(a))에서 동기화기 출력 데이터 비트(112(a)(1))(예컨대, Sync_out)을 제공한다.
일부 실시예에서, 동기화기 회로(105)는 데이터 (D) 플립 플롭 회로(805)와 같이 구현되고, D 플립 플롭 회로(805)는 동기화기 회로 데이터 출력(810(a))에서 시간 정렬된 주파수 시프트된 디지털 데이터 비트(112(a)(1))를 제공하기 위해 동기화기 클럭 신호(855a)에 응답하여 시간 오정렬된 데이터 비트(111(e)(1))를 래치(latch)시킨다. 이에 관하여, 시간 오정렬된 데이터 비트(111(e)(1))는 단일 종결된 동기화기 클럭 신호(855a)의 상승 엣지가 스위칭 네트워크(102)로 시간 정렬된 데이터 비트(112(a)(1))를 제공하기 위해 동기화기 회로 클럭 입력(806(a))에서 제공될 때 까지 동기화기 회로 데이터 입력(804(a))에서 홀드(hold)된다.
일부 실시예에서, 동기화기 회로(105)는 다중 (D) 플립 플롭 회로(805)를 포함하고, 각 (D) 플립 플롭 회로(805)는 각 데이터 비트(111(e)(1) 내지 111(e)(n))를 제공한다. 이에 관하여, (D) 플립 플롭 회로(805)의 수는 믹서 회로(140)에 의해 제공된 디코딩된(244) 및 디디코딩되지 않은(249) 시간 오정렬된 데이터 비트(111e)의 수를 토대로 한다. 일부 실시예에서, (D) 플립 플롭 회로(805) 및 동기화기 회로(105)는 CMOS 전압 모드 회로(836)와 같이 구현된다.
일부 실시예에서, 동기화기 클럭 회로 신호(155)는 각 D 플립 플롭 회로(805)로 펼쳐진다(fan out). 도 8b는 본 발명의 실시예에 따른 동기화기 클럭 배전 회로(807;synchronizer clock distribution circuit)의 도식도를 나타낸다. 도 8b를 참고하면, 동기화기 클럭 배전 회로는 동기화기 클럭 신호(155)의 클럭 배전 을 동기화기 회로(105)의 각 D 플립 플롭 회로(805)에 제공한다.
도 8b에서 보여지는 바와 같이, 클럭 배전 경로(852)는 동기화기 클럭 입력(105a)부터 각 대응하는 동기화기 회로 클럭 입력(806a 내지 806n)까지 신호 경로를 따라서 각 동기화기 클럭 신호(855a 내지 855n)를 위한 동일한 수의 인버터 단계(inverter stage)를 제공한다.
동기화기 클럭 신호(855a 내지 855n)의 각 신호 경로를 따라서 동일한 수의 인버터 단계를 제공함에 따라, 클럭 입력(806a 내지 806n)에서 클럭 신호(855a 내지 855n)사이의 전달 지연(propagation delay)이 최소화 된다. 실질적으로, 동기화기 클럭 신호(855a 내지 855n)의 동시 상승 엣지(simultaneous rising edge)는
대응하는 D 플립 플롭 회로 데이터 출력(810a 내지 810n)에서 시간 정렬된 데이터 비트(112(a)(1) 내지 112(a)(n))를 제공하기 위해 시간 오정렬된 데이터 비트(111(e)(1) 내지 111(e)(n))을 동시에 클럭하도록 대응하는 D 플립 플롭 회로(805a 내지 805n)의 대응하는 클럭 입력(806a 내지 806n)에서 제공된다. 이에 관하여, 동기화기 회로(105)는 스위칭 네트워크(102)에 시간 정렬된 데이터 비트(112a)를 제공한다.
도 9는 본 발명에 따라 믹서 회로(140) 및 동기화기 회로(105)의 타이밍도를 나타낸다. 도 9는 어떻게 글리치(605)가 믹서 출력에서 발생하는지, 및 동기화기 회로(105)에서 글리치가 제거되는지 뿐만 아니라 동기화기 클럭 신호(155)를 이용해서 다중 데이터 비트(111e)의 정렬을 나타내기 위해 믹서 회로(140)에서의 하나의 데이터 비트(111e) 및 동기화기 회로(105)에서의 하나의 데이터 비트(112a)에 대한 타이밍 함수(timing function)를 보여준다. 도 9를 참고하면, 타이밍도는 믹서 회로(140), 믹서 입력 데이터 비트(111(d)(1))(예컨대, Mixer_in), 변환 클럭 신호(145(1))(예컨대, NFs 클럭), 및 믹서 출력 데이터 비트(111(e)(1))의 데이터 신호(예컨대, Mixer_out)를 제공한다. 게다가 타이밍도는 동기화기 회로(105), 동기화기 입력 데이터 비트(111(e)(1))(예컨대, Sync_in), 동기화기 클럭 신호(855(a))(예컨대, 2NFs 클럭), 및 동기화기 출력 데이터 비트(112(a)(1))의 데이터 신호(903)(예컨대, Sync_out)를 제공한다. 보여지는 바와 같이, 본 발명에서 논의된 바와 같이, 도 9는 믹서 입력 데이터 비트(111(d)(1)) 및 변환 클럭 신호(145) 사이에서 엣지의 시간 오정렬에 기인하여 원치않는 글리치(605)를 가질 수도 있는 시간 오정렬된 데이터 비트(111(e)(1))를 제공하기 위해 데이터 비트(111(d)(1))의 주파수 시프트를 나타낸다. 주파수 시프트된 디지털 데이터 비트(111(e)(1)는 동기화기 회로(105)에 제공되고, 데이터 비트(111(e)(1))는 시간 정렬된 주파수 시프트된 디지털 데이터 비트(112(a)(1))를 제공하고 글리치(605)를 제거하기 위해 샘플링된다.
본 발명에서 논의된 바와 같이, 도 9는 데이터 비트(111(e)(1))의 정확하고 고속의 시간 정렬을 제공하기 위해 동기화기 입력 데이터 비트(111(e)(1))를 샘플링한다. 일부 실시예에서, 변환 클럭 신호(145(1))는 3.2 Gsps의 변환 비율로 데이터 비트(111(e)(1))를 주파수 시프트시킨다. 동기화기 클럭 신호(855(a))는 2배의 믹서 회로 샘플링 비율, 6.4 Gsps의 동기화기 클럭 비율로 데이터 비트(111(e)(1))를 샘플링한다. 그러나, 다른 실시예에서 더 빠르거나 더 느린 샘플링 비율이 가능하다. 동기화기 회로(105)는 시스템(100)을 재-튜닝 또는 재-설계할 필요 없이 샘플링 비율을 수정하기 위해 적응력을 제공한다.
블록(345)에서, 시간 정렬된 주파수 시프트된 디지털 데이터 비트(112a)는 아날로그 전압 신호로 변환되고, 아날로그 출력 신호(106)을 제공하기 위해 합산(sum)된다. 이에 관하여, 본 발명에서 논의된 바와 같이, 스위칭 네트워크(102)는 시간 정렬된 데이터 비트(112a)를 수신하고 시간 정렬된 데이터 비트(112a)를 대응하는 아날로그 전압 신호로 변환시킨다. 도 10은 본 발명의 실시예에 따른 스위칭 네트워크 회로(102)의 도식도를 나타낸다.
도 10을 참고하면, 일부 실시예에서, 스위칭 네트워크(102)는 저항 네터워크(예컨대, 온도계 가중치 회로(1013;thermometer weighted circuit) 및 이진 가중치 회로(1015;binary weighted circuit))를 구동하는 다중 CMOS 인버터로서 구현될 수 있고, 각 CMOS 인버터 회로 저항 네트워크는 데이터 비트(112a)의 할당된 가중치를 토대로 대응하는 시간 정렬된 데이터 비트(112a)를 수신하고, 대응하는 디지털 데이터 비트(112a)를 대응하는 전압 신호(1006)로 변환시킨다. 전압 신호(1006)는 합산 노드(1008;summing node)에서 합산되고 아날로그 출력 신호(106)로서 제공된다. 전압 신호(1006)의 수 및/또는 저항(1023 또는 1025)이 시간 정렬된 주파수 시프트된 디지털 데이터 비트(112a)의 수를 토대로 변할 수 있다는 것이 이해될 수 있을 것이다.
일부 실시예에서, 도 10에서 보여지는 바와 같이, 온도계 디코딩된 데이터 비트(112(a)(1) 내지 112(a)(31);thermometer decoded data bit)의 제1 서브셋(244)은 온도계 가중치 회로 어레이(1012;thermometer weighted circuits array)에 제공되고 2진 디코딩되지 않은 데이터 비트(112(a)(32) 내지 112(a)(38);binary undecoded data bit)의 제2 서브셋(249)은 2진 가중치 회로 어레이(1014)에 제공된다. 이에 관하여, 스위칭 네트워크(102)는 온도계 디코딩된 데이터 비트(112(a)(1) 내지 112(a)(31)를 각각 교환망 입력(1005(1) 내지 1005(31))에서 수신한다. 스위칭 네트워크(102)는 2진 디코딩되지 않은 데이터 비트(112(a)(32) 내지 112(a)(28))를 각각 교환망 네트워크 입력(1005(32) 내지 1005(38))에서 수신한다.
일부 실시예에서, 스위칭 네트워크(102)의 각 다중 온도계 가중치 회로(1013)은 인버터 회로(1021) 및 고정 값 저항(1023;fixed value resistor)의 직렬 쌍을 포함한다. 이에 관하여, 각 온도계 디코딩된 데이터 비트(112(a)(1) 내지 112(a)(31))는 동등하게(equally) 가중되고 출력(1006(1) 내지 1006(31))에서 실질적으로 등가인 전압이 각 온도계 가중치 회로(1013)에 의해 합산 노드(1008)로 제공된다.
일부 실시예에서, 스위칭 네트워크(102)의 각 다중 2진 가중치 회로(1015)는 역 컨버터 회로(1021) 및 가변 값 저항(1025;variable value resitor)의 직렬 쌍을 포함한다. 각 데이터 비트(112(a)(32) 내지 112(a)(38))에 대한 가변 저항(1025)의 값은 2진 데이터 비트(112(a)(32) 내지112(a)(38))의 가중치를 토대로 정의된다. 예를 들면, 데이터 비트(112(a)(38))에 대응하는 출력(1006(38))에서 전압 신호는 데이터 비트(112(a)(31))에 대응하는 출력(1006(31))에서의 전압 신호보다 작을 수 있다. 따라서, 출력(1006(38))에 결합된 가변 저항(1025)은 출력(1006(31))에 결합된 가변 저항(1025)보다 더 큰 값이 된다. 이에 관하여, 각 2진 디코딩되지 않은 데이터 비트(112(32) 내지 112(a)(38))는 그들의 비트 유의성(significance)(예컨대, 최하위(least significant)부터 최상위(most significant)까지)에 비래하여 가중되고 대응하는 전압은 합산 노드(1008)로 출력(1006(31) 내지 1006(38))에서 제공된다. 일부 실시예에서, 스위칭 네트워크(102)는 낮은 전력 소모 및 전력 소비를 제공하기 위해 CMOS 전압 모드 회로(1036)로서 구현된다.
일부 실시예에서, 스위칭 네트워크(102)는 바이어스 저항(R39 및 R40)을 포함한다. 바이어스 전압(R39)은 제1 말단(end) 상의 전압 소스 VDDA 및 제2 말단 상의 합산 노드(1008)에 결합된다. 바이어스 저항(R40)은 제1 말단 상의 GNDA(예컨대, 직류 전류 (DC) 접지(ground)) 및 제2 말단 상의 합산 노드(1008)에 결합된다. 일부 실시예에서, R39 저항(resistance)은 실질적으로 R40 저항과 같다. 바이어스 저항(R39 및/또는 R40)은 아날로그 출력 신호(106)의 바이어스 전압(1010)을 설정(set)한다. 게다가, 출력 신호(106)의 출력 임피던스(output impedance)는 바이어스 저항(R39 또는 R40) 및 저항(1023 또는 1025)의 조합에 의해 고정된다.
도 11은 본 발명의 실시예에 따른 디지털-아날로그 업컨버터를 위한 신호 에너지 대 주파수의 플롯(1100;plot)을 나타낸다. 도 11을 참고하면, 플롯(1100)은
제2 나이퀴스트(1115;Nyquist) 및 제3 나이퀴스트(1125) 사이에서, 약 3.2G㎐의 주파수를 중심으로 아날로그 출력 신호의 도미넌트 스펙트럼 에너지(1106)을 보여준다. 이 예시에서, 디코더 회로(130)에 의해 이용된 샘플링 주파수(Fs)는 3.2G㎐이고 디코더 회로(130)에 의해 프로세스된 디지털 데이터는 플롯(1100) 상의 신호(1130)에서 보여지는 바와 같이, 100M㎐의파수를 갖는다. 믹서 비율 (NFs)는 또한 3.2G㎐이고 디지털 믹서 회로(140)는 플롯(1100) 상의 신호(1106)에 의해 보여지는 바와 같이, 디지털 데이터의 에너지 중 더 많은 부분을 3.1G㎐ 및 3.3G㎐(예컨대, 믹서 비율 +/- 데이터 신호 주파수)로 시프트시킨다. 낮은 전력을 갖는 고조파(harmonic)은 플롯(1100) 상의 신호(1135) 및 신호(1140)에 의해 보여지는 바와 같이, 다중 믹서 비율(예컨대, 6.4G㎐ 및 9.6G㎐)에서 발생한다. 동기화 비율은 6.4G㎐이고 스펙트럼 에너지 플롯(1100)에서는 식별(discern)될 수 없다.
본 발명의 관점에서, 여기에 설명된 다양한 실시예에 따라 시스템(100)을 제공하는 것은 복수의 병렬 디지털 데이터 비트를 아날로그 출력 전압 신호로의 적응형(adaptable) 고속 디지털-아날로그 상향 변환을 제공할 수 있음을 이해할 것이다. 이에 관하여, 외부에서 내부로의 클럭 도메인 변환, 병렬 데이터 신호 다중화, 병렬 디지털 데이터 비트 디코딩, 병렬 데이터 경로의 병렬 디지털 데이터 비트 주파수 시프트 동작, 서로 시간 오정렬 된 병렬 디지털 데이터 비트의 시간 정렬을 수행함으로써, 모두 낮은 전력 소모 및 소비를 위해 구성된 전압 모드 회로 토폴로지 및 단일 종결 클럭 회로로 통합되어있으며, 적응형 고속 및 고해상도 디지털-아날로그 변환이 위성 통신 시스템을 위해 구현될 수 있다.
또한, 본 발명은 다음 조항에 따른 예를 포함한다:
조항1. 시스템(100)이 복수의 디코더 입력 데이터 비트(111c)를 수신하고 복수의 디코딩된 병렬 디지털 데이터 비트(111d)를 제공하도록 구성된 디코더 회로로서, 미리 정의된 샘플링 비율(Fs)로 동작하는, 디코더 회로(130)와; 디코더 회로에 결합되고 주파수 시프트된 디지털 데이터 비트(111e)를 제공하기 위해 변환 클럭 신호(145)와 각 디코딩된 병렬 디지털 데이터 비트를 컴바인하도록 구성된 믹서 회로로서, 주파수 시프트된 디지털 데이터 비트가 서로 시간 오정렬된 믹서 회로(140); 동기화기 클럭 신호(155)를 포함하면서 믹서 회로에 결합되고 동기화기 클럭 신호에 응답하여 주파수 시프트된 디지털 데이터 비트를 시간 정렬하도록 구성된 동기화기 회로(105); 및 동기화기 회로에 결합되고 시간 정렬된 주파수 시프트된 디지털 데이터 비트(112a)에 응답하여 아날로그 출력 신호(106)를 발생시키도록 구성된 스위칭 네트워크(102);를 구비하여 구성되는 것을 특징으로 한다.
조항2. 조항1의 시스템으로, 주파수 시프트된 디지털 데이터 비트는 각 디코딩된 병렬 디지털 데이터 비트의 로직 상태 트랜지션, 및 변환 클럭 신호의 로직 상태 트랜지션에 연관된 시간 오정렬에 기인하여 서로 시간 오정렬되는 것을 특징으로 한다.
조항3. 조항1의 시스템으로, 믹서 회로가 제1 주파수(Fs)에서 디코딩된 병렬 디지털 데이터 비트를 제2 주파수(NFs)에서 주파수 시프트된 디지털 데이터 비트로 바꾸도록(translate) 구성되고, 믹서 회로가 미리 정의된 샘플링 비율의 N배 비율로 동작하며, 동기화기 회로가 믹서 회로 비율의 2배 비율에서 동작하는 것을 특징으로 한다.
조항4. 조항1의 시스템으로, 아날로그 출력 신호는 디코더 입력 데이터 비트의 대역폭(bandwidth)에 대응하는 대역폭(1130)을 구비하여 구성되고, 아날로그 출력 신호의 도미넌트 스펙트럼 에너지(1106)는 변환 클럭 신호의 주파수(NFs) 중심 주위인 것을 특징으로 한다.
조항5. 조항1의 시스템으로, 디코더 회로에 결합되고 멀티플렉서 클럭 신호(125)에 응답하여 복수의 병렬 디지털 데이터 워드(111b)를 수신하도록 구성되며 미리 정의된 샘플링 비율에서 디코더 입력 데이터 비트를 포함하는 병렬 디지털 데이터 워드(237) 중 대응하는 하나를 제공하는 도록 구성된 멀티플렉서 회로로서, 멀티플렉서 클럭 신호가 미리 정의된 샘플링 비율의 1/M 배 샘플링 비율(Fs/M)인 멀티플렉서 회로(120);를 구비하여 구성되는 것을 특징으로 한다.
조항6. 조항5의 시스템으로, 멀티플렉서 회로에 결합되고 외부 소스로부터 복수의 MCI 입력 데이터 워드(111a)를 수신하도록 구성되며, 외부 클럭 신호(115)에 의해 동기화되고, 멀티플렉서 클럭 신호에 의해 동기화된 복수의 병렬 디지털 데이터 워드를 제공하는 준동기식 인터페이스 "MCI" 회로로서, 외부 클럭 신호는 멀티플렉서 클럭 신호에 대해 비동기인 MCI 회로(110)를 더 구비하여 구성되는 것을 특징으로 한다.
조항7. 조항1의 시스템으로, 믹서 회로는 제1 믹서 회로이고, 동기화기 회로는 제1 동기화기 회로이며, 스위칭 네트워크는 제1 스위칭 네트워크이고, 아날로그 출력 신호는 제1 아날로그 출력 신호(106a)이며, 시스템은: 디코더 회로에 결합되고 주파수 시프트된 디지털 데이터 비트를 제공하기 위해 각 디코딩된 병렬 디지털 데이터 비트를 변환 클럭 신호와 컴바인하도록 구성된 제2 믹서 회로로서, 주파수 시프트된 디지털 데이터 비트가 서로 시간 오정렬된, 제2 믹서 회로(140b)와; 동기화기 클럭 신호를 포함하면서 제2 믹서 회로에 결합되고 동기화기 클럭 신호에 응답하여 주파수 시프트된 디지털 데이터 비트를 시간 정렬 하도록 구성된 제2 동기화기 회로(105b); 제2 동기화기 회로에 결합되고 시간 정렬된 주파수 시프트된 디지털 데이터 비트에 응답하여 제2 아날로그 출력 신호(106b)를 발생시키도록 구성된 제2 스위칭 네트워크로서, 제2 아날로그 출력 신호가 제1 아날로그 출력 신호의 상보적인 신호인, 제2 스위칭 네트워크(102b);를 더 구비하여 구성되고, 디코더 회로, 제1 및 제2 믹서 회로, 제1 및 제2 동기화기 회로, 및 제1 및 제2 스위칭 네트워크가 단일-종결된 "CMOS(metal-oxide-semiconductor)" 회로(636, 836, 1036)를 구비하여 구성되는 것을 특징으로 한다.
조항8. 조항1의 시스템으로, 동기화기 클럭 신호는 단일 종결된 클럭 신호이고, 시스템은 제1 주파수(NFs)를 갖는 차동 클럭 신호(175)를 제1 주파수의 2배인 제2 주파수(2NFs)를 갖는 단일 종결된 클럭 신호로 변환시키도록 구성된 듀얼-엣지 검출기 회로(180)를 더 구비하여 구성되는 것을 특징으로 한다.
조항9. 조항1의 시스템으로, 스위칭 네트워크가 병렬 구성으로 배열(arrange)된 복수의 저항(1023 및 1025)을 구비하여 구성되고, 저항 중 대응하는 것들은 시간 정렬된 주파수 시프트된 디지털 데이터 비트 중 대응하는 것들에 결합되며, 스위칭 네트워크는 아날로그 출력 신호에 결합된 합산 노드(1008)를 더 구비하여 구성되고, 각 저항은 대응하는 시간 정렬된 주파수 시프트된 데이터 비트에 응답하여 합산 노드에 선택적으로 결합되는 것을 특징으로 한다.
조항10. 조항9의 시스템으로, 스위칭 네트워크는 제1 말단의 합산 노드 및 제2 말단의 전압 소스(VDDA)에 결합된 적어도 하나의 바이어스 저항(R39)을 더 구비하여 구성되고, 적어도 하나의 바이어스 저항은 아날로그 출력 신호의 바이어스 전압(1010)을 설정하며, 적어도 하나의 바이어스 저항 및 저항들은 아날로그 출력 신호의 출력 임피던스를 고정시키기 위해 컴바인하는 것을 특징으로 한다.
조항11. 방법은 디코더 회로(130)에 의해, 복수의 디코더 입력 데이터 비트(111c)를 수신하는 단계(325)와; 디코더 회로에 의해, 복수의 디코딩된 병렬 디지털 데이터 비트(111d)를 제공하는 단계로서, 디코더 회로는 미리 정의된 샘플링 비율(Fs)로 동작하는, 단계(325 및 330); 디코더 회로에 결합된 믹서 회로(140)에 의해, 주파수 시프트된 디지털 데이터 비트(111e)를 제공하기 위해 각 디코딩된 병렬 디지털 데이터 비트를 변환 클럭 신호(145)와 컴바이닝하는 단계로서, 주파수 시프트된 디지털 데이터 비트(111e)가 서로 시간 오정렬되는, 단계(335); 믹서 회로에 결합된 동기화기 회로(105)에 의해, 동기화기 클럭 신호(155)에 응답하여 주파수 시프트된 디지털 데이터 비트를 정렬하는 단계(340); 및 동기화기 회로에 결합된 스위칭 네트워크(102)에 의해, 시간 정렬된 주파수 시프트된 디지털 데이터 비트(112a)에 응답하여 아날로그 출력 신호(106)를 발생시키는 단계(345)를 갖추어 이루어지는 것을 특징으로 한다.
조항12. 조항11의 방법으로, 주파수 시프트된 디지털 데이터 비트는 각 디코딩된 병렬 디지털 데이터 비트의 로직 상태 트랜지션 및 변환 클럭 신호의 로직 상태 트랜지션에 연관된 시간 오정렬에 기인하여 서로 시간 오정렬되는 것을 특징으로 한다.
조항13. 조항11의 방법으로, 믹서 회로에 의해, 제1 주파수(Fs)에서 디코딩된 병렬 데이터 비트를 제2 주파수(NFs)에서 주파수 시프트된 디지털 데이터 비트로 바꾸는 단계(335); 미리 정의된 샘플링 비율의 N배의 비율(NFs)에서 믹서 회로를 동작하는 단계(335); 및 믹서 비율의 2배인 비율(2NFs)에서 동기화 회로를 동작하는 단계(340)를 더 갖추어 이루어 지는 것을 특징으로 한다.
조항14. 조항11의 방법으로, 아날로그 출력 신호가 디코더 입력 데이터 비트의 대역폭에 대응하는 대역폭(1130)을 구비하여 구성되고, 아날로그 출력 신호의 도미넌트 스펙트럼 에너지(1106)가 변환 클럭 신호의 주파수(NFs) 중심 주위인 것을 특징으로 한다.
조항15. 조항11의 방법으로, 디코더 회로에 결합된 멀티플렉서 회로(120)에 의해, 멀티플렉서 클럭 신호(125)에 응답하여 복수의 병렬 디지털 데이터 워드(111b)를 수신하는 단계(320); 및 멀티플렉서 회로에 의해, 미리 정의된 샘플링 비율에서 디코더 입력 데이터 비트를 포함하는 병렬 디지털 데이터 워드(237) 중 대응하는 하나를 제공하는 단계(320)로서, 멀티플렉서 클럭 신호가 미리 정의된 샘플링 비율의 1/M배인 샘플링 비율(FS/M)을 포함하는, 단계를 더 갖추어 이루어지는 것을 특징으로 한다.
조항16. 조항15의 방법으로, 멀티플렉서 회로에 연결된 준동기식 인터페이스 "MCI" 회로(110)에 의해, 외부 클럭 신호(115)에 의해 동기화되고 복수의 MCI 입력 데이터 워드(111a)를 수신하는 단계(310); 및 MCI 회로에 의해, 멀티플렉서 클럭 신호에 의해 동기화된 복수의 병렬 디지털 데이터 워드를 제공하는 단계(315)로서, 외부 클럭 신호는 멀티플렉서 클럭 신호에 대해 비동기식인, 단계를 더 갖추어 이루어지는 것을 특징으로 한다.
조항17. 조항11의 방법으로, 믹서 회로는 제1 믹서 회로, 동기화기 회로는 제1 동기화기 회로, 스위칭 네트워크는 제1 스위칭 네트워크, 및 아날로그 출력 신호는 제1 아날로그 출력 신호(106a)이고, 방법이: 디코더 회로에 결합된 제2 믹서 회로(140b)에 의해, 주파수 시프트된 디지털 데이터 비트를 제공하기 위해 각 디코딩된 병렬 디지털 데이터 비트를 변환 클럭 신호와 컴바인하는 단계와; 제2 믹서 회로에 결합된 제2 동기화기 회로(105b)에 의해 동기화기 클럭 신호에 응답하여 주파수 시프트된 디지털 데이터 비트를 정렬하는 단계; 및 제2 동기화기 회로에 결합된 제2 스위칭 네트워크(102b)에 의해 시간 정렬된 주파수 시프트된 디지털 데이터 비트에 응답하여 제2 아날로그 출력 신호(106a)를 발생시키는 단계로서, 제2 아날로그 출력 신호는 제1 아날로그 출력 신호의 상보적인 신호인, 단계;를 더 갖추어 이루어지고, 디코더 회로, 제1 및 제2 믹서 회로, 제1 및 제2 동기화기 회로, 그리고 제1 및 제2 스위칭 네트워크가 단일-종결된 CMOS 회로(636, 836, 1036)를 구비하여 구성되는 것을 특징으로 한다.
조항18. 조항11의 방법으로, 듀얼-엣지 검출기 회로(180)에 의해, 동기화기 클럭 신호는 단일 종결된 클럭 신호이고, 방법은 제1 주파수(NFs)를 갖는 차동 클럭 신호(175)를 제1 주파수의 2배인 제2 주파수(2NFs)를 갖는 단일 종결된 클럭 신호로 변환시키는 단계(305)를 더 갖추어 이루어지는 것을 특징으로 한다.
조항19. 조항11의 방법으로, 스위칭 네트워크는 병렬 구성으로 배열된 복수의 저항(1023 및 1025)를 구비하여 구성되고, 저항 중 대응하는 하나는 시간 정렬된 주파수 시프트된 디지털 데이터 비트 중 대응하는 하나에 결합되며, 스위칭 네트워크는 아날로그 출력 신호에 결합된 합산 노드(1008)을 더 구비하여 구성되고, 방법은 대응하는 시간 정렬된 주파수 시프트된 데이터 비트에 응답하여 합산 노드에 각 저항을 선택적으로 결합시키는 단계를 더 갖추어 이루어지는 것을 특징으로 한다.
조항20. 조항19의 방법으로, 스위칭 네트워크는 제1 말단의 합산 노드 및 제2 말단의 전압 소스(VDDA)에 결합된 적어도 하나의 바이어스 저항(R39)을 더 구비하여 구성되고, 적어도 하나의 바이어스 저항은 아날로그 출력 신호의 바이어스 전압(1010)을 설정하고, 적어도 하나의 바이어스 저항 및 저항들은 아날로그 출력 신호의 출력 임피던스를 고정시키기 위해 컴바인하는 것을 특징으로 한다.
적용 가능한 경우, 본 발명에 의해 제공된 다양한 실시예는 하드웨어, 소프트웨어, 또는 하드웨어 및 소프트웨어의 조합을 이용해서 구현될 수 있다. 또한 적용 가능한 경우, 본 발명에 기재된 다양한 하드웨어 구성요소 및/또는 소프트웨어 구성요소는 본 발명의 정신을 벗어나지 않으면서 소프트웨어, 하드웨어, 및/또는 둘다를 구성하는 복합 구성요소로 컴바인될 수 있다. 게다가, 적용 가능한 경우, 소프트웨어 구성요소가 하드웨어 구성요소로서 구현될 수 있고, 이 반대도 가능하다.
프로그램 코드 및/또는 데이터와 같은, 본 발명에 따른 소프트웨어는 하나 이상의 비일시적 기계 판독가능 매체(non-transitory machine readable medium) 상에 저장될 수 있다. 또한 본 발명에서 정의된 소프트웨어는 하나 이상의 일반적인 목적 또는 특정 목적의 컴퓨터 시스템, 네트워크 및/또는 그외 유사한 것을 이용해서 구현될수 있음이 고려된다. 적용 가능한 경우, 본 발명에서 설명된 다양한 단계의 순서는 본 발명에서 설명된 특징(feature)을 제공하기 위해 바뀔 수 있고, 복합 단계로 컴바인될 수 있으며, 및/또한 서브-스텝(sub-step)으로 분리될 수 있다.
위에서 설명된 실시예는 본 발명을 예시하지만 제한하지는 않는다. 또한, 본 발명의 원리에 따라 많은 수정 및 변형이 가능하다는 것이 이해되어야 한다. 따라서, 본 발명의 범위는 다음의 청구 범위에 의해만 정의된다.

Claims (15)

  1. 복수의 디코더 입력 데이터 비트(111c)를 수신하고 복수의 디코딩된 병렬 디지털 데이터 비트(111d)를 제공하도록 구성된, 미리 정의된 샘플링 비율(Fs)로 동작하는, 디코더 회로(130)와;
    디코더 회로에 결합되고 주파수 시프트된 디지털 데이터 비트(111e)를 제공하기 위해 변환 클럭 신호(145)와 각 디코딩된 병렬 디지털 데이터 비트를 컴바인하도록 구성된 믹서 회로로서, 주파수 시프트된 디지털 데이터 비트가 각 디코딩된 병렬 디지털 데이터 비트의 로직 상태 트랜지션 및 변환 클럭 신호의 로직 상태 트랜지션과 연관된 시간 오정렬에 기인하여 서로 시간 오정렬되는, 믹서 회로(140);
    동기화기 클럭 신호(155)를 포함하면서 믹서 회로에 결합되고 동기화기 클럭 신호에 응답하여 주파수 시프트된 디지털 데이터 비트를 시간 정렬하도록 구성된 동기화기 회로(105); 및
    동기화기 회로에 결합되고 시간 정렬된 주파수 시프트된 디지털 데이터 비트(112a)에 응답하여 아날로그 출력 신호(106)를 발생시키도록 구성된 스위칭 네트워크(102);를 구비하여 구성되는 것을 특징으로 하는 시스템(100).
  2. 삭제
  3. 제1항에 있어서, 믹서 회로가 제1 주파수(Fs)에서 디코딩된 병렬 디지털 데이터 비트를 제2 주파수(NFs)에서 주파수 시프트된 디지털 데이터 비트로 바꾸도록 구성되고, 믹서 회로가 미리 정의된 샘플링 비율의 N배 비율로 동작하며, 동기화기 회로가 믹서 회로 비율의 2배 비율에서 동작하는 것을 특징으로 하는 시스템.
  4. 제1항에 있어서, 아날로그 출력 신호는 디코더 입력 데이터 비트의 대역폭에 대응하는 대역폭(1130)을 구비하여 구성되고, 아날로그 출력 신호의 도미넌트 스펙트럼 에너지(1106)는 변환 클럭 신호의 주파수(NFs) 중심 주위인 것을 특징으로 하는 시스템.
  5. 제1항에 있어서, 디코더 회로에 결합되고 멀티플렉서 클럭 신호(125)에 웅답하여 복수의 병렬 디지털 데이터 워드(111b)를 수신하도록 구성되며 미리 정의된 샘플링 비율에서 디코더 입력 데이터 비트를 포함하는 병렬 디지털 데이터 워드(237) 중 대응하는 하나를 제공하는 멀티플렉서 회로로서, 멀티플렉서 클럭 신호가 미리 정의된 샘플링 비율의 1/M 배 샘플링 비율(Fs/M)을 포함하는, 멀티플렉서 회로(120)와;
    멀티플렉서 회로에 결합되고 외부 소스로부터 복수의 MCI 입력 데이터 워드(111a)를 수신하도록 구성되며 외부 클럭 신호(115)에 의해 동기화되고, 멀티플렉서 클럭 신호에 의해 동기화된 복수의 병렬 디지털 데이터 워드를 제공하는 준동기식 인터페이스 “MCI” 회로로서, 외부 클럭 신호는 멀티플렉서 클럭 신호에 대해 비동기인 준동기식 인터페이스 "MCI" 회로(110)를 더 구비하여 구성되는 것을 특징으로 하는 시스템.
  6. 제1항에 있어서, 믹서 회로는 제1 믹서 회로, 동기화기 회로는 제1 동기화기 회로, 스위칭 네트워크는 제1 스위칭 네트워크, 아날로그 출력 신호는 제1 아날로그 출력 신호(106a)이고,
    시스템은:
    디코더 회로에 결합되고 주파수 시프트된 디지털 데이터 비트를 제공하기 위해 각 디코딩된 병렬 디지털 데이터 비트를 변환 클럭 신호와 컴바인하도록 구성된 제2 믹서 회로로서, 주파수 시프트된 디지털 데이터 비트가 서로 시간 오정렬된, 제2 믹서 회로(140b)와;
    동기화기 클럭 신호를 포함하면서 제2 믹서 회로에 결합되고 동기화기 클럭 신호에 응답하여 주파수 시프트된 디지털 데이터 비트를 시간 정렬하도록 구성된 제2 동기화기 회로(105b);
    제2 동기화기 회로에 결합되고 시간 정렬된 주파수 시프트된 디지털 데이터 비트에 응답하여 제2 아날로그 출력 신호(106b)를 발생시키도록 구성된 제2 스위칭 네트워크로서, 제2 아날로그 출력 신호가 제1 아날로그 출력 신호의 상보적인 신호인, 제2 스위칭 네트워크(102b);를 더 구비하여 구성되고,
    디코더 회로, 제1 및 제2 믹서 회로, 제1 및 제2 동기화기 회로, 및 제1 및 제2 스위칭 네트워크가 단일-종결된 CMOS 회로(636, 836, 1036)인 것을 특징으로 하는 시스템.
  7. 제1항에 있어서, 동기화기 클럭 신호는 단일 종결된 클럭 신호이고, 시스템은, 제1 주파수(NFs)를 갖는 차동 클럭 신호(175)를 제1 주파수의 2배인 제2 주파수(2NFs)를 갖는 단일 종결된 클럭 신호로 변환시키도록 구성된 듀얼-엣지 검출기 회로(180)를 더 구비하여 구성되는 것을 특징으로 하는 시스템.
  8. 제1항에 있어서, 스위칭 네트워크가 병렬 구성으로 배열된 복수의 저항(1023 및 1025)을 구비하여 구성되고, 저항 중 대응하는 것들은 시간 정렬된 주파수 시프트된 디지털 데이터 비트 중 대응하는 것들에 결합되며, 스위칭 네트워크는 아날로그 출력 신호에 결합된 합산 노드(1008)를 더 구비하여 구성되고, 각 저항은 대응하는 시간 정렬된 주파수 시프트된 데이터 비트에 응답하여 합산 노드에 선택적으로 결합되고,
    스위칭 네트워크는 제1 말단의 합산 노드 및 제2 말단의 전압 소스(VDDA)에 결합된 적어도 하나의 바이어스 저항(R39)을 더 구비하여 구성되고, 적어도 하나의 바이어스 저항은 아날로그 출력 신호의 바이어스 전압(1010)을 설정하며, 적어도 하나의 바이어스 저항 및 저항들은 아날로그 출력 신호의 출력 임피던스를 고정시키기 위해 컴바인하는 것을 특징으로 하는 시스템.
  9. 디코더 회로(130)에 의해, 복수의 디코더 입력 데이터 비트(111c)를 수신하는 단계(325)와;
    디코더 회로에 의해, 복수의 디코딩된 병렬 디지털 데이터 비트(111d)를 제공하는 단계로서, 디코더 회로는 미리 정의된 샘플링 비율(Fs)로 동작하는, 단계(325 및 330);
    디코더 회로에 결합된 믹서 회로(140)에 의해, 주파수 시프트된 디지털 데이터 비트(111e)를 제공하기 위해 각 디코딩된 병렬 디지털 데이터 비트를 변환 클럭 신호(145)와 컴바이닝하는 단계로서, 주파수 시프트된 디지털 데이터 비트(111e)가 각 디코딩된 병렬 디지털 데이터 비트의 로직 상태 트랜지션 및 변환 클럭 신호의 로직 상태 트랜지션과 연관된 시간 오정렬에 기인하여 서로 시간 오정렬되는, 단계(335);
    믹서 회로에 결합된 동기화기 회로(105)에 의해, 동기화기 클럭 신호(155)에 응답하여 주파수 시프트된 디지털 데이터 비트를 정렬시키는 단계(340); 및
    동기화기 회로에 결합된 스위칭 네트워크(102)에 의해, 시간 정렬된 주파수 시프트된 디지털 데이터 비트(112a)에 응답하여 아날로그 출력 신호(106)를 발생시키는 단계(345);를 갖추어 이루어지는 것을 특징으로 하는 방법.
  10. 삭제
  11. 제9항에 있어서, 믹서 회로에 의해, 제1 주파수(Fs)에서 디코딩된 병렬 데이터 비트를 제2 주파수(NFs)에서 주파수 시프트된 디지털 데이터 비트로 바꾸는 단계(335);
    미리 정의된 샘플링 비율의 N배의 비율(NFs)에서 믹서 회로를 동작하는 단계(335); 및
    믹서 비율의 2배인 비율(2NFs)에서 동기화기 회로를 동작하는 단계(340);를 더 갖추어 이루어 지는 것을 특징으로 하는 방법.
  12. 제9항에 있어서, 아날로그 출력 신호가 디코더 입력 데이터 비트의 대역폭에 대응하는 대역폭(1130)을 구비하여 구성되고, 아날로그 출력 신호의 도미넌트 스펙트럼 에너지(1106)가 변환 클럭 신호의 주파수(NFs) 중심 주위인 것을 특징으로 하는 방법.
  13. 제9항에 있어서, 디코더 회로에 결합된 멀티플렉서 회로(120)에 의해, 멀티플렉서 클럭 신호(125)에 응답하여 복수의 병렬 디지털 데이터 워드(111b)를 수신하는 단계(320); 및
    멀티플렉서 회로에 의해, 미리 정의된 샘플링 비율에서 디코더 입력 데이터 비트를 포함하는 병렬 디지털 데이터 워드(237) 중 대응하는 하나를 제공하는 단계(320)로서, 멀티플렉서 클럭 신호가 미리 정의된 샘플링 비율의 1/M배인 샘플링 비율(Fs/M)을 구비하여 구성되는, 단계;를 더 갖추어 이루어지는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 멀티플렉서 회로에 연결된 준동기식 인터페이스 "MCI" 회로(110)에 의해, 외부 클럭 신호(115)에 의해 동기화된 복수의 MCI 입력 데이터 워드(111a)를 수신하는 단계(310); 및
    MCI 회로에 의해, 멀티플렉서 클럭 신호에 의해 동기화된 복수의 병렬 디지털 데이터 워드를 제공하는 단계(315);를 더 갖추어 이루어지고, 외부 클럭 신호는 멀티플렉서 클럭 신호에 대해 비동기식인 것을 특징으로 하는 방법.
  15. 제9항에 있어서, 믹서 회로는 제1 믹서 회로, 동기화기 회로는 제1 동기화기 회로, 스위칭 네트워크는 제1 스위칭 네트워크, 아날로그 출력 신호는 제1 아날로그 출력 신호(106a)이고,
    방법이:
    디코더 회로에 결합된 제2 믹서 회로(140b)에 의해, 주파수 시프트된 디지털 데이터 비트를 제공하기 위해 각 디코딩된 병렬 디지털 데이터 비트를 변환 클럭 신호와 컴바인하는 단계로서, 주파수 시프트된 디지털 데이터 비트가 서로 시간 오정렬된, 단계와;
    제2 믹서 회로에 결합된 제2 동기화기 회로(105b)에 의해, 동기화기 클럭 신호에 응답하여 주파수 시프트된 디지털 데이터 비트를 정렬하는 단계; 및
    제2 동기화기 회로에 결합된 제2 스위칭 네트워크(102b)에 의해, 시간 정렬된 주파수 시프트된 디지털 데이터 비트에 응답하여 제2 아날로그 출력 신호(106a)를 발생시키는 단계로서, 제2 아날로그 출력 신호는 제1 아날로그 출력 신호와 상보적인 신호인, 단계;를 더 갖추어 이루어지고, 디코더 회로, 제1 및 제2 믹서 회로, 제1 및 제2 동기화기 회로, 및 제1 및 제2 스위칭 네트워크가 단일-종결된 CMOS 회로(636, 836, 1036)를 구비하여 구성되는 것을 특징으로 하는 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10700888B2 (en) 2018-08-06 2020-06-30 Macom Technology Solutions Holdings, Inc. CMOS quarter-rate multiplexer for high-speed serial links
US11152943B1 (en) * 2020-05-26 2021-10-19 Qualcomm Incorporated Dual-edge aware clock divider
US11791832B2 (en) * 2022-01-18 2023-10-17 Nxp B.V. Timing calibration technique for radio frequency digital-to-analog converter

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04183109A (ja) * 1990-11-19 1992-06-30 Fujitsu Ltd 周波数逓倍回路
US5841387A (en) * 1993-09-01 1998-11-24 Texas Instruments Incorporated Method and system for encoding a digital signal
US6567132B1 (en) * 1999-03-10 2003-05-20 General Instruments Corp. Upconverter for a television signal headend distribution center handling analog and digital signals and method of making and using the same
US6463266B1 (en) * 1999-08-10 2002-10-08 Broadcom Corporation Radio frequency control for communications systems
US6690313B1 (en) * 2002-10-17 2004-02-10 The Boeing Company Digital-to-analog upconverter
US6724335B1 (en) * 2003-06-03 2004-04-20 Broadcom Corporation Systems and methods for digital upconversion for television signals
US7515651B1 (en) * 2003-08-07 2009-04-07 L3 Communications Corporation Parallel processing for programmable wideband digital modulation
US7668272B1 (en) * 2004-10-26 2010-02-23 National Semiconductor Corporation Method and apparatus for data transfer between mesochronous clock domains
US7528754B1 (en) * 2006-02-09 2009-05-05 Arizona Board Of Regents Finite impulse response digital to analog converter
US7773968B2 (en) * 2006-11-30 2010-08-10 Silicon Laboratories, Inc. Interface/synchronization circuits for radio frequency receivers with mixing DAC architectures
JP5044434B2 (ja) * 2008-02-14 2012-10-10 株式会社東芝 位相同期回路及びこれを用いた受信機
KR101188998B1 (ko) * 2008-12-19 2012-10-15 한국전자통신연구원 디지털 업컨버터를 이용하여 채널 본딩을 수행하는 케이블 모뎀 및 그 방법
RU102443U1 (ru) * 2010-09-17 2011-02-27 Государственное образовательное учреждение высшего профессионального образования "Московский государственный университет путей сообщения" (МИИТ) Многоканальный цифроаналоговый преобразователь сигналов
US8487800B2 (en) 2011-11-14 2013-07-16 Semtech Corporation Resistive digital-to-analog conversion
US8847806B2 (en) * 2012-11-29 2014-09-30 Intel Mobile Communications GmbH Digital to analog converter comprising mixer
RU2523950C1 (ru) * 2013-04-23 2014-07-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Цифро-аналоговый преобразователь
US9337874B1 (en) * 2014-12-18 2016-05-10 Intel IP Corporation High-speed digital signal processing systems

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