JP2004537188A - 多相クロックを生成するためのシステム及び方法 - Google Patents

多相クロックを生成するためのシステム及び方法 Download PDF

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Abstract

多相クロックを生成するためのシステムと方法が開示される。一実施形態において、多段電圧制御発振器（「VCO」）(302)が、所望の数のクロック位相出力を生成するクロック分周器(304)に複数のクロック位相(ck0−ck5)を伝達する。この実施形態のクロック分周器(304)は、ステートマシンを含み、それは、例えば複数の逓減されたクロック位相を提供する改良型ジョンソンカウンタ(316)であり、それらのクロックの各々は独立した改良型シフトレジスタ(306-314)に接続される。各改良型シフトレジスタは、D型フリップフロップを含み、各D型フリップフロップは別個のクロック位相出力を提供する。一実施形態において、多相クロックのクロック位相出力の数は、VCOのクロック位相の数に改良型ジョンソンカウンタの所望状態の数を掛け合わせる関数である。

Description

【技術分野】
【０００１】
本発明は、多相クロックを生成するためのシステム及び方法に関する。
【０００２】
関連出願に対する相互参照
本願は、2001年4月9日出願の米国特許仮出願第60/282,672号の恩恵を請求しており、この仮出願は参照により本明細書に組入れられる。
【背景技術】
【０００３】
デジタル回路は、かなり高速の処理速度を必要とすると思われる用途に使用されている。例えば、相補型金属酸化膜半導体(「CMOS」)デバイスは、高周波搬送変調信号をサンプリングして、そのような信号のデータを復元するために、通信装置の部品として使用されことが多い。信号の周波数が、任意の個々のCMOSデバイスで処理可能な速度をはるかに超えることも時としてあるため、多相(「multi-phase」)クロックによりクロックされる同様のサンプル回路のアレイによって信号をオーバーサンプリングして、単一の高速装置をシミュレートする。そのような高速信号のオーバーサンプリングは、並列で高速信号を処理するために多相クロックを用いることにより、通信及びコンピューティングなどの高速なアプリケーションに対して、比較的遅いCMOSデバイスを使用することを可能にする。それに対応して、基礎をなす信号周波数が増加すると、その信号周波数に対処するのに必要なクロック位相の数が増大する。
【０００４】
現在の多くの装置では、多相クロックを生成するのにリングオシレータを使用する。しかしながら、この技術は、上述した環境において多数の欠点を有する。具体的には、多相クロックの品質は、クロック位相の数の増加に伴って劣化する。さらに、より多数の多相クロックの生成により、集積回路チップにおけるレイアウトとルーティング（配線）が一層困難になる。
【０００５】
多相クロックを生成するのに用いられる別の技術は、カスケード接続された電圧制御発振器(「VCO」)のセル段を用いる。リングオシレータと同様に、波形サンプラーの数は、VCOセルの数と同じである。また、リングオシレータと同様に、セルの追加に伴って多相クロックの精度が下がり、それにより、セルを何個追加できるかということに実際的な制限が与えられる。例えば、図1には、カスケード接続されたリングオシレータ型VCOセルを有する従来技術の概略図が示されている。サンプラーの増加した数に対応する位相の数を増やすために、VCOセルの数も、より多くの段をリングに追加することにより増やさなくてはならない。一般に、VCOの段数は、受信されるべき波形の増大する周波数に比例して増加する。しかしながら、VCOセルの数が増えると、電力消費量及び多相バスのルーティングに必要なレイアウト領域も増加する。この結果、VCO及び他のサンプリング回路の最適なレイアウトが、セル数の増加に伴ってますます困難になる。
【０００６】
使用される別の技術はクロック補間であり、これは、任意の多相クロックからより多くの位相を生成する。例えば、図2には、クロック補間回路を有する従来技術の概略図が示されている。不都合なことに、この技術は、補間されたクロックにおいて位相エラーを生じる。例えば、クロック補間回路が、2つのクロック信号、すなわちクロックAとクロックBを受信する場合、結果としての出力はクロックAとクロックBの補間された値となる。残念なことに、この技術では、そのような補間されたクロック信号を理想値から外れた値にする誤差が生じる。クロック位相が短い立上がり／立下がり時間を有する場合、補間された値は理想値から外れるであろう。これは、クロック補間回路の入力が、補間時にすでに非線形領域にあるためである。これにより、線形法則がもはや有効でないことから、補間回路は理想位置から外れる。クロック補間回路に対するクロック位相がより大きな立上がり／立下がり時間を有する場合、補間された値は理想値に非常に近いが、これは補間回路のオフセットとノイズの影響を増大させ、最終的には、関連する位相ロックループ(「PLL」)によって生成される信号の質が劣化する。また、クロックのエッジが非常に急峻である場合、補間クロック信号は、使用された他の位相の正確な補間とはならない。ノイズの増加を補償するために、このデバイスの電力消費を増加させることができるが、デバイスを組み込んだシステム全体の電力消費が最終的に増大するという犠牲を払うことになる。従って、クロック補間を用いて広範囲の動作を実現することは、回路の複雑性と電力消費によって、ある点で実現不可能になる。
【０００７】
従って、追加の位相が生成される際に、他の多相クロックに固有の有害な影響を軽減する、多相クロックを生成するためのシステム及び方法を有することが望ましい。
【０００８】
実施形態の詳細な説明
さて、本発明を、様々な実施形態に関連して説明する。以下の説明は、本発明のこれらの実施形態を完全に理解し、その説明を容易にするための具体的な細部を提供する。しかしながら、本発明がこれらの細部なしで実施され得ることは、当業者には理解されよう。また、良く知られた構造及び機能は、本発明の実施形態の詳細を不必要に曖昧にするのを避けるために、詳細に図示したり又は説明したりしない。それぞれの実施形態に関して、同じ参照番号及び頭字語は、理解を容易にして簡便にするために、同じ又は類似の機能性を有する要素や動作を識別する。
【０００９】
本発明の実施形態により、前述の問題及び欠点が克服される。少なくとも1つの実施形態において、本発明は、ノイズが低減されて、チップレイアウト特性が簡略化された、多数のクロック位相を生成できる多相クロック回路を提供する。最初に、本発明は、クロック分周器に6つの出力クロック位相を提供する、3つのセルの電圧制御発振器(「VCO」)を有する実施形態に関して説明される。クロック分周器はさらに、改良型ジョンソンカウンタから構成され、このカウンタの出力は、VCOの出力と共に多数の改良型シフトレジスタに伝達される。改良型シフトレジスタは、それぞれの改良型シフトレジスタを構成するD型フリップフロップの数に対応した多数のクロック位相を生成する。しかしながら、本発明の他の実施形態は、3つより多い又は少ない段を含み、改良型ジョンソンカウンタと改良型シフトレジスタ中の段の総数が異なるVCOなど、様々な異なる構成が可能である。さらに、本発明の実施形態は、高速データリンク及びRFトランシーバ等で多相クロックを使用する様々な用途に適用することが可能である。例えば、無線装置は、多相クロックを組み込むことが多く、本発明の実施形態を含むことができる。
【００１０】
図3を参照すると、本発明の一実施形態の多相クロック回路300の高レベルな概略図が示されている。多相クロック回路300は、n個の出力を有する多相VCO302を含み、ここで、nは整数である。多相VCO302からのn個の出力は、m個の出力を生成するために同期クロック分周器回路304に供給され、ここでmも整数である。システムは、多相VCO302のn個の出力のそれぞれから多数の位相を生成する。一実施形態において、同期クロック分周器回路304からのm個の出力は、本明細書でより詳細に説明されるような同期クロック分周器回路304のカウンタ段数cとnとの積である。
【００１１】
多相クロック回路300は、信号処理ブロックからのノイズを低減するように、外部の電気環境と様々な手段からの利益に対してより敏感であってよい。多相クロック回路300は、他の回路から容易に分離され得る。保護環、遮蔽、電源レギュレータ及び結合コンデンサの使用など、ノイズを低減するのに様々な分離方法を利用できる。これは、VCOのノイズ性能を強化する。さらに、VCOブロックはより少ない数のエッジを有するので、VCOの段に必要な領域はより小さい。より少数の出力バスラインしかないので、信号処理ユニットにルーティングすることが比較的簡単である。また、多数の段を作るのに必要なバスワイヤの数を低減することにより、多数の位相を信号処理回路にルーティングするのに使用される貴重な集積回路(「IC」)チップの面積を減らすことができる。また、クロックルーティングバスへの、又はそれからの緩衝も低減される。
【００１２】
図4を参照すると、一実施形態における多相クロック回路300のより詳細な略図が示されている。一例として、多相VCO302は、ck0〜ck5で識別される6個の出力(n=6)を有する。この例では、VCO302は、3段全差動型VCOである。多相VCO302の６個の出力ck0〜ck5のそれぞれは、5つの改良型シフトレジスタ306、308、310、312、及び314のそれぞれにおける、6つのレジスタの1つに接続される。また、5つの改良型シフトレジスタ306〜314のそれぞれは、改良型ジョンソンカウンタ316から入力信号S0'、S6'、S12'、S18'及びS24'のそれぞれも受信する。この例において、全部で30個の位相を生成する同期分周器304に接続される6つの位相をVCOが生成する。多相クロック回路300の動作を、以下でより詳細に説明する。分周器304、即ち改良型ジョンソンカウンタ316と改良型シフトレジスタ306〜314は、高速フリップフロップから構成され得る。分周器304の各出力エッジは、分周器304の状態とVCO302の出力クロックエッジの1つの特定エッジの状態に依存する。これは、エッジの補間の必要性を排除する。さらに、改良型ジョンソンカウンタ316は、比較的より小さい立上がり／立下がり時間のクロックエッジで動作しており、この回路がより良好なクロック補間を得るのに、高速クロックエッジに依存しないので、これらの多相生成段により、ノイズをより簡単に最小化することができる。実施に際して、より均一に負荷を分散させて、所望の位相の数に依存したタイミングを等しくするために、ダミーの段を追加してもよい。
【００１３】
VCOの段数と分周比の組合せは多数ある。単に例示する目的で、6つの位相から30個の位相を生成するために、逓減係数5の回路304を使用する例を用いる。ジョンソンカウンタ316に類似したカウンタ、及び／又は改良型シフトレジスタ306〜314に類似した記憶素子を実現するために多数の他の態様もあることは、当業者には明らかであろう。ジョンソンカウンタ316は、分周器のフィードバック経路に簡単な論理回路の使用を可能にし、より高いクロック周波数でカウンタ機能を行うことを可能にする。分周器316の構造は、非常に規則正しいので、遅延を均一にすることができ、より良好な多相クロックを生成することができる。しかしながら、基本的なジョンソンカウンタは、本発明の一実施形態において克服される、いくつかの禁止状態に関連したいくつかの欠点を有する。具体的には、基本的なジョンソンカウンタの初期状態が所望な状態の一つに設定されている場合、これらの所望な状態が反復される。そうでない場合、基本的なジョンソンカウンタの初期状態が所望でない状態の一つに設定されている場合、周期が異なることになり、いくつかの再発生する所望でない状態を含む可能性があり、このことは、本発明のいくつかの実施形態において問題となり得る。
【００１４】
図5を参照すると、この問題に対する、抑止論理回路318を備えた改良型ジョンソンカウンタ316が示されている。前述した30個の位相の多相クロック回路300の例で続けると、改良型ジョンソンカウンタ316は、DFFO、DFF1、DFF2、DFF3及びDFF4と表示された5つのD型フリップフロップからなる。5つのフリップフロップDFF0〜DFF4のそれぞれは、次のように鎖状に接続される。即ち、DFF4のD入力がDFF3のQ出力に接続され、DFF3のD入力がDFF2のQ出力に接続され、DFF2のD入力がDFF1のQ出力に接続され、DFF1のD入力がDFF0のQ出力に接続され、そして、DFF0のD入力が、一実施形態においてNANDゲートである抑止論理回路318に接続される。NANDゲート318は、DFF1とDFF2のQ出力に接続される。DFF0〜DFF4のQ出力は、それぞれ、s0'、s6'、s12'、s18'及びs24'である。DFF0〜DFF4のQ出力の表記は、これらQ出力のそれぞれに接続された改良型シフトレジスタ306〜314の第一の位相の出力に対応する。改良型ジョンソンカウンタは、一般に、VCO302のクロック位相の1つでクロックされ、一実施形態においてck0が使用される。
【００１５】
図6を参照すると、改良型ジョンソンカウンタ316に関する状態図が示されている。DFF1、DFF2及びDFF3のそれぞれのQ出力s0'、s6'及びs12'が示されている。NANDゲート318は、DFF0がクロックされた際に、次のクロック期間中に出力sO'を生成するために、NAND関数で出力s6'とs12'を結合する。3つの異なる2値状態を共に考慮するため、23=8の異なる状態があり得る。8つの状態のうち、5つ(100、110、111、011と001)が、所望の5状態リングを形成する。ひとたび改良型ジョンソンカウンタ316が5状態リングに入ると、そのリングから出て行かずに、むしろクロック周期毎に異なる状態で、リングの周りに順に配列し続けるであろう。これは、事実上ck0の周波数を5分周する。残りの3つの状態(000、010と101)は、所望とされないが、改良型ジョンソンカウンタ316は、それが初期化された際に、せいぜい一度これらの状態のいくつかに遭遇する。この結果は抑止論理回路318から導出され、この抑止論理回路318は全ての所望でない状態を直接的に(000と101)又は間接的に(010)、所望の5状態リングに有効に供給する。
【００１６】
図7を参照すると、改良型ジョンソンカウンタ316の動作を示すタイミング図が示されている。この例では、改良型ジョンソンカウンタ316のクロック入力をクロックするのに、VCO302のクロック位相ck0が使用されている。ck0クロックエッジから、改良型ジョンソンカウンタ316によって生成されたs0'、s6'、s12'、s18'及びs24'出力の状態、及びこれら出力がck0とどのように関連するかがわかる。ここでは、例示のために、遅延はゼロであると見なされていることに留意されたい。改良型ジョンソンカウンタ316のD型フリップフロップDFF0〜DFF4は、正のエッジでトリガされる。この例では、s0'、s18'及びs24'は、時間ゼロにおいて、論理1の状態にあると見なされ、一方、s6'とs12'は、時間ゼロにおいて、論理0の状態にあると見なされる。図6に戻って見てみると、時間ゼロにおける初期のs0'/s6'/s12'の状態は100である。10回のクロック周期を通じてck0が進行すると、s0'/s6'/s12'の状態は、時間ゼロにおける100から、110、111、011、001、100、110、111、011及び001へと移る。図7を再び参照すると、各ck0クロック周期について、s0'、s6'、s12'、s18'及びs24'に対応するクロック周期がck0の速度の1/5にあり、且つ、出力s0'、s6'、s12'、s18'及びs24'のそれぞれが、1回のck0クロック周期によって互いから分離されるか、あるいはそれらのクロック周期の1/5で分離されているのが分かる。
【００１７】
図8を参照すると、電圧制御発振器302の概略図が示されており、この電圧制御発振器302は3つのVCOセルからなる。本発明のこの実施形態では、図示されるように、3つのVCOセルを、それぞれI0、I1及びI2と命名する。VCOセルI0は、クロック位相出力ck0とck3を生成する。VCOセルI1は、クロック位相出力ck1とck4を生成する。VCOセルI2は、クロック位相出力ck2とck5を生成する。3つのVCOセルI0、I1及びI2は、環状に接続され、本発明の一実施形態で使用される6つの異なるクロック位相ck0〜ck5を生成する。
【００１８】
図9を参照すると、本発明の一実施形態における改良型シフトレジスタ306の概略図が示されている。他の改良型シフトレジスタ308〜314と同様に、改良型シフトレジスタ306は、正のエッジでトリガされるD型フリップフロップからなる。具体的には、改良型シフトレジスタ306は、6つのD型フリップフロップ320、322、324、326、328及び330から構成される。改良型シフトレジスタ306は、逓減されたクロック位相s0'を第一のD型フリップフロップ320のD出力で受信する。D型フリップフロップ320、322、324、326及び328のQ出力は、図9に示されるように、D型フリップフロップ322、324、326、328及び330のD入力にそれぞれ接続される。非改良型シフトレジスタとは異なり、改良型レジスタ306の6つのD型フリップフロップ320、322、324、326、328及び330は、それぞれがクロック位相ck0、ck5、ck4、ck3、ck2及びck1によってクロックされる。クロック位相ck0〜ck5は、多相クロック回路300により生成された30個のクロック位相s0〜s29の特定の出力クロック位相を提供するように選択される。
【００１９】
図10を参照すると、本発明の一実地態様による30個の位相の多相クロックを図示するタイミング図が示されている。VCO302により生成された6つのクロック位相ck0〜ck5は、図10の上方に示されている。6つのクロック位相ck0〜ck5のそれぞれを使用して、改良型シフトレジスタ306〜314のそれぞれの1つのD型フリップフロップをクロックする。具体的には、ck0は、改良型シフトレジスタ306〜314のそれぞれにおいて単一のD型フリップフロップをクロックし、s0、s6、s12、s18及びs24のそれぞれを生成する。VCO302のクロック位相ck5は、改良型シフトレジスタ306〜314のそれぞれにおいて単一のD型フリップフロップをクロックし、s5、s11、s17、s23及びs29のそれぞれを生成する。VCO302のクロック位相ck4は、改良型シフトレジスタ306〜314のそれぞれにおいて単一のD型フリップフロップをクロックし、s10、s16、s22、s28及びs4のそれぞれを生成する。VCO302のクロック位相ck3は、改良型シフトレジスタ306〜314のそれぞれにおいて単一のD型フリップフロップをクロックし、s15、s21、s27、s3及びs9のそれぞれを生成する。VCO302のクロック位相ck2は、改良型シフトレジスタ306〜314のそれぞれにおいて単一のD型フリップフロップをクロックし、s20、s26、s2、s8及びs14のそれぞれを生成する。そして最後に、VCO302のクロック位相ck1が、改良型シフトレジスタ306〜314のそれぞれにおいて単一のD型フリップフロップをクロックし、s25、s1、s7、s13及びs19のそれぞれを生成する。図面の明瞭化のために、図10では、改良型シフトレジスタ306と308についてのクロック位相出力だけが示されている。ck0は、一回のクロックスキュー遅延でck5まで遅延されるため、改良型シフトレジスタ306などにおける第2のD型フリップフロップの出力でs5を得る。上述したようにVCO302からの6つのクロック位相ck0〜ck5で改良型シフトレジスタ306〜314の30個のD型フリップフロップの全てをクロックすることにより、30個全部のクロック位相が生成される。
【００２０】
上記30個の位相の例において、多相VCO302からn=6の出力があり、それに対応して、各シフトレジスタ306〜314にn=6のD型フリップフロップがある。改良型ジョンソンカウンタ316はc=5のカウンタ段を有する。この例では、多相クロックの総数は、n×c＝m、即ち、6×5＝30のクロック位相が生成される。従って、位相の数を増やすには、VCO302のVCOセルの数、改良型ジョンソンカウンタ316の段数、又は改良型シフトレジスタ306〜314のレジスタの数を増やせばよい。数が乗算されることから、これらの素子のいずれかにおけるわずかな増加は、素子の長さ(を増大する場合)と比較して、生成されるクロック位相の数において、比例的に非常に大きな増大をもたらし、その結果、多相クロック回路300の実施形態のより規則正しい構造により、追加されたクロック位相に関連した追加ノイズが最小限にされ、チップレイアウトが単純化される。
【００２１】
このように、多相クロックを発生するためのシステム及び方法を説明してきた。多数の位相を発生させるために同期クロック分周器を使用することには多くの利点がある。例えば、リングオシレータ、VCOセルとクロック補間回路などの従来使用された回路の代わりに高速のD型フリップフロップを有することにより、本発明の回路は、追加の位相を提供するのに、ノイズ及びチップレイアウト等の観点から、簡素化されており、より簡単に拡張可能である。より多くの及び／又はより長い改良型シフトレジスタをチップに集積する際、チップ領域全体に多数の位相クロックを容易に分配できるため、1つのVCOと1つの改良型ジョンソンカウンタは、チップ全体で共有できる。また、2つのブロック、VCO及び同期クロック分周器が比較的互いに独立しているため、PLLと多数の位相クロックに基づく他の回路の最適化も可能である。
【００２２】
上記全ての参考文献、特許又は出願、及び本発明の譲受人に譲渡されている以下の米国特許出願は、参照により本明細書に組入れられる。即ち、「DATA SYNCHRONIZATION ACROSS AN ASYNCHRONOUS BOUNDARY USING, FOR EXAMPLE, MULTI-PHASE CLOCKS」と題する米国特許出願第 号(代理人整理番号No. 37179.8001)、「HIGH-SPEED BUS WITH EMBEDDED CLOCK SIGNALS」と題する米国特許出願第 号 (代理人整理番号No. 37179.8003)、「BIDIRECTIONAL BRIDGE CIRCUIT HAVING HIGH COMMON MODE REJECTION AND HIGH INPUT SENSITIVITY」と題する米国特許出願第 号 (代理人整理番号NO. 37179.8004)、「MULTI-PHASE VOLTAGE CONTROL OSCILLATOR (VCO) WITH COMMON MODE CONTROL」と題する米国特許出願第 号 (代理人整理番号No. 37179.8005)、及び「CLOCK AND DATA RECOVERY METHOD AND APPARATUS」と題する米国特許出願第 号 (代理人整理番号No. 34015.8011)。本発明の態様は、必要に応じて、上述した様々な特許及び出願のシステム、機能及び概念を使用して、本発明のさらなる実施形態を提供するように修正され得る。
【００２３】
本発明の実施形態は、システムだけでなく、サブシステム及びチップに使用され得る。いくつかの異なるクロックのもとで動作する多数のサブシステムを有する複合半導体チップは、そのようなチップサブシステムにわたってデータを伝送することを必要とされる場合が多い。本発明の実施形態は、伝送された波形から正確にデータを抽出することを可能にするため、そのようなチップにおけるビット誤り率を低減する。
【００２４】
本明細書及び特許請求の範囲全体にわたって、文脈が明らかに要求しない限り、用語「〜からなる、〜から構成される」などは、排他的または網羅的意味ではなく、包括的な意味で解釈されるべきである。即ち、「含んでいるが、それに限定されない」という意味である。また、単数又は複数の形で使用される単語も、それぞれが複数又は単数である場合も含む。さらに、「ここ」、「上」、「下」及び同様の意味を有する語は、本明細書で使用される場合、全体としての本明細書を指しており、本明細書の特定部分のいずれかを指すわけではない。特許請求の範囲において、2つ又はそれより多い要素のリストに関して単語「又は」が使用される場合、この単語は以下の解釈を全て網羅する。即ち、リストの要素のいずれか、リスト中の要素の全て、及びリスト中の要素の任意の組合せである。
【００２５】
本発明の実施形態に関する上述の詳細な説明は、本発明を網羅的に、又は上述した形態そのものに限定するように意図されていない。本発明の具体的な実施形態、及びそれらの例を例示目的で上に説明しているが、当業者によって認められるように、本発明の範囲内で様々な等価的な修正ができる。例えば、状態は所定の順序で呈示されているが、代替の実施形態は、異なる順序の状態を有するルーチンを実行できる。ここに提供される本発明の教示は、必ずしもここで説明されたシステムに対してだけでなく、他のシステムに適用することができる。この詳細な説明を考慮して、これら及び他の変更を本発明に対して行うことができる。さらなる実施形態を提供するために、上述した種々の実施形態の要素及び動作を組み合わせることができる。
【００２６】
この詳細な説明を考慮して、これら及び他の変更を本発明に対して行うことができる。概して、特許請求の範囲で使用される用語は、上記の詳細な説明で明確に定義していない限り、本発明を本明細書で開示された特定の実施形態に限定する意味に取られるべきではない。従って、本発明の実際の範囲は、開示された実施形態、及び特許請求の範囲に基づいて本発明を実施または実現する等価な態様の全てを包含する。
【００２７】
本発明のある態様は、特定の請求項で与えられるが、本発明者は、任意の数の請求項で本発明の様々な態様を企図する。例えば、本発明の一つの態様だけが、半導体チップに組込まれたものとして挙げられているが、他の態様も同様にチップに組込むことができる。従って、本発明者は、本願を出願した後も、本発明の他の態様に関するそのような追加の請求項を得るために、さらなる請求項を追加する権利を保有する。
【図面の簡単な説明】
【００２８】
【図１】従来技術の多相クロック回路である。
【図２】従来技術のクロック補間回路である。
【図３】本発明の一実施形態の多相クロックの高レベルな概略図である。
【図４】図3の実施形態のより詳細な概略図である。
【図５】改良型ジョンソンカウンタの概略図である。
【図６】改良型ジョンソンカウンタの状態図である。
【図７】改良型ジョンソンカウンタの動作を示すタイミング図である。
【図８】3段VCOの概略図である。
【図９】改良型シフトレジスタの概略図である。
【図１０】図4の実施形態による多相クロックを示すタイミング図である。

Claims (68)

  1. 多相クロックを生成するための回路であって、
    VCO出力クロックを生成するように環状構造にカスケード接続された複数のVCOセルを有する電圧制御発振器(「VCO」)と、及び
    前記VCO出力クロックを受信するためのクロック分周器とからなり、
    前記クロック分周器が、
    複数の状態にわたって循環する複数のカウンタ出力を有するカウンタと、及び
    複数のシフトレジスタであって、それらの各シフトレジスタが複数のレジスタをさらに含み、各シフトレジスタが前記VCO出力クロックと結合され、各シフトレジスタの少なくとも1つのレジスタが、カウンタ出力に結合されて、前記複数のシフトレジスタから多相クロックを生成し、前記多相クロックの数がVCO出力クロックの数よりも多い、複数のシフトレジスタとをさらに含む、多相クロックを生成するための回路。
  2. 前記カウンタがジョンソン型カウンタである、請求項1に記載の回路。
  3. 前記カウンタが、少なくとも1つのカウンタ状態の再発生を防止するための回路を有するジョンソン型カウンタである、請求項1に記載の回路。
  4. 前記VCOが、6つの異なるクロック位相を生成する3つの演算増幅器を有する、請求項1に記載の回路。
  5. 前記シフトレジスタが、D型フリップフロップからなる、請求項1に記載の回路。
  6. 前記シフトレジスタが、前記VCO出力クロックの数に対応する数のD型フリップフロップからなる、請求項1に記載の回路。
  7. 前記複数のシフトレジスタが、少なくとも3つのシフトレジスタからなる、請求項1に記載の回路。
  8. 前記複数のシフトレジスタが5つのシフトレジスタからなり、それぞれのシフトレジスタが、6つのD型フリップフロップを有する、請求項1に記載の回路。
  9. 前記カウンタがc個のカウンタ出力を有し、前記VCOがn個のVCO出力クロックを有し、前記多相クロックを生成するための回路が、c×nに等しい数の多相クロックを生成する、請求項1に記載の回路。
  10. 前記カウンタが、c個のカウンタ出力を有し、各シフトレジスタが、r個のレジスタを含み、前記多相クロックを生成するための回路が、c×rに等しい数の多相クロックを生成する、請求項1に記載の回路。
  11. 前記多相クロックを生成するための回路が、前記複数のシフトレジスタに格納されるビットの総数より少ないか、又は等しい数の多相クロックを生成する、請求項1に記載の回路。
  12. 多相クロックを生成するための回路であって、
    複数の発振器の段、及びその複数の発振器の段によって生成される複数の発振器出力クロックを有する発振器と、及び
    前記発振器出力クロックを受信するためのクロック分周器とからなり、
    前記クロック分周器が、
    最終的に複数の段にわたって循環する複数のカウンタ出力を有するカウンタと、及び
    複数のデジタル記憶素子であって、各デジタル記憶素子が発振器出力クロックに結合され、少なくとも1つのデジタル記憶素子がカウンタ出力に接続されて、多相クロックを生成し、多相クロックの数が、発振器出力クロックの数より多い、複数のデジタル記憶素子とをさらに含む、多相クロックを生成するための回路。
  13. 前記カウンタがジョンソン型カウンタである、請求項12に記載の回路。
  14. 前記カウンタが、少なくとも1つのカウンタ状態の再発生を防止するための回路を有するジョンソン型カウンタである、請求項12に記載の回路。
  15. 前記発振器が、少なくとも3つの異なるクロック位相を生成する3つの演算増幅器を有する、請求項12に記載の回路。
  16. 前記複数のデジタル記憶素子が複数のシフトレジスタである、請求項12に記載の回路。
  17. 前記複数のデジタル記憶素子が複数のシフトレジスタであり、そのシフトレジスタが発振器出力クロックの数に対応する数のD型フリップフロップからなる、請求項12に記載の回路。
  18. 前記複数のシフトレジスタが、少なくとも3つのシフトレジスタからなる、請求項12に記載の回路。
  19. 前記複数のデジタル記憶素子が、5つのシフトレジスタからなり、各シフトレジスタが6つのD型フリップフロップを有する、請求項12に記載の回路。
  20. 前記複数のデジタル記憶素子がd個の出力を有し、前記発振器がn個の発振器出力クロックを有し、前記多相クロックを生成するための回路が、d×nに等しい数の多相クロックを生成する、請求項12に記載の回路。
  21. 前記カウンタがc個のカウンタ出力を有し、前記複数のデジタル記憶素子が、カウンタ出力のそれぞれに接続されるd個の記憶素子を有し、前記多相クロックを生成するための回路が、c×dに等しい数の多相クロックを生成する、請求項12に記載の回路。
  22. 前記多相クロックを生成するための回路が、前記複数のデジタル記憶素子に格納されるビットの総数に等しい数の多相クロックを生成する、請求項12に記載の回路。
  23. 多相クロックを生成するための回路であって、
    複数の発振器出力クロックを生成するための発振器手段と、及び
    前記発振器出力クロックを受信して、多相クロックを生成するためのクロック分周器手段とからなり、
    前記クロック分周器手段が、
    最終的に、複数の状態にわたって循環する複数のカウンタ出力を有するカウンタ手段と、及び
    前記多相クロックに対応する複数のビットを格納するためのデジタル記憶手段であって、そのデジタル記憶手段が前記複数の発振器出力クロックのいくつかと、前記カウンタ出力のいくつかとに結合される、デジタル記憶手段とをさらに含む、多相クロックを生成するための回路。
  24. 前記カウンタ手段がジョンソン型カウンタである、請求項23に記載の回路。
  25. 前記カウンタ手段が、少なくとも1つのカウンタ状態の再発生を防止するための回路を有するジョンソン型カウンタである、請求項23に記載の回路。
  26. 前記発振器手段が、少なくとも3つの異なるクロック位相を生成する3つの演算増幅器を備えるVCOである、請求項23に記載の回路。
  27. 前記デジタル記憶手段が、シフトレジスタである複数のデジタル記憶素子である、請求項23に記載の回路。
  28. 前記デジタル記憶手段が、前記発振器出力クロックの数に対応する数のD型フリップフロップからなる、請求項23に記載の回路。
  29. 前記デジタル記憶手段が、少なくとも3つのシフトレジスタからなる、請求項23に記載の回路。
  30. 前記デジタル記憶手段が5つのシフトレジスタからなり、各シフトレジスタが、6つのD型フリップフロップを有する、請求項23に記載の回路。
  31. 前記デジタル記憶手段がd個の出力を有し、前記発振器手段がn個の発振器出力クロックを有し、前記多相クロックを生成するための回路が、d×nに等しい数の多相クロックを生成する、請求項23に記載の回路。
  32. 前記カウンタ手段がc個のカウンタ出力を有し、前記デジタル記憶手段がカウンタ出力のそれぞれに接続されるd個の記憶素子を有し、前記多相クロックを生成するための回路が、c×dに等しい数の多相クロックを生成する、請求項23に記載の回路。
  33. 前記多相クロックを生成するための回路が、前記デジタル記憶手段に格納されるビットの総数に等しい数の多相クロックを生成する、請求項23に記載の回路。
  34. 多相クロックを生成するための方法であって、
    複数の出力クロック信号を生成するステップと、及び
    前記複数の出力クロック信号を分周するステップとを含み、
    前記複数の出力クロック信号を分周するステップが、
    多数の状態にわたって循環させるステップであって、それらの状態の少なくともいくつかが関連した出力状態信号を有する、ステップと、
    少なくとも前記出力クロック信号のいくつかに基づいて複数のビットを格納するステップと、及び
    前記格納された複数のビットを少なくとも前記出力状態信号のいくつかに基づいて出力するステップであって、前記複数のビットが前記多相クロックに対応するステップとをさらに含む、多相クロックを生成するための方法。
  35. 無線通信装置であって、
    複数の発振器の段、及びその複数の発振器の段によって生成される複数の発振器出力クロックを有する発振器と、及び
    前記発振器出力クロックを受信するためのクロック分周器とからなり、
    前記クロック分周器が、
    最終的に、複数の状態にわたって循環する複数のカウンタ出力を有するカウンタと、及び
    複数のデジタル記憶素子であって、各デジタル記憶素子が発振器出力クロックに結合され、少なくとも1つのデジタル記憶素子がカウンタ出力に結合されて、多相クロックを生成し、多相クロックの数が発振器出力クロックの数よりも多い、複数のデジタル記憶素子とをさらに含む、無線通信装置。
  36. 前記カウンタがジョンソン型カウンタである、請求項35に記載の無線通信装置。
  37. 前記カウンタが、少なくとも1つのカウンタ状態の再発生を防止するための回路を有するジョンソン型カウンタである、請求項35に記載の無線通信装置。
  38. 前記発振器が、少なくとも3つの異なるクロック位相を生成する3つの演算増幅器を備えるVCOである、請求項35に記載の無線通信装置。
  39. 前記複数のデジタル記憶素子がシフトレジスタである、請求項35に記載の無線通信装置。
  40. 前記複数のデジタル記憶素子が、発振器出力クロックの数に対応する数のD型フリップフロップからなるシフトレジスタである、請求項35に記載の無線通信装置。
  41. 前記複数のシフトレジスタが、少なくとも3つのシフトレジスタからなる、請求項35に記載の無線通信装置。
  42. 前記複数のデジタル記憶素子が、5つのシフトレジスタからなり、各シフトレジスタが6つのD型フリップフロップを有する、請求項35に記載の無線通信装置。
  43. 前記複数のデジタル記憶素子がd個の出力を有し、前記発振器がn個の発振器出力クロックを有し、前記多相クロックを生成するための回路が、d×nに等しい数の多相クロックを生成する、請求項35に記載の無線通信装置。
  44. 前記カウンタがc個のカウンタ出力を有し、前記複数のデジタル記憶素子がカウンタ出力のそれぞれに接続されるd個の記憶素子を有し、前記多相クロックを生成するための回路が、c×dに等しい数の多相クロックを生成する、請求項35に記載の無線通信装置。
  45. 前記多相クロックを生成するための回路が、前記複数のデジタル記憶素子に格納されるビットの総数に等しい数の多相クロックを生成する、請求項35に記載の無線通信装置。
  46. 半導体チップであって、
    複数の発振器の段、及びその複数の発振器の段によって生成される複数の発振器出力クロックを有する発振器と、及び
    前記発振器出力クロックを受信するためのクロック分周器とからなり、
    前記クロック分周器が、
    最終的に、複数の状態にわたって循環する複数のカウンタ出力を有するカウンタと、及び
    複数のデジタル記憶素子であって、各デジタル記憶素子が発振器出力クロックに結合され、少なくとも1つのデジタル記憶素子がカウンタ出力に結合されて、多相クロックを生成し、多相クロックの数が発振器出力クロックの数よりも多い、複数のデジタル記憶素子とをさらに含む、半導体チップ。
  47. 前記カウンタがジョンソン型カウンタである、請求項46に記載の半導体チップ。
  48. 前記カウンタが、少なくとも1つのカウンタ状態の再発生を防止するための回路を有するジョンソン型カウンタである、請求項46に記載の半導体チップ。
  49. 前記発振器が、少なくとも3つの異なるクロック位相を生成する3つの演算増幅器を備えるVCOである、請求項46に記載の半導体チップ。
  50. 前記複数のデジタル記憶素子が、複数のシフトレジスタである、請求項46に記載の半導体チップ。
  51. 前記複数のデジタル記憶素子が、発振器出力クロックの数に対応する数のD型フリップフロップからなる複数のシフトレジスタである、請求項46に記載の半導体チップ。
  52. 前記複数のシフトレジスタが、少なくとも3つのシフトレジスタからなる、請求項46に記載の半導体チップ。
  53. 前記複数のデジタル記憶素子が、5つのシフトレジスタからなり、各シフトレジスタが6つのD型フリップフロップを有する、請求項46に記載の半導体チップ。
  54. 前記複数のデジタル記憶素子がd個の出力を有し、前記発振器がn個の発振器出力クロックを有し、前記多相クロックを生成するための回路が、d×nに等しい数の多相クロックを生成する、請求項46に記載の半導体チップ。
  55. 前記カウンタがc個のカウンタ出力を有し、前記複数のデジタル記憶素子がカウンタ出力のそれぞれに接続されるd個の記憶素子を有し、前記多相クロックを生成するための回路が、c×dに等しい数の多相クロックを生成する、請求項46に記載の無線通信装置。
  56. 前記多相クロックを生成するための回路が、前記複数のデジタル記憶素子に格納されるビットの総数に等しい数の多相クロックを生成する、請求項46に記載の半導体チップ。
  57. 多相クロックを生成するための回路であって、
    複数の遅延セルを有する遅延ロックループ(「DLL」)と、及び
    VCO出力クロックを受信するためのクロック分周器とからなり、
    前記クロック分周器が、
    最終的に複数の状態にわたって循環する複数のカウンタ出力を有するカウンタと、及び
    複数のシフトレジスタであって、それらの各シフトレジスタが複数のレジスタをさらに含み、各シフトレジスタが前記VCO出力クロックと結合され、各シフトレジスタの少なくとも1つのレジスタが、カウンタ出力に結合されて前記複数のシフトレジスタから多相クロックを生成し、多相クロックの数がVCO出力クロックの数よりも多い、複数のシフトレジスタとをさらに含む、多相クロックを生成するための回路。
  58. 前記カウンタがジョンソン型カウンタである、請求項57に記載の回路。
  59. 前記カウンタが、少なくとも1つのカウンタ状態の再発生を防止するための回路を有するジョンソン型カウンタである、請求項57に記載の回路。
  60. 前記DLLが、6つの異なるクロック位相を生成する3つの遅延セルを有する、請求項57に記載の回路。
  61. 前記シフトレジスタが、D型フリップフロップからなる、請求項57に記載の回路。
  62. 前記シフトレジスタが、前記遅延セルの数に対応する数のD型フリップフロップからなる、請求項57に記載の回路。
  63. 前記複数のシフトレジスタが、少なくとも3つのシフトレジスタからなる、請求項57に記載の回路。
  64. 前記複数のシフトレジスタが、5つのシフトレジスタからなり、各シフトレジスタが6つのD型フリップフロップを有する、請求項57に記載の回路。
  65. 前記カウンタが、c個のカウンタ出力を有し、前記DLLがn個の出力クロックを有し、前記多相クロックを生成するための回路が、c×nに等しい数の多相クロックを生成する、請求項57に記載の回路。
  66. 前記カウンタがc個のカウンタ出力を有し、各シフトレジスタがr個のレジスタを含み、前記多相クロックを生成するための回路が、c×rに等しい数の多相クロックを生成する、請求項57に記載の回路。
  67. 前記多相クロックを生成するための回路が、前記複数のシフトレジスタに格納されるビットの総数よりも少ないか、又は等しい数の多相クロックを生成する、請求項57に記載の回路。
  68. 多相クロック信号を生成するための回路であって、
    2つ又はそれより多いクロック信号を生成するように構成されたクロック回路と、及び
    3つ又はそれより多い出力クロック信号を生成するために、前記2つ又はそれより多いクロック信号を受信して分周するように構成されたクロック分周器とからなり、
    前記クロック分周器が、
    複数の状態に応答して少なくともいくつかの出力状態信号を生成するように、複数の状態にわたって循環するように構成されたステートマシンと、及び
    複数のクロックドサンプルアンドホールド回路であって、各クロックドサンプルアンドホールド回路が、前記2つ又はそれより多いクロック信号の1つを受信して、前記出力状態信号の1つに基づいて前記3つ又はそれより多い出力クロック信号の1つを生成する、複数のクロックドサンプルアンドホールド回路とをさらに含む、多相クロック信号を生成するための回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010004747A1 (ja) * 2008-07-09 2010-01-14 パナソニック株式会社 多相クロック分周回路

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570417B2 (en) * 2000-11-14 2003-05-27 Broadcom Corporation Frequency dividing circuit
US7103013B1 (en) 2001-11-20 2006-09-05 Silicon Image Bidirectional bridge circuit having high common mode rejection and high input sensitivity
JP2005159737A (ja) * 2003-11-26 2005-06-16 Oki Electric Ind Co Ltd 可変分周回路
EP1693965A1 (en) * 2005-02-22 2006-08-23 STMicroelectronics S.r.l. Six phases synchronous by-4 loop frequency divider
EP1811664A3 (en) * 2005-12-30 2010-01-27 STMicroelectronics Pvt. Ltd. System and method for multiple-phase clock generation
US20080180182A1 (en) * 2007-01-25 2008-07-31 Yen-An Chang Delay unit
DE102008022879A1 (de) * 2007-05-10 2008-11-20 Atmel Germany Gmbh Radelektronik und Reifenkontrollsystem zur Messung einer Messgröße
JP2009141570A (ja) * 2007-12-05 2009-06-25 Sony Corp クロック信号生成回路、表示パネルモジュール、撮像デバイス及び電子機器
JP2009159296A (ja) * 2007-12-26 2009-07-16 Panasonic Corp クロック信号生成装置及び方法
US20090322311A1 (en) * 2008-06-27 2009-12-31 International Business Machines Corporation Method and Apparatus for On-Chip Testing of High Speed Frequency Dividers
KR100967103B1 (ko) * 2008-06-30 2010-07-05 주식회사 하이닉스반도체 클럭생성회로 및 클럭생성방법
KR100980405B1 (ko) * 2008-10-13 2010-09-07 주식회사 하이닉스반도체 Ｄｌｌ 회로
KR101136936B1 (ko) 2009-10-26 2012-04-20 에스케이하이닉스 주식회사 반도체 장치 및 그 동작방법
JP2011160369A (ja) 2010-02-04 2011-08-18 Sony Corp 電子回路、電子機器、デジタル信号処理方法
US9870012B2 (en) * 2012-09-25 2018-01-16 Intel Corporation Digitally phase locked low dropout regulator apparatus and system using ring oscillators

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3418637A (en) * 1966-05-27 1968-12-24 Navy Usa Digital phase lock clock
FR2379857A1 (fr) * 1977-02-07 1978-09-01 Cii Honeywell Bull Generateur de signaux d'horloges dans un systeme de traitement de l'information
DE3225429A1 (de) * 1982-07-07 1984-01-12 Siemens AG, 1000 Berlin und 8000 München Taktgeberanordnung fuer ein redundantes steuersystem
GB2243008A (en) * 1990-04-05 1991-10-16 Gazelle Microcircuits Inc Logic array or state machine
US5230013A (en) * 1992-04-06 1993-07-20 Motorola, Inc. PLL-based precision phase shifting at CMOS levels
US5239274A (en) * 1992-05-26 1993-08-24 Digital Equipment Corporation Voltage-controlled ring oscillator using complementary differential buffers for generating multiple phase signals
US5268656A (en) * 1992-11-05 1993-12-07 At&T Bell Laboratories Programmable clock skew adjustment circuit
EP0596657A3 (en) * 1992-11-05 1994-12-07 American Telephone & Telegraph Normalization of propagation delay.
JP2663397B2 (ja) * 1994-04-07 1997-10-15 高エネルギー加速器研究機構長 電圧制御発振回路及びこれを用いた信号検出器
US5550515A (en) * 1995-01-27 1996-08-27 Opti, Inc. Multiphase clock synthesizer having a plurality of phase shifted inputs to a plurality of phase comparators in a phase locked loop
US5786732A (en) * 1995-10-24 1998-07-28 Vlsi Technology, Inc. Phase locked loop circuitry including a multiple frequency output voltage controlled oscillator circuit
US5774022A (en) * 1996-08-29 1998-06-30 Micron Communications, Inc. Digital clock recovery loop
US6122336A (en) * 1997-09-11 2000-09-19 Lsi Logic Corporation Digital clock recovery circuit with phase interpolation
KR100271717B1 (ko) * 1997-12-31 2000-11-15 김영환 클럭 주파수 체배 장치를 포함하는 반도체 메모리 장치의 데이터 전송 장치
US5970110A (en) * 1998-01-09 1999-10-19 Neomagic Corp. Precise, low-jitter fractional divider using counter of rotating clock phases
US6024498A (en) * 1998-02-05 2000-02-15 Lucent Technologies Inc. Optical fiber connector assembly
US6424192B1 (en) * 1998-07-24 2002-07-23 Gct Semiconductor, Inc. Phase lock loop (PLL) apparatus and method
CA2338564C (en) * 1998-07-24 2009-12-22 Global Communication Technology, Inc. Single chip cmos transmitter/receiver and vco-mixer structure
JP3495311B2 (ja) * 2000-03-24 2004-02-09 Ｎｅｃエレクトロニクス株式会社 クロック制御回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010004747A1 (ja) * 2008-07-09 2010-01-14 パナソニック株式会社 多相クロック分周回路
JPWO2010004747A1 (ja) * 2008-07-09 2011-12-22 パナソニック株式会社 多相クロック分周回路

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