KR19990061018A - 클럭 주파수 체배 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리에서 클럭에 동기하여 동작하는 디램에 관한 것으로, 특히 디램의 내부 회로내에 클럭을 데이터의 최상 경로와 그외 경로로 구분하여 클럭 주파수를 체배함으로써, 발신 클럭을 최상 경로에 사용하고 체배된 클럭은 그 외 경로에 사용하여, 내부의 데이터 전달 비율을 향상시켜서 빠른 데이터 전달을 구현할 수 있도록, 클럭을 발생시키는 클럭 제너레이터(10)와 ; 상기 클럭 제너레이터(10)로 부터 발생된 발신 클럭 입력시 데이터, 어드레스, 명령어 등을 직렬로 수신하는 데이터 입력 버퍼(20) ; 상기 데이터 입력 버퍼(20)를 통하여 수신된 데이터를 데이터 패킷으로 합쳐서 메모리(50)에 병렬로 전달하는 데이터 시프트 레지스터(30) 및 ; 상기 클럭 제너레이터(10)에서 발생된 발신 클럭 주파수를 체배하여 데이터 시프트 레지스터(30)로 입력하는 클럭 주파수 체배기(40)로 구비한, 클럭 주파수 체배 장치에 관한 것이다.

Description

클럭 주파수 체배 장치
본 발명은 반도체 메모리에서 클럭에 동기하여 동작하는 디램에 관한 것으로, 특히 디램의 내부 회로내에 클럭을 데이터의 최상 경로와 그외 경로로 구분하여 클럭 주파수를 체배함으로써, 발신 클럭을 최상 경로에 사용하고 체배된 클럭은 그 외 경로에 사용하여, 내부의 데이터 전달 비율을 향상시켜서 빠른 데이터 전달을 구현할 수 있도록 한, 클럭 주파수 체배 장치에 관한 것이다.
일반적으로, 램버스(rambus) 디램은 도 1 에 도시된 바와 같이, 외부에서 들어오는 데이터, 어드레스, 명령어를, 내부 클럭 제너레이터(1)에서 만든 클럭이 각각의 블럭에 데이터 버퍼 제어 및 래치하는데 사용된다.
즉, 직렬 입력 데이터를 데이터 입력 버퍼(2)에서 클럭에 동기시켜 데이터를 수신하여 데이터 시프트 레지스터(3)를 거쳐 데이터 패킷(packet) 단위로 메모리(4)에 전달하게 된다.
이때, 실제 최상 경로(critical path)와 그 외 경로(non-critical path)를 같은 클럭 위상(clock phase)을 가지고 사용하게 된다.
따라서, 디램의 내부 동작을 1개의 클럭 위상에 공유하여 구동시킴으로써, 데이터의 전달 속도 및 전달 비율을 저하시키게 되는 문제점이 있었다.
이에 본 발명은 상기한 바와 같은 종래의 제 문제점 들을 해소시키기 위하여 창안된 것으로, 디램의 내부 회로내에 클럭을 데이터의 최상 경로와 그외 경로로 구분하여 클럭 주파수를 체배함으로써, 발신 클럭을 최상 경로에 사용하고 체배된 클럭은 그 외 경로에 사용하여, 내부의 데이터 전달 비율을 향상시켜서 빠른 데이터 전달을 구현할 수 있도록 한, 클럭 주파수 체배 장치를 제공하는데 그 목적이 있다.
도 1 은 일반적인 디램의 데이터 흐름을 설명하기 위한 블록도,
도 2 는 본 발명에 따른 클럭 주파수 체배 장치의 블록 구성도,
도 3 은 도 2 의 클럭 주파수 체배기의 실시 예시도이다.
도면의 주요부분에 대한 부호의 설명
10 : 클럭 제너레이터 20 : 데이터 입력 버퍼
30 : 데이터 시프트 레지스터 40 : 클럭 주파수 체배기
50 : 메모리 41 : 위상 동기 루프 회로
42 : 이진 카운터 41A : 위상 주파수 검출기
41B : 충전 펌프 41C : 저역 통과 필터
41D : 전압 제어 발진기 41E : 주파수 분할기
DF1-DF3 : 디-플립플롭 I1-I3 : 인버터
상기한 바와 같은 목적을 달성하기 위한 본 발명은, 클럭을 발생시키는 클럭 제너레이터(10)와 ; 상기 클럭 제너레이터(10)로 부터 발생된 발신 클럭 입력시 데이터, 어드레스, 명령어 등을 직렬로 수신하는 데이터 입력 버퍼(20) ; 상기 데이터 입력 버퍼(20)를 통하여 수신된 데이터를 데이터 패킷으로 합쳐서 메모리(50)에 병렬로 전달하는 데이터 시프트 레지스터(30) 및 ; 상기 클럭 제너레이터(10)에서 발생된 발신 클럭 주파수를 체배하여 데이터 시프트 레지스터(30)로 입력하는 클럭 주파수 체배기(40)로 구비함을 특징으로 한다.
디램의 내부 동작을 최상 경로와 그 외 경로로 구분하여서 디램 내부의 클럭 위상을 체배하여 각각 다른 클럭 위상을 갖고 데이터를 래치하여 데이터 전달 비율을 높혔다.
본 발명에 따른 동작 원리를 상세히 설명하면 다음과 같다.
먼저, 데이터 입력 버퍼(20)를 통하여 각각의 데이터, 어드레스, 명령어가 직렬(serial)로 수신된 후, 데이터 시프트 레지스터(30)에 의해 데이터 패킷(packet)으로 합쳐져 메모리(50) 코어(core)에 병렬(parallel)로 전달된다.
이때, 각각의 블럭을 최상 경로(critical path)와 그 외 경로(non-critical path)로 구분하여서, 클럭 주파수 체배기(40)에서 나온 발신 클럭(original clock) 주파수를 체배한 클럭과, 클럭 제너레이터(10)에서 나온 클럭을 사용하여서 각각의 데이터 흐름을 빠르게 진행할 수 있게 된다.
도 3 은 위상 동기 루프(Phase Locked Loop 이하 PLL 이라 칭함) 회로(41)와 이진 카운터(42)를 이용한 클럭 주파수 체배기(40)의 일실시 예시도이다.
상기 위상 동기 루프(PLL) 회로(41)는, 내부 클럭과 피드백 클럭의 위상을 비교 검출하여 업/다운 디지털 신호를 출력하는 위상 주파수 검출기(41A)와 ; 상기 위상 주파수 검출기(41A)로부터 출력된 업/다운 디지탈 신호의 액티브 구간의 길이에 따라 아날로그로 변화된 신호를 출력하는 충전 펌프(41B) ; 상기 충전 펌프(41B)로부터 출력된 아날로그 신호의 낮은 대역 성분을 필터링하는 저역 통과 필터(41C) ; 상기 저역 통과 필터(41C)를 통하여 필터링된 신호에 의해 제어된 전압으로 발진 주파수를 변화시키는 전압 제어 발진기(41D) 및 ; 상기 전압 제어 발진기(41D)로부터 발진되어 출력된 주파수를 16배 감소시켜 상기 위상 주파수 검출기(41A)의 입력으로 피드백시키는 주파수 분할기(41E)를 포함하여 구성한다.
상기 이진 카운터(42)는, 상기 위상 동기 루프 회로(41)의 전압 제어 발진기(41D)로부터 발진되어 출력된 주파수를 체배하여 체배 클럭을 만드는 디-플립플롭(DF1-DF3)과 ; 상기 디-플립플롭(DF1-DF3)의 출력을 반전시켜 상기 디-플립플롭(DF1-DF3)의 데이터 입력 단자로 각각 피드백 입력시키는 인버터(I1-I3)를 포함하여 구성한다.
상기와 같이 위상 동기 루프 회로(41)와 이진 카운터(42)로 구성된 클럭 주파수 체배기(40)의 동작을 살펴보면 다음과 같다.
먼저, 위상 주파수 검출기(41A)는 내부 클럭과 피드백 클럭(CLK / 16)의 위상을 비교하여 디지털 출력 업/다운(Up/Down) 신호를 출력한다.
이 업/다운 신호의 액티브(active) 구간의 길이에 따라 충전 펌프(41B)의 출력이 아날로그 신호로 변화되어 출력된다.
이 신호는 저역 통과 필터(41C)에서 필터링되어 전압 제어 발진기(41D)를 제어하게 된다.
결국, 상기 전압 제어 발진기(41D)의 주파수가 상기 충전 펌프(41B)의 출력 신호에 의해 제어된다.
주파수 분할기(41E)에 의해 상기 전압 제어 발진기(41D)로부터 출력되는 출력 신호의 주파수는 16배 감소되어, 다시 위상 주파수 검출기(41A)의 입력으로 피드백된다.
한편, 이진 카운터(42)는 위상 동기(Phase locking)가 일어났을 때 원하는 신호들을 갖게 된다.
즉, 상기 위상 동기 루프(PLL) 회로(41)에 의해 기준 주파수 클럭과 피드백 클럭의 위상이 일치하면, 그때 사용자가 원하는 Clk * 16 의 클럭이 만들어 진다.
이를 3개의 디-플립플롭(DF1-DF3)의 입력 클럭으로 사용하여 각각의 경로에서 사용자가 원하는 Clk * 16 , Clk * 8 , Clk * 4 , Clk * 2 의 체배 클럭들을 만들게 된다.
상기와 같이 발신 클럭(original clock) 주파수를 체배한 클럭과, 클럭 제너레이터(10)에서 나온 클럭을 사용하여서 각각의 데이터 흐름을 빠르게 진행할 수 있게 됨으로써, 칩 내부의 데이터 전달 비율을 증가시키게 된다.
이상에서 상세히 설명한 바와 같이 본 발명은, 디램의 내부 회로내에 클럭을 데이터의 최상 경로와 그외 경로로 구분하여 클럭 주파수를 체배함으로써, 발신 클럭을 최상 경로에 사용하여 안정된 동작을 구현하고, 체배된 클럭은 그 외 경로에 사용하여 빠른 데이터 흐름을 만족시키도록 구현한다.
따라서, 내부의 데이터 전달 비율을 향상시켜서 안정되고 빠른 데이터 전달을 구현할 수 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 클럭을 발생시키는 클럭 제너레이터와 ;
    상기 클럭 제너레이터로 부터 발생된 발신 클럭 입력시 데이터, 어드레스, 명령어 등을 직렬로 수신하는 데이터 입력 버퍼 ;
    상기 데이터 입력 버퍼를 통하여 수신된 데이터를 데이터 패킷으로 합쳐서 메모리에 병렬로 전달하는 데이터 시프트 레지스터 ; 및
    상기 클럭 제너레이터에서 발생된 발신 클럭 주파수를 체배하여 데이터 시프트 레지스터로 입력하는 클럭 주파수 체배기로 구비함을 특징으로 하는 클럭 주파수 체배 장치.
  2. 제 1 항에 있어서,
    상기 클럭 주파수 체배기는,
    클럭에 동기하여 데이터를 기억시키는 디램 내에서 좀 더 안정되고 빠른 데이터 전달을 위해서, 각각의 데이터 흐름을 최상 경로와 그 외 경로로 구분하여, 최상 경로에는 안정된 데이터 래치를 위해서 발신 클럭을 사용하며, 동시에 그 외 경로에는 빠른 데이터 전달을 위해 발신 클럭 주파수를 체배한 클럭을 사용하도록 구비함을 특징으로 하는 클럭 주파수 체배 장치.
  3. 제 2 항에 있어서,
    상기 클럭 주파수 체배기는,
    입력되는 기준 주파수 클럭과 위상 동기시킨 클럭을 출력하는 위상 동기 루프 회로와 ;
    상기 위상 동기 루프 회로에 의해 기준 주파수 클럭과 피드백 클럭의 위상이 일치할 경우, 체배 클럭을 생성하는 이진 카운터를 포함하여 구비함을 특징으로 하는 클럭 주파수 체배 장치.
  4. 제 3 항에 있어서,
    상기 위상 동기 루프 회로는,
    내부 클럭과 피드백 클럭의 위상을 비교 검출하여 업/다운 디지털 신호를 출력하는 위상 주파수 검출기와 ;
    상기 위상 주파수 검출기로부터 출력된 업/다운 디지탈 신호의 액티브 구간의 길이에 따라 아날로그로 변화된 신호를 출력하는 충전 펌프 ;
    상기 충전 펌프로부터 출력된 아날로그 신호의 낮은 대역 성분을 필터링하는 저역 통과 필터 ;
    상기 저역 통과 필터를 통하여 필터링된 신호에 의해 제어된 전압으로 발진 주파수를 변화시키는 전압 제어 발진기 ; 및
    상기 전압 제어 발진기로부터 발진되어 출력된 주파수를 16배 감소시켜 상기 위상 주파수 검출기의 입력으로 피드백시키는 주파수 분할기를 포함하여 구비함을 특징으로 하는 클럭 주파수 체배 장치.
  5. 제 3 항에 있어서,
    상기 이진 카운터는,
    상기 위상 동기 루프 회로의 전압 제어 발진기로부터 발진되어 출력된 주파수를 체배하여 체배 클럭을 만드는 디-플립플롭과 ;
    상기 디-플립플롭의 출력을 반전시켜 상기 디-플립플롭의 데이터 입력 단자로 각각 피드백 입력시키는 인버터를 포함하여 구비함을 특징으로 하는 클럭 주파수 체배 장치.
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