TW412724B - Clock frequency multiplying apparatus - Google Patents

Clock frequency multiplying apparatus Download PDF

Info

Publication number
TW412724B
TW412724B TW087121392A TW87121392A TW412724B TW 412724 B TW412724 B TW 412724B TW 087121392 A TW087121392 A TW 087121392A TW 87121392 A TW87121392 A TW 87121392A TW 412724 B TW412724 B TW 412724B
Authority
TW
Taiwan
Prior art keywords
clock
data
clock signal
frequency
phase
Prior art date
Application number
TW087121392A
Other languages
English (en)
Inventor
Sok-Kyu Lee
Original Assignee
Hyundai Electronics Ind
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Ind filed Critical Hyundai Electronics Ind
Application granted granted Critical
Publication of TW412724B publication Critical patent/TW412724B/zh

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00Methods or arrangements for data conversion without changing the order or content of the data handled
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/68Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C19/00Digital stores in which the information is moved stepwise, e.g. shift registers
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/06Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087Data input latches
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222Clock generating, synchronizing or distributing circuits within memory device
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Physics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Dram (AREA)
  • Manipulation Of Pulses (AREA)

Description

A7 B7 412724 五、發明説明(/ ) 〔發明背景〕 發明領域 本發明關於一種以一時脈訊號同時操作於一半導體記 憶體之動態隨機存取記憶體(DRAM),且尤指一種時脈頻率 倍增裝置,其係藉著倍增一時脈頻率而能夠實施一快速資 料傳送,藉由分割於該DRAM之內部電路中的一時脈訊號 爲一臨界(critical)路徑與一非臨界路徑,藉用一傳輸時脈訊 號於該臨界路徑以及一倍增後之時脈訊號於該非臨界路徑 ,且提高一內部資料傳送比。 前抟描沭 如第一圖中所示,於RAM匯流排DRAM中,外部輸 入之資料、位址與指令係閂鎖,且一資料係根據由一內部 時脈產生器1所產生之一時脈訊號而被控制。 即,透過一資料輸入緩衝器2而串列輸入之資料係以 一時脈訊號作同時處理,用以接收一預定之資料,且透過 一資料移位暫存器3以一資料訊息包(packet)單位將接收到 之資料傳送至記憶體。 此時,前述之作業係基於諸如一臨界路徑與一非臨界 路徑之一時脈相位而作實施。 因此,該DRAM之內部作業係使用一時脈相位而執行 ,使得資料之傳送速度與比値係大爲降低。 〔發明槪論〕 是以,本發明之一個目的係提供一種時脈頻率倍增裝 置,其克服了於前技中所遭遇到之前述問題。 ---rI-~--------裝-- .(諳先聞讀背面之注意寧邛t寫本買) 訂 經濟部t央標準局貝工消費合作社印製 本紙張尺度適用中國國家標华( CNS } A4規格(210X297公痠) 經濟部中央標準局貝工消費合作社印裝 412724 A7 .___B7_ '__ 五、發明説明(2 ) 本發明之另一個目的係提供一種時脈頻率倍增裝置, 其藉著倍增一時脈頻率而使得欲實施一快速資料傳送係爲 可能,藉由分割於DRAM之一內部電路中的一時脈訊號爲 一臨界路徑與一非臨界路徑,使用一傳輸時脈訊號於該臨 界路徑以及倍增後之時脈訊號於該非臨界路徑,且提高一 內部資料傳送比。 欲達成上述目的,係提供有一種時脈頻率倍增裝置, 其包括:一時脈產生器,用以產生一時脈訊號:一資料輸 入緩衝器,用以當作輸入由時脈產生器所產生之一傳輸時 脈訊號可串列地接收一資料、位址、指令等;一資料移位 暫存器,用以群集透過資料輸入緩衝器所收到之資料於一 資料訊息包,且並列地將其傳送至一記憶體;以及一時脈 頻率倍增器,用以倍增由時脈產生器所產生之一傳輸時脈 頻率,且將其輸入至資料移位暫存器。 於本發明中,該DRAM之內部操作係基於一臨界路徑 與一非臨界路徑作處理,用以倍增DRAM內部之一時脈相 位*且使用不同時脈相位而閂鎖資料,以提高一資料傳送 比。 本發明之另外的優點、目的與其他特點將部分界定於 隨後之說明中,且部分將爲熟悉此項技術人士在詳閱後文 或者由實施本發明中得知而變得明白易解。本發明之目的 與優點係特別指出於隨附之申請專利範圍中而可瞭解及達 成,其係相對於前技之實驗結果。 〔圖式簡單說明〕 (請先閱讀背面之注意寧項ί寫本頁) _裝' 訂 線 本紙張又度適用中國國家標牟(CNS ) A4規格(210X 297公釐) 經濟部中央橾準扃員工消費合作社印裝 412724 A7 _ B7 五、發明説明($ ) 本發明將由下文所述之詳細說明以及隨附圖式而變得 全然可理解,其係僅作爲說明而揭示,且因此係非本發明 之限制,其中: 第一圖係說明一習用DRAM之資料流的一方塊圖; 第二圖係說明根據本發明之一種時脈頻率倍增裝置的 一方塊圖;及 第三圖係說明第二圖之時脈頻率倍增器的一方塊圖。 〔發明詳細說明〕 本發明之實施例將參照隨附圖式而作解說。 資料、位址與指令係透過一資料輸入緩衝器20而串列 地輸入,且因此所輸入之資料係由一資料移位暫存器30而 群集於一資料訊息包,且係並列地傳送至記憶體50之核心 此時,每一方塊係基於一臨界路徑與一非臨界路徑作 處理。欲致能該資料之一快速流程係爲可能,運用藉著相 乘自時脈頻率倍增器40之一初始時脈頻率與自一時脈產生 器10之一時脈訊號所得到的一時脈訊號。 第三圖描述該時脈頻率倍增器40,其使用一相位閂鎖 迴路(PLL,Phase Locked Loop)電路41與一二位元計數器 42 » PLL電路41包括:一相位頻率檢測器41A,用以比較 一內部時脈訊號與回授時脈訊號之相位,且輸出一上/下 數位訊號:一電荷泵41B,用以根據自該相位頻率檢測器 41A所輸出之上/下數位訊號的一作用區間長度而輸出被 (請先閲讀背面之注意事項t寫本頁) •裝· 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇X 297公瘦) 412724 經濟部t央標準局貝工消费合作社印製 A7 B7___ 五、發明説明(γ) 轉換爲一類比訊號之一訊號;一低通濾波器41C,用以濾 波自該電荷泵41B所輸出之類比訊號的一低頻帶成分:一 電壓控制振盪器41D,用以根據由低通濾波器41C所濾波 之一訊號作控制的一電壓而改變一振盪頻率;以及一分頻 器41E,用以降低16倍由電壓控制振盪器41D所輸出之頻 率,且回授至該相位頻率檢測器41A之輸入。 二位元計數器42包括:D型正反器DF1至DF3,用以 倍增由相位同步迴路電路41之電壓控制振盪器41D所振盪 之一頻率,以產生一倍增時脈訊號;以及反相器II至13, 用以反相來自D型正反器DF1至DF3之輸出,且將已反相 後之輸出係輸入至D型正反器DF1至DF3之資料輸入端。 由相位同步迴路電路41與二位元計數器42所構成之 時脈頻率倍增器40的操作,將參照隨附圖式而解說。 首先,相位頻率撿測器41A比較該內部時脈訊號與回 授時脈(CLK/16)之相位,且輸出一數位輸出上/下訊號。 來自電荷泵41B之輸出係轉換爲一類比訊號,其根據 該上/下訊號之作用區間的長度。 此訊號係由低通濾波器41C所濾波,且控制該電壓控 制振盪器41D〇結果者,電壓控制振盪器41D之頻率係爲 來自電荷泵41B之一輸出訊號所控制。 來自電壓控制振盪器41D之輸出訊號的頻率係由分頻 器41E所降低16倍,且係回授至相位頻率檢測器41A之輸 入。 二位元計數器42具有一預定訊號,係當發生相位鎖定 _____7__ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (讀先閱讀背面之注意事項f寫本頁) >裝· 、tr 線 412724 A7 B7 五、發明說明(5·) 時所得到。 即,當參考頻率時脈訊號之相位與回授相位係相同時 ,基於PLL電路41,一時脈訊號Clkx 16係產生。 因此,運用三個D型正反器DF1至DF3之輸入時脈, 於各路徑產生ClkX 16、Clkx8、Clkx4與ClkX2之倍增 時脈。 於本發明中,係可能運用由相乘初始時脈頻率與來自 時脈產生器10之時脈訊號所得到的時脈訊號以實施一快速 資料流,以提高於晶片內部中之一資料傳送比。 如上所述,於本發明中,藉著分割於DRAM之內部電 路中的一時脈訊號至一臨界路徑與一非臨界路徑’倍增一 時脈頻率,且運用非臨界路徑於倍增後之時脈訊號以實施 一快速資料流,,係可能實施一穩定的操作。 因此,於本發明中,藉著提高一內部資料傳送比’— 快速資料傳送係穩定地實施。 雖然本發明之較佳實施例已係針對說明之目的而f乍揭 示,熟悉此項技藝之人士將可理解的是,在未偏離於隨附 申請專利範圍中所界定之本發明的範疇與精神之T ’ 不同之修改、添加與替代者均係可作成。 〔元件符號說明〕 1時脈產生器 .2資料輸入緩衝器 3 .資料移位暫存器 4記憶體 8 本紙張尺度適用中國國家標準(CNS)A4規格<210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) ' 衣---111 — I 訂---------1 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 412724 A7 _B7 五、發明說明(6〉 10時脈產生器 20資料輸入緩衝器 30資料移位暫存器 40時脈頻率倍增器 41相位閂鎖迴路 41A相位頻率檢測器 41B電荷泵 41C低通濾波器 41D電壓控制振盪器 41E分頻器 42二位元計數器 50記憶體 DF1-3D型正反器 11-3反相器 (請先開讀背面之注意事項再填寫本頁) d ----訂----- 線, 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)

Claims (1)

  1. 經濟部中央標隼局負工消费合作社印装 412724 A8 A8 B8 C8 _ D8 六、申請專利範圍 1 ·一種時脈頻率倍增裝置,包含: 一時脈產生器,用以產生一時脈訊號; 一資料輸入緩衝器,用以當輸入由時脈產生器所產生 之一傳輸時脈訊號時而串列地接收一資料、位址與指令; 一資料移位暫存器,用以將透過資料輸入緩衝器所接 收到之資料群集於一資料訊息包,且將其並列地傳送至一 記憶體;及 —時脈頻率倍增器,用以倍增由時脈產生器所產生之 一傳輸時脈頻率,且將其輸入至資料移位暫存器。 2 ·如申請專利範圍第1項之裝置,其中於該時脈頻 率倍增器中,一資料流係分割至一臨界路徑與一非臨界路 徑,用以於其內儲存有一資料且係與時脈訊號同步之動態 隨機存取記憶體內部中實施一穩定且快速的資料傳送,一 振盪時脈訊號係用於該臨界路徑以實施一穩定的資料閂鎖 ,而同時由倍增該傳輸時脈頻率所得到之一時脈訊號係用 於該非臨界路徑以實施一快速的資料傳送。 3 *如申請專利範圍第1項之裝置,其中該時脈頻率 倍增器包括: 一相位同步迴路電路,用以輸出一參考頻率時脈訊號 與一相位同步之時脈訊號:及 一二位元計數器,用以當該參考頻率時脈訊號與回授 之時脈訊號的相位係藉著相位同步迴路電路而相同時以產 生一倍增時脈訊號。 4 ·如申請專利範圍第3項之裝置,其中該相位同步 .. .5 (請先閱讀背面之注意事項w4··寫本貢) -裝- 訂 線 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 412724 Αΰ! C8 D8 六、申請專利範圍 迴路電路包括: 一相位頻率檢測器,用以比較該內部之時脈訊號與回 授之時脈訊號的相位,且輸出一上/下數位訊號; 一電荷泵,用以輸出一係轉換爲一類比訊號的訊號, 係基於自該相位頻率檢測器所輸出之上/下數位訊號的一 作用區間長度; 一低通濾波器,用以濾波由該電荷泵所輸出之一類比 訊號的一低頻帶成分; 一電壓控制振盪器,用以改變一振盪頻率*係基於由 低逋濾波器所濾波之訊號與一受控制之電壓;及 一分頻器,用以將被電壓控制振盪器所振盪之頻率降 低16倍,且將其回授至相位頻率檢測器之一輸入。 5 ·如申請專利範圔第3項之裝置,其中該二位元計 數器包括: 一D型正反器,用以倍增由該相位同步迴路電路之電 壓控制振盪器所振盪的一頻率,且輸出一倍增時脈訊號: 及 —反相器,用以將D型正反器之一輸出作反相,且將 其回授至D型正反器之一資料輸入端。 _ __ 2_ 本紙張尺度適用中國國家標準(CNS ) A4現格(210X297公釐)
TW087121392A 1997-12-31 1998-12-22 Clock frequency multiplying apparatus TW412724B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970081272A KR100271717B1 (ko) 1997-12-31 1997-12-31 클럭 주파수 체배 장치를 포함하는 반도체 메모리 장치의 데이터 전송 장치

Publications (1)

Publication Number Publication Date
TW412724B true TW412724B (en) 2000-11-21

Family

ID=19530534

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087121392A TW412724B (en) 1997-12-31 1998-12-22 Clock frequency multiplying apparatus

Country Status (3)

Country Link
US (1) US6160426A (zh)
KR (1) KR100271717B1 (zh)
TW (1) TW412724B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6845274B2 (en) * 2001-01-24 2005-01-18 Koninklijke Philips Electronics N.V. Communication port control module for lighting systems
US6809567B1 (en) * 2001-04-09 2004-10-26 Silicon Image System and method for multiple-phase clock generation
KR100385228B1 (ko) 2001-04-18 2003-05-27 삼성전자주식회사 불휘발성 메모리를 프로그램하는 방법 및 장치
KR100663329B1 (ko) * 2004-09-24 2007-01-02 고려대학교 산학협력단 주파수 체배기
KR102647421B1 (ko) * 2016-10-06 2024-03-14 에스케이하이닉스 주식회사 반도체장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5133064A (en) * 1987-04-27 1992-07-21 Hitachi, Ltd. Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices
US5537660A (en) * 1992-04-17 1996-07-16 Intel Corporation Microcontroller having selectable bus timing modes based on primary and secondary clocks for controlling the exchange of data with memory
US5548285A (en) * 1994-07-18 1996-08-20 Motorola, Inc. Circuit and method of indicating data hold-time
US5778237A (en) * 1995-01-10 1998-07-07 Hitachi, Ltd. Data processor and single-chip microcomputer with changing clock frequency and operating voltage
US5777500A (en) * 1996-01-16 1998-07-07 Cyrix Corporation Multiple clock source generation with independently adjustable duty cycles
JPH11122117A (ja) * 1997-10-15 1999-04-30 Sony Corp シリアル・パラレル変換装置

Also Published As

Publication number Publication date
US6160426A (en) 2000-12-12
KR100271717B1 (ko) 2000-11-15
KR19990061018A (ko) 1999-07-26

Similar Documents

Publication Publication Date Title
TW425766B (en) Non-integer frequency division device
TW440836B (en) Delay locked loop and delay locking method
TW301823B (zh)
TW316342B (zh)
TW412724B (en) Clock frequency multiplying apparatus
TW541798B (en) Semiconductor integrated circuit
TW421907B (en) Voltage controlled oscillator and the control method of the same
JP2005094754A (ja) ハイパーリングオシレータ、該リングオシレータを備えたシステム、及びリングオシレーティング方法
US6677786B2 (en) Multi-service processor clocking system
CN108039883B (zh) 一种锁相环输出时钟信号稳定度的检测方法及设备
JP2664880B2 (ja) クロック信号生成方法および装置
TWI285999B (en) Framework of phase-locked loop capable of avoiding from frequency drifting and jiggling, and its method
KR100656462B1 (ko) 반도체 메모리 장치의 데이터 출력 클럭 생성 회로 및 방법
JPH09162729A (ja) デジタルpll回路
US7135935B2 (en) Hyper-ring oscillator
JPH09167134A (ja) データ同期システム
TW526414B (en) Method and apparatus for data capture
TW564345B (en) Semiconductor integrated circuit device
JP3144312B2 (ja) クロック周期調節方法とその装置
JP4772801B2 (ja) 発振回路、試験装置、及び電子デバイス
TW460702B (en) Test apparatus for testing clock generation circuit
KR20200085790A (ko) 주파수 고정 루프, 전자 디바이스, 및 주파수 생성 방법
JP3782735B2 (ja) サンプリングクロック発生回路およびこれを用いるデータ受信装置
KR0138024B1 (ko) 아이디이 인터페이스 장치
JPH08191237A (ja) クロック信号生成装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees