JPH09167134A - データ同期システム - Google Patents
データ同期システムInfo
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- JPH09167134A JPH09167134A JP8307246A JP30724696A JPH09167134A JP H09167134 A JPH09167134 A JP H09167134A JP 8307246 A JP8307246 A JP 8307246A JP 30724696 A JP30724696 A JP 30724696A JP H09167134 A JPH09167134 A JP H09167134A
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- Japan
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- bus
- signal
- latch
- input
- data
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 高いクロック・レートで動作するデータ・プ
ロセッサ１０と、低いクロック・レートで動作するアド
レスおよびデータ・バスとの間のデータの流れを制御す
る、バス・インタフェース・ユニット１２におけるデー
タ同期システムを提供する。 【解決手段】 データ同期システムは、４つの異なるク
ロック領域、すなわち、コア・レート，バス・レート，
転送レートおよび受信レートで動作する回路経路を内蔵
する。データ・プロセッサの高いクロック・レートでの
み、あるいはアドレスおよびデータ・バスの低いクロッ
ク・レートでのみデータを処理する回路は、それぞれコ
ア・レート領域またはバス・レート領域で動作する。転
送レート領域は、コア・レートからバス・レートにデー
タを転送するために用いられる。逆に、受信レート領域
は、バス・レートからコア・レートにデータを転送する
ために用いられる。
ロセッサ１０と、低いクロック・レートで動作するアド
レスおよびデータ・バスとの間のデータの流れを制御す
る、バス・インタフェース・ユニット１２におけるデー
タ同期システムを提供する。 【解決手段】 データ同期システムは、４つの異なるク
ロック領域、すなわち、コア・レート，バス・レート，
転送レートおよび受信レートで動作する回路経路を内蔵
する。データ・プロセッサの高いクロック・レートでの
み、あるいはアドレスおよびデータ・バスの低いクロッ
ク・レートでのみデータを処理する回路は、それぞれコ
ア・レート領域またはバス・レート領域で動作する。転
送レート領域は、コア・レートからバス・レートにデー
タを転送するために用いられる。逆に、受信レート領域
は、バス・レートからコア・レートにデータを転送する
ために用いられる。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、データ処理シ
ステムに関し、さらに詳しくは、データ処理システムで
用いられるデータ同期方法に関する。
ステムに関し、さらに詳しくは、データ処理システムで
用いられるデータ同期方法に関する。
【０００２】
【従来の技術】多くのデータ処理システムは、異なるク
ロック周波数で動作するサブシステムと設計される。こ
の方法は、精選したサブシステムのスピードを残りのサ
ブシステムに比べて増加することにより全体的な処理ス
ループットを向上させることができる。一般に、これら
の高速サブシステムの性能は、システムの性能全体にと
って重要であるか、あるいは向上させるのが比較的安価
のいずれかである。この設計方法の一例として、関連バ
スのクロック周波数の数倍のクロック周波数で動作する
単一のＶＬＳＩ（very large scale integrated)データ
・プロセッサを有するデータ処理システムがある。この
場合、データ処理システム内の全てではないにしろほと
んどの他のサブシステムは、低いバス・クロック・スピ
ードで動作する。一般に、２つのクロック周波数の比率
は、２つの整数の比率、例えば、２：１，３：１，４：
１などで表すことができる。これらの比率の範囲は、シ
ステム間通信を同期させるため２つのクロック信号があ
る程度の周波数位相整合を有するという実際的な条件を
反映する。位相整合が頻繁になればなるほど、高速デー
タ・プロセッサと低速バスとの間でデータを転送する回
数が増える。
ロック周波数で動作するサブシステムと設計される。こ
の方法は、精選したサブシステムのスピードを残りのサ
ブシステムに比べて増加することにより全体的な処理ス
ループットを向上させることができる。一般に、これら
の高速サブシステムの性能は、システムの性能全体にと
って重要であるか、あるいは向上させるのが比較的安価
のいずれかである。この設計方法の一例として、関連バ
スのクロック周波数の数倍のクロック周波数で動作する
単一のＶＬＳＩ（very large scale integrated)データ
・プロセッサを有するデータ処理システムがある。この
場合、データ処理システム内の全てではないにしろほと
んどの他のサブシステムは、低いバス・クロック・スピ
ードで動作する。一般に、２つのクロック周波数の比率
は、２つの整数の比率、例えば、２：１，３：１，４：
１などで表すことができる。これらの比率の範囲は、シ
ステム間通信を同期させるため２つのクロック信号があ
る程度の周波数位相整合を有するという実際的な条件を
反映する。位相整合が頻繁になればなるほど、高速デー
タ・プロセッサと低速バスとの間でデータを転送する回
数が増える。
【０００３】
【発明が解決しようとする課題】関連バスとは異なるク
ロック周波数で動作するデータ・プロセッサを有するデ
ータ処理システムは、データ・プロセッサとバスとの間
のデータ転送を同期しなければならない。例えば、２：
１プロセッサ・バス・システムでは、データ・プロセッ
サが１プロセッサ・クロック・サイクルでしか信号をア
サートしなければ、データ・プロセッサはバス信号の適
正位相中に出力信号をアサートしない場合がある。逆
に、バスは、２プロセッサ・クロック・サイクルで、デ
ータ・プロセッサの入力信号をアサートする場合があ
る。これら両方の場合では、データ転送は不安定にな
る。第１の場合では、データはデータ・プロセッサから
バスに全く転送されないことがある。第２の場合では、
バスは同じデータをデータ・プロセッサに２回転送す
る。
ロック周波数で動作するデータ・プロセッサを有するデ
ータ処理システムは、データ・プロセッサとバスとの間
のデータ転送を同期しなければならない。例えば、２：
１プロセッサ・バス・システムでは、データ・プロセッ
サが１プロセッサ・クロック・サイクルでしか信号をア
サートしなければ、データ・プロセッサはバス信号の適
正位相中に出力信号をアサートしない場合がある。逆
に、バスは、２プロセッサ・クロック・サイクルで、デ
ータ・プロセッサの入力信号をアサートする場合があ
る。これら両方の場合では、データ転送は不安定にな
る。第１の場合では、データはデータ・プロセッサから
バスに全く転送されないことがある。第２の場合では、
バスは同じデータをデータ・プロセッサに２回転送す
る。
【０００４】既知の同期方法には制限がある。一般に、
データ転送方法は、非同期あるいは同期として表すこと
ができる。これら各方法には、異なる同期問題がある。
データ転送方法は、非同期あるいは同期として表すこと
ができる。これら各方法には、異なる同期問題がある。
【０００５】非同期の場合、最少信号ホールド時間以外
には、２つの通信するサブシステム間にタイミング条件
はない。一つの既知の解決方法では、低速出力信号を、
一連のシーケンシャル・ラッチ素子を介して高速入力デ
バイスによってサンプリングする。高速入力デバイスの
クロッキング信号は、各ラッチ素子をクロックする。各
連続したラッチ素子は、準安定状態(metastable state)
が低速デバイスから高速デバイスに渡される可能性を低
減する。残念ながら、各追加ラッチは、サブシステムか
らサブシステムへの伝搬時間を、追加高速クロック・サ
イクル分だけ増加させる。
には、２つの通信するサブシステム間にタイミング条件
はない。一つの既知の解決方法では、低速出力信号を、
一連のシーケンシャル・ラッチ素子を介して高速入力デ
バイスによってサンプリングする。高速入力デバイスの
クロッキング信号は、各ラッチ素子をクロックする。各
連続したラッチ素子は、準安定状態(metastable state)
が低速デバイスから高速デバイスに渡される可能性を低
減する。残念ながら、各追加ラッチは、サブシステムか
らサブシステムへの伝搬時間を、追加高速クロック・サ
イクル分だけ増加させる。
【０００６】同期の場合、２つの通信するサブシステム
間にタイミング条件がある。特に、受信側デバイスのク
ロック信号の特定の位相中に信号をアサートしなければ
ならない。第２の既知の解決方法では、単一のラッチ素
子マルチプレクサ回路が異なるクロック周波数で動作す
る２つのサブシステムを連結する。ラッチ素子は、各高
速クロック・サイクルと同時にマルチプレクサの出力を
サンプリングする。マルチプレクサは、以前ラッチした
値または入力信号のいずれかを出力する。マルチプレク
サの出力は、受信側サブシステムのタイミング条件に従
って各入力信号を渡すように、制御信号によって選択さ
れる。一般に、受信側サブシステムのクロック信号は、
高速クロック信号のＮ−１クロック・パルスを「飲み込
む(swallow) 」ことによって生成され、ここでプロセッ
サ対バス・クロック周波数の比率は、Ｎ：１である。こ
の方法は、２つのクロック周波数の比率が整数の場合に
のみ堅牢である。それ以外の場合には、Ｎが１．５，
２．５などのとき、この方法は１つおきのバス・クロッ
クで半サイクル転送を許可する。さらに、特定の解決
は、一つのプロセッサ対バス・クロック比でのみ一般に
有効となる。
間にタイミング条件がある。特に、受信側デバイスのク
ロック信号の特定の位相中に信号をアサートしなければ
ならない。第２の既知の解決方法では、単一のラッチ素
子マルチプレクサ回路が異なるクロック周波数で動作す
る２つのサブシステムを連結する。ラッチ素子は、各高
速クロック・サイクルと同時にマルチプレクサの出力を
サンプリングする。マルチプレクサは、以前ラッチした
値または入力信号のいずれかを出力する。マルチプレク
サの出力は、受信側サブシステムのタイミング条件に従
って各入力信号を渡すように、制御信号によって選択さ
れる。一般に、受信側サブシステムのクロック信号は、
高速クロック信号のＮ−１クロック・パルスを「飲み込
む(swallow) 」ことによって生成され、ここでプロセッ
サ対バス・クロック周波数の比率は、Ｎ：１である。こ
の方法は、２つのクロック周波数の比率が整数の場合に
のみ堅牢である。それ以外の場合には、Ｎが１．５，
２．５などのとき、この方法は１つおきのバス・クロッ
クで半サイクル転送を許可する。さらに、特定の解決
は、一つのプロセッサ対バス・クロック比でのみ一般に
有効となる。
【０００７】
【実施例】図１は、本発明により構成されたデータ・プ
ロセッサ１０のブロック図を示す。図示のように、デー
タ・プロセッサ１０は、バス・インタフェース・ユニッ
ト１２（以下では簡単にＢＩＵ１２という）を有する。
ＢＩＵ１２は、データ・プロセッサ１０と、データ・プ
ロセッサ１０を他のデータ処理要素（図示せず）に接続
するアドレス・バスおよび制御バスとの間のデータの流
れを制御する。データ・プロセッサ１０およびＢＩＵ１
２は、関連バスのクロック・スピードよりも高いクロッ
ク・スピードで動作する。従来技術の説明のところで説
明したように、このクロッキング方式は、データ・プロ
セッサ１０を内蔵するデータ処理システムの性能を改善
する。また、本開示の発明によれば、ＢＩＵ１２は、バ
ス・クロック・レートの数倍のプロセッサ・クロック・
レートによって生じる同期問題に対する汎用的な解決方
法を提供する。この解決方法により、単一データ・プロ
セッサ・モデルをさまざまなバス周波数で利用できるよ
うになる。さらに、本開示の発明は、非同期および同期
データ転送システムに従来つきまとった問題である、デ
ータ・プロセッサと関連バスとの間のデータの流れに不
必要な遅延を発生することや、また不安定な半サイクル
・データ経路を許可することがない。
ロセッサ１０のブロック図を示す。図示のように、デー
タ・プロセッサ１０は、バス・インタフェース・ユニッ
ト１２（以下では簡単にＢＩＵ１２という）を有する。
ＢＩＵ１２は、データ・プロセッサ１０と、データ・プ
ロセッサ１０を他のデータ処理要素（図示せず）に接続
するアドレス・バスおよび制御バスとの間のデータの流
れを制御する。データ・プロセッサ１０およびＢＩＵ１
２は、関連バスのクロック・スピードよりも高いクロッ
ク・スピードで動作する。従来技術の説明のところで説
明したように、このクロッキング方式は、データ・プロ
セッサ１０を内蔵するデータ処理システムの性能を改善
する。また、本開示の発明によれば、ＢＩＵ１２は、バ
ス・クロック・レートの数倍のプロセッサ・クロック・
レートによって生じる同期問題に対する汎用的な解決方
法を提供する。この解決方法により、単一データ・プロ
セッサ・モデルをさまざまなバス周波数で利用できるよ
うになる。さらに、本開示の発明は、非同期および同期
データ転送システムに従来つきまとった問題である、デ
ータ・プロセッサと関連バスとの間のデータの流れに不
必要な遅延を発生することや、また不安定な半サイクル
・データ経路を許可することがない。
【０００８】図１において、ＢＩＵ１２は、命令キャッ
シュ１４と、データ・キャッシュ１６とに接続される。
命令キャッシュ１４は、命令ストリームをシーケンサ／
ディスパッチ・ユニット１８に供給する。シーケンサ／
ディスパッチ・ユニット１８は、個々の命令を適切な実
行ユニット・ブロックに送出する。データ・プロセッサ
１０は、固定小数点実行ユニット２０，分岐実行ユニッ
ト２２，浮動小数点実行ユニット２４およびロード／ス
トア実行ユニット２６を有する。これらの実行ユニット
・ブロックは、リネーム・バッファ(rename buffer) ２
８とアーキテクチュラル・レジスタ・ファイル(archite
ctural register file) ３０とに接続される。
シュ１４と、データ・キャッシュ１６とに接続される。
命令キャッシュ１４は、命令ストリームをシーケンサ／
ディスパッチ・ユニット１８に供給する。シーケンサ／
ディスパッチ・ユニット１８は、個々の命令を適切な実
行ユニット・ブロックに送出する。データ・プロセッサ
１０は、固定小数点実行ユニット２０，分岐実行ユニッ
ト２２，浮動小数点実行ユニット２４およびロード／ス
トア実行ユニット２６を有する。これらの実行ユニット
・ブロックは、リネーム・バッファ(rename buffer) ２
８とアーキテクチュラル・レジスタ・ファイル(archite
ctural register file) ３０とに接続される。
【０００９】本開示の同期方法およびそのためのシステ
ムのないデータ・プロセッサの動作は、当技術分野で周
知である。一般に、シーケンサ／ディスパッチ・ユニッ
ト１８は、個々の命令を各実行ユニット２０，２２、２
４，２６に発行する。各実行ユニットは、特定クラスの
命令のうち１つまたはそれ以上の命令を実行する。各実
行ユニットの特定クラスの命令は、実行ユニットの名称
によって表される。例えば、分岐実行ユニット２２は、
分岐命令を実行する。実行ユニット・ブロック２０，２
２，２４，２６は、その演算結果をリネーム・バッファ
２８内の指定されたエントリに返す。リネーム・バッフ
ァ２８は、本発明には関係ない既知のプロトコルに従っ
てアーキテクチュラル・レジスタ・ファイル３０内の値
を更新する。リネーム・バッファ２８およびアーキテク
チュラル・レジスタ・ファイル３０は、オペランドを実
行ユニット・ブロック２０〜２６に与える。
ムのないデータ・プロセッサの動作は、当技術分野で周
知である。一般に、シーケンサ／ディスパッチ・ユニッ
ト１８は、個々の命令を各実行ユニット２０，２２、２
４，２６に発行する。各実行ユニットは、特定クラスの
命令のうち１つまたはそれ以上の命令を実行する。各実
行ユニットの特定クラスの命令は、実行ユニットの名称
によって表される。例えば、分岐実行ユニット２２は、
分岐命令を実行する。実行ユニット・ブロック２０，２
２，２４，２６は、その演算結果をリネーム・バッファ
２８内の指定されたエントリに返す。リネーム・バッフ
ァ２８は、本発明には関係ない既知のプロトコルに従っ
てアーキテクチュラル・レジスタ・ファイル３０内の値
を更新する。リネーム・バッファ２８およびアーキテク
チュラル・レジスタ・ファイル３０は、オペランドを実
行ユニット・ブロック２０〜２６に与える。
【００１０】データ同期方法およびそのためのシステム
を有するデータ・プロセッサ１０の動作について、図２
ないし図１３を参照して以下で説明する。概して、デー
タ・プロセッサ１０と、アドレスおよびデータ・バスと
は、１：１のデータ・プロセッサ・クロック周波数とバ
ス・クロック周波数の比率では、同期方法やシステムな
しにデータ通信を可能にする通信プロトコルに従う。例
えば、特定の期間でバス・クロックの特定の位相中にい
ずれかのバス上でアサートされた信号は、データ・プロ
セッサおよびバスが同一周波数で動作する場合には、次
の特定のエッジ遷移の発生時にデータ・プロセッサ１０
によって正しくラッチされる。さらに、データ・プロセ
ッサ１０およびアドレスおよびデータ・バスは、「ハン
ドシェイク」通信プロトコルに従う。ハンドシェイク通
信プロトコルとは、プロトコル参加側の任意のクロック
・サイクルを任意の種類のデータ・プロトコル動作のた
めに利用できるプロトコルのことである。プロトコル参
加側間の制御信号のセット上でアサートされた論理信号
のセットは、各クロック・サイクル中にどの動作が行わ
れるのかを決定する。特定のプロトコルは、本開示の発
明の一部ではない。データ・プロセッサ１０をできるだ
け高いクロック周波数で動作させることが一般に有利で
ある。ただし、アドレスおよびデータ・バスを同じ高い
クロック周波数で動作させることは経済的でなく、不可
能でさえある。本開示のデータ同期システムは、このよ
うなシステムに内蔵できる。
を有するデータ・プロセッサ１０の動作について、図２
ないし図１３を参照して以下で説明する。概して、デー
タ・プロセッサ１０と、アドレスおよびデータ・バスと
は、１：１のデータ・プロセッサ・クロック周波数とバ
ス・クロック周波数の比率では、同期方法やシステムな
しにデータ通信を可能にする通信プロトコルに従う。例
えば、特定の期間でバス・クロックの特定の位相中にい
ずれかのバス上でアサートされた信号は、データ・プロ
セッサおよびバスが同一周波数で動作する場合には、次
の特定のエッジ遷移の発生時にデータ・プロセッサ１０
によって正しくラッチされる。さらに、データ・プロセ
ッサ１０およびアドレスおよびデータ・バスは、「ハン
ドシェイク」通信プロトコルに従う。ハンドシェイク通
信プロトコルとは、プロトコル参加側の任意のクロック
・サイクルを任意の種類のデータ・プロトコル動作のた
めに利用できるプロトコルのことである。プロトコル参
加側間の制御信号のセット上でアサートされた論理信号
のセットは、各クロック・サイクル中にどの動作が行わ
れるのかを決定する。特定のプロトコルは、本開示の発
明の一部ではない。データ・プロセッサ１０をできるだ
け高いクロック周波数で動作させることが一般に有利で
ある。ただし、アドレスおよびデータ・バスを同じ高い
クロック周波数で動作させることは経済的でなく、不可
能でさえある。本開示のデータ同期システムは、このよ
うなシステムに内蔵できる。
【００１１】図２は、図１に示すＢＩＵ１２の一部のブ
ロック図を示す。図２は、ＢＩＵ１２内の単一のビット
経路を示すことに理解されたい。当業者であれば、ＢＩ
Ｕ１２には図示以外の多くの他の個別のビット経路があ
ることが理解される。さらに、図２は、ＢＩＵ１２の各
機能ではなく、本開示の発明をさらにわかりやすく説明
するため汎用論理ブロックを示す。これらの機能は、イ
ンプリメントに依存し、本開示の発明の一部ではない。
当業者であれば、各ビット経路には、それに関連して、
固有論理機能および固有論理ブロックがあることが理解
されよう。また、全てのビット経路が図２の全ての部分
を含むわけではないが、各ビット経路の一般的な形状は
同じである。また、個別のビット経路の多くは汎用論理
ブロック内で相互接続されることが当業者に理解され
る。
ロック図を示す。図２は、ＢＩＵ１２内の単一のビット
経路を示すことに理解されたい。当業者であれば、ＢＩ
Ｕ１２には図示以外の多くの他の個別のビット経路があ
ることが理解される。さらに、図２は、ＢＩＵ１２の各
機能ではなく、本開示の発明をさらにわかりやすく説明
するため汎用論理ブロックを示す。これらの機能は、イ
ンプリメントに依存し、本開示の発明の一部ではない。
当業者であれば、各ビット経路には、それに関連して、
固有論理機能および固有論理ブロックがあることが理解
されよう。また、全てのビット経路が図２の全ての部分
を含むわけではないが、各ビット経路の一般的な形状は
同じである。また、個別のビット経路の多くは汎用論理
ブロック内で相互接続されることが当業者に理解され
る。
【００１２】一般に、ＢＩＵ１２は、４つの時間領域、
すなわち、コア・レート領域（「ＣＯＲＥ」），転送レ
ート領域（「ＴＸＦＲ」），バス・レート領域（「ＢＵ
Ｓ」）および受信レート領域（「ＲＣＶ」）に従って、
データ・プロセッサ１０とアドレスおよびデータ・バス
との間でデータを処理する。ＣＭＯＳ(complementaryme
tal oxide semiconductor) 構成では、マスタ・スレー
ブ・ラッチは、中間結果を論理ステージ間でホールドす
るために、入力／出力バッファとして用いられる。ＣＭ
ＯＳマスタ・スレーブ・ラッチのマスタ部分は、一般に
Ｃ１パルスと呼ばれる信号によって制御される。Ｃ１パ
ルスをアサートすることにより、マスタ部分はラッチへ
のデータ入力を捕捉する。ＣＭＯＳマスタ・スレーブ・
ラッチのスレーブ部分は、一般にＣ２パルスと呼ばれる
信号によって制御される。Ｃ２パルスをアサートするこ
とにより、スレーブ部分は、以前のＣ１パルス中に捕捉
されたデータ入力をラッチの出力に送り出す。本開示の
発明に従って、各４つのクロック領域について個別のＣ
１およびＣ２制御信号が存在する。
すなわち、コア・レート領域（「ＣＯＲＥ」），転送レ
ート領域（「ＴＸＦＲ」），バス・レート領域（「ＢＵ
Ｓ」）および受信レート領域（「ＲＣＶ」）に従って、
データ・プロセッサ１０とアドレスおよびデータ・バス
との間でデータを処理する。ＣＭＯＳ(complementaryme
tal oxide semiconductor) 構成では、マスタ・スレー
ブ・ラッチは、中間結果を論理ステージ間でホールドす
るために、入力／出力バッファとして用いられる。ＣＭ
ＯＳマスタ・スレーブ・ラッチのマスタ部分は、一般に
Ｃ１パルスと呼ばれる信号によって制御される。Ｃ１パ
ルスをアサートすることにより、マスタ部分はラッチへ
のデータ入力を捕捉する。ＣＭＯＳマスタ・スレーブ・
ラッチのスレーブ部分は、一般にＣ２パルスと呼ばれる
信号によって制御される。Ｃ２パルスをアサートするこ
とにより、スレーブ部分は、以前のＣ１パルス中に捕捉
されたデータ入力をラッチの出力に送り出す。本開示の
発明に従って、各４つのクロック領域について個別のＣ
１およびＣ２制御信号が存在する。
【００１３】コア・レート領域は、データ・プロセッサ
１０の通常クロック領域である。コア・レート領域は、
グローバル分散クロック（「ＧＣＬＫ」：globally dis
tributed clock）の各サイクルに一回クロックする。Ｇ
ＣＬＫの低位相は濾波され、制御信号ＣＯＲＥ Ｃ１を
生成する。ＧＣＬＫの高位相は濾波されて、制御信号Ｃ
ＯＲＥ Ｃ２を生成する。データ・プロセッサ１０の大
部分は、コア・レート領域に従って動作する。ＢＩＵ１
２は、コア・レート領域で動作してデータ・プロセッサ
１０の残りの部分から情報を受け、この情報を処理し、
データ・プロセッサ１０の残りの部分に返送する回路を
内蔵する。
１０の通常クロック領域である。コア・レート領域は、
グローバル分散クロック（「ＧＣＬＫ」：globally dis
tributed clock）の各サイクルに一回クロックする。Ｇ
ＣＬＫの低位相は濾波され、制御信号ＣＯＲＥ Ｃ１を
生成する。ＧＣＬＫの高位相は濾波されて、制御信号Ｃ
ＯＲＥ Ｃ２を生成する。データ・プロセッサ１０の大
部分は、コア・レート領域に従って動作する。ＢＩＵ１
２は、コア・レート領域で動作してデータ・プロセッサ
１０の残りの部分から情報を受け、この情報を処理し、
データ・プロセッサ１０の残りの部分に返送する回路を
内蔵する。
【００１４】転送レート領域は、コア・レートがバス・
クロック・サイクルの開始前に半サイクルしかクロック
しない場合の除いて、コア・レートの各サイクルで一回
クロックする。これらの場合には、バス・レート・クロ
ックの立ち上がりエッジは、コア・レート・クロックの
立ち下がりエッジと一致する。ここで、ＴＸＦＲ Ｃ１
およびＴＸＦＲ Ｃ２の両方は濾波される。ＢＩＵ１２
は、転送レート領域で動作してデータ・プロセッサ１０
の残りの部分から情報を受け、この情報を処理し、バス
・レート領域で動作するＢＩＵ１２の部分に送出する回
路を内蔵する。転送レート領域は、非整数コア：バス・
クロック比で発生する「半サイクル」経路中に、データ
がバスに転送されるのを防ぐ。本開示の発明の別の実施
例では、半サイクルの場合にＣＯＲＥ Ｃ２の次の発生
までＴＸＦＲ Ｃ２を単純に遅延させることも可能であ
る。この別の実施例では、バス・レート・クロックの立
ち上がりエッジの直後に発生するＴＸＦＲ Ｃ１パルス
は削除しなければならない。
クロック・サイクルの開始前に半サイクルしかクロック
しない場合の除いて、コア・レートの各サイクルで一回
クロックする。これらの場合には、バス・レート・クロ
ックの立ち上がりエッジは、コア・レート・クロックの
立ち下がりエッジと一致する。ここで、ＴＸＦＲ Ｃ１
およびＴＸＦＲ Ｃ２の両方は濾波される。ＢＩＵ１２
は、転送レート領域で動作してデータ・プロセッサ１０
の残りの部分から情報を受け、この情報を処理し、バス
・レート領域で動作するＢＩＵ１２の部分に送出する回
路を内蔵する。転送レート領域は、非整数コア：バス・
クロック比で発生する「半サイクル」経路中に、データ
がバスに転送されるのを防ぐ。本開示の発明の別の実施
例では、半サイクルの場合にＣＯＲＥ Ｃ２の次の発生
までＴＸＦＲ Ｃ２を単純に遅延させることも可能であ
る。この別の実施例では、バス・レート・クロックの立
ち上がりエッジの直後に発生するＴＸＦＲ Ｃ１パルス
は削除しなければならない。
【００１５】バス・レート領域は、アドレスおよびデー
タ・バスの通常クロック領域である。上記のように、バ
ス・レート領域は、性能上の理由から、コア・レート領
域の整数倍遅く、あるいは整数プラス１／２倍遅くクロ
ックする。バス・レート領域の周波数は、一般に、デー
タ・プロセッサ１０の位相同期ループ（「ＰＬＬ」）に
入力されるシステム・クロック（「ＳＹＳＣＬＫ」）に
よって表される。ＧＣＬＫの特定の低位相は濾波され、
制御信号ＢＵＳ Ｃ１を生成する。ＧＣＬＫの特定の高
位相は濾波され、制御信号ＢＵＳ Ｃ２を生成する。こ
のように濾波された特定の位相については、図７および
図８を参照して以下で説明する。ＢＩＵ１２は、バス・
レート領域で動作してアドレスおよびデータ・バスから
情報を受け、この情報を処理し、アドレスおよびデータ
・バスに返送する回路を内蔵する。
タ・バスの通常クロック領域である。上記のように、バ
ス・レート領域は、性能上の理由から、コア・レート領
域の整数倍遅く、あるいは整数プラス１／２倍遅くクロ
ックする。バス・レート領域の周波数は、一般に、デー
タ・プロセッサ１０の位相同期ループ（「ＰＬＬ」）に
入力されるシステム・クロック（「ＳＹＳＣＬＫ」）に
よって表される。ＧＣＬＫの特定の低位相は濾波され、
制御信号ＢＵＳ Ｃ１を生成する。ＧＣＬＫの特定の高
位相は濾波され、制御信号ＢＵＳ Ｃ２を生成する。こ
のように濾波された特定の位相については、図７および
図８を参照して以下で説明する。ＢＩＵ１２は、バス・
レート領域で動作してアドレスおよびデータ・バスから
情報を受け、この情報を処理し、アドレスおよびデータ
・バスに返送する回路を内蔵する。
【００１６】受信レート領域は、コア・レートがバス・
クロック・サイクルの開始前に半サイクルしかクロック
しない場合を除いて、バス・レート領域の各サイクルで
一回クロックする。これらの場合には、ＲＣＶ Ｃ２
は、ＣＯＲＥ Ｃ２パルスと整合できるまで遅延され
る。ＢＩＵ１２は、受信レート領域で動作してアドレス
およびデータ・バスからできるだけすぐにデータをサン
プリングする回路を内蔵する。ただし、ＢＩＵ１２は、
完全なコア・クロック・サイクルが開始するまで、デー
タをデータ・プロセッサ１０のコアに送り出さない。
クロック・サイクルの開始前に半サイクルしかクロック
しない場合を除いて、バス・レート領域の各サイクルで
一回クロックする。これらの場合には、ＲＣＶ Ｃ２
は、ＣＯＲＥ Ｃ２パルスと整合できるまで遅延され
る。ＢＩＵ１２は、受信レート領域で動作してアドレス
およびデータ・バスからできるだけすぐにデータをサン
プリングする回路を内蔵する。ただし、ＢＩＵ１２は、
完全なコア・クロック・サイクルが開始するまで、デー
タをデータ・プロセッサ１０のコアに送り出さない。
【００１７】さらに図２において、論理ブロック３２
は、論理ブロック３４の出力から、命令キャッシュ１４
および／またはデータ・キャッシュ１６から、それにＡ
ＮＤゲート３６の出力から、シングル入力ビットを受け
る。論理ブロック３２の出力は、マスタ・スレーブ・ラ
ッチ（以下では「ラッチ」という）３８の入力と、ラッ
チ４０の入力とに結合される。ラッチ３８のマスタ部分
は、制御信号ＣＯＲＥＣ１によってクロックされる。ラ
ッチ３８のスレーブ部分は、制御信号ＣＯＲＥＣ２によ
ってクロックされる。ラッチ３８のスレーブ部分の出力
は、論理ブロック３４に結合される。ラッチ３８につい
ては、図３を参照して以下で説明する。ラッチ４０のマ
スタ部分は、制御信号ＴＸＦＲ Ｃ１によってクロック
される。ラッチ４０のスレーブ部分は、制御信号ＴＸＦ
Ｒ Ｃ２によってクロックされる。ラッチ３８のスレー
ブ部分の出力は、論理ブロック３４に結合される。
は、論理ブロック３４の出力から、命令キャッシュ１４
および／またはデータ・キャッシュ１６から、それにＡ
ＮＤゲート３６の出力から、シングル入力ビットを受け
る。論理ブロック３２の出力は、マスタ・スレーブ・ラ
ッチ（以下では「ラッチ」という）３８の入力と、ラッ
チ４０の入力とに結合される。ラッチ３８のマスタ部分
は、制御信号ＣＯＲＥＣ１によってクロックされる。ラ
ッチ３８のスレーブ部分は、制御信号ＣＯＲＥＣ２によ
ってクロックされる。ラッチ３８のスレーブ部分の出力
は、論理ブロック３４に結合される。ラッチ３８につい
ては、図３を参照して以下で説明する。ラッチ４０のマ
スタ部分は、制御信号ＴＸＦＲ Ｃ１によってクロック
される。ラッチ４０のスレーブ部分は、制御信号ＴＸＦ
Ｒ Ｃ２によってクロックされる。ラッチ３８のスレー
ブ部分の出力は、論理ブロック３４に結合される。
【００１８】論理ブロック４２は、ラッチ４０のスレー
ブ部分の出力から、アドレス・バスおよび／またはデー
タ・バスから、それに論理ブロック４４の出力から、シ
ングル入力ビットを受ける。論理ブロック４２の出力
は、ラッチ４６の入力と、ラッチ４８の入力とに結合さ
れる。ラッチ４６のマスタ部分は、制御信号ＢＵＳ Ｃ
１によってクロックされる。ラッチ４６のスレーブ部分
は、制御信号ＢＵＳ Ｃ２によってクロックされる。ラ
ッチ４６のスレーブ部分の出力は、論理ブロック５０に
結合される。論理ブロック５０は、シングル・ビットを
アドレスおよびデータ・バスに出力する。ラッチ４８の
マスタ部分は、制御信号ＲＣＶ Ｃ１によってクロック
される。ラッチ４８のスレーブ部分は、制御信号ＲＣＶ
Ｃ２によってクロックされる。ラッチ４８のスレーブ
部分の出力は、論理ブロック４４に結合される。また、
論理ブロック４４の出力は、ＡＮＤゲート３６の第１入
力に結合される。ＡＮＤゲート３６の第２入力は、制御
信号Ａ２／Ｂ４を受ける。制御信号Ａ２／Ｂ４は、論理
ブロック４４の出力の第１部分を除く全てをマスクす
る。この第１部分は、ラッチ４８がその出力を論理ブロ
ック４４に送り出した後に発生する最初のＣＯＲＥ Ｃ
１およびＣＯＲＥ Ｃ２パルスと一致する。制御信号Ａ
２／Ｂ４の生成については、図７を参照して以下で説明
する。
ブ部分の出力から、アドレス・バスおよび／またはデー
タ・バスから、それに論理ブロック４４の出力から、シ
ングル入力ビットを受ける。論理ブロック４２の出力
は、ラッチ４６の入力と、ラッチ４８の入力とに結合さ
れる。ラッチ４６のマスタ部分は、制御信号ＢＵＳ Ｃ
１によってクロックされる。ラッチ４６のスレーブ部分
は、制御信号ＢＵＳ Ｃ２によってクロックされる。ラ
ッチ４６のスレーブ部分の出力は、論理ブロック５０に
結合される。論理ブロック５０は、シングル・ビットを
アドレスおよびデータ・バスに出力する。ラッチ４８の
マスタ部分は、制御信号ＲＣＶ Ｃ１によってクロック
される。ラッチ４８のスレーブ部分は、制御信号ＲＣＶ
Ｃ２によってクロックされる。ラッチ４８のスレーブ
部分の出力は、論理ブロック４４に結合される。また、
論理ブロック４４の出力は、ＡＮＤゲート３６の第１入
力に結合される。ＡＮＤゲート３６の第２入力は、制御
信号Ａ２／Ｂ４を受ける。制御信号Ａ２／Ｂ４は、論理
ブロック４４の出力の第１部分を除く全てをマスクす
る。この第１部分は、ラッチ４８がその出力を論理ブロ
ック４４に送り出した後に発生する最初のＣＯＲＥ Ｃ
１およびＣＯＲＥ Ｃ２パルスと一致する。制御信号Ａ
２／Ｂ４の生成については、図７を参照して以下で説明
する。
【００１９】図３は、図２および他の図面に示すマスタ
・スレーブ・ラッチ３８の回路図を示す。当業者であれ
ば、ラッチ３８は、異なるクロック入力を除いて、図２
に示す他のラッチと同一であることが理解される。従っ
て、図２では、本発明を理解する上で図面の有用性を汎
用化するため、制御信号は「Ｃ１」および「Ｃ２」と略
されている。
・スレーブ・ラッチ３８の回路図を示す。当業者であれ
ば、ラッチ３８は、異なるクロック入力を除いて、図２
に示す他のラッチと同一であることが理解される。従っ
て、図２では、本発明を理解する上で図面の有用性を汎
用化するため、制御信号は「Ｃ１」および「Ｃ２」と略
されている。
【００２０】ラッチ３８のマスタ部分は、パス・ゲート
(pass gate) ５２の第１端子に結合されたデータ入力を
受ける。パス・ゲート５２の第２端子は、インバータ５
４の入力と、パス・ゲート５６の第１端子とに接続され
る。インバータ５４の出力は、インバータ５８の入力に
結合される。インバータ５８の出力は、パス・ゲート５
６の第２端子に接続される。パス・ゲート５２のｎ型デ
バイスおよびｐ型デバイスの制御電極は、制御信号Ｃ１
と、「反転Ｃ１」と記された制御信号Ｃ１の論理補数と
をそれぞれ受ける。パス・ゲート５６のｐ型デバイスお
よびｎ型デバイスの制御電極は、Ｃ１および反転Ｃ１を
それぞれ受ける。インバータ５４の出力は、「ＩＮＶＥ
ＲＴＩＮＧ ＩＮＴＥＲＭＥＤＩＡＴＥ ＯＵＴＰＵ
Ｔ」と記された中間出力を生成する。この中間出力は、
入力の論理補数であり、一つのＣ１パルス後に出力され
る。通常コア・レートまたはバス・レート領域では、中
間出力は半クロック・サイクル後に通過する。
(pass gate) ５２の第１端子に結合されたデータ入力を
受ける。パス・ゲート５２の第２端子は、インバータ５
４の入力と、パス・ゲート５６の第１端子とに接続され
る。インバータ５４の出力は、インバータ５８の入力に
結合される。インバータ５８の出力は、パス・ゲート５
６の第２端子に接続される。パス・ゲート５２のｎ型デ
バイスおよびｐ型デバイスの制御電極は、制御信号Ｃ１
と、「反転Ｃ１」と記された制御信号Ｃ１の論理補数と
をそれぞれ受ける。パス・ゲート５６のｐ型デバイスお
よびｎ型デバイスの制御電極は、Ｃ１および反転Ｃ１を
それぞれ受ける。インバータ５４の出力は、「ＩＮＶＥ
ＲＴＩＮＧ ＩＮＴＥＲＭＥＤＩＡＴＥ ＯＵＴＰＵ
Ｔ」と記された中間出力を生成する。この中間出力は、
入力の論理補数であり、一つのＣ１パルス後に出力され
る。通常コア・レートまたはバス・レート領域では、中
間出力は半クロック・サイクル後に通過する。
【００２１】ラッチ３８のスレーブ部分は、パス・ゲー
ト６０の第１端子に結合された中間出力を受ける。パス
・ゲート６０の第２端子は、インバータ６２の入力と、
パス・ゲート６４の第１端子とに接続される。インバー
タ６２の出力は、インバータ６６の入力に結合される。
インバータ６６の出力は、パス・ゲート６４の第２端子
に接続される。パス・ゲート６０のｎ型デバイスおよび
ｐ型デバイスの制御電極は、制御信号Ｃ２と、「反転Ｃ
２」と記された制御信号Ｃ２の論理補数とをそれぞれ受
ける。パス・ゲート６４のｐ型デバイスおよびｎ型デバ
イスの制御電極は、Ｃ２および反転Ｃ２をそれぞれ受け
る。インバータ６２の出力は、「ＯＵＴＰＵＴ」と記さ
れた最終出力を生成する。中間出力は、中間出力の補数
であり、一つのＣ２パルス後に出力される。通常コア・
レートまたはバス・レート領域では、入力は、完全なク
ロック・サイクル後にラッチ３８のマスタ部分およびス
レーブ部分を通過する。
ト６０の第１端子に結合された中間出力を受ける。パス
・ゲート６０の第２端子は、インバータ６２の入力と、
パス・ゲート６４の第１端子とに接続される。インバー
タ６２の出力は、インバータ６６の入力に結合される。
インバータ６６の出力は、パス・ゲート６４の第２端子
に接続される。パス・ゲート６０のｎ型デバイスおよび
ｐ型デバイスの制御電極は、制御信号Ｃ２と、「反転Ｃ
２」と記された制御信号Ｃ２の論理補数とをそれぞれ受
ける。パス・ゲート６４のｐ型デバイスおよびｎ型デバ
イスの制御電極は、Ｃ２および反転Ｃ２をそれぞれ受け
る。インバータ６２の出力は、「ＯＵＴＰＵＴ」と記さ
れた最終出力を生成する。中間出力は、中間出力の補数
であり、一つのＣ２パルス後に出力される。通常コア・
レートまたはバス・レート領域では、入力は、完全なク
ロック・サイクル後にラッチ３８のマスタ部分およびス
レーブ部分を通過する。
【００２２】図４は、図２に示すＢＩＵ１２に入力され
る制御信号を生成すべく動作可能な位相同期ループ
（「ＰＬＬ」）７０を示す。位相比較器７２は、インバ
ータ７４の出力と、バス・レート領域クロックＳＹＳＣ
ＬＫとを受ける。上記のように、ＳＹＳＣＬＫは、同期
のためにデータ・プロセッサ１０に入力されるアドレス
およびデータ・バス・クロック信号である。位相比較器
７２は、ＳＹＳＣＬＫの各立ち上がりエッジにおいてイ
ンバータ７４によって出力されるクロック信号の位相を
比較する。ＳＹＳＣＬＫの位相がインバータ７４の出力
よりも進む場合、位相比較器７２は制御信号ＵＰをアサ
ートする。ＳＹＳＣＬＫの位相がインバータ７４の出力
より遅れる場合、位相比較器７２は制御信号ＤＯＷＮを
アサートする。
る制御信号を生成すべく動作可能な位相同期ループ
（「ＰＬＬ」）７０を示す。位相比較器７２は、インバ
ータ７４の出力と、バス・レート領域クロックＳＹＳＣ
ＬＫとを受ける。上記のように、ＳＹＳＣＬＫは、同期
のためにデータ・プロセッサ１０に入力されるアドレス
およびデータ・バス・クロック信号である。位相比較器
７２は、ＳＹＳＣＬＫの各立ち上がりエッジにおいてイ
ンバータ７４によって出力されるクロック信号の位相を
比較する。ＳＹＳＣＬＫの位相がインバータ７４の出力
よりも進む場合、位相比較器７２は制御信号ＵＰをアサ
ートする。ＳＹＳＣＬＫの位相がインバータ７４の出力
より遅れる場合、位相比較器７２は制御信号ＤＯＷＮを
アサートする。
【００２３】電圧制御発振器（「ＶＣＯ」）７６は、制
御信号ＵＰおよびＤＯＷＮを受けて、クロック信号ＧＣ
ＬＫの周波数の２倍の周期クロッキング信号を生成す
る。上記のように、ＧＣＬＫは、データ・プロセッサ１
０全体で分散されるクロッキング信号である。一般に、
ＶＣＯ７６は、ＵＰおよびＤＯＷＮのアサートによって
それぞれ充電および放電されるノード（図示せず）を内
蔵する。このノードの電圧は、出力クロック信号の周波
数を制御するために用いられる。一実施例では、この電
圧は、リング発振器への一つまたはそれ以上の電源の印
加を制御するために用いられる。ＶＣＯ７６の出力は、
２分周回路(divide-by-two circuit) ７８に結合され
る。２分周回路７８は、ＶＣＯによって出力されたクロ
ック信号の周波数を２分の１にする。この分周により、
ＧＣＬＫの均等なデューティ・サイクルが保証される
（低位相および高位相は長さが等しい）。
御信号ＵＰおよびＤＯＷＮを受けて、クロック信号ＧＣ
ＬＫの周波数の２倍の周期クロッキング信号を生成す
る。上記のように、ＧＣＬＫは、データ・プロセッサ１
０全体で分散されるクロッキング信号である。一般に、
ＶＣＯ７６は、ＵＰおよびＤＯＷＮのアサートによって
それぞれ充電および放電されるノード（図示せず）を内
蔵する。このノードの電圧は、出力クロック信号の周波
数を制御するために用いられる。一実施例では、この電
圧は、リング発振器への一つまたはそれ以上の電源の印
加を制御するために用いられる。ＶＣＯ７６の出力は、
２分周回路(divide-by-two circuit) ７８に結合され
る。２分周回路７８は、ＶＣＯによって出力されたクロ
ック信号の周波数を２分の１にする。この分周により、
ＧＣＬＫの均等なデューティ・サイクルが保証される
（低位相および高位相は長さが等しい）。
【００２４】上記のように、クロック信号ＧＣＬＫは、
データ・プロセッサ全体で分散される。データ・プロセ
ッサ１０内のクロック・スキュー(clock skew)を最小限
に抑えることを目的として、多数のクロック・リジェネ
レータ(clock regenerator)用いられ、図２に示す各ク
ラッチからのＧＣＬＫをバッファする。一実施例では、
約３００個のクロック・リジェネレータが各ラッチから
のＧＣＬＫをバッファする。ただし、全てのラッチが同
一時間領域でクロックされるわけではない。本発明の４
つの異なる時間領域については、図２を参照して上で説
明した。
データ・プロセッサ全体で分散される。データ・プロセ
ッサ１０内のクロック・スキュー(clock skew)を最小限
に抑えることを目的として、多数のクロック・リジェネ
レータ(clock regenerator)用いられ、図２に示す各ク
ラッチからのＧＣＬＫをバッファする。一実施例では、
約３００個のクロック・リジェネレータが各ラッチから
のＧＣＬＫをバッファする。ただし、全てのラッチが同
一時間領域でクロックされるわけではない。本発明の４
つの異なる時間領域については、図２を参照して上で説
明した。
【００２５】ＢＩＵ１２内には、４種類のクロック・リ
ジェネレータが存在する。各種類の数は、ＢＩＵ１２に
複雑性と、アドレスおよびデータ・バスの幅とに依存す
る。図示のため、各種類のリジェネレータの一つの例を
図示する。バス・リジェネレータ（「ＢＵＳ ＲＥＧＥ
Ｎ」と記される）８０は、ＧＣＬＫからと、ＱＵＡＬＩ
ＦＩＥＲ ＳＩＧＮＡＬＳのグループのうちの少なくと
も一つから、クロックパルスＢＵＳ Ｃ１およびＢＵＳ
Ｃ２を生成する。 ＱＵＡＬＩＦＩＥＲ ＳＩＧＮＡ
ＬＳのグループについては、図７を参照して以下で説明
する。一つのバス・リジェネレータ８０のＢＵＳ Ｃ１
出力は、インバータ７４の入力に結合される。インバー
タ７４の出力は、各クロック領域をＳＹＳＣＬＫと同期
させるために位相比較器７２によって用いられる。バス
・リジェネレータ８０については、図８を参照して以下
でさらに説明する。受信リジェネレータ（「ＲＣＶ Ｒ
ＥＧＥＮ」と記される）８２は、ＧＣＬＫからと、ＱＵ
ＡＬＩＦＩＥＲ ＳＩＧＮＡＬＳのグループのうち少な
くとも一つから、クロック・パルスＲＣＶ Ｃ１および
ＲＣＶ Ｃ２を生成する。受信リジェネレータ８２につ
いては、図９を参照して以下でさらに説明する。転送リ
ジェネレータ（「ＴＸＦＲ ＲＥＧＥＮ」と記される）
８４は、ＧＣＬＫからと、ＱＵＡＬＩＦＩＥＲ ＳＩＧ
ＮＡＬＳのグループの少なくとも一つから、クロック・
パルスＴＸＦＲ Ｃ１およびＴＸＦＲＣ２を生成する。
転送リジェネレータ８４については、図１０を参照して
以下でさらに説明する。コア・リジェネレータ（「ＣＯ
ＲＥ ＲＥＧＥＮ」と記される）８６は、ＧＣＬＫから
クロック・パルスＣＯＲＥ Ｃ１およびＣＯＲＥ Ｃ２
を生成する。コア・リジェネレータ８６については、図
１１を参照して以下でさらに説明する。
ジェネレータが存在する。各種類の数は、ＢＩＵ１２に
複雑性と、アドレスおよびデータ・バスの幅とに依存す
る。図示のため、各種類のリジェネレータの一つの例を
図示する。バス・リジェネレータ（「ＢＵＳ ＲＥＧＥ
Ｎ」と記される）８０は、ＧＣＬＫからと、ＱＵＡＬＩ
ＦＩＥＲ ＳＩＧＮＡＬＳのグループのうちの少なくと
も一つから、クロックパルスＢＵＳ Ｃ１およびＢＵＳ
Ｃ２を生成する。 ＱＵＡＬＩＦＩＥＲ ＳＩＧＮＡ
ＬＳのグループについては、図７を参照して以下で説明
する。一つのバス・リジェネレータ８０のＢＵＳ Ｃ１
出力は、インバータ７４の入力に結合される。インバー
タ７４の出力は、各クロック領域をＳＹＳＣＬＫと同期
させるために位相比較器７２によって用いられる。バス
・リジェネレータ８０については、図８を参照して以下
でさらに説明する。受信リジェネレータ（「ＲＣＶ Ｒ
ＥＧＥＮ」と記される）８２は、ＧＣＬＫからと、ＱＵ
ＡＬＩＦＩＥＲ ＳＩＧＮＡＬＳのグループのうち少な
くとも一つから、クロック・パルスＲＣＶ Ｃ１および
ＲＣＶ Ｃ２を生成する。受信リジェネレータ８２につ
いては、図９を参照して以下でさらに説明する。転送リ
ジェネレータ（「ＴＸＦＲ ＲＥＧＥＮ」と記される）
８４は、ＧＣＬＫからと、ＱＵＡＬＩＦＩＥＲ ＳＩＧ
ＮＡＬＳのグループの少なくとも一つから、クロック・
パルスＴＸＦＲ Ｃ１およびＴＸＦＲＣ２を生成する。
転送リジェネレータ８４については、図１０を参照して
以下でさらに説明する。コア・リジェネレータ（「ＣＯ
ＲＥ ＲＥＧＥＮ」と記される）８６は、ＧＣＬＫから
クロック・パルスＣＯＲＥ Ｃ１およびＣＯＲＥ Ｃ２
を生成する。コア・リジェネレータ８６については、図
１１を参照して以下でさらに説明する。
【００２６】データ・プロセッサ１０内のほとんどのク
ロック・リジェネレータは、非ＢＩＵ回路についてはク
ロック・パルスＣＯＲＥ Ｃ１およびＣＯＲＥ Ｃ２を
生成する。図４は、これらのコア・リジェネレータ
（「ＣＯＲＥ ＲＥＧＥＮ」と記される）８８，９０の
うち２つを示す．プリクォリファイア論理ブロック(pre
qualifier logic block)９４は、ＣＯＲＥ Ｃ１および
ＣＯＲＥ Ｃ２クロック信号と、入力信号ＣＯＮＦＩＧ
ＢＩＴＳを受けて、制御信号反転ＰＲＥ−Ａおよび反
転ＰＲＥ−Ｂを生成する。（エンジニアリング分野で
は、上線（反転）を用いてアクティブ・ロー信号を表す
のが慣習である。）ＣＯＮＦＩＧ ＢＩＴＳにより、デ
ータ・プロセッサ１０のユーザは、ＧＣＬＫの周波数と
ＳＹＳＣＬＫの周波数の比率を設定できる。これらは、
いくつかの専用入力／出力ピンを介してデータ・プロセ
ッサ１０に直接入力してもよく、あるいは命令の実行に
よってユーザにアクセス可能なレジスタに格納してもよ
い。プリクォリファイア論理ブロック９４はについて
は、図５を参照して以下で説明する。制御信号反転ＰＲ
Ｅ−Ａおよび反転ＰＲＥ−Ｂは、クォリファイア論理ブ
ロック９６に結合される。クォリファイア論理ブロック
９６は、バス・リジェネレータ８０，受信リジェネレー
タ８２および転送リジェネレータ８４によって用いられ
るＱＵＡＬＩＦＩＥＲ ＳＩＧＮＡＬＳのグループを生
成する。
ロック・リジェネレータは、非ＢＩＵ回路についてはク
ロック・パルスＣＯＲＥ Ｃ１およびＣＯＲＥ Ｃ２を
生成する。図４は、これらのコア・リジェネレータ
（「ＣＯＲＥ ＲＥＧＥＮ」と記される）８８，９０の
うち２つを示す．プリクォリファイア論理ブロック(pre
qualifier logic block)９４は、ＣＯＲＥ Ｃ１および
ＣＯＲＥ Ｃ２クロック信号と、入力信号ＣＯＮＦＩＧ
ＢＩＴＳを受けて、制御信号反転ＰＲＥ−Ａおよび反
転ＰＲＥ−Ｂを生成する。（エンジニアリング分野で
は、上線（反転）を用いてアクティブ・ロー信号を表す
のが慣習である。）ＣＯＮＦＩＧ ＢＩＴＳにより、デ
ータ・プロセッサ１０のユーザは、ＧＣＬＫの周波数と
ＳＹＳＣＬＫの周波数の比率を設定できる。これらは、
いくつかの専用入力／出力ピンを介してデータ・プロセ
ッサ１０に直接入力してもよく、あるいは命令の実行に
よってユーザにアクセス可能なレジスタに格納してもよ
い。プリクォリファイア論理ブロック９４はについて
は、図５を参照して以下で説明する。制御信号反転ＰＲ
Ｅ−Ａおよび反転ＰＲＥ−Ｂは、クォリファイア論理ブ
ロック９６に結合される。クォリファイア論理ブロック
９６は、バス・リジェネレータ８０，受信リジェネレー
タ８２および転送リジェネレータ８４によって用いられ
るＱＵＡＬＩＦＩＥＲ ＳＩＧＮＡＬＳのグループを生
成する。
【００２７】図５は、図４に示すプリクォリファイア論
理ブロック９４のブロック図を示す。第１デコーダ・ブ
ロック１００は、４つのＣＯＮＦＩＧ ＢＩＴＳをバイ
ナリ数値に復号する。上記のように、ＣＯＮＦＩＧ Ｂ
ＩＴＳは、コアとバス・クロック周波数の比率を指定す
る。ＣＯＮＦＩＧ ＢＩＴＳが１：１，２：１，３：
１，．．．，Ｎ：１などの整数バス・モードを指定する
ように設定されると、デコーダ・ブロック１００はバイ
ナリ形式で数値Ｎ−１を出力する。ＣＯＮＦＩＧＢＩＴ
Ｓが１．５：１，２．５：１，３．５：１，．．．，Ｎ
＋０．５：１など整数プラス１／２バス・モードを指定
するように設定されると、デコーダ・ブロック１００は
バイナリ形式で数値２Ｎを出力する。
理ブロック９４のブロック図を示す。第１デコーダ・ブ
ロック１００は、４つのＣＯＮＦＩＧ ＢＩＴＳをバイ
ナリ数値に復号する。上記のように、ＣＯＮＦＩＧ Ｂ
ＩＴＳは、コアとバス・クロック周波数の比率を指定す
る。ＣＯＮＦＩＧ ＢＩＴＳが１：１，２：１，３：
１，．．．，Ｎ：１などの整数バス・モードを指定する
ように設定されると、デコーダ・ブロック１００はバイ
ナリ形式で数値Ｎ−１を出力する。ＣＯＮＦＩＧＢＩＴ
Ｓが１．５：１，２．５：１，３．５：１，．．．，Ｎ
＋０．５：１など整数プラス１／２バス・モードを指定
するように設定されると、デコーダ・ブロック１００は
バイナリ形式で数値２Ｎを出力する。
【００２８】デコーダ・ブロック１００の復号された出
力は、カウントダウン・カウンタ１０２のデータ入力
（「ＤＩＮ」）に結合される。カウントダウン・カウン
タ１０２は、そのロード入力（反転ＬＤ）がアサートさ
れたときに復号出力をロードする。カウントダウン・カ
ウンタ１０２は、コアまたはＧＣＬＫサイクル毎に１数
値のレートで、入力数値からゼロまでカウントダウンす
る。カウントダウン・カウンタ１０２のカレント・カウ
ント値は、ＤＯＵＴを介して第２デコーダ・ブロック１
０４と、第３デコーダ・ブロック１０６とに絶えず出力
される。また、ＣＯＮＦＩＧ ＢＩＴＳは、デコーダ・
ブロック１０６に入力される。デコーダ・ブロック１０
４，１０６は、信号反転ＰＲＥ−Ａおよび反転ＰＲＥ−
Ｂをそれぞれ生成する。信号反転ＰＲＥ−Ａは、カウン
トダウン・カウンタ１０２のロード入力に結合される。
力は、カウントダウン・カウンタ１０２のデータ入力
（「ＤＩＮ」）に結合される。カウントダウン・カウン
タ１０２は、そのロード入力（反転ＬＤ）がアサートさ
れたときに復号出力をロードする。カウントダウン・カ
ウンタ１０２は、コアまたはＧＣＬＫサイクル毎に１数
値のレートで、入力数値からゼロまでカウントダウンす
る。カウントダウン・カウンタ１０２のカレント・カウ
ント値は、ＤＯＵＴを介して第２デコーダ・ブロック１
０４と、第３デコーダ・ブロック１０６とに絶えず出力
される。また、ＣＯＮＦＩＧ ＢＩＴＳは、デコーダ・
ブロック１０６に入力される。デコーダ・ブロック１０
４，１０６は、信号反転ＰＲＥ−Ａおよび反転ＰＲＥ−
Ｂをそれぞれ生成する。信号反転ＰＲＥ−Ａは、カウン
トダウン・カウンタ１０２のロード入力に結合される。
【００２９】図６は、図５に示すプリクォリファイア論
理ブロック９４の動作を示すタイミング図を示す。デコ
ーダ・ブロック１０４は、ＤＯＵＴがゼロに等しいと
き、低論理状態に対応する電圧を反転ＰＲＥ−Ａとして
出力する。デコーダ・ブロック１０４は、ＤＯＵＴがゼ
ロ以外の数値に等しいとき、高論理状態に対応する電圧
を反転ＰＲＥ−Ａとして出力する。反転ＰＲＥ−Ａの低
アサートにより、カウントダウン・カウンタ１０２はデ
コーダ・ブロック１００によって出力された数値にリセ
ットされ、再びカウントダウンを開始する。そのため、
反転ＰＲＥ−Ａは、整数バス・モードでは、ＧＣＬＫの
Ｎ倍の周期を有するようにみえ、また整数プラス１／２
バス・モードでは、ＧＣＬＫの２Ｎ＋１倍の周期を有す
るようにみえる。１：１バス・モードの場合、反転ＰＲ
Ｅ−Ａは低論理状態のままである。ＣＯＮＦＩＧ ＢＩ
ＴＳが整数バス・モードを指定すると、デコーダ・ブロ
ック１０６は高論理状態に対応する定電圧を反転ＰＲＥ
−Ｂとして出力する。ＣＯＮＦＩＧ ＢＩＴＳが整数プ
ラス１／２バス・モードを指定すると、デコーダ・ブロ
ック１０６は、反転ＰＲＥ−Ｂとして可変電圧レベルを
出力する。後者の場合、デコーダ・ブロック１０６は、
デコーダ・ブロック１０４が低論理状態を反転ＰＲＥ−
Ａとして出力した後、低論理状態に対応する出力を反転
ＰＲＥ−ＢのＮサイクルとして出力し、ここでコア：バ
ス比はＮ＋０．５：１として定義される。デコーダ・ブ
ロック１０６は、他の全ての場合で高論理状態に対応す
る電圧を出力する。
理ブロック９４の動作を示すタイミング図を示す。デコ
ーダ・ブロック１０４は、ＤＯＵＴがゼロに等しいと
き、低論理状態に対応する電圧を反転ＰＲＥ−Ａとして
出力する。デコーダ・ブロック１０４は、ＤＯＵＴがゼ
ロ以外の数値に等しいとき、高論理状態に対応する電圧
を反転ＰＲＥ−Ａとして出力する。反転ＰＲＥ−Ａの低
アサートにより、カウントダウン・カウンタ１０２はデ
コーダ・ブロック１００によって出力された数値にリセ
ットされ、再びカウントダウンを開始する。そのため、
反転ＰＲＥ−Ａは、整数バス・モードでは、ＧＣＬＫの
Ｎ倍の周期を有するようにみえ、また整数プラス１／２
バス・モードでは、ＧＣＬＫの２Ｎ＋１倍の周期を有す
るようにみえる。１：１バス・モードの場合、反転ＰＲ
Ｅ−Ａは低論理状態のままである。ＣＯＮＦＩＧ ＢＩ
ＴＳが整数バス・モードを指定すると、デコーダ・ブロ
ック１０６は高論理状態に対応する定電圧を反転ＰＲＥ
−Ｂとして出力する。ＣＯＮＦＩＧ ＢＩＴＳが整数プ
ラス１／２バス・モードを指定すると、デコーダ・ブロ
ック１０６は、反転ＰＲＥ−Ｂとして可変電圧レベルを
出力する。後者の場合、デコーダ・ブロック１０６は、
デコーダ・ブロック１０４が低論理状態を反転ＰＲＥ−
Ａとして出力した後、低論理状態に対応する出力を反転
ＰＲＥ−ＢのＮサイクルとして出力し、ここでコア：バ
ス比はＮ＋０．５：１として定義される。デコーダ・ブ
ロック１０６は、他の全ての場合で高論理状態に対応す
る電圧を出力する。
【００３０】本開示の発明の一実施例では、信号反転Ｐ
ＲＥ−Ａを特定のサイクル数だけ遅延せずに、カウント
ダウン・カウンタ１０２によって出力された数値を復号
するほうが有利である。この方式では、より簡単な汎用
的な解決方法が得られる。この実施例では、（１）ＣＯ
ＮＦＩＧ ＢＩＴＳが１．５：１を指定し、かつカウン
トダウン・カウンタ１０２によって出力される数値が２
に等しいとき、あるいは（２）ＣＯＮＦＩＧ ＢＩＴＳ
が２．５：１を指定し、かつカウントダウン・カウンタ
１０２によって出力される数値が３に等しいとき、ある
いは（３）ＣＯＮＦＩＧ ＢＩＴＳが３．５：１を指定
し、かつカウントダウン・カウンタ１０２によって出力
される数値が４に等しいとき、あるいは（４）ＣＯＮＦ
ＩＧ ＢＩＴＳが４．５：１を指定し、かつカウントダ
ウン・カウンタ１０２によって出力される数値が５に等
しいとき、デコード・ブロック１０６は低論理状態に対
応する電圧を反転ＰＲＥ−Ｂとして出力する。一般に、
デコーダ・ブロック１０６は、ＣＯＮＦＩＧ ＢＩＴＳ
がＮ＋０．５：１を指定し、かつカウントダウン・カウ
ンタ１０２によって出力される数値がＮ＋１に等しいと
き、低論理状態に対応する電圧を反転ＰＲＥ−Ｂとして
出力する。
ＲＥ−Ａを特定のサイクル数だけ遅延せずに、カウント
ダウン・カウンタ１０２によって出力された数値を復号
するほうが有利である。この方式では、より簡単な汎用
的な解決方法が得られる。この実施例では、（１）ＣＯ
ＮＦＩＧ ＢＩＴＳが１．５：１を指定し、かつカウン
トダウン・カウンタ１０２によって出力される数値が２
に等しいとき、あるいは（２）ＣＯＮＦＩＧ ＢＩＴＳ
が２．５：１を指定し、かつカウントダウン・カウンタ
１０２によって出力される数値が３に等しいとき、ある
いは（３）ＣＯＮＦＩＧ ＢＩＴＳが３．５：１を指定
し、かつカウントダウン・カウンタ１０２によって出力
される数値が４に等しいとき、あるいは（４）ＣＯＮＦ
ＩＧ ＢＩＴＳが４．５：１を指定し、かつカウントダ
ウン・カウンタ１０２によって出力される数値が５に等
しいとき、デコード・ブロック１０６は低論理状態に対
応する電圧を反転ＰＲＥ−Ｂとして出力する。一般に、
デコーダ・ブロック１０６は、ＣＯＮＦＩＧ ＢＩＴＳ
がＮ＋０．５：１を指定し、かつカウントダウン・カウ
ンタ１０２によって出力される数値がＮ＋１に等しいと
き、低論理状態に対応する電圧を反転ＰＲＥ−Ｂとして
出力する。
【００３１】図７は、図４に示すクォリファイア論理ブ
ロック９６のブロック図を示す。クォリファイア論理ブ
ロック９６は、バス・リジェネレータ８０，受信リジェ
ネレータ８２および転送リジェネレータ８４によって用
いられるＱＵＡＬＩＦＩＥＲＳＩＧＮＡＬＳのグループ
を生成する。インバータ１１０の出力は、クォリファイ
ア信号Ａ０を生成する。インバータ１１０の入力は、ラ
ッチ１１２のデータ出力に結合される。ラッチ１１２の
入力は、反転ＰＲＥ−Ａを受ける。ラッチ１１４の反転
中間出力は、クォリファイア信号Ａ１を生成する。ラッ
チ１１４の入力は、ラッチ１１２の出力に結合される。
ラッチ１１６の反転中間出力は、クォリファイア信号Ａ
１／Ｂ３を生成する。ラッチ１１６の入力は、ＡＮＤゲ
ート１１８の出力に結合される。ＡＮＤゲート１１８の
第１入力は、ラッチ１１２の出力に結合される。ＡＮＤ
ゲート１１８の第２入力は、ラッチ１２０の出力に結合
される。ラッチ１２０の入力は、ラッチ１２２の出力に
結合される。ラッチ１２２の入力は、反転ＰＲＥ−Ｂを
受ける。インバータ１２４の出力は、クォリファイア信
号Ｂ２を生成する。インバータ１２４の入力は、ラッチ
１２０の出力に結合される。インバータ１２６の出力
は、クォリファイア信号反転Ｂ２を生成する。インバー
タ１２６の入力は、ラッチ１２８の反転中間出力に結合
される。ラッチ１２８の入力は、ラッチ１２２の出力に
結合される。また、ラッチ１２８の反転中間出力は、ク
ォリファイア信号Ｂ１を生成する。ラッチ１２２の出力
は、クォリファイア信号反転Ｂ０を生成する。ラッチ１
３０の出力は、クォリファイア信号Ａ２／Ｂ４を生成す
る。ラッチ１３０の入力は、ラッチ１３２の出力に結合
される。ラッチ１３２の入力は、ＮＡＮＤゲート１３４
の出力に結合される。ＮＡＮＤゲート１３４の第１入力
は、ラッチ１３６の出力に結合される。ラッチ１３６の
入力は、反転ＰＲＥ−Ｂを受ける。ＮＡＮＤゲート１３
４の第２入力は、反転ＰＲＥ−Ａを受ける。
ロック９６のブロック図を示す。クォリファイア論理ブ
ロック９６は、バス・リジェネレータ８０，受信リジェ
ネレータ８２および転送リジェネレータ８４によって用
いられるＱＵＡＬＩＦＩＥＲＳＩＧＮＡＬＳのグループ
を生成する。インバータ１１０の出力は、クォリファイ
ア信号Ａ０を生成する。インバータ１１０の入力は、ラ
ッチ１１２のデータ出力に結合される。ラッチ１１２の
入力は、反転ＰＲＥ−Ａを受ける。ラッチ１１４の反転
中間出力は、クォリファイア信号Ａ１を生成する。ラッ
チ１１４の入力は、ラッチ１１２の出力に結合される。
ラッチ１１６の反転中間出力は、クォリファイア信号Ａ
１／Ｂ３を生成する。ラッチ１１６の入力は、ＡＮＤゲ
ート１１８の出力に結合される。ＡＮＤゲート１１８の
第１入力は、ラッチ１１２の出力に結合される。ＡＮＤ
ゲート１１８の第２入力は、ラッチ１２０の出力に結合
される。ラッチ１２０の入力は、ラッチ１２２の出力に
結合される。ラッチ１２２の入力は、反転ＰＲＥ−Ｂを
受ける。インバータ１２４の出力は、クォリファイア信
号Ｂ２を生成する。インバータ１２４の入力は、ラッチ
１２０の出力に結合される。インバータ１２６の出力
は、クォリファイア信号反転Ｂ２を生成する。インバー
タ１２６の入力は、ラッチ１２８の反転中間出力に結合
される。ラッチ１２８の入力は、ラッチ１２２の出力に
結合される。また、ラッチ１２８の反転中間出力は、ク
ォリファイア信号Ｂ１を生成する。ラッチ１２２の出力
は、クォリファイア信号反転Ｂ０を生成する。ラッチ１
３０の出力は、クォリファイア信号Ａ２／Ｂ４を生成す
る。ラッチ１３０の入力は、ラッチ１３２の出力に結合
される。ラッチ１３２の入力は、ＮＡＮＤゲート１３４
の出力に結合される。ＮＡＮＤゲート１３４の第１入力
は、ラッチ１３６の出力に結合される。ラッチ１３６の
入力は、反転ＰＲＥ−Ｂを受ける。ＮＡＮＤゲート１３
４の第２入力は、反転ＰＲＥ−Ａを受ける。
【００３２】図８ないし図１１は、図４に示すバス・リ
ジェネレータ８０，受信リジェネレータ８２，転送リジ
ェネレータ８４およびコア・リジェネレータ８６の回路
図をそれぞれ示す。当業者であれば、図８ないし図１１
に示す回路は、各入力を除いて同一であることが理解さ
れる。
ジェネレータ８０，受信リジェネレータ８２，転送リジ
ェネレータ８４およびコア・リジェネレータ８６の回路
図をそれぞれ示す。当業者であれば、図８ないし図１１
に示す回路は、各入力を除いて同一であることが理解さ
れる。
【００３３】図８において、ＯＲゲート１４０の出力
は、信号ＢＵＳ Ｃ１を生成する。ＯＲゲート１４０の
第１入力は、ＡＮＤゲート１４２の出力に結合される。
ＯＲゲート１４０の第２入力は、ＡＮＤゲート１４４の
出力に結合される。ＡＮＤゲート１４２の第１および第
２入力は、ＧＣＬＫの論理補数およびＡ０をそれぞれ受
ける。ＡＮＤゲート１４４の第１および第２入力は、Ｇ
ＣＬＫおよびＢ１をそれぞれ受ける。ＯＲゲート１４６
の出力は、信号ＢＵＳ Ｃ２を生成する。ＯＲゲート１
４６の第１入力は、ＡＮＤゲート１４８の出力に結合さ
れる。ＯＲゲート１４６の第２入力は、ＡＮＤゲート１
５０の出力に結合される。ＡＮＤゲート１４８の第１お
よび第２入力は、ＧＣＬＫおよびＡ１をそれぞれ受け
る。ＡＮＤゲート１５０の第１および第２入力は、ＧＣ
ＬＫの論理補数およびＢ２をそれぞれ受ける。
は、信号ＢＵＳ Ｃ１を生成する。ＯＲゲート１４０の
第１入力は、ＡＮＤゲート１４２の出力に結合される。
ＯＲゲート１４０の第２入力は、ＡＮＤゲート１４４の
出力に結合される。ＡＮＤゲート１４２の第１および第
２入力は、ＧＣＬＫの論理補数およびＡ０をそれぞれ受
ける。ＡＮＤゲート１４４の第１および第２入力は、Ｇ
ＣＬＫおよびＢ１をそれぞれ受ける。ＯＲゲート１４６
の出力は、信号ＢＵＳ Ｃ２を生成する。ＯＲゲート１
４６の第１入力は、ＡＮＤゲート１４８の出力に結合さ
れる。ＯＲゲート１４６の第２入力は、ＡＮＤゲート１
５０の出力に結合される。ＡＮＤゲート１４８の第１お
よび第２入力は、ＧＣＬＫおよびＡ１をそれぞれ受け
る。ＡＮＤゲート１５０の第１および第２入力は、ＧＣ
ＬＫの論理補数およびＢ２をそれぞれ受ける。
【００３４】図９において、ＯＲゲート１５２の出力
は、信号ＲＣＶ Ｃ１を生成する。ＯＲゲート１５２の
第１入力は、ＡＮＤゲート１５４の出力に結合される。
ＯＲゲート１５２の第２入力は、ＡＮＤゲート１５６の
出力に結合される。ＡＮＤゲート１５４の第１および第
２入力は、ＧＣＬＫの論理補数およびＡ０をそれぞれ受
ける。ＡＮＤゲート１５６の第１および第２入力は、Ｇ
ＣＬＫおよびＢ１をそれぞれ受ける。ＯＲゲート１５８
の出力は、信号ＲＣＶ Ｃ２を生成する。ＯＲゲート１
５８の第１入力は、ＡＮＤゲート１６０の出力に結合さ
れる。ＯＲゲート１５８の第２入力は、ＡＮＤゲート１
６２の出力に結合される。ＡＮＤゲート１６０の第１お
よび第２入力は、ＧＣＬＫおよびＡ１／Ｂ３をそれぞれ
受ける。ＡＮＤゲート１６２の第１および第２入力は、
ＧＣＬＫの論理補数と、低論理状態（「ＧＮＤ」と記さ
れる）に対応する電圧レベルとをぞれぞれ受ける。
は、信号ＲＣＶ Ｃ１を生成する。ＯＲゲート１５２の
第１入力は、ＡＮＤゲート１５４の出力に結合される。
ＯＲゲート１５２の第２入力は、ＡＮＤゲート１５６の
出力に結合される。ＡＮＤゲート１５４の第１および第
２入力は、ＧＣＬＫの論理補数およびＡ０をそれぞれ受
ける。ＡＮＤゲート１５６の第１および第２入力は、Ｇ
ＣＬＫおよびＢ１をそれぞれ受ける。ＯＲゲート１５８
の出力は、信号ＲＣＶ Ｃ２を生成する。ＯＲゲート１
５８の第１入力は、ＡＮＤゲート１６０の出力に結合さ
れる。ＯＲゲート１５８の第２入力は、ＡＮＤゲート１
６２の出力に結合される。ＡＮＤゲート１６０の第１お
よび第２入力は、ＧＣＬＫおよびＡ１／Ｂ３をそれぞれ
受ける。ＡＮＤゲート１６２の第１および第２入力は、
ＧＣＬＫの論理補数と、低論理状態（「ＧＮＤ」と記さ
れる）に対応する電圧レベルとをぞれぞれ受ける。
【００３５】図１０において、ＯＲゲート１６４の出力
は、信号ＴＸＦＲ Ｃ１を生成する。ＯＲゲート１６４
の第１入力は、ＡＮＤゲート１６６の出力に結合され
る。ＯＲゲート１６４の第２入力は、ＡＮＤゲート１６
８の出力に結合される。ＡＮＤゲート１６６の第１およ
び第２入力は、ＧＣＬＫの論理補数および反転Ｂ０をそ
れぞれ受ける。ＡＮＤゲート１６８の第１および第２入
力は、ＧＣＬＫと、低論理状態に対応する電圧レベルと
をそれぞれ受ける。ＯＲゲート１７０の出力は、信号Ｔ
ＸＦＲ Ｃ２を生成する。ＯＲゲート１７０の第１入力
は、ＡＮＤゲート１７２の出力に結合される。ＯＲゲー
ト１７０の第２入力は、ＡＮＤゲート１７４の出力に結
合される。ＡＮＤゲート１７２の第１および第２入力
は、ＧＣＬＫおよび反転Ｂ１をそれぞれ受ける。ＡＮＤ
ゲート１７４の第１および第２入力は、ＧＣＬＫの論理
補数と、低論理状態に対応する電圧レベルとをそれぞれ
受ける。
は、信号ＴＸＦＲ Ｃ１を生成する。ＯＲゲート１６４
の第１入力は、ＡＮＤゲート１６６の出力に結合され
る。ＯＲゲート１６４の第２入力は、ＡＮＤゲート１６
８の出力に結合される。ＡＮＤゲート１６６の第１およ
び第２入力は、ＧＣＬＫの論理補数および反転Ｂ０をそ
れぞれ受ける。ＡＮＤゲート１６８の第１および第２入
力は、ＧＣＬＫと、低論理状態に対応する電圧レベルと
をそれぞれ受ける。ＯＲゲート１７０の出力は、信号Ｔ
ＸＦＲ Ｃ２を生成する。ＯＲゲート１７０の第１入力
は、ＡＮＤゲート１７２の出力に結合される。ＯＲゲー
ト１７０の第２入力は、ＡＮＤゲート１７４の出力に結
合される。ＡＮＤゲート１７２の第１および第２入力
は、ＧＣＬＫおよび反転Ｂ１をそれぞれ受ける。ＡＮＤ
ゲート１７４の第１および第２入力は、ＧＣＬＫの論理
補数と、低論理状態に対応する電圧レベルとをそれぞれ
受ける。
【００３６】図１１において、ＯＲゲート１７６の出力
は、信号ＣＯＲＥ Ｃ１を生成する。ＯＲゲート１７６
の第１入力は、ＡＮＤゲート１７８の出力に結合され
る。ＯＲゲート１７６の第２入力は、ＡＮＤゲート１８
０の出力に結合される。ＡＮＤゲート１７８の第１およ
び第２入力は、ＧＣＬＫの論理補数と、高論理状態
（「ＶＤＤ」と記される）に対応する電圧レベルとをそ
れぞれ受ける。ＡＮＤゲート１８０の第１および第２入
力は、ＧＣＬＫと、高論理状態に対応する電圧レベルと
をそれぞれ受ける。ＯＲゲート１８２の出力は、信号Ｃ
ＯＲＥ Ｃ２を生成する。ＯＲゲート１８２の第１入力
は、ＡＮＤゲート１８４の出力に結合される。ＯＲゲー
ト１８２の第２入力は、ＡＮＤゲート１８６の出力に結
合される。ＡＮＤゲート１８４の第１および第２入力
は、ＧＣＬＫと、高論理状態に対応する電圧レベルとを
それぞれ受ける。ＡＮＤゲート１８６の第１および第２
入力は、ＧＣＬＫの論理補数と、高論理状態に対応する
電圧レベルとをそれぞれ受ける。コア・リジェネレータ
８６は、データ・プロセッサ１０におけるクロッキング
・スキューを最小限に抑えるため、バス・リジェネレー
タ８０，受信リジェネレータ８２および転送リジェネレ
ータ８４と同じ数の論理ゲートを内蔵する。
は、信号ＣＯＲＥ Ｃ１を生成する。ＯＲゲート１７６
の第１入力は、ＡＮＤゲート１７８の出力に結合され
る。ＯＲゲート１７６の第２入力は、ＡＮＤゲート１８
０の出力に結合される。ＡＮＤゲート１７８の第１およ
び第２入力は、ＧＣＬＫの論理補数と、高論理状態
（「ＶＤＤ」と記される）に対応する電圧レベルとをそ
れぞれ受ける。ＡＮＤゲート１８０の第１および第２入
力は、ＧＣＬＫと、高論理状態に対応する電圧レベルと
をそれぞれ受ける。ＯＲゲート１８２の出力は、信号Ｃ
ＯＲＥ Ｃ２を生成する。ＯＲゲート１８２の第１入力
は、ＡＮＤゲート１８４の出力に結合される。ＯＲゲー
ト１８２の第２入力は、ＡＮＤゲート１８６の出力に結
合される。ＡＮＤゲート１８４の第１および第２入力
は、ＧＣＬＫと、高論理状態に対応する電圧レベルとを
それぞれ受ける。ＡＮＤゲート１８６の第１および第２
入力は、ＧＣＬＫの論理補数と、高論理状態に対応する
電圧レベルとをそれぞれ受ける。コア・リジェネレータ
８６は、データ・プロセッサ１０におけるクロッキング
・スキューを最小限に抑えるため、バス・リジェネレー
タ８０，受信リジェネレータ８２および転送リジェネレ
ータ８４と同じ数の論理ゲートを内蔵する。
【００３７】図１２は、３：１モードにおける本開示の
発明の動作を示すタイミング図を示す。ここで、反転Ｐ
ＲＥ−Ａ，Ａ０およびＡ１は、３つのＧＣＬＫサイクル
の周期を有する。反転ＰＲＥ−Ｂ，反転Ｂ０，Ｂ１およ
びＢ２は、全て静的(static)である。本開示の発明を明
確に説明するため、図１２は、特定のＣ１およびＣ２パ
ルスを発生のみを示す。
発明の動作を示すタイミング図を示す。ここで、反転Ｐ
ＲＥ−Ａ，Ａ０およびＡ１は、３つのＧＣＬＫサイクル
の周期を有する。反転ＰＲＥ−Ｂ，反転Ｂ０，Ｂ１およ
びＢ２は、全て静的(static)である。本開示の発明を明
確に説明するため、図１２は、特定のＣ１およびＣ２パ
ルスを発生のみを示す。
【００３８】上記のように、ＢＩＵ１２は、コア・レー
ト領域で動作するデータ・プロセッサ１０の大半と、バ
ス・レート領域で動作するアドレスおよびデータ・バス
との間でインタフェースとして機能する。ラッチ３８お
よび論理ブロック３２，３４（図３に図示）は、コア・
レート領域においてデータ・プロセッサ１０から受けた
データを処理する。ＣＯＲＥ Ｃ１およびＣＯＲＥ Ｃ
２は、ＧＣＬＫの２位相から生成される。同様に、ラッ
チ４６および論理ブロック４２，５０は、バス・レート
領域においてアドレスおよびデータ・バスから受けたデ
ータを処理する。ＢＵＳ Ｃ１およびＢＵＳ Ｃ２は、
Ａ０およびＡ１によってそれぞれゲートされたＧＣＬＫ
の２位相から生成される。図示のように、ＢＵＳ Ｃ１
およびＢＵＳ Ｃ２は、ＳＹＳＣＬＫ立ち上がりエッジ
にまたがるＧＣＬＫ長のパルスである。
ト領域で動作するデータ・プロセッサ１０の大半と、バ
ス・レート領域で動作するアドレスおよびデータ・バス
との間でインタフェースとして機能する。ラッチ３８お
よび論理ブロック３２，３４（図３に図示）は、コア・
レート領域においてデータ・プロセッサ１０から受けた
データを処理する。ＣＯＲＥ Ｃ１およびＣＯＲＥ Ｃ
２は、ＧＣＬＫの２位相から生成される。同様に、ラッ
チ４６および論理ブロック４２，５０は、バス・レート
領域においてアドレスおよびデータ・バスから受けたデ
ータを処理する。ＢＵＳ Ｃ１およびＢＵＳ Ｃ２は、
Ａ０およびＡ１によってそれぞれゲートされたＧＣＬＫ
の２位相から生成される。図示のように、ＢＵＳ Ｃ１
およびＢＵＳ Ｃ２は、ＳＹＳＣＬＫ立ち上がりエッジ
にまたがるＧＣＬＫ長のパルスである。
【００３９】しかし、データ・プロセッサ１０が有用な
仕事を実行するためには、コア・レート領域とバス・レ
ート領域との間でデータを転送できなければならない。
ラッチ４０は、コア・レート領域からバス・レート領域
へのデータ経路を提供する。ラッチ４０は、ＴＸＦＲ
Ｃ１およびＴＸＦＲ Ｃ２によってクロックされる。同
様に、ラッチ４８は、バス・レート領域からコア・レー
ト領域へのデータ経路を提供する。ラッチ４８は、ＲＣ
Ｖ Ｃ１およびＲＣＶ Ｃ２によってクロックされる。
上記のように、データは、半サイクル経路の発生中に、
コア・レート領域とバス・レート領域との間で転送して
はならない。転送レート領域および受信レート領域は、
他の転送を許可しつつ、これらの転送を阻止する。この
整数のコア対バス比では、コア・レート領域とバス・レ
ート領域との間では半サイクル経路はない。従って、Ｔ
ＸＦＲ Ｃ１およびＴＸＦＲ Ｃ２は、ＣＯＲＥ Ｃ１
およびＣＯＲＥ Ｃ２とそれぞれ同一であり、またＲＣ
Ｖ Ｃ１およびＲＣＶ Ｃ２は、ＢＵＳ Ｃ１およびＢ
ＵＳ Ｃ２とそれぞれ同一である。
仕事を実行するためには、コア・レート領域とバス・レ
ート領域との間でデータを転送できなければならない。
ラッチ４０は、コア・レート領域からバス・レート領域
へのデータ経路を提供する。ラッチ４０は、ＴＸＦＲ
Ｃ１およびＴＸＦＲ Ｃ２によってクロックされる。同
様に、ラッチ４８は、バス・レート領域からコア・レー
ト領域へのデータ経路を提供する。ラッチ４８は、ＲＣ
Ｖ Ｃ１およびＲＣＶ Ｃ２によってクロックされる。
上記のように、データは、半サイクル経路の発生中に、
コア・レート領域とバス・レート領域との間で転送して
はならない。転送レート領域および受信レート領域は、
他の転送を許可しつつ、これらの転送を阻止する。この
整数のコア対バス比では、コア・レート領域とバス・レ
ート領域との間では半サイクル経路はない。従って、Ｔ
ＸＦＲ Ｃ１およびＴＸＦＲ Ｃ２は、ＣＯＲＥ Ｃ１
およびＣＯＲＥ Ｃ２とそれぞれ同一であり、またＲＣ
Ｖ Ｃ１およびＲＣＶ Ｃ２は、ＢＵＳ Ｃ１およびＢ
ＵＳ Ｃ２とそれぞれ同一である。
【００４０】図１３は、３．５：１モードにおける本開
示の発明の動作を示すタイミング図を示す。この整数プ
ラス１／２のコア対バス比では、コア・レート領域とバ
ス・レート領域との間で周期的な半サイクル経路が存在
する。図示のように、ＧＣＬＫの立ち下がりエッジは、
一つおきのＳＹＳＣＬＫサイクルでＳＹＳＣＬＫの立ち
上がりエッジと整合する。通常、ＧＣＬＫの立ち上がり
エッジは、ＳＹＳＣＬＫの立ち上がりエッジとのみ整合
する。（例えば、図１２を参照。）半サイクル経路で
は、ＧＣＬＫの高位相（ＣＯＲＥ Ｃ２）中にコア・レ
ート領域デバイスによって送り出された信号は、バス・
レート領域で動作するデバイスによって、半クロック・
サイクルだけ遅れてサンプリングされる。同様に、ＢＵ
Ｓ Ｃ２中にバス・レート領域デバイスによって送り出
された信号は、コア・レート領域で動作するデバイスに
よって、半クロック・サイクルだけ遅れてサンプリング
される。
示の発明の動作を示すタイミング図を示す。この整数プ
ラス１／２のコア対バス比では、コア・レート領域とバ
ス・レート領域との間で周期的な半サイクル経路が存在
する。図示のように、ＧＣＬＫの立ち下がりエッジは、
一つおきのＳＹＳＣＬＫサイクルでＳＹＳＣＬＫの立ち
上がりエッジと整合する。通常、ＧＣＬＫの立ち上がり
エッジは、ＳＹＳＣＬＫの立ち上がりエッジとのみ整合
する。（例えば、図１２を参照。）半サイクル経路で
は、ＧＣＬＫの高位相（ＣＯＲＥ Ｃ２）中にコア・レ
ート領域デバイスによって送り出された信号は、バス・
レート領域で動作するデバイスによって、半クロック・
サイクルだけ遅れてサンプリングされる。同様に、ＢＵ
Ｓ Ｃ２中にバス・レート領域デバイスによって送り出
された信号は、コア・レート領域で動作するデバイスに
よって、半クロック・サイクルだけ遅れてサンプリング
される。
【００４１】信号伝搬のために許容された半クロック・
サイクルでのみ、ラッチからラッチにデータが送り出さ
れた場合、データ・プロセッサ１０にエラーが生じるこ
とがある。一般に、データ・プロセッサ１０内の全ての
回路は、特定の最少サイクル時間あるいはそれ以上で適
正動作するように設計される。介在する論理を介して伝
搬するために信号にフル・サイクルが与えられないと、
信号は不安定になる可能性がある。このような状況で信
号が不安定になるかどうかは、次のラッチに達する前に
通過する論理の複雑性に依存する。介在する論理が単純
ならば、信号は半サイクルのみで確実に伝搬できる。し
かし、介在する論理が複雑ならば、信号は伝搬するため
に半サイクル以上を必要とすることがある。この場合、
信号は、動作すべき半クロック・サイクルしか与えられ
ないと、誤った値を報告する。
サイクルでのみ、ラッチからラッチにデータが送り出さ
れた場合、データ・プロセッサ１０にエラーが生じるこ
とがある。一般に、データ・プロセッサ１０内の全ての
回路は、特定の最少サイクル時間あるいはそれ以上で適
正動作するように設計される。介在する論理を介して伝
搬するために信号にフル・サイクルが与えられないと、
信号は不安定になる可能性がある。このような状況で信
号が不安定になるかどうかは、次のラッチに達する前に
通過する論理の複雑性に依存する。介在する論理が単純
ならば、信号は半サイクルのみで確実に伝搬できる。し
かし、介在する論理が複雑ならば、信号は伝搬するため
に半サイクル以上を必要とすることがある。この場合、
信号は、動作すべき半クロック・サイクルしか与えられ
ないと、誤った値を報告する。
【００４２】コア・レート領域からバス・レート領域へ
のデータ転送の場合、転送リジェネレータ８４（図４に
図示）は、半サイクル経路の前に発生する各ＴＸＦＲ
Ｃ２パルスを飲み込む。ＴＸＦＲ Ｃ２をこのように修
正することにより、バス・レート領域回路がデータをラ
ッチするのが速すぎるかもしれないと、ラッチ４０はデ
ータをラッチ４６，４８に送り出さない。図示の実施例
では、転送リジェネレータ８は半サイクル経路前に発生
する各ＴＸＦＲ Ｃ１パルスも飲み込む。従って、論理
ブロック３２によって出力されるデータは、ＳＹＳＣＬ
Ｋの開始までラッチ４０によって捕捉されない。
のデータ転送の場合、転送リジェネレータ８４（図４に
図示）は、半サイクル経路の前に発生する各ＴＸＦＲ
Ｃ２パルスを飲み込む。ＴＸＦＲ Ｃ２をこのように修
正することにより、バス・レート領域回路がデータをラ
ッチするのが速すぎるかもしれないと、ラッチ４０はデ
ータをラッチ４６，４８に送り出さない。図示の実施例
では、転送リジェネレータ８は半サイクル経路前に発生
する各ＴＸＦＲ Ｃ１パルスも飲み込む。従って、論理
ブロック３２によって出力されるデータは、ＳＹＳＣＬ
Ｋの開始までラッチ４０によって捕捉されない。
【００４３】バス・レート領域からコア・レート領域へ
のデータ転送の場合、受信リジェネレータ８２（図４に
図示）は、半サイクル経路中に発生する各ＲＣＶ Ｃ２
パルスを遅延させる。ＲＣＶ Ｃ２をこのように修正す
ることにより、ラッチ３８，４０がデータをラッチする
のが速すぎるかもしれないと、ラッチ４８はデータをラ
ッチ３８，４０に送り出さない。ＲＣＶ Ｃ１は、ＢＵ
Ｓ Ｃ１と同一であり、そのためラッチ４８はバス・レ
ート領域においてバス情報を捕捉できる。
のデータ転送の場合、受信リジェネレータ８２（図４に
図示）は、半サイクル経路中に発生する各ＲＣＶ Ｃ２
パルスを遅延させる。ＲＣＶ Ｃ２をこのように修正す
ることにより、ラッチ３８，４０がデータをラッチする
のが速すぎるかもしれないと、ラッチ４８はデータをラ
ッチ３８，４０に送り出さない。ＲＣＶ Ｃ１は、ＢＵ
Ｓ Ｃ１と同一であり、そのためラッチ４８はバス・レ
ート領域においてバス情報を捕捉できる。
【００４４】本発明について特定の実施例とともに説明
してきたが、更なる修正や改善は当業者に想起される。
例えば、本開示の発明は、データ・プロセッサの一部と
して説明した。しかし、本開示の発明は、アドレス・バ
スまたはデータ・バスあるいはスタンドアロン・デバイ
スとしても構築できる。従って、特許請求の範囲は、２
つのデバイス間で動作するデータ同期システムについて
記載する。故に、本発明は、特許請求の範囲に定義され
る発明の精神および範囲から逸脱しない一切のこのよう
な修正を網羅するものとする。
してきたが、更なる修正や改善は当業者に想起される。
例えば、本開示の発明は、データ・プロセッサの一部と
して説明した。しかし、本開示の発明は、アドレス・バ
スまたはデータ・バスあるいはスタンドアロン・デバイ
スとしても構築できる。従って、特許請求の範囲は、２
つのデバイス間で動作するデータ同期システムについて
記載する。故に、本発明は、特許請求の範囲に定義され
る発明の精神および範囲から逸脱しない一切のこのよう
な修正を網羅するものとする。
【図１】本発明により構成されたデータ・プロセッサの
ブロック図である。
ブロック図である。
【図２】図１に示すバス・インタフェース・ユニットの
一部のブロック図である。
一部のブロック図である。
【図３】図２および他の図面に示すマスタ・スレーブ・
ラッチの回路図である。
ラッチの回路図である。
【図４】図２に示すバス・インタフェース・ユニットに
入力される制御信号を生成すべく動作可能な位相同期ル
ープを示す図である。
入力される制御信号を生成すべく動作可能な位相同期ル
ープを示す図である。
【図５】図４に示すプリクォリファイア論理ブロックの
ブロック図である。
ブロック図である。
【図６】図５に示すプリクォリファイアの動作を示すタ
イミング図である。
イミング図である。
【図７】図４に示すクォリファイア論理ブロックのブロ
ック図である。
ック図である。
【図８】図４に示すバス・リジェネレータを示す回路図
である。
である。
【図９】図４に示す受信リジェネレータを示す回路図で
ある。
ある。
【図１０】図４に示す転送リジェネレータを示す回路図
である。
である。
【図１１】図４に示すコア・リジェネレータを示す回路
図である。
図である。
【図１２】３：１モードにおける本発明の動作を示すタ
イミング図である。
イミング図である。
【図１３】３．５：１モードにおける本発明の動作を示
すタイミング図である。
すタイミング図である。
１０ データ・プロセッサ １２ バス・インタフェース・ユニット（ＢＩＵ） １４ 命令キャッシュ １６ データ・キャッシュ １８ シーケンサ／ディスパッチ・ユニット ２０ 固定小数点実行ユニット ２２ 分岐実行ユニット ２４ 浮動小数点実行ユニット ２６ ロード／ストア実行ユニット ２８ リネーム・バッファ ３０ アーキテクチュラル・レジスタ・ファイル ３２ 論理ブロック ３４ 論理ブロック ３６ ＡＮＤゲート ３８ ラッチ ４０ ラッチ ４２ 論理ブロック ４４ 論理ブロック ４６ ラッチ ４８ ラッチ ５０ 論理ブロック ５２ パス・ゲート ５４ インバータ ５６ パス・ゲート ５８ インバータ ６０ パス・ゲート ６２ インバータ ６４ パス・ゲート ６６ インバータ ７０ 位相同期ループ（ＰＬＬ） ７２ 位相比較器 ７４ インバータ ７６ 電圧制御発振器（ＶＣＯ） ７８ ２分周回路 ８０ バス・リジェネレータ（ＢＵＳ ＲＥＧＥＮ） ８２ 受信リジェネレータ（ＲＣＶ ＲＥＧＥＮ） ８４ 転送リジェネレータ（ＴＸＦＲ ＲＥＧＥＮ） ８６ コア・リジェネレータ（ＣＯＲＥ ＲＥＧＥＮ） ８８，９０ コア・リジェネレータ（ＣＯＲＥ ＲＥＧ
ＥＮ） ９４ プリクォリファイア論理ブロック ９６ クォリファイア論理ブロック １００ 第１デコーダ・ブロック １０２ カウントダウン・カウンタ １０４ 第２デコーダ・ブロック １０６ 第３デコーダ・ブロック １１０ インバータ １１２，１１４，１１６ ラッチ １１８ ＡＮＤゲート １２０，１２２ ラッチ １２４，１２６ インバータ １２８，１３０，１３２，１３６ ラッチ １３４ ＮＡＮＤゲート １４０，１４６ ＯＲゲート １４２，１４４，１４８，１５０ ＡＮＤゲート １５２，１５８ ＯＲゲート １５４，１５６．１６０，１６２ ＡＮＤゲート １６４，１７０ ＯＲゲート １６６，１６８，１７２，１７４ ＡＮＤゲート １７６，１８２ ＯＲゲート １７８，１８０，１８４，１８６ ＡＮＤゲート
ＥＮ） ９４ プリクォリファイア論理ブロック ９６ クォリファイア論理ブロック １００ 第１デコーダ・ブロック １０２ カウントダウン・カウンタ １０４ 第２デコーダ・ブロック １０６ 第３デコーダ・ブロック １１０ インバータ １１２，１１４，１１６ ラッチ １１８ ＡＮＤゲート １２０，１２２ ラッチ １２４，１２６ インバータ １２８，１３０，１３２，１３６ ラッチ １３４ ＮＡＮＤゲート １４０，１４６ ＯＲゲート １４２，１４４，１４８，１５０ ＡＮＤゲート １５２，１５８ ＯＲゲート １５４，１５６．１６０，１６２ ＡＮＤゲート １６４，１７０ ＯＲゲート １６６，１６８，１７２，１７４ ＡＮＤゲート １７６，１８２ ＯＲゲート １７８，１８０，１８４，１８６ ＡＮＤゲート
Claims (3)
- 【請求項１】 第１デバイスおよび第２デバイスと用い
られるデータ同期システム（１２）であって、前記第１
デバイスは、第１周波数で発振する第１クロック信号に
基づいて動作し、前記第２デバイスは、第２周波数で発
振する第２クロック信号に基づいて動作し、前記第１周
波数は前記第２周波数よりも大きい、前記データ同期シ
ステムであって：前記第１デバイスの出力を受ける入力
を有する転送ラッチ（４０）であって、前記転送ラッチ
は、ＴＸＦＲ Ｃ１信号に応答して前記入力にてデータ
・ビットを捕捉し、ＴＸＦＲ Ｃ２信号に応答してデー
タ・ビットを送り出す、転送ラッチ（４０）；前記転送
ラッチの出力を受ける入力と、前記第２デバイスに結合
された出力とを有するバス・ラッチ（４６）であって、
前記バス・ラッチは、ＢＵＳ Ｃ１信号に応答して前記
入力にてデータ・ビットを捕捉し、ＢＵＳ Ｃ２信号に
応答してデータ・ビットを送り出す、バス・ラッチ（４
６）；前記第２デバイスの出力に結合された入力と、前
記第１デバイスに結合された出力とを有する受信ラッチ
（４８）であって、前記受信ラッチは、ＲＣＶ Ｃ１信
号に応答して前記入力にてデータ・ビットを捕捉し、Ｒ
ＣＶ Ｃ２信号に応答してデータ・ビットを送り出す、
受信ラッチ（４８）；およびＴＸＦＲ Ｃ１，ＴＸＦＲ
Ｃ２，ＢＵＳ Ｃ１，ＢＵＳ Ｃ２，ＲＣＶ Ｃ１お
よびＲＣＶ Ｃ２信号を生成するクロック発生回路（８
０，８２，８４，８６，９４，９６）；によって構成さ
れることを特徴とするデータ同期システム。 - 【請求項２】 第１周波数で発振する第１クロック信号
に基づいて動作するデータ・プロセッサ（１０）であっ
て、前記データ・プロセッサは、第２周波数で発振する
第２クロック信号に基づいて動作するバス（データ・バ
ス，アドレス・バス）に結合され、前記第１周波数は前
記第２周波数よりも大きい、前記データ・プロセッサで
あって；前記第１周波数で動作するコア回路（１４，１
６）であって、前記バスから受けた命令を実行し、かつ
結果を前記バスに書き込む、コア回路（１４，１６）；
前記コア回路および前記バスを結合するバス・インタフ
ェース回路（１２）であって、前記バス・インタフェー
ス回路は複数のビット経路からなり、前記複数のビット
経路のそれぞれは：前記コア回路の出力を受ける入力を
有する転送ラッチ（４０）であって、前記転送ラッチ
は、ＴＸＦＲ Ｃ１信号に応答して前記入力にてデータ
・ビットを捕捉し、ＴＸＦＲ Ｃ２信号に応答してデー
タ・ビットを送り出す、転送ラッチ（４０）と；前記転
送ラッチの出力を受ける入力と、前記バスに結合された
出力とを有するバス・ラッチ（４６）であって、前記バ
ス・ラッチは、ＢＵＳ Ｃ１信号に応答して前記入力に
てデータ・ビットを捕捉し、ＢＵＳ Ｃ２信号に応答し
てデータ・ビットを送り出す、バス・ラッチ（４６）
と；前記バスに結合された入力と、前記コア回路に結合
された出力とを有する受信ラッチ（４８）であって、前
記受信ラッチは、ＲＣＶ Ｃ１信号に応答して前記入力
にてデータ・ビットを捕捉し、ＲＣＶ Ｃ２信号に応答
してデータ・ビットを送り出す、受信ラッチ（４８）
と；ＴＸＦＲ Ｃ１，ＴＸＦＲ Ｃ２，ＢＵＳ Ｃ１，
ＢＵＳ Ｃ２，ＲＣＶＣ１およびＲＣＶ Ｃ２信号を生
成するクロック発生回路（８０，８２，８４，８６，９
４，９６）と；からなるバス・インタフェース回路（１
２）；によって構成されるデータ・プロセッサ。 - 【請求項３】 第１周波数で発振する第１クロック信号
に基づいて動作するデータ・プロセッサ（１０）であっ
て、前記データ・プロセッサは、第２周波数で発振する
第２クロック信号に基づいて動作するバス（データ・バ
ス，アドレス・バス）に結合され、前記第１周波数は前
記第２周波数よりも大きい、前記データ・プロセッサで
あって；第１入力と、前記第２クロック信号に結合され
た第２入力とからなる位相検出器（７２，７６，７８）
であって、前記位相検出器は、前記第２クロック信号
と、前記第１入力にて受けた入力との間の位相差に応答
して制御信号を生成する位相検出器；前記位相検出器に
結合されたクロック発生回路（９４，９６）であって、
前記クロック発生回路は、第３クロック信号を発生し、
前記第３クロック信号の位相および周波数は前記制御信
号に応答する、クロック発生回路（９４，９６）；前記
クロック発生回路に結合されたバス・リジェネレータ
（８０）であって、前記バスリジェネレータは、ＢＵＳ
Ｃ１信号およびＢＵＳ Ｃ２信号を発生し、前記ＢＵ
Ｓ Ｃ１信号および前記ＢＵＳ Ｃ２信号は、前記第２
周波数で発振し、前記ＢＵＳ Ｃ１信号は前記位相検出
器の第１入力に結合される、バス・リジェネレータ（８
０）；前記クロック発生回路に結合された受信リジェネ
レータ（８２）であって、前記受信リジェネレータは、
ＲＣＶ Ｃ１信号およびＲＣＶ Ｃ２信号を発生し、前
記ＲＣＶ Ｃ１信号および前記ＲＣＶ Ｃ２信号は前記
第２周波数で発振し、前記受信リジェネレータは、前記
第１クロック信号の第１の所定のエッジと前記第２クロ
ック信号の第２の所定のエッジとが一致したときに、前
記第１クロック信号の半サイクルでＲＣＶ Ｃ２のアサ
ートを遅延させる、受信リジェネレータ（８２）；前記
クロック発生回路に結合された転送リジェネレータ（８
４）であって、前記転送リジェネレータは、ＴＸＦＲ
Ｃ１信号およびＴＸＦＲ Ｃ２信号を発生し、前記ＴＸ
ＦＲ Ｃ１信号および前記ＴＸＦＲ Ｃ２信号は前記第
１周波数で発振し、前記転送リジェネレータは、一致時
にＴＸＦＲ Ｃ２のアサートを削除する、転送リジェネ
レータ（８４）；および前記クロック発生回路に結合さ
れたコア・リジェネレータ（８６）であって、前記コア
・リジェネレータは、ＣＯＲＥ Ｃ１信号およびＣＯＲ
Ｅ Ｃ２信号を発生し、前記ＣＯＲＥ Ｃ１信号および
前記ＣＯＲＥ Ｃ２信号は、前記第１周波数で発振す
る、コア・リジェネレータ（８６）；によって構成され
ることを特徴とするデータ・プロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US552657 | 1990-07-16 | ||
| US08/552,657 US5781765A (en) | 1995-11-03 | 1995-11-03 | System for data synchronization between two devices using four time domains |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09167134A true JPH09167134A (ja) | 1997-06-24 |
| JP3616468B2 JP3616468B2 (ja) | 2005-02-02 |
Family
ID=24206241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30724696A Expired - Fee Related JP3616468B2 (ja) | 1995-11-03 | 1996-11-01 | データ同期システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5781765A (ja) |
| EP (1) | EP0772133A3 (ja) |
| JP (1) | JP3616468B2 (ja) |
| TW (1) | TW317617B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6493407B1 (en) * | 1997-05-27 | 2002-12-10 | Fusion Micromedia Corporation | Synchronous latching bus arrangement for interfacing discrete and/or integrated modules in a digital system and associated method |
| US6266799B1 (en) * | 1997-10-02 | 2001-07-24 | Xaqti, Corporation | Multi-phase data/clock recovery circuitry and methods for implementing same |
| US6000022A (en) | 1997-10-10 | 1999-12-07 | Micron Technology, Inc. | Method and apparatus for coupling signals between two circuits operating in different clock domains |
| US6434684B1 (en) * | 1998-09-03 | 2002-08-13 | Micron Technology, Inc. | Method and apparatus for coupling signals across different clock domains, and memory device and computer system using same |
| US6311285B1 (en) * | 1999-04-27 | 2001-10-30 | Intel Corporation | Method and apparatus for source synchronous transfers at frequencies including an odd fraction of a core frequency |
| US7007187B1 (en) * | 2000-06-30 | 2006-02-28 | Intel Corporation | Method and apparatus for an integrated circuit having flexible-ratio frequency domain cross-overs |
| US6949955B2 (en) * | 2003-11-24 | 2005-09-27 | Intel Corporation | Synchronizing signals between clock domains |
| WO2013100976A1 (en) * | 2011-12-28 | 2013-07-04 | Intel Corporation | Data transfer between asynchronous clock domains |
| US9793894B1 (en) | 2016-11-18 | 2017-10-17 | Via Alliance Semiconductor Co., Ltd. | Data synchronizer for registering a data signal into a clock domain |
| US9768776B1 (en) * | 2016-11-18 | 2017-09-19 | Via Alliance Semiconductor Co., Ltd. | Data synchronizer for latching an asynchronous data signal relative to a clock signal |
| US10401427B2 (en) | 2016-11-18 | 2019-09-03 | Via Alliance Semiconductor Co., Ltd. | Scannable data synchronizer |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4893271A (en) * | 1983-11-07 | 1990-01-09 | Motorola, Inc. | Synthesized clock microcomputer with power saving |
| JPH07112147B2 (ja) * | 1989-11-13 | 1995-11-29 | 三菱電機株式会社 | 半導体集積回路 |
| US5448715A (en) * | 1992-07-29 | 1995-09-05 | Hewlett-Packard Company | Dual clock domain interface between CPU and memory bus |
| US5471587A (en) * | 1992-09-30 | 1995-11-28 | Intel Corporation | Fractional speed bus coupling |
| US5422914A (en) * | 1993-09-07 | 1995-06-06 | Motorola, Inc. | System and method for synchronizing data communications between two devices operating at different clock frequencies |
| US5600824A (en) * | 1994-02-04 | 1997-02-04 | Hewlett-Packard Company | Clock generating means for generating bus clock and chip clock synchronously having frequency ratio of N-1/N responsive to synchronization signal for inhibiting data transfer |
-
1995
- 1995-11-03 US US08/552,657 patent/US5781765A/en not_active Expired - Lifetime
-
1996
- 1996-10-22 TW TW085112945A patent/TW317617B/zh not_active IP Right Cessation
- 1996-11-01 JP JP30724696A patent/JP3616468B2/ja not_active Expired - Fee Related
- 1996-11-04 EP EP96117649A patent/EP0772133A3/en not_active Withdrawn
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|---|---|
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| EP0772133A3 (en) | 1997-10-22 |
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| US5781765A (en) | 1998-07-14 |
| TW317617B (ja) | 1997-10-11 |
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