JP3851113B2 - デスキュー回路を有するクロック生成器 - Google Patents
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- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は一般的にディジタル回路に関し、より詳細には、クロック生成回路に関する。さらに詳細には、本発明はデスキュー回路（deskewer）を有するクロック生成器に関する。
【０００２】
【従来の技術】
クロック信号は、一般に、周波数で表される速度のハイとローの電圧レベル間の周期的な遷移を含み、その周波数は１秒間に起こるハイ／ロー遷移の数で測定される。集積回路内で、様々なディジタル論理回路のタイミングは一般に１つまたは複数のクロック信号で制御される。クロック信号は、ディジタル論理回路のバス・サイクルを同期させるために使用される。したがって、集積回路内の全てのディジタル論理回路は、クロック信号に基づいてデータの演算を開始する。より具体的に言うと、ディジタル論理回路は、クロック信号の立上りエッジおよび／または立下りエッジに関連して、その出力信号の状態を変える。
【０００３】
【発明が解決しようとする課題】
集積回路内で、クロック信号は一般にクロック生成器で生成される。時には、集積回路内の異なるディジタル論理回路が異なる周波数のクロック信号を必要とする時に、異なるディジタル論理回路の要求を満たす特殊な周波数のクロック信号を生成するために、別個のクロック生成器が利用される可能性がある。集積回路内の異なるディジタル論理回路にクロック信号を供給するために複数のクロック生成器が利用される時に、ディジタル論理回路の各々へのクロック信号入力の間に、遅延時間の差が生じる可能性がある。この遅延時間はクロック・スキューとして知られている。製造時に生じた多くの軽微なプロセスのばらつきによってもクロック・スキューは発生することがあるので、クロック・スキューは一般に避けることができないが、本開示はクロック・スキューを減少させた改良されたクロック生成器を提供する。
【０００４】
【課題を解決するための手段】
本発明の好ましい実施形態によると、クロック生成回路は波形生成器およびデスキュー回路を含む。波形生成器は、入力クロック信号によってクロック動作し、波形信号を生成する。デスキュー回路は、波形生成器に接続されており、波形生成器からの波形信号を入力クロック信号でゲート制御して、出力クロック信号のスキューが入力クロック信号に対して小さくなるような出力クロック信号を生成する。
【０００５】
本発明の全ての目的、機能および利点は、下記の詳細に書かれた説明で明らかになるであろう。
【０００６】
【発明の実施の形態】
５０％のデューティ・サイクル・クロックが要求される次の２つの従来技術クロック生成回路を検討されたい。図面、特に図１を参照して、従来技術に従った第１のクロック生成回路のブロック図を示す。図示のように、クロック生成回路１０は、有限状態機械（ＦＳＭ）１１、Ｄフリップフロップ１２、マルチプレクサ１３、および様々な論理ゲートを含む。
【０００７】
一般に、ＦＳＭ１１は、クロック入力信号１６に対してクロック分周を行う。しかし、ＦＳＭ１１は、１分周動作を行うことができないし、さらに奇数のクロック分周で５０％のデューティ・サイクルを実現することができない。このようにして、コントローラ１７により１分周経路１８を実現するために、マルチプレクサ１３が使用される。さらに、ＡＮＤ論理ゲート１４およびＯＲ論理ゲート１５を加えたＤフリップフロップ１２が、これは半サイクル・パルス引伸ばし器として知られているが、５０％デューティ・サイクルを達成するために奇数クロック分周を引き伸ばすように使用される。
【０００８】
クロック生成回路１０に関連した問題が少なくとも３つある。第１に、１分周経路１８の長さはＮ分周経路１９の長さと異なる。第２に、Ｎ分周経路１９では、奇数のクロック分周と偶数のクロック分周とで２つの異なる経路がある。第３に、クロック生成回路１０の最長経路の構成要素が多すぎる。すなわち、ＦＳＭ１１、ＡＮＤ論理ゲート１４、Ｄフリップフロップ１２、ＯＲ論理ゲート１５、およびマルチプレクサ１３は多すぎる。このようにして、集積回路内の異なる論理回路にクロック信号を供給するために、いくつかのクロック生成回路１０が使用される時に、各々の論理回路へのクロック入力の間に大きなクロック・スキューが起こりそうである。
【０００９】
図２を参照して、従来技術に従った第２のクロック生成回路のブロック図を示す。図示のように、クロック生成回路２０は、２Ｎ分周カウンタ２１、遅延回路２２、およびＸＯＲ論理ゲート２３を含む。ＦＳＭ分周器（図１のクロック生成回路１０のような）を使用する代わりに、クロック生成回路２０はクロック二倍器（すなわち、遅延回路２２およびＸＯＲ論理ゲート２３）を使用し、その後に２Ｎ分周カウンタ２１が続いて、偶数のクロック分周および５０％デューティ・サイクルの要求を実現する。
【００１０】
クロック生成回路２０に関連した問題が少なくとも４つある。第１に、異なるクロック周波数に対応するために、遅延回路２２を注意深く調整しなければならない。第２に、２Ｎ分周カウンタ２１へのクロック入力として２Ｘクロックを必要とすることは、現在の技術では制限される可能性がある。第３に、最終的にクロック出力信号２５を生成するＸＯＲ論理ゲート２３を通る経路について、タイミング解析を行わなければならない。第４に、クロック生成回路２０の最長経路には依然として余りにも多くの構成要素がある。すなわち、ＸＯＲ論理ゲート２３、クロック・ツリー（２Ｎ分周カウンタ２１内）、クロック分配器（２Ｎ分周カウンタ２１内）、およびレジスタ（２Ｎ分周カウンタ２１内）である。このようにして、図１のクロック生成回路１０と同様に、集積回路内の異なる論理回路にクロック信号を供給するためにいくつかのクロック生成回路２０が使用される時に、各論理回路へのクロック入力の間に大きなクロック・スキューが起こりそうである。
【００１１】
本発明は、クロック・スキューの少ない改良されたクロック生成回路を提供する。図３を参照して、本発明の好ましい実施形態に従ったクロック生成回路のブロック図を示す。図示のように、クロック生成回路３０は波形生成器３１およびクロック・デスキュー回路６０を含む。波形生成器３１は、当技術分野で公知の任意の波形生成器回路で実現される可能性がある。例えば、波形生成器３１は図１のクロック生成回路１０または図２のクロック生成回路２０で実現することができる。
【００１２】
クロック・デスキュー回路６０は、２個のＤフリップフロップ３２〜３３、３個の２入力ＡＮＤ論理ゲート３４〜３６、および１個の３入力ＯＲ論理ゲート３７を含む。クロック・デスキュー回路６０は、波形生成器３１の出力ｘからの波形信号をクロック入力信号３８でゲート制御して（または、それらの信号を結合して）、クロック出力信号３９を生成する。クロック・デスキュー回路６０は、クロック入力信号３８のクロック・サイクルに従って、出力ｘからの波形信号を１クロック・サイクルだけ遅らせる。本質において、クロック・デスキュー回路６０は、レジスタのパイプライン集合がデータ・フロー信号に対して作用するのと全く同じように、波形生成器３１の出力ｘからの波形信号に対して作用する。その結果、クロック出力信号３９は、クロック入力信号３８に対して非常に緊密にタイミングが合っていて、ほとんどスキューがない。
【００１３】
クロック生成回路３０にはクリティカルなタイミング経路が２つある。第１のクリティカルなタイミング経路は、ＡＮＤ論理ゲート３４の１つの入力にあるインバータ（「あわ」で示されている）、ＡＮＤ論理ゲート３４、およびＯＲ論理ゲート３７である。第２のクリティカルなタイミング経路は、ＡＮＤ論理ゲート３５の１つの入力にあるバッファ（図示されていない）、ＡＮＤ論理ゲート３５、およびＯＲ論理ゲート３７である。ＡＮＤ論理ゲート３５の入力にあるバッファの目的は、ＡＮＤ論理ゲート３４の入力にあるインバータのタイミングに合せるためである。ＡＮＤ論理ゲート３６はクリティカルなタイミング経路ではない。クロック生成回路３０の上記の２つのクリティカルな経路は、当業者が理解するように、ＮＡＮＤ論理ゲートで実施することができる。
【００１４】
図１、２のクロック生成回路に優るクロック生成回路３０の１つの明らかな利点は、クリティカルなタイミング経路がはるかに短いことである。さらに、論理ゲート対３４／３７と論理ゲート対３５／３７の間の対称によって、クロック出力信号３９に対して最小のパルス縮小が可能になる。さらに、クロック生成回路３０は、クロック入力信号３８のエッジのいずれか１つから得られる立上りエッジか立ち下がりエッジかいずれかのクロック出力信号３９を出力することができる。唯一の条件は、波形生成器３１の出力波形が、Ｄフリップフロップ３２、３３で半分のデューティ・サイクルの設定および保持時間を満たす必要があることである。これは、必要であれば、追加の組のパイプライン動作レジスタで容易に行うことができる。
【００１５】
図４を参照して、本発明の代替実施形態によるクロック生成回路のブロック図を示す。図示のように、クロック生成回路４０は、ＦＳＭ４１およびクロック・デスキュー回路５０を含む。図２の２Ｘクロック周波数のようなクロック生成回路２０の動作の代わりに、ＦＳＭ４１は１Ｘクロック周波数で動作して、２つの出力ｐ、ｑの情報を別々に符号化し、その情報によって、クロック生成回路４０は、クロック・サイクルごとに１つまたは２つのクロック・エッジを伝えることができるようになる。クロック・サイクルごとに、ＦＳＭ４１は出力ｐとｑに２つの値を生成する。出力ｐは、クロック・サイクルの第１の半分の値を与え、出力ｑは同じクロック・サイクルの第２の半分の値を与える。あるいは、その逆もまた真である。出力ｐとｑの値は、各クロック・サイクルで異なる可能性がある。
【００１６】
クロック・デスキュー回路５０は、２個のＤフリップフロップ４２〜４３、３個の２入力ＡＮＤ論理ゲート４４〜４６、および１個の３入力ＯＲ論理ゲート４７を含む。ＡＮＤ論理ゲート４４〜４６およびＯＲ論理ゲート４７の論理式は、次のようである。
（￣ｃＡＮＤａ）ＯＲ（ｃＡＮＤｂ）ＯＲ（ｂＡＮＤａ）
ここで、ａおよびｂは、それぞれフリップフロップ４２、４３からの出力であり、ｃはクロック入力信号４８である。図３のクロック・デスキュー回路６０と同様に、クロック・デスキュー回路５０はＦＳＭ４１の出力ａおよびｂからの波形信号をクロック入力信号４８でゲート制御して（または、それらの信号を結合して）、クロック出力信号４９を生成する。クロック・デスキュー回路５０は、クロック入力信号４８のクロック・サイクルに従って、両方の出力ａとｂからの波形信号を１クロック・サイクルだけ遅らせる。クロック・デスキュー回路５０は、レジスタのパイプライン集合がデータ・フロー信号に対して作用するのと全く同じように、ＦＳＭ４１の出力ａとｂからの波形信号に作用する。このようにして、クロック出力信号４９は、サイクルごとに完全にＦＳＭ４１の制御を受ける。その結果、クロック出力信号４９は、クロック入力信号４８に対して非常に緊密にタイミングが合っていて、ほとんどスキューがない。
【００１７】
説明したように、本発明は、クロック・スキューを減少させた改良されたクロック生成回路を提供する。図３および４のデスキュー回路は、３個のＡＮＤ論理ゲートおよび１個のＯＲ論理ゲートで実現されるが、当業者が理解するように、デスキュー回路はまたＮＡＮＤまたは他の論理ゲートでも実現することができる。
【図面の簡単な説明】
【図１】従来技術による第１のクロック生成回路のブロック図である。
【図２】従来技術による第２のクロック生成回路のブロック図である。
【図３】本発明の好ましい実施形態によるクロック生成回路のブロック図である。
【図４】本発明の代替実施形態によるクロック生成回路のブロック図である。
【符号の説明】
１０ クロック生成回路
１１ 有限状態機械（ＦＳＭ）
１２ Ｄフリップフロップ
１３ マルチプレクサ
１４ ＡＮＤ論理ゲート
１５ ＯＲ論理ゲート
１６ クロック入力信号
１７ コントローラ
１８ 一経路分割
１９ Ｎ経路分割
２０ クロック生成回路
２１ ２Ｎカウンタ分割
２２ 遅延回路
２３ ＸＯＲ論理ゲート
３０ クロック生成回路
３１ 波形生成器
３２ Ｄフリップフロップ
３３ Ｄフリップフロップ
３４ ２入力ＡＮＤ論理ゲート
３５ ２入力ＡＮＤ論理ゲート
３６ ２入力ＡＮＤ論理ゲート
３７ ３入力ＯＲ論理ゲート
３８ クロック入力信号
３９ クロック出力信号
４０ クロック生成回路
４１ ＦＳＭ
４２ Ｄフリップフロップ
４３ Ｄフリップフロップ
４４ ２入力ＡＮＤ論理ゲート
４５ ２入力ＡＮＤ論理ゲート
４６ ２入力ＡＮＤ論理ゲート
４７ ３入力ＯＲ論理ゲート
４８ クロック入力信号
４９ クロック出力信号
５０ クロック・デスキュー回路
６０ クロック・デスキュー回路
【発明の属する技術分野】
本発明は一般的にディジタル回路に関し、より詳細には、クロック生成回路に関する。さらに詳細には、本発明はデスキュー回路（deskewer）を有するクロック生成器に関する。
【０００２】
【従来の技術】
クロック信号は、一般に、周波数で表される速度のハイとローの電圧レベル間の周期的な遷移を含み、その周波数は１秒間に起こるハイ／ロー遷移の数で測定される。集積回路内で、様々なディジタル論理回路のタイミングは一般に１つまたは複数のクロック信号で制御される。クロック信号は、ディジタル論理回路のバス・サイクルを同期させるために使用される。したがって、集積回路内の全てのディジタル論理回路は、クロック信号に基づいてデータの演算を開始する。より具体的に言うと、ディジタル論理回路は、クロック信号の立上りエッジおよび／または立下りエッジに関連して、その出力信号の状態を変える。
【０００３】
【発明が解決しようとする課題】
集積回路内で、クロック信号は一般にクロック生成器で生成される。時には、集積回路内の異なるディジタル論理回路が異なる周波数のクロック信号を必要とする時に、異なるディジタル論理回路の要求を満たす特殊な周波数のクロック信号を生成するために、別個のクロック生成器が利用される可能性がある。集積回路内の異なるディジタル論理回路にクロック信号を供給するために複数のクロック生成器が利用される時に、ディジタル論理回路の各々へのクロック信号入力の間に、遅延時間の差が生じる可能性がある。この遅延時間はクロック・スキューとして知られている。製造時に生じた多くの軽微なプロセスのばらつきによってもクロック・スキューは発生することがあるので、クロック・スキューは一般に避けることができないが、本開示はクロック・スキューを減少させた改良されたクロック生成器を提供する。
【０００４】
【課題を解決するための手段】
本発明の好ましい実施形態によると、クロック生成回路は波形生成器およびデスキュー回路を含む。波形生成器は、入力クロック信号によってクロック動作し、波形信号を生成する。デスキュー回路は、波形生成器に接続されており、波形生成器からの波形信号を入力クロック信号でゲート制御して、出力クロック信号のスキューが入力クロック信号に対して小さくなるような出力クロック信号を生成する。
【０００５】
本発明の全ての目的、機能および利点は、下記の詳細に書かれた説明で明らかになるであろう。
【０００６】
【発明の実施の形態】
５０％のデューティ・サイクル・クロックが要求される次の２つの従来技術クロック生成回路を検討されたい。図面、特に図１を参照して、従来技術に従った第１のクロック生成回路のブロック図を示す。図示のように、クロック生成回路１０は、有限状態機械（ＦＳＭ）１１、Ｄフリップフロップ１２、マルチプレクサ１３、および様々な論理ゲートを含む。
【０００７】
一般に、ＦＳＭ１１は、クロック入力信号１６に対してクロック分周を行う。しかし、ＦＳＭ１１は、１分周動作を行うことができないし、さらに奇数のクロック分周で５０％のデューティ・サイクルを実現することができない。このようにして、コントローラ１７により１分周経路１８を実現するために、マルチプレクサ１３が使用される。さらに、ＡＮＤ論理ゲート１４およびＯＲ論理ゲート１５を加えたＤフリップフロップ１２が、これは半サイクル・パルス引伸ばし器として知られているが、５０％デューティ・サイクルを達成するために奇数クロック分周を引き伸ばすように使用される。
【０００８】
クロック生成回路１０に関連した問題が少なくとも３つある。第１に、１分周経路１８の長さはＮ分周経路１９の長さと異なる。第２に、Ｎ分周経路１９では、奇数のクロック分周と偶数のクロック分周とで２つの異なる経路がある。第３に、クロック生成回路１０の最長経路の構成要素が多すぎる。すなわち、ＦＳＭ１１、ＡＮＤ論理ゲート１４、Ｄフリップフロップ１２、ＯＲ論理ゲート１５、およびマルチプレクサ１３は多すぎる。このようにして、集積回路内の異なる論理回路にクロック信号を供給するために、いくつかのクロック生成回路１０が使用される時に、各々の論理回路へのクロック入力の間に大きなクロック・スキューが起こりそうである。
【０００９】
図２を参照して、従来技術に従った第２のクロック生成回路のブロック図を示す。図示のように、クロック生成回路２０は、２Ｎ分周カウンタ２１、遅延回路２２、およびＸＯＲ論理ゲート２３を含む。ＦＳＭ分周器（図１のクロック生成回路１０のような）を使用する代わりに、クロック生成回路２０はクロック二倍器（すなわち、遅延回路２２およびＸＯＲ論理ゲート２３）を使用し、その後に２Ｎ分周カウンタ２１が続いて、偶数のクロック分周および５０％デューティ・サイクルの要求を実現する。
【００１０】
クロック生成回路２０に関連した問題が少なくとも４つある。第１に、異なるクロック周波数に対応するために、遅延回路２２を注意深く調整しなければならない。第２に、２Ｎ分周カウンタ２１へのクロック入力として２Ｘクロックを必要とすることは、現在の技術では制限される可能性がある。第３に、最終的にクロック出力信号２５を生成するＸＯＲ論理ゲート２３を通る経路について、タイミング解析を行わなければならない。第４に、クロック生成回路２０の最長経路には依然として余りにも多くの構成要素がある。すなわち、ＸＯＲ論理ゲート２３、クロック・ツリー（２Ｎ分周カウンタ２１内）、クロック分配器（２Ｎ分周カウンタ２１内）、およびレジスタ（２Ｎ分周カウンタ２１内）である。このようにして、図１のクロック生成回路１０と同様に、集積回路内の異なる論理回路にクロック信号を供給するためにいくつかのクロック生成回路２０が使用される時に、各論理回路へのクロック入力の間に大きなクロック・スキューが起こりそうである。
【００１１】
本発明は、クロック・スキューの少ない改良されたクロック生成回路を提供する。図３を参照して、本発明の好ましい実施形態に従ったクロック生成回路のブロック図を示す。図示のように、クロック生成回路３０は波形生成器３１およびクロック・デスキュー回路６０を含む。波形生成器３１は、当技術分野で公知の任意の波形生成器回路で実現される可能性がある。例えば、波形生成器３１は図１のクロック生成回路１０または図２のクロック生成回路２０で実現することができる。
【００１２】
クロック・デスキュー回路６０は、２個のＤフリップフロップ３２〜３３、３個の２入力ＡＮＤ論理ゲート３４〜３６、および１個の３入力ＯＲ論理ゲート３７を含む。クロック・デスキュー回路６０は、波形生成器３１の出力ｘからの波形信号をクロック入力信号３８でゲート制御して（または、それらの信号を結合して）、クロック出力信号３９を生成する。クロック・デスキュー回路６０は、クロック入力信号３８のクロック・サイクルに従って、出力ｘからの波形信号を１クロック・サイクルだけ遅らせる。本質において、クロック・デスキュー回路６０は、レジスタのパイプライン集合がデータ・フロー信号に対して作用するのと全く同じように、波形生成器３１の出力ｘからの波形信号に対して作用する。その結果、クロック出力信号３９は、クロック入力信号３８に対して非常に緊密にタイミングが合っていて、ほとんどスキューがない。
【００１３】
クロック生成回路３０にはクリティカルなタイミング経路が２つある。第１のクリティカルなタイミング経路は、ＡＮＤ論理ゲート３４の１つの入力にあるインバータ（「あわ」で示されている）、ＡＮＤ論理ゲート３４、およびＯＲ論理ゲート３７である。第２のクリティカルなタイミング経路は、ＡＮＤ論理ゲート３５の１つの入力にあるバッファ（図示されていない）、ＡＮＤ論理ゲート３５、およびＯＲ論理ゲート３７である。ＡＮＤ論理ゲート３５の入力にあるバッファの目的は、ＡＮＤ論理ゲート３４の入力にあるインバータのタイミングに合せるためである。ＡＮＤ論理ゲート３６はクリティカルなタイミング経路ではない。クロック生成回路３０の上記の２つのクリティカルな経路は、当業者が理解するように、ＮＡＮＤ論理ゲートで実施することができる。
【００１４】
図１、２のクロック生成回路に優るクロック生成回路３０の１つの明らかな利点は、クリティカルなタイミング経路がはるかに短いことである。さらに、論理ゲート対３４／３７と論理ゲート対３５／３７の間の対称によって、クロック出力信号３９に対して最小のパルス縮小が可能になる。さらに、クロック生成回路３０は、クロック入力信号３８のエッジのいずれか１つから得られる立上りエッジか立ち下がりエッジかいずれかのクロック出力信号３９を出力することができる。唯一の条件は、波形生成器３１の出力波形が、Ｄフリップフロップ３２、３３で半分のデューティ・サイクルの設定および保持時間を満たす必要があることである。これは、必要であれば、追加の組のパイプライン動作レジスタで容易に行うことができる。
【００１５】
図４を参照して、本発明の代替実施形態によるクロック生成回路のブロック図を示す。図示のように、クロック生成回路４０は、ＦＳＭ４１およびクロック・デスキュー回路５０を含む。図２の２Ｘクロック周波数のようなクロック生成回路２０の動作の代わりに、ＦＳＭ４１は１Ｘクロック周波数で動作して、２つの出力ｐ、ｑの情報を別々に符号化し、その情報によって、クロック生成回路４０は、クロック・サイクルごとに１つまたは２つのクロック・エッジを伝えることができるようになる。クロック・サイクルごとに、ＦＳＭ４１は出力ｐとｑに２つの値を生成する。出力ｐは、クロック・サイクルの第１の半分の値を与え、出力ｑは同じクロック・サイクルの第２の半分の値を与える。あるいは、その逆もまた真である。出力ｐとｑの値は、各クロック・サイクルで異なる可能性がある。
【００１６】
クロック・デスキュー回路５０は、２個のＤフリップフロップ４２〜４３、３個の２入力ＡＮＤ論理ゲート４４〜４６、および１個の３入力ＯＲ論理ゲート４７を含む。ＡＮＤ論理ゲート４４〜４６およびＯＲ論理ゲート４７の論理式は、次のようである。
（￣ｃＡＮＤａ）ＯＲ（ｃＡＮＤｂ）ＯＲ（ｂＡＮＤａ）
ここで、ａおよびｂは、それぞれフリップフロップ４２、４３からの出力であり、ｃはクロック入力信号４８である。図３のクロック・デスキュー回路６０と同様に、クロック・デスキュー回路５０はＦＳＭ４１の出力ａおよびｂからの波形信号をクロック入力信号４８でゲート制御して（または、それらの信号を結合して）、クロック出力信号４９を生成する。クロック・デスキュー回路５０は、クロック入力信号４８のクロック・サイクルに従って、両方の出力ａとｂからの波形信号を１クロック・サイクルだけ遅らせる。クロック・デスキュー回路５０は、レジスタのパイプライン集合がデータ・フロー信号に対して作用するのと全く同じように、ＦＳＭ４１の出力ａとｂからの波形信号に作用する。このようにして、クロック出力信号４９は、サイクルごとに完全にＦＳＭ４１の制御を受ける。その結果、クロック出力信号４９は、クロック入力信号４８に対して非常に緊密にタイミングが合っていて、ほとんどスキューがない。
【００１７】
説明したように、本発明は、クロック・スキューを減少させた改良されたクロック生成回路を提供する。図３および４のデスキュー回路は、３個のＡＮＤ論理ゲートおよび１個のＯＲ論理ゲートで実現されるが、当業者が理解するように、デスキュー回路はまたＮＡＮＤまたは他の論理ゲートでも実現することができる。
【図面の簡単な説明】
【図１】従来技術による第１のクロック生成回路のブロック図である。
【図２】従来技術による第２のクロック生成回路のブロック図である。
【図３】本発明の好ましい実施形態によるクロック生成回路のブロック図である。
【図４】本発明の代替実施形態によるクロック生成回路のブロック図である。
【符号の説明】
１０ クロック生成回路
１１ 有限状態機械（ＦＳＭ）
１２ Ｄフリップフロップ
１３ マルチプレクサ
１４ ＡＮＤ論理ゲート
１５ ＯＲ論理ゲート
１６ クロック入力信号
１７ コントローラ
１８ 一経路分割
１９ Ｎ経路分割
２０ クロック生成回路
２１ ２Ｎカウンタ分割
２２ 遅延回路
２３ ＸＯＲ論理ゲート
３０ クロック生成回路
３１ 波形生成器
３２ Ｄフリップフロップ
３３ Ｄフリップフロップ
３４ ２入力ＡＮＤ論理ゲート
３５ ２入力ＡＮＤ論理ゲート
３６ ２入力ＡＮＤ論理ゲート
３７ ３入力ＯＲ論理ゲート
３８ クロック入力信号
３９ クロック出力信号
４０ クロック生成回路
４１ ＦＳＭ
４２ Ｄフリップフロップ
４３ Ｄフリップフロップ
４４ ２入力ＡＮＤ論理ゲート
４５ ２入力ＡＮＤ論理ゲート
４６ ２入力ＡＮＤ論理ゲート
４７ ３入力ＯＲ論理ゲート
４８ クロック入力信号
４９ クロック出力信号
５０ クロック・デスキュー回路
６０ クロック・デスキュー回路
Claims (1)
- 入力クロック信号によってクロック動作し、波形信号を生成する波形生成器と、
前記波形生成器に接続され、出力クロック信号が前記入力クロック信号と緊密にタイミングが合うように、前記波形信号を前記入力クロック信号でゲート制御して出力クロック信号を生成するためのデスキュー回路とを備え、
前記デスキュー回路が、
２つのフリップフロップと、
（￣ｃＡＮＤａ）ＯＲ（ｃＡＮＤｂ）ＯＲ（ｂＡＮＤａ）の論理式を有し、ここでａとｂが前記２つのフリップフロップからの出力であり、ｃが前記入力クロック信号である複数の論理回路とを含む、
クロック生成回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/595151 | 2000-06-16 | ||
| US09/595,151 US6507230B1 (en) | 2000-06-16 | 2000-06-16 | Clock generator having a deskewer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002055732A JP2002055732A (ja) | 2002-02-20 |
| JP3851113B2 true JP3851113B2 (ja) | 2006-11-29 |
Family
ID=24381948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001170952A Expired - Fee Related JP3851113B2 (ja) | 2000-06-16 | 2001-06-06 | デスキュー回路を有するクロック生成器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6507230B1 (ja) |
| JP (1) | JP3851113B2 (ja) |
| TW (1) | TW490931B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500411B1 (ko) * | 2003-06-18 | 2005-07-12 | 주식회사 하이닉스반도체 | 내부 클럭 신호 생성 회로 및 방법 |
| US20060068054A1 (en) * | 2004-09-30 | 2006-03-30 | Kevin Gearhardt | Technique for high-speed TDF testing on low cost testers using on-chip or off-chip circuitry for RapidChip and ASIC devices |
| DE102004059447A1 (de) * | 2004-12-09 | 2006-06-14 | Infineon Technologies Ag | Integrierte Schaltung |
| US7240266B2 (en) * | 2005-02-18 | 2007-07-03 | International Business Machines Corporation | Clock control circuit for test that facilitates an at speed structural test |
| US7353420B2 (en) * | 2005-04-07 | 2008-04-01 | Winbond Electronics Corp. | Circuit and method for generating programmable clock signals with minimum skew |
| JP2006333150A (ja) * | 2005-05-27 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 集積回路装置 |
| DE102005049232A1 (de) * | 2005-10-14 | 2007-04-26 | Infineon Technologies Ag | Integrierter Schaltkreis und Verfahren zum Betreiben eines integrierten Schaltkreises |
| US20070200597A1 (en) * | 2006-02-28 | 2007-08-30 | Oakland Steven F | Clock generator having improved deskewer |
| US7602224B2 (en) * | 2007-05-16 | 2009-10-13 | Hynix Semiconductor, Inc. | Semiconductor device having delay locked loop and method for driving the same |
| US7443222B1 (en) * | 2007-05-24 | 2008-10-28 | Quicklogic Corporation | Dynamic clock control |
| US7996807B2 (en) * | 2008-04-17 | 2011-08-09 | International Business Machines Corporation | Integrated test waveform generator (TWG) and customer waveform generator (CWG), design structure and method |
| US8058902B1 (en) * | 2010-06-11 | 2011-11-15 | Texas Instruments Incorporated | Circuit for aligning input signals |
| US8736340B2 (en) * | 2012-06-27 | 2014-05-27 | International Business Machines Corporation | Differential clock signal generator |
| KR102432457B1 (ko) | 2015-10-21 | 2022-08-12 | 삼성전자주식회사 | 디스큐 기능을 갖는 클락 발생 회로 및 상기 회로를 포함하는 반도체 집적회로 장치 |
| KR20220062748A (ko) | 2020-11-09 | 2022-05-17 | 삼성전자주식회사 | 반도체 회로 |
| TWI744092B (zh) * | 2020-11-13 | 2021-10-21 | 京元電子股份有限公司 | 影像測試系統、測試組件及影像擷取卡 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036221A (en) * | 1989-03-31 | 1991-07-30 | Texas Instruments Incorporated | Circuit for eliminating metastable events associated with a data signal asynchronous to a clock signal |
| US5313951A (en) * | 1990-07-19 | 1994-05-24 | Shi Zhao | Device and a method to measure the infrared radiation of the human body |
| US5487163A (en) * | 1990-10-05 | 1996-01-23 | Bull Hn Information Systems Inc. | Fast synchronization of asynchronous signals with a synchronous system |
| US5726593A (en) * | 1992-10-27 | 1998-03-10 | Nokia Telecommunications Oy | Method and circuit for switching between a pair of asynchronous clock signals |
| US5719517A (en) * | 1993-06-29 | 1998-02-17 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit for digital circuit operating in synchronism with clock, semiconductor integrated circuit including them, and logical gate used for them |
| US5706485A (en) * | 1993-09-21 | 1998-01-06 | Intel Corporation | Method and apparatus for synchronizing clock signals in a multiple die circuit including a stop clock feature |
| JP3292584B2 (ja) * | 1994-04-08 | 2002-06-17 | 株式会社東芝 | タイミング発生装置 |
| US5537062A (en) * | 1995-06-07 | 1996-07-16 | Ast Research, Inc. | Glitch-free clock enable circuit |
| US5812626A (en) * | 1995-06-13 | 1998-09-22 | Matsushita Electric Industrial Co., Ltd. | Time counting circuit sampling circuit skew adjusting circuit and logic analyzing circuit |
| JPH0951254A (ja) * | 1995-08-03 | 1997-02-18 | Mitsubishi Electric Corp | クロックジェネレータ |
| US6130566A (en) * | 1996-10-30 | 2000-10-10 | Yokomizo; Akira | Digital wave shaping circuit, frequency multiplying circuit, and external synchronizing method, and external synchronizing circuit |
| KR100237567B1 (ko) * | 1997-05-07 | 2000-01-15 | 김영환 | 지연잠금 회로 |
| KR100291185B1 (ko) * | 1997-06-26 | 2001-07-12 | 박종섭 | 클럭 스큐를 최소화하는 장치 |
-
2000
- 2000-06-16 US US09/595,151 patent/US6507230B1/en not_active Expired - Fee Related
-
2001
- 2001-05-14 TW TW090111511A patent/TW490931B/zh not_active IP Right Cessation
- 2001-06-06 JP JP2001170952A patent/JP3851113B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002055732A (ja) | 2002-02-20 |
| US6507230B1 (en) | 2003-01-14 |
| TW490931B (en) | 2002-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040924 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20041220 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20041224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050817 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20051110 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20051116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060215 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060822 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060831 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090908 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100908 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |