KR20220062748A - 반도체 회로 - Google Patents

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KR20220062748A
KR20220062748A KR1020200148305A KR20200148305A KR20220062748A KR 20220062748 A KR20220062748 A KR 20220062748A KR 1020200148305 A KR1020200148305 A KR 1020200148305A KR 20200148305 A KR20200148305 A KR 20200148305A KR 20220062748 A KR20220062748 A KR 20220062748A
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황현철
김민수
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삼성전자주식회사
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Abstract

반도체 회로가 제공된다. 반도체 회로는, 반전된 입력 클럭 신호에 응답하여 제1 입력 데이터를 제1 출력 신호로 출력하는 제1 플립 플롭, 입력 클럭 신호에 응답하여 제2 입력 데이터를 제2 출력 신호로 출력하는 제2 플립 플롭, 반전된 입력 클럭 신호, 입력 클럭 신호, 제1 출력 신호 및 제2 출력 신호를 입력받고, 반전된 입력 클럭 신호, 입력 클럭 신호, 제1 출력 신호 및 제2 출력 신호에 기초하여 노드의 전압 레벨을 결정하는 글리치 프리 회로, 및 상기 글리치 프리 회로에 의해 결정된 상기 노드의 전압 레벨을 반전한 출력 클럭 신호를 출력하는 인버터를 포함하고, 글리치 프리 회로는 제1 출력 신호, 제2 출력 신호, 반전된 입력 클럭 신호 및 입력 클럭 신호의 전압 레벨에 게이팅되는 트랜지스터만을 포함한다.

Description

반도체 회로{SEMICONDUCTOR CIRCUIT}
본 발명은 반도체 회로에 관한 것이다.
SoC(system-on-Chip), 프로세서(processor), 메모리 장치 등과 같은 반도체 집적회로는 클럭 신호를 필요로 한다. 필요한 주파수의 클럭 신호를 생성하기 위하여, 일반적으로 입력 클럭 신호의 주파수를 분주하는 클럭 분주기(clock divider)가 많이 사용된다.
한편 클럭 분주기에 의해 생성된 클럭 신호에는 일반적으로 스큐(skew)가 존재한다. 즉, 클럭 분주기에 의해 생성된 클럭 신호는 스큐 또는 레이턴시(latency)에 취약하다. 이로 인해 열악한 지터 특성(jitter characteristics)을 갖게 된다. 따라서, 클럭 신호의 스큐를 제거(또는 감소)하여 지터 특성(jitter characteristics)을 개선하는 디스큐(de-skew) 회로가 클럭 분주기와 함께 사용되기도 한다.
본 발명이 해결하고자 하는 기술적 과제는 입력 클럭 신호의 스큐(skew)를 제거하여 고속 동작이 가능하고, 회로도의 복잡도가 감소한 반도체 회로를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 회로는, 반전된 입력 클럭 신호에 응답하여 제1 입력 데이터를 제1 출력 신호로 출력하는 제1 플립 플롭, 입력 클럭 신호에 응답하여 제2 입력 데이터를 제2 출력 신호로 출력하는 제2 플립 플롭, 반전된 입력 클럭 신호, 입력 클럭 신호, 제1 출력 신호 및 제2 출력 신호를 입력받고, 반전된 입력 클럭 신호, 입력 클럭 신호, 제1 출력 신호 및 제2 출력 신호에 기초하여 노드의 전압 레벨을 결정하는 글리치 프리 회로, 및 상기 글리치 프리 회로에 의해 결정된 노드의 전압 레벨을 반전한 출력 클럭 신호를 출력하는 인버터를 포함하고, 글리치 프리 회로는 제1 출력 신호, 제2 출력 신호, 반전된 입력 클럭 신호 및 입력 클럭 신호의 전압 레벨에 게이팅되는 트랜지스터만을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 회로는, 반전된 입력 클럭 신호에 응답하여 제1 입력 데이터를 제1 출력 신호로 출력하는 제1 플립 플롭, 입력 클럭 신호에 응답하여 제2 입력 데이터를 제2 출력 신호로 출력하는 제2 플립 플롭, 노드에 전원 전압을 제공하고, 서로 직렬로 연결된 제1 트랜지스터 및 제2 트랜지스터, 제1 트랜지스터 및 제2 트랜지스터와 병렬로 연결되어 노드에 전원 전압을 제공하고, 서로 직렬로 연결된 제3 트랜지스터 및 제4 트랜지스터, 노드에 접지 전압을 제공하고, 서로 직렬로 연결된 제5 트랜지스터 및 제6 트랜지스터, 제5 트랜지스터 및 제6 트랜지스터와 병렬로 연결되어 노드에 접지 전압을 제공하고, 서로 직렬로 연결된 제7 트랜지스터 및 제8 트랜지스터, 및 노드에 연결되어 노드의 전압 레벨을 반전한 출력 클럭 신호를 출력하는 인버터를 포함하고, 제1 트랜지스터 및 제6 트랜지스터는 반전된 입력 클럭 신호의 전압 레벨에 게이팅되고, 제2 트랜지스터 및 제7 트랜지스터는 제1 입력 데이터의 전압 레벨에 게이팅되고, 제3 트랜지스터 및 제8 트랜지스터는 입력 클럭 신호의 전압 레벨에 게이팅되고, 제4 트랜지스터 및 제5 트랜지스터는 제2 입력 데이터의 전압 레벨에 게이팅된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 회로는, 반전된 입력 클럭 신호에 응답하여 제1 입력 데이터를 제1 출력 신호로 출력하는 제1 플립 플롭, 입력 클럭 신호에 응답하여 제2 입력 데이터를 제2 출력 신호로 출력하는 제2 플립 플롭, 반전된 입력 클럭 신호의 전압 레벨이 제1 논리 레벨인 경우 제2 출력 신호의 전압 레벨에 기초하여 노드의 전압 레벨을 결정하고, 반전된 입력 클럭 신호의 전압 레벨이 제2 논리 레벨인 경우 제1 출력 신호의 전압 레벨에 기초하여 노드의 전압 레벨을 결정하는 글리치 프리 회로, 및 결정된 노드의 전압 레벨을 반전한 출력 클럭 신호를 출력하는 인버터를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 회로를 나타내는 블록도이다.
도 2는 도 1의 회로도이다.
도 3은 도 1의 회로도이다.
도 4는 몇몇 실시예들에 따른 반도체 회로의 회로도이다.
도 5는 몇몇 실시예들에 따른 반도체 회로의 동작을 설명하기 위한 타이밍도이다.
도 6은 몇몇 실시예들에 따른 반도체 회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 몇몇 실시예들에 따른 반도체 회로를 설명하기 위한 블록도이다.
도 8은 도 7의 회로도이다.
도 9는 몇몇 실시예들에 따른 반도체 회로의 회로도이다.
도 10은 도 9는 몇몇 실시예들에 따른 반도체 회로의 회로도이다.
도 11은 도 10의 반도체 회로의 동작을 설명하기 위한 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 회로를 포함하는 반도체 집적회로 장치를 나타내는 블록도이다.
도 13은 몇몇 실시예들에 따른 반도체 회로를 포함하는 SoC 시스템의 블록도이다.
도 1은 몇몇 실시예들에 따른 반도체 회로를 나타내는 블록도이다. 도 2 및 도 3은 도 1의 회로도이다.
도 1 내지 도 3을 참조하면, 반도체 회로(1)는 제1 플립 플롭(10), 제2 플립 플롭(20), 글리치 프리 회로(30) 및 출력 회로(40)를 포함할 수 있다.
제1 플립 플롭(10)은 반전된 입력 클럭 신호(CLKINB)에 응답하여 제1 입력 데이터(DATA1)를 래치하여 제1 출력 신호(SIG1)를 출력할 수 있다. 제1 플립 플롭(10)의 입력 단자로 제1 입력 데이터(DATA1)가 입력되고, 클럭 단자로 반전된 입력 클럭 신호(CLKINB)가 입력되고, 출력 단자로 제1 출력 신호(SIG1)가 출력될 수 있다. 제1 플립 플롭(10)은 예를 들어, D-Q 플립 플롭일 수 있다. 제1 플립 플롭(10)은 반전된 입력 클럭 신호(CLKINB)의 라이징 엣지(positive edge)에서 트리거될 수 있다.
제2 플립 플롭(20)은 입력 클럭 신호(CLKIN)에 응답하여 제2 입력 데이터(DATA2)를 래치하여 제2 출력 신호(SIG2)를 출력할 수 있다. 제2 플립 플롭(20)의 입력 단자로 제2 입력 데이터(DATA2)가 입력되고, 클럭 단자로 입력 클럭 신호(CLKIN)가 입력되고, 출력 단자로 제2 출력 신호(SIG2)가 출력될 수 있다. 제2 플립 플롭(20)은 예를 들어, D-Q 플립 플롭일 수 있다. 제2 플립 플롭(20)은 입력 클럭 신호(CLKIN)의 라이징 엣지에서 트리거될 수 있다.
제1 입력 데이터(DATA1) 및 제2 입력 데이터(DATA2)는 서로 동일한 데이터일 수도 있고, 서로 다른 데이터일 수도 있다. 제1 입력 데이터(DATA1) 및 제2 입력 데이터(DATA2)는 예를 들어, 클럭 분주기에서 출력된 데이터일 수 있다. 즉, 제1 입력 데이터(DATA1) 및 제2 입력 데이터(DATA2)는 입력 클럭 신호(CLKIN)가 분주된 데이터일 수 있다.
도 3을 참조하면, 인버터(5)는 입력 클럭 신호(CLKIN)를 반전하여 반전된 입력 클럭 신호(CLKINB)를 출력할 수 있다.
글리치 프리 회로(30)는 반전된 입력 클럭 신호(CLKINB)의 전압 레벨, 입력 클럭 신호(CLKIN)의 전압 레벨, 제1 출력 신호(SIG1)의 전압 레벨 및 제2 출력 신호(SIG2)의 전압 레벨에 게이팅되는 트랜지스터만을 포함할 수 있다. 글리치 프리 회로(30)는 노드(ND)의 전압 레벨에 게이팅되는 트랜지스터를 포함하지 않을 수 있다. 즉, 글리치 프리 회로(30)는 반전된 입력 클럭 신호(CLKINB), 입력 클럭 신호(CLKIN), 제1 출력 신호(SIG1) 및 제2 출력 신호(SIG2)에 의해서만 제어될 수 있다.
이에 따라, 글리치 프리 회로(30)는 반전된 입력 클럭 신호(CLKINB), 입력 클럭 신호(CLKIN), 제1 출력 신호(SIG1) 및 제2 출력 신호(SIG2)에 기초하여 노드(ND)의 전압 레벨을 결정할 수 있다.
몇몇 실시예들에 따른 반도체 회로에서 글리치 프리 회로(30)는 제1 내지 제8 트랜지스터(PT1, PT2, PT3, PT4, NT1, NT2, NT3, NT4)를 포함할 수 있다.
제1 트랜지스터(PT1)는 반전된 입력 클럭 신호(CLKINB)의 전압 레벨에 게이팅되어 제2 트랜지스터(PT2)에 전원 전압을 제공할 수 있다. 제2 트랜지스터(PT2)는 제1 트랜지스터(PT1)와 직렬로 연결되고 제1 출력 신호(SIG1)의 전압 레벨에 게이팅되어 노드(ND)에 전원 전압을 제공할 수 있다.
제3 트랜지스터(PT3)는 입력 클럭 신호(CLKIN)의 전압 레벨에 게이팅되어 제4 트랜지스터(PT4)에 전원 전압을 제공할 수 있다. 제4 트랜지스터(PT4)는 제3 트랜지스터(PT3)와 직렬로 연결되고 제2 출력 신호(SIG2)의 전압 레벨에 게이팅되어 노드(ND)에 전원 전압을 제공할 수 있다. 제3 및 제4 트랜지스터(PT3, PT4)는 제1 및 제2 트랜지스터(PT1, PT2)와 병렬로 연결될 수 있다.
제6 트랜지스터(NT2)는 반전된 입력 클럭 신호(CLKINB)의 전압 레벨에 게이팅되어 제5 트랜지스터(NT1)에 접지 전압을 제공할 수 있다. 제5 트랜지스터(NT1)는 제6 트랜지스터(NT2)와 직렬로 연결되고 제2 출력 신호(SIG2)의 전압 레벨에 게이팅되어 노드(ND)에 접지 전압을 제공할 수 있다.
제8 트랜지스터(NT4)는 입력 클럭 신호(CLKIN)의 전압 레벨에 게이팅되어 제7 트랜지스터(NT3)에 접지 전압을 제공할 수 있다. 제7 트랜지스터(NT3)는 제8 트랜지스터(NT4)와 직렬로 연결되고 제1 출력 신호(SIG1) 의 전압 레벨에 게이팅되어 노드(ND)에 접지 전압을 제공할 수 있다. 제7 및 제8 트랜지스터(NT3, NT4)는 제5 및 제6 트랜지스터(NT1, NT2)와 병렬로 연결될 수 있다.
몇몇 실시예들에서 제1 내지 제4 트랜지스터(PT1, PT2, PT3, PT4)와 제5 내지 제8 트랜지스터(NT1, NT2, NT3, NT4)는 서로 다른 타입의 트랜지스터일 수 있다. 예를 들어, 제1 내지 제4 트랜지스터(PT1, PT2, PT3, PT4)는 P 타입 트랜지스터일 수 있고, 제5 내지 제8 트랜지스터(NT1, NT2, NT3, NT4)는 N 타입 트랜지스터일 수 있다.
이에 따라 글리치 프리 회로(30)는 반전된 입력 클럭 신호(CLKINB)의 전압 레벨이 제2 논리 레벨인 경우, 즉 입력 클럭 신호(CLKIN)의 전압 레벨이 제1 논리 레벨인 경우, 제1 출력 신호(SIG1)의 전압 레벨에 따라 노드(ND)의 전압 레벨을 결정할 수 있다. 제1 출력 신호(SIG1)의 전압 레벨이 제1 논리 레벨인 경우, 제7 트랜지스터(NT3) 및 제8 트랜지스터(NT4)는 노드(ND)에 접지 전압을 제공할 수 있고, 노드(ND)의 전압 레벨은 제2 논리 레벨일 수 있다. 제1 출력 신호(SIG1)의 전압 레벨이 제2 논리 레벨인 경우, 제1 트랜지스터(PT1) 및 제2 트랜지스터(PT2)는 노드(ND)에 전원 전압을 제공할 수 있고, 노드(ND)의 전압 레벨은 제1 논리 레벨일 수 있다.
글리치 프리 회로(30)는 반전된 입력 클럭 신호(CLKINB)의 전압 레벨이 제1 논리 레벨인 경우, 즉 입력 클럭 신호(CLKIN)의 전압 레벨이 제2 논리 레벨인 경우, 제2 출력 신호(SIG2)의 전압 레벨에 따라 노드(ND)의 전압 레벨을 결정할 수 있다. 제2 출력 신호(SIG2)의 전압 레벨이 제1 논리 레벨인 경우, 제5 트랜지스터(NT1) 및 제6 트랜지스터(NT2)는 노드(ND)에 접지 전압을 제공할 수 있고, 노드(ND)의 전압 레벨은 제2 논리 레벨일 수 있다. 제2 출력 신호(SIG2)의 전압 레벨이 제2 논리 레벨인 경우, 제3 트랜지스터(PT3) 및 제4 트랜지스터(PT4)는 노드(ND)에 접지 전압을 제공할 수 있고, 노드(ND)의 전압 레벨은 제1 논리 레벨일 수 있다.
여기서, 제1 논리 레벨은 논리 하이일 수 있고 제2 논리 레벨은 논리 로우일 수 있다.
즉, 글리치 프리 회로(30)는 반전된 입력 클럭 신호(CLKINB)의 전압 레벨이 제2 논리 레벨인 경우, 즉 입력 클럭 신호(CLKIN)의 전압 레벨이 제1 논리 레벨인 경우, 반전된 제1 출력 신호(SIG1)를 노드(ND)로 출력할 수 있고, 반전된 입력 클럭 신호(CLKINB)의 전압 레벨이 제1 논리 레벨인 경우, 즉 입력 클럭 신호(CLKIN)의 전압 레벨이 제2 논리 레벨인 경우, 반전된 제2 출력 신호(SIG2)를 노드(ND)로 출력할 수 있다.
출력 회로(40)는 예를 들어 인버터(G0)로 구현될 수 있다. 인버터(G0)는 노드(ND)의 전압 레벨을 입력받고 반전된 전압 레벨을 갖는 출력 클럭 신호(CLKOUT)를 출력할 수 있다.
따라서 글리치 프리 회로(30) 및 출력 회로(40)에 의해 반전된 입력 클럭 신호(CLKINB)의 전압 레벨이 제2 논리 레벨인 경우, 즉 입력 클럭 신호(CLKIN)의 전압 레벨이 제1 논리 레벨인 경우, 제1 출력 신호(SIG1)가 출력 클럭 신호(CLKOUT)로 출력될 수 있고, 반전된 입력 클럭 신호(CLKINB)의 전압 레벨이 제1 논리 레벨인 경우, 즉 입력 클럭 신호(CLKIN)의 전압 레벨이 제2 논리 레벨인 경우, 제2 출력 신호(SIG2)가 출력 클럭 신호(CLKOUT)로 출력될 수 있다. 이하 도 5를 참조하여 자세히 설명한다.
도 4는 몇몇 실시예들에 따른 반도체 회로의 회로도이다. 설명의 편의 상 도 1 내지 도 3을 참조하여 설명한 것과 다른 점을 중심으로 설명한다.
도 4를 참조하면, 몇몇 실시예들에 따른 반도체 회로(2)는 파형 생성기(60)를 더 포함할 수 있다.
파형 생성기(60)는 입력 클럭 신호(CLKIN)를 입력받아 제1 입력 데이터(DATA1) 및 제2 입력 데이터(DATA2)를 출력할 수 있다. 파형 생성기(60)는 입력 클럭 신호(CLKIN)를 분주하여 제1 입력 데이터(DATA1) 및 제2 입력 데이터(DATA2)를 출력할 수 있다. 예를 들어, 제1 입력 데이터(DATA1)의 주기 및 제2 입력 데이터(DATA2)의 주기는 입력 클럭 신호(CLKIN)의 주기의 약 N배(N은 자연수)일 수 있다.
도 5는 몇몇 실시예들에 따른 반도체 회로의 동작을 설명하기 위한 타이밍도이다.
도 1 내지 도 5를 참조하면, 제1 입력 데이터(DATA1) 및 제2 입력 데이터(DATA2)는 입력 클럭 신호(CLKIN)가 분주된 데이터로 스큐(skew)를 포함할 수 있다. 제1 입력 데이터(DATA1) 및 제2 입력 데이터(DATA2)는 입력 클럭 신호(CLKIN)가 2분주된 데이터일 수 있다. 제1 입력 데이터(DATA1)의 주기 및 제2 입력 데이터(DATA2)의 주기는 입력 클럭 신호(CLKIN)의 주기(W)의 약 2배일 수 있다.
제1 입력 데이터(DATA1) 및 제2 입력 데이터(DATA2)는 서로 동일한 파형을 가질 수 있다. 제1 입력 데이터(DATA1) 및 제2 입력 데이터(DATA2)의 듀티비는 약 50%일 수 있다. 제1 입력 데이터(DATA1) 및 제2 입력 데이터(DATA2)는 파형 생성기(60)로부터 생성될 수 있으나 이에 제한되는 것은 아니다.
제1 플립 플롭(10)은 반전된 입력 클럭 신호(CLKINB)의 라이징 엣지 시점(T1, T3, T5, T7, T9)에서 트리거되어 제1 입력 데이터(DATA1)를 제1 출력 신호(SIG1)로 출력할 수 있다. 제1 플립 플롭(10)은 제1 입력 데이터(DATA1)를 반전된 입력 클럭 신호(CLKINB)의 주기의 약 1/2배만큼 지연시켜 제1 출력 신호(SIG1)를 출력할 수 있다. 제1 플립 플롭(10)은 반전된 입력 클럭 신호(CLKINB)에 응답하여 제1 출력 신호(SIG1)를 출력하므로, 제1 출력 신호(SIG1)의 스큐는 제1 입력 데이터(DATA1)의 스큐보다 다소 감소될 수 있다.
제2 플립 플롭(20)은 입력 클럭 신호(CLKIN)의 라이징 엣지 시점(T0, T2, T4, T6, T8)에서 트리거되어 제2 입력 데이터(DATA2)를 제2 출력 신호(SIG2)로 출력할 수 있다. 제2 플립 플롭(20)은 제2 입력 데이터(DATA2)를 입력 클럭 신호(CLKIN)의 주기의 약 1배만큼 지연시켜 제2 출력 신호(SIG2)를 출력할 수 있다. 제2 플립 플롭(20)은 입력 클럭 신호(CLKIN)에 응답하여 제2 출력 신호(SIG2)를 출력하므로, 제2 출력 신호(SIG2)의 스큐는 제2 입력 데이터(DATA2)의 스큐보다 다소 감소될 수 있다.
입력 클럭 신호(CLKIN)가 제1 논리 레벨이고 반전된 클럭 신호(CLKINB)가 제2 논리 레벨인 구간(T0-T1, T2-T3, T4-T5, T6-T7, T8-T9)에서, 제1 트랜지스터(PT1) 및 제8 트랜지스터(NT4)는 온될 수 있고, 제3 트랜지스터(PT3) 및 제6 트랜지스터(NT2)는 오프될 수 있다. 이 때 제1 출력 신호(SIG1)가 제2 논리 레벨인 경우, 제2 트랜지스터(PT2)가 온될 수 있고 제7 트랜지스터(NT3)가 오프될 수 있다. 이에 따라 노드(ND)에 전원 전압이 제공될 수 있다. 제1 출력 신호(SIG1)가 제1 논리 레벨인 경우, 제2 트랜지스터(PT2)가 오프될 수 있고 제7 트랜지스터(NT3)가 오프될 수 있다. 이에 따라 노드(ND)에 접지 전압이 제공될 수 있다이에 따라, 입력 클럭 신호(CLKIN)가 제1 논리 레벨이고 반전된 클럭 신호(CLKINB)가 제2 논리 레벨인 구간(T0-T1, T2-T3, T4-T5, T6-T7, T8-T9)에서, 노드(ND)의 신호는 반전된 제1 출력 신호(SIG1)일 수 있다.
입력 클럭 신호(CLKIN)가 제2 논리 레벨이고 반전된 클럭 신호(CLKINB)가 제1 논리 레벨인 구간(T1-T2, T3-T4, T5-T6, T7-T8)에서, 제1 트랜지스터(PT1) 및 제8 트랜지스터(NT4)는 오프될 수 있고, 제3 트랜지스터(PT3) 및 제6 트랜지스터(NT2)는 온될 수 있다. 이 때 제2 출력 신호(SIG2)가 제2 논리 레벨인 경우, 제4 트랜지스터(PT4)가 온될 수 있고 제5 트랜지스터(NT1)가 오프될 수 있다. 이에 따라 노드(ND)에 접지 전압이 제공될 수 있다. 제2 출력 신호(SIG2)가 제1 논리 레벨인 경우, 제4 트랜지스터(PT4)가 온될 수 있고 제5 트랜지스터(NT1)가 오프될 수 있다. 이에 따라 노드(ND)에 전원 전압이 제공될 수 있다.
출력 회로(40)는 노드(ND)의 신호를 반전하여 출력 클럭 신호(CLKOUT)를 출력할 수 있다. 이에 따라 출력 클럭 신호(CLKOUT)의 극성은 입력 클럭 신호(CLKIN)의 극성과 일치될 수 있고, 입력 클럭 신호(CLKIN))가 2분주되어 입력 클럭 신호(CLKIN))의 주기(W)의 2배의 주기(2W)를 갖는 출력 클럭 신호(CLKOUT)가 출력될 수 있다.
정리하면, 입력 클럭 신호(CLKIN)가 제1 논리 레벨이고 반전된 클럭 신호(CLKINB)가 제2 논리 레벨인 구간(T0-T1, T2-T3, T4-T5, T6-T7, T8-T9)에서, 제1 출력 신호(SIG1)가 출력 클럭 신호(CLKOUT)로 출력될 수 있다. 입력 클럭 신호(CLKIN)가 제1 논리 레벨이고 반전된 클럭 신호(CLKINB)가 제2 논리 레벨인 구간(T1-T2, T3-T4, T5-T6, T7-T8)에서, 제2 출력 신호(SIG2)가 출력 클럭 신호(CLKOUT)로 출력될 수 있다. 즉, 각각의 입력 클럭 신호(CLKIN)의 1/2 주기를 갖는 구간(T0-T1 내지 T8-T9)에서 제1 출력 신호(SIG1) 및 제2 출력 신호(SIG2) 중 스큐가 존재하지 않는 신호가 출력 클럭 신호(CLKOUT)로 출력될 수 있다. 따라서 몇몇 실시예들에 따른 반도체 회로는 라이징 엣지의 스큐 및 폴링 엣지(falling edge)의 스큐가 제거된 출력 클럭 신호(CLKOUT)를 출력할 수 있고 글리치를 방지할 수 있다.
또한 몇몇 실시예들에 따른 반도체 회로는 입력 클럭 신호(CLKIN), 반전된 입력 클럭 신호(CLKINB), 제1 출력 신호(SIG1) 및 제2 출력 신호(SIG2)의 전압 레벨에 게이팅되는 트랜지스터와 노드(ND)의 신호를 반전시키는 하나의 인버터(G0)만을 포함할 수 있다. 따라서 몇몇 실시예들에 따른 반도체 회로는 상기 4개의 신호에 의해서만 제어되며 논리 연산된 신호를 사용하지 않으므로 타이밍 제어가 보다 편리할 수 있다. 또한 보다 적은 수의 소자를 포함하므로 회로도의 복잡도가 감소될 수 있다.
도 6은 몇몇 실시예들에 따른 반도체 회로의 동작을 설명하기 위한 타이밍도이다. 설명의 편의 상 도 1 내지 도 5를 참조하여 설명한 것과 다른 점을 중심으로 설명한다.
도 1 내지 도 4 및 도 6을 참조하면, 제1 입력 데이터(DATA1) 및 제2 입력 데이터(DATA2)는 입력 클럭 신호(CLKIN)가 2분주된 데이터일 수 있다. 제1 입력 데이터(DATA1)의 주기 및 제2 입력 데이터(DATA2)의 주기는 입력 클럭 신호(CLKIN)의 주기(W)의 약 3배일 수 있다.
제1 입력 데이터(DATA1) 및 제2 입력 데이터(DATA2)는 서로 다른 파형을 가질 수 있다. 제1 입력 데이터(DATA1)의 듀비티 및 제2 입력 데이터(DATA2)의 듀티비는 서로 다를 수 있다. 제1 입력 데이터(DATA1) 및 제2 입력 데이터(DATA2)는 파형 생성기(60)로부터 생성될 수 있으나 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 반도체 회로는 각각의 입력 클럭 신호(CLKIN)의 1/2 주기를 갖는 구간(T0-T1 내지 T8-T9)에서 제1 출력 신호(SIG1) 및 제2 출력 신호(SIG2) 중 스큐가 존재하지 않는 신호가 출력 클럭 신호(CLKOUT)로 출력될 수 있다. 따라서 몇몇 실시예들에 따른 반도체 회로는 입력 클럭 신호(CLKIN)의 주기(W)의 3배의 주기(3W)를 갖고, 라이징 엣지의 스큐 및 폴링 엣지(falling edge)의 스큐가 제거된 출력 클럭 신호(CLKOUT)를 출력할 수 있다.
도 7은 몇몇 실시예들에 따른 반도체 회로를 설명하기 위한 블록도이다. 도 8은 도 7의 회로도이다. 설명의 편의 상 도 1 내지 도 6을 참조하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7 및 도 8을 참조하면, 몇몇 실시예들에 따른 반도체 회로는 글리치 프리 회로(30) 및 출력 회로(40) 사이에 배치된 키퍼 회로(50)를 더 포함할 수 있다.
키퍼 회로(50)는 반전된 입력 클럭 신호(CLKINB)의 전압 레벨이 다른 논리 레벨로 천이되는 경우 버퍼 역할을 할 수 있다. 예를 들어, 키퍼 회로(50)는 입력 클럭 신호(CLKIN)의 전압 레벨이 제1 논리 레벨에서 제2 논리 레벨로 천이되는 제1 시점과 입력 클럭 신호(CLKIN)의 천이에 따라 반전된 입력 클럭 신호(CLKINB)의 전압 레벨이 제2 논리 레벨에서 제1 논리 레벨로 천이되는 제2 시점이 다를 경우, 제1 시점과 제2 시점 사이에서 노드(ND)의 신호를 보정해줄 줄 수 있다.
몇몇 실시예들에 따른 반도체 회로에서 키퍼 회로(50)는 제9 내지 제12 트랜지스터(PT5, PT6, NT5, NT6)을 포함할 수 있다.
제9 트랜지스터(PT5)는 제2 출력 신호(SIG2)의 전압 레벨에 게이팅되어 제10 트랜지스터(PT6)에 전원 전압을 제공할 수 있다. 제10 트랜지스터(PT6)는 제9 트랜지스터(PT5)와 직렬로 연결되고 제1 출력 신호(SIG1)의 전압 레벨에 게이팅되어 노드(ND)에 전원 전압을 제공할 수 있다. 제9 및 제10 트랜지스터(PT5, PT6)는 제3 및 제4 트랜지스터(PT3, PT4)와 병렬로 연결될 수 있다.
제12 트랜지스터(NT6)는 제2 출력 신호(SIG2)의 전압 레벨에 게이팅되어 제11 트랜지스터(NT5)에 접지 전압을 제공할 수 있다. 제11 트랜지스터(NT5)는 제12 트랜지스터(NT6)와 직렬로 연결되고 제1 출력 신호(SIG1)의 전압 레벨에 게이팅되어 노드(ND)에 접지 전압을 제공할 수 있다. 제11 및 제12 트랜지스터(NT5, NT6)는 제7 및 제8 트랜지스터(NT3, NT4)와 병렬로 연결될 수 있다.
몇몇 실시예들에서 제9 및 제10 트랜지스터(PT5, PT6)와 제11 및 제12 트랜지스터(NT5, NT6)는 서로 다른 타입의 트랜지스터일 수 있다. 예를 들어, 제9 및 제10 트랜지스터(PT5, PT6)는 P 타입 트랜지스터일 수 있고, 제11 및 제12 트랜지스터(NT5, NT6)는 N 타입 트랜지스터일 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 회로의 회로도이다. 설명의 편의 상 도 1 내지 도 8을 참조하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9를 참조하면, 몇몇 실시예들에 따른 반도체 회로(3)는 출력 회로를 포함하지 않을 수 있다. 이에 따라 반도체 회로(3)는 입력 클럭 신호(CLKIN)의 극성과 다른 반전된 출력 클럭 신호(CLKOUTN)를 출력할 수 있다.
도 10은 도 9는 몇몇 실시예들에 따른 반도체 회로의 회로도이다. 도 11은 도 10의 반도체 회로의 동작을 설명하기 위한 도면이다. 설명의 편의 상 도 1 내지 도 8을 참조하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10을 참조하면, 몇몇 실시예들에 따른 반도체 회로(4)에서 제1 플립 플롭(10) 및 제2 플립 플롭(20)은 리셋 단자와 셋 단자를 포함할 수 있다.
도 11을 참조하면, 제1 플립 플롭(10)은 셋 신호를 입력받을 수 있고, 제2 플립 플롭(20)은 리셋 신호를 입력받을 수 있다.
제1 플립 플롭(10)은 셋 신호에 응답하여 전압 레벨이 제1 논리 레벨(H)인 제1 출력 신호(SIG1)를 출력할 수 있다. 제2 플립 플롭(20)은 리셋 신호에 응답하여 전압 레벨이 제2 논리 레벨(L)인 제2 출력 신호(SIG2)를 출력할 수 있다. 이에 따라, 제2, 제5, 제10 및 제12 트랜지스터(PT2, NT1, PT6, NT6)는 오프될 수 있고, 제4, 제7, 제9 및 제11 트랜지스터(PT4, NT3, PT5, NT5)는 온될 수 있다. 따라서 입력 클럭 신호(CLKIN)의 전압 레벨에 따라 제3 및 제8 트랜지스터(PT3, NT4)의 온오프가 제어되고 노드(ND)의 전압 레벨이 결정될 수 있다. 입력 클럭 신호(CLKIN)가 제1 논리 레벨인 경우 제8 트랜지스터(NT4)가 온되고 노드(ND)에 접지 전압이 제공될 수 있다. 입력 클럭 신호(CLKIN)가 제2 논리 레벨인 경우 제3 트랜지스터(PT3)가 온되고 노드(ND)에 전원 전압이 제공될 수 있다. 따라서 반도체 회로(4)는 입력 클럭 신호(CLKIN)를 바이패스하여 출력 클럭 신호(CLKOUT)로 출력할 수 있다.
도 12는 몇몇 실시예들에 따른 반도체 회로를 포함하는 반도체 집적회로 장치를 나타내는 블록도이다.
도 12를 참조하면, 몇몇 실시예들에 따른 반도체 회로(100)는 반도체 회로(110) 및 로직 회로(120)를 포함할 수 있다.
반도체 회로(110)는 입력 클럭 신호(CLKIN)를 입력 받아 출력 클럭 신호(CLKOUT)를 출력할 수 있다. 반도체 회로(110)는 앞서 설명한 몇몇 실시예들에 따른 반도체 회로 중 어느 하나일 수 있다.
로직 회로(120)는 반도체 회로(110)로부터 출력된 출력 클럭 신호(CLKOUT)를 입력 받을 수 있다. 로직 회로(120)는 출력 클럭 신호(CLKOUT)에 기초하여 동작할 수 있다.
로직 회로(120)는 복수의 로직 회로들을 포함할 수 있다. 복수의 로직 회로들은 반도체 회로(110)로부터 각각 출력 클럭 신호(CLKOUT)를 입력 받아 출력 클럭 신호(CLKOUT)에 기초하여 동작할 수 있다. 각각의 출력 클럭 신호(CLKOUT)는 서로 다른 클럭 신호일 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 회로를 포함하는 SoC 시스템의 블록도이다.
도 13을 참조하면, 몇몇 실시예들에 따른 반도체 회로를 포함하는 SoC 시스템(1000)은 어플리케이션 프로세서(1001) 및 DRAM(1060)을 포함할 수 있다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 몇몇 실시예들에 따른 반도체 회로 중 어느 하나를 채용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 제1 플립 플롭 20: 제2 플립 플롭
30: 글리치 프리 회로 40: 출력 회로
50: 키퍼 회로 60: 파형 생성기

Claims (10)

  1. 반전된 입력 클럭 신호에 응답하여 제1 입력 데이터를 제1 출력 신호로 출력하는 제1 플립 플롭;
    입력 클럭 신호에 응답하여 제2 입력 데이터를 제2 출력 신호로 출력하는 제2 플립 플롭;
    상기 반전된 입력 클럭 신호, 상기 입력 클럭 신호, 상기 제1 출력 신호 및 상기 제2 출력 신호를 입력받고, 상기 반전된 입력 클럭 신호, 상기 입력 클럭 신호, 상기 제1 출력 신호 및 상기 제2 출력 신호에 기초하여 노드의 전압 레벨을 결정하는 글리치 프리 회로; 및
    상기 글리치 프리 회로에 의해 결정된 상기 노드의 전압 레벨을 반전한 출력 클럭 신호를 출력하는 인버터를 포함하고,상기 글리치 프리 회로는, 상기 제1 출력 신호, 상기 제2 출력 신호, 상기 반전된 입력 클럭 신호 및 상기 입력 클럭 신호의 전압 레벨에 게이팅되는 트랜지스터만을 포함하는 반도체 회로.
  2. 제 1항에 있어서,
    상기 입력 클럭 신호의 전압 레벨이 제2 논리 레벨인 경우, 상기 제2 출력 신호의 전압 레벨이 제2 논리 레벨이면 상기 노드의 전압 레벨은 제1 논리 레벨이고, 상기 제2 출력 신호의 전압 레벨이 상기 제1 논리 레벨이면 상기 노드의 전압 레벨은 제2 논리 레벨이고,
    상기 반전된 입력 클럭 신호의 전압 레벨이 상기 제2 논리 레벨인 경우, 상기 제1 출력 신호의 전압 레벨이 제2 논리 레벨이면 상기 노드의 전압 레벨은 상기 제1 논리 레벨이고, 상기 제1 출력 신호의 전압 레벨이 상기 제1 논리 레벨이면 상기 노드의 전압 레벨은 제2 논리 레벨인 반도체 회로.
  3. 제 1항에 있어서,
    상기 입력 클럭 신호에 기초하여 상기 제1 입력 데이터 및 상기 제2 입력 데이터를 출력하는 파형 생성기를 더 포함하는 반도체 회로.
  4. 제 3항에 있어서,
    상기 파형 생성기는 상기 입력 클럭 신호를 분주하여 상기 제1 입력 데이터 및 상기 제2 입력 데이터를 출력하고,
    상기 제1 입력 데이터의 주파수 및 상기 제2 입력 데이터의 주파수는 상기 입력 클럭 신호의 주파수의 N 배(N은 자연수)이고,
    상기 제1 입력 데이터의 듀티비 및 상기 제2 입력 데이터의 듀티비는 서로 동일한 반도체 회로.
  5. 제 3항에 있어서,
    상기 파형 생성기는 상기 입력 클럭 신호를 분주하여 상기 제1 입력 데이터 및 상기 제2 입력 데이터를 출력하고,
    상기 제1 입력 데이터의 주파수 및 상기 제2 입력 데이터의 주파수는 상기 입력 클럭 신호의 주파수의 N 배(N은 자연수)이고,
    상기 제1 입력 데이터의 듀티비 및 상기 제2 입력 데이터의 듀티비는 서로 다른 반도체 회로.
  6. 반전된 입력 클럭 신호에 응답하여 제1 입력 데이터를 제1 출력 신호로 출력하는 제1 플립 플롭;
    입력 클럭 신호에 응답하여 제2 입력 데이터를 제2 출력 신호로 출력하는 제2 플립 플롭;
    노드에 전원 전압을 제공하고, 서로 직렬로 연결된 제1 트랜지스터 및 제2 트랜지스터;
    상기 제1 트랜지스터 및 제2 트랜지스터와 병렬로 연결되어 상기 노드에 상기 전원 전압을 제공하고, 서로 직렬로 연결된 제3 트랜지스터 및 제4 트랜지스터;
    상기 노드에 접지 전압을 제공하고, 서로 직렬로 연결된 제5 트랜지스터 및 제6 트랜지스터;
    상기 제5 트랜지스터 및 제6 트랜지스터와 병렬로 연결되어 상기 노드에 상기 접지 전압을 제공하고, 서로 직렬로 연결된 제7 트랜지스터 및 제8 트랜지스터; 및
    상기 노드에 연결되어 상기 노드의 전압 레벨을 반전한 출력 클럭 신호를 출력하는 인버터를 포함하고,
    상기 제1 트랜지스터 및 상기 제6 트랜지스터는 상기 반전된 입력 클럭 신호의 전압 레벨에 게이팅되고,
    상기 제2 트랜지스터 및 상기 제7 트랜지스터는 상기 제1 입력 데이터의 전압 레벨에 게이팅되고,
    상기 제3 트랜지스터 및 상기 제8 트랜지스터는 상기 입력 클럭 신호의 전압 레벨에 게이팅되고,
    상기 제4 트랜지스터 및 상기 제5 트랜지스터는 상기 제2 입력 데이터의 전압 레벨에 게이팅되는 반도체 회로.
  7. 제 6항에 있어서,
    상기 제1 플립 플롭은 셋 단자에 입력되는 셋 신호에 응답하여 상기 제1 출력 신호의 전압 레벨을 제1 논리 레벨로 셋하고,
    상기 제2 플립 플롭은 리셋 단자에 입력되는 리셋 신호에 응답하여 상기 제2 출력 신호의 전압 레벨을 제2 논리 레벨로 리셋하고,
    상기 출력 클럭 신호의 전압 레벨은 상기 입력 클럭 신호의 전압 레벨인 반도체 회로.
  8. 제 7항에 있어서,
    상기 입력 클럭 신호의 전압 레벨이 상기 제1 논리 레벨이면, 상기 제3 트랜지스터 및 상기 제4 트랜지스터가 상기 노드에 상기 전원 전압을 제공하고, 상기 입력 클럭 신호의 전압 레벨이 상기 제2 논리 레벨이면, 상기 제7 트랜지스터 및 제8 트랜지스터가 상기 노드에 상기 접지 전압을 제공하여, 상기 출력 클럭 신호의 전압 레벨은 상기 입력 클럭 신호의 전압 레벨인 반도체 회로.
  9. 제 6항에 있어서,
    상기 제3 트랜지스터 및 제4 트랜지스터와 병렬로 연결되어 상기 노드에 상기 전원 전압을 제공하고, 서로 직렬로 연결된 제9 트랜지스터 및 제10 트랜지스터와,
    상기 노드에 상기 접지 전압을 제공하고 서로 직렬로 연결된 제11 트랜지스터 및 제12 트랜지스터를 더 포함하고,
    상기 제10 트랜지스터 및 제11 트랜지스터는 상기 제1 출력 신호의 전압 레벨에 게이팅되고,
    상기 제9 트랜지스터 및 제12 트랜지스터는 상기 제2 출력 신호의 전압 레벨에 게이팅되는 반도체 회로.
  10. 반전된 입력 클럭 신호에 응답하여 제1 입력 데이터를 제1 출력 신호로 출력하는 제1 플립 플롭;
    입력 클럭 신호에 응답하여 제2 입력 데이터를 제2 출력 신호로 출력하는 제2 플립 플롭;
    상기 반전된 입력 클럭 신호의 전압 레벨이 제1 논리 레벨인 경우 상기 제2 출력 신호의 전압 레벨에 기초하여 노드의 전압 레벨을 결정하고, 상기 반전된 입력 클럭 신호의 전압 레벨이 제2 논리 레벨인 경우 상기 제1 출력 신호의 전압 레벨에 기초하여 상기 노드의 전압 레벨을 결정하는 글리치 프리 회로; 및
    상기 결정된 노드의 전압 레벨을 반전한 출력 클럭 신호를 출력하는 인버터를 포함하는 반도체 회로.
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