KR100476394B1 - 글리치를제거한낸드게이트 - Google Patents

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Abstract

본 발명은 전자회로 기술에 관한 것으로, 특히 낸드 게이트 회로에 관한 것이다. 본 발명은 입력신호의 타이밍 미스매치에 의해 생성된 글리치 신호를 효율적으로 제거할 수 있는 낸드 게이트를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 전원 전압단과 출력단 사이에 서로 병렬로 연결되며, 제1 및 제2 입력신호에 응답하여 상기 출력단을 풀업시키기 위한 제1 및 제2 PMOS 트랜지스터; 상기 출력단과 접지 전압단 사이에 직렬로 연결되며, 상기 제1 및 제2 입력신호에 응답하여 상기 출력단을 풀다운시키기 위한 제1 및 제2 NMOS 트랜지스터; 및 상기제2 및 제1 입력신호에 응답하여 상기 제1 및 제2 입력신호를 자신의 문턱전압 만큼 전압 강하시켜 상기 제1 및 제2 NMOS 트랜지스터의 게이트에 인가하기 위한 제3및 제4 NMOS 트랜지스터를 구비하는 낸드 게이트가 제공된다.

Description

글리치를 제거한 낸드 게이트
본 발명은 전자회로 기술에 관한 것으로, 특히 낸드 게이트 회로에 관한 것이다.
논리 연산을 수행하는 회로 동작에서 신호의 타이밍 미스매치에 의한 글리치 신호가 자주 발생하게 되는데, 이에 대해 낸드 게이트로 이루어진 디코더를 한 예로 들어 글리치 신호 발생에 대해 설명한다.
먼저, 다수개의 낸드 게이트를 사용하는 디코더는 각 단계별로 두 개의 입력신호(input1, input2)에 4가지 경우의 데이터를 입력하여, 디코딩한 총 4개의 출력신호(out1 또는 out2)를 내보낸다. 이러한 디코더의 입력 데이터에 따른 출력 데이터에 대한 표가 도 1에 도시되어 있다.
도 2는 낸드 게이트를 사용하는 종래의 디코더 회로로서, 입력신호(input1 및 input2)에 응답하여 출력신호(out1)를 풀업하는, 전원 전압과 출력 노드 간에 병렬로 연결된 2개의 피모스트랜지스터(P1, P2)와, 입력신호(input1 및 input2)에 응답하여 출력신호(out1)를 풀다운하는, 출력 노드와 접지 전원 간에 차례로 직렬 연결된 2개의 피모스트랜지스터(P1, P2)로 이루어지는 통상적인 낸드 게이트이다.
이러한 종래의 디코더 동작은 도 3의 시뮬레이션 파형도에 잘 도시되어 있다. 이를 참조하여 살펴보면, 종래의 디코더 동작 중 도 1의 단계 2에서 단계 3으로 넘어가는 순간에 두 입력신호 모두가 "하이" 인 2nsec 동안의 타이밍 미스매치가 발생하면서, 도 3에서 보여지듯 출력 신호(out1)에 60.1nsec에서 63.1nsec의 순간적인 글리치 신호(30)가 생성되고, 이 글리치 신호로 인한 약 3nsec 정도의 딜레이가 발생함을 알 수 있다.
이러한 글리치 문제를 해결하기 위해 제안된 디코더는 각 입력 신호에 게이트 딜레이를 사용한 것으로서, 이 디코더는 시뮬레이션 상에서의 타이밍 미스매치는 방지할 수 있었으나, 실제 디바이스 동작 상에서 정확히 타이밍 미스매치를 방지할 수 있는 지에 대해서는 검증되지 않았다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 입력신호의 타이밍 미스매치에 의해 생성된 글리치 신호를 효율적으로 제거할 수 있는 낸드 게이트를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 전원 전압단과 출력단 사이에 서로 병렬로 연결되며, 제1 및 제2 입력신호에 응답하여 상기 출력단을 풀업시키기 위한 제1 및 제2 PMOS 트랜지스터; 상기 출력단과 접지 전압단 사이에 직렬로 연결되며, 상기 제1 및 제2 입력신호에 응답하여 상기 출력단을 풀다운 시키기 위한 제1 및 제2 NMOS 트랜지스터; 및 상기 제2 및 제1 입력신호에 응답하여 상기 제1 및 제2 입력신호를 자신의 문턱전압 만큼 전압 강하시켜 상기 제1 및제2 NMOS 트랜지스터의 게이트에 인가하기 위한 제3 및 제4 NMOS 트랜지스터를 구비하는 낸드 게이트가 제공된다.
본 발명의 타이밍 미스매치 시에 발생하는 글리치 신호 방지에 대해 타이밍미스매치가 발생하는 논리 회로부 중 특히 낸드 게이트로 이루어진 디코더를 일실시예로 하여 본 발명을 설명한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.
도 4는 낸드 게이트를 사용하는 본 발명의 디코더 회로로서, 전원 전압과 출력 노드 간에 병렬 연결된 2개의 피모스트랜지스터(P3, P4)로 구성되어 입력신호(input1 및 input2)에 응답하여 출력신호(out2)를 풀업하는 풀업부(40), 2개의 엔 모스트랜지스터(N3, N5)로 구성되어 타이밍 미스매치 시의 글리치 신호를 방지하는 글리치 방지부(42) 및 출력 노드와 접지 전원 간에 차례로 직렬 연결된 2개의 엔모스트랜지스터(N4, N6)로 구성되어 출력신호(out2)를 풀다운하는 풀다운부(44)로 이루어진다. 글리치 방지부(42)의 엔모스트랜지스터(N5)는 게이트로 입력신호(input1)와 트랜지스터(N3)의 소스가 연결되고, 소스는 입력신호(input2)에 연결되고, 드레인은 엔모스트랜지스터(N3)의 게이트와 풀다운부(44)의 엔모스트랜지스터(N6)의 게이트에 연결된다. 또한, 글리치 방지부(42)의 엔모스트랜지스터(N3)는 게이트로 엔모스트랜지스터(N5)의 드레인과 풀다운부(44)의 엔모스트랜지스터(N6)의 게이트가 연결되고, 소스는 입력신호(input1)와 트랜지스터(N5)의 게이트와 연결되고, 드레인은 풀다운부(44)의 엔모스트랜지스터(N4)의 게이트에 연결된다.
도 4 및 본 발명의 시뮬레이션 파형도인 도 5를 참조하여, 글리치 방지 동작을 살펴본다.
글리치 방지부(42)의 엔모스트랜지스터(N5)는 "하이" 값의 입력신호(input1)에 의해 소스인 입력신호(input2)의 "하이"값을 문턱 전압만큼 강하시킨 후 노드 b로 출력 후 엔모스트랜지스터(N3, N6)의 입력으로 작용하는데 노드 b의 "하이" 펄스에 의해 풀다운부(44)의 엔모스트랜지스터(N6)는 "로우" 데이터를 노드 c로 출력하고, 글리치 방지부(42)의 엔모스트랜지스터(N3)는 입력신호(input1)의 "하이" 데이터를 문턱 전압만큼 강하시킨 후 노드 a로 출력한다.
글리치 방지부(42)의 엔모스트랜지스터(N5)를 통해 문턱 전압만큼 강하된 노드 b와 엔모스트랜지스터(N3)를 통해 문턱 전압만큼 강하된 노드 a를 입력으로 받는 풀다운부(44)의 엔모스트랜지스터(N6) 및 엔모스트랜지스터(N4)는 접지전원 값을 노드 d로 출력하지만, 전압 강하에 의한 딜레이로 약한 "로우" 펄스를 갖게 되어 출력신호(out2)에서는 거의 글리치가 사라지게 된다.
결국 2nsec의 짧은 입력 "하이" 에서는 엔모스트랜지스터(N3) 및 엔모스트랜지스터(N5)의 영향으로 노드 a, 노드 b의 전압 레벨이 낮아지게 되고, 엔모스트랜지스터(N4) 및 엔모스트랜지스터(N5)의 "로우" 데이터 전달시 게이트-소스 전압이 작아 딜레이의 영향으로 출력신호(out2)에서는 거의 글리치가 사라진다.
본 발명은 본 발명의 일실시예인 디코더 회로 뿐 아니라 타이밍 미스매치가 우려되는 모든 회로에 적용이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 엔모스트랜지스터로 구성된 글리치 방지회로를 추가하여, 타이밍 미스매치로 인해 야기되는 글리치 신호를 효과적으로 제거하고 또한 글리치로 인한 딜레이도 방지할 수 있다.
도 1은 다수개의 낸드 게이트를 사용하는 디코더의 입력 데이터에 따른 출력 데이터에 대한 표.
도 2는 낸드 게이트를 사용하는 종래의 디코더 회로도.
도 3은 종래의 디코더에 대한 시뮬레이션 파형도.
도 4는 낸드 게이트를 사용하는 본 발명의 디코더 회로도.
도 5는 본 발명의 시뮬레이션 파형도.
* 도면의 주요 부분에 대한 설명
40 : 풀업부 42 : 글리치 방지부
44 : 풀다운부

Claims (1)

  1. 전원 전압단과 출력단 사이에 서로 병렬로 연결되며, 제1 및 제2 입력신호에 응답하여 상기 출력단을 풀업시키기 위한 제1 및 제2 PMOS 트랜지스터;
    상기 출력단과 접지 전압단 사이에 직렬로 연결되며, 상기 제1 및 제2 입력신호에 응답하여 상기 출력단을 풀다운시키기 위한 제1 및 제2 NMOS 트랜지스터; 및
    상기 제2 및 제1 입력신호에 응답하여 상기 제1 및 제2 입력신호를 자신의 문턱전압 만큼 전압 강하시켜 상기 제1 및 제2 NMOS 트랜지스터의 게이트에 인가하기 위한 제3 및 제4 NMOS 트랜지스터
    를 구비하는 낸드 게이트.
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