KR940022990A - 과전압 허용 출력 버퍼 회로 - Google Patents

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Abstract

3상태 출력 버퍼 회로는 이러한 3상태 출력 버퍼 회로의 내부고전위 전력레일 보다 큰 전압레벨을 갖는 공통버스상의 전압신호로 부터의 과전압 보호기능을 제공한다. 고전위 레벨의 의사(擬似) 레일(PV)은 P채널 풀업 출력 트랜지스터(P4)의 N웰에 연결되어 있다. 비교기 회로(P5,P6)는 출력(VOUT)에 상기 의사 레일(PV)을 연결시킨다. 상기 비교기 회로인 통과 게이트(P5,P6)는 VOUTVCC인 경우 고전위 전력레일(VCC)에 상기 의사레일(PV)을 연결시키고 VOUTVCC)인 경우 출력(VOUT)에 상기 의사레일(PV)을 연결시키도록 구성되어 있다. 피드백 트랜지스터(P1)는 상기 풀업 출력 트랜지스터(P4)의 제어 게이트 노드에 존재하는 3상태 출력 버퍼 회로의 내부노드에 상기 의사레일(PV)을 연결시킨다. 상기 피드백 트랜지스터(P1)제어 게이트 노드는 3상태 동작모드시 상기 피드백 트랜지스터(P1)을 턴온시키고 상기 풀업 출력 트랜지스터(P4)를 오프상태로 유지하도록 3상태이너블 입력(EN)에 연결되어 있다. 적어도 하나의 N채널 풀업 트랜지스터(N1,N2)는, 상기 고전위 전력레일 (VCC) 및 상기 내부 노드에 걸린 과전압을 분리시키도록 고전위 전력레일(VCC) 및 상기 풀업 출력 트랜지스터(P4)의 제어 게이트 노드사이에 연결되어 있다. 상기 N채널 풀업 트랜지스터(N1,N2)는 상기 P채널 풀업 트랜지스터의 턴온 전압 한계(VTP)의 절대값보다 작은 턴온 전압 한계(VTN)를 지니도록 선택된다. 풀다운 향상 회로(P2,P3)는 상기 의사레일(PV)의 전위레벨(VCC)로 제어 게이트 노드를 풀업시키도록 풀다운 출력 트랜지스터(N6)의 제어 게이트 노드 및 상기 의사레일(PV) 사이에 연결되어 있다.

Description

과전압 허용 출력 버퍼 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 과전압 보호기능을 갖는 신규한 3상태 출력 버퍼 회로에 대한 개략적인 회로 다이어그램.

Claims (1)

  1. 논리 고(high) 및 저(low) 전위 레벨의 입력신호를 수신하는 데이타 입력(VIN), 출력(VOUT) 및 고전위 전력레일(VCC) 사이에 연결된 P 채널 N웰 풀업 출력 트랜지스터(P4), 및 공통버스상에 출력신호를 구동시키도록 상기 출력(VOUT) 및 저전위 전력레일(GND) 사이에 연결되 ㄴ풀다운 출력 트랜지스터(N6)를 지니며, 상기 출력 (VOUT)에서 3상태 동작모드를 구현하도록 3상태 이네이블 입력(EN,ENB)을 지니는 3상태 출력 버퍼회로에 있어서, P채널 풀업 출력 트랜지스터(P6)의 N웰에 연결되어 있는 고전위 레벨의 의사(擬似) 레일(PV), 상기 의사레일(PV)을 상기 출력(VOUT)에 연결시키는 비교기 회로(P5,P6)로서, 상기 출력(VOUT)에 걸린 전압레벨이 상기 고전위 전력레일이 상기 고전위 전력레일의 전력레벨보다 작을 경우(VOUTVCC) 상기 고전위 레일(VCC)에 상기 의사레일(PV)을 연결시키고, 상기 출력에 걸린 전압레벨이 상기 고전위 전력레일의 전압보다 클 경우(VOUTVCC) 상기 출력(VOUT)에 상기 의사레일(PV)을 연결시키도록 구성되어 있는 통과 게이트(P5,P6)을 포함하는 비교기 회로(P5,P6), 상기 풀업 출력 트랜지스터(P4)의 제어 게이트 노드에 있는 3상태 출력 버퍼 회로의 내부에 상기 의사레일(PV)을 연결시키는 피드백 트랜지스터(P1)로서, 3상태 동작모드시 피드백 트랜지스터(P1)를 턴온시키고 상기 풀업 출력 트랜지스터(P4)를 오프상태로 유지하도록 3상태 이네이블 입력(EN)에 연결되어 있는 제어 게이트 노드를 지니는 피드백 트랜지스터(P1), 및 상기 고전위 전력레일(VCC)과 상기 내부노드에 걸린 과전압을 분리시키도록 상기 고전위 전력에일(VCC) 및 상기 풀업 출력 트랜지스터(P4)의 제어 게이트 노드사이에 연결되어 있는 적어도 하나의 N채널 풀업 트랜지스터(N1,N2)로서, 상기 입력(VIN)에 연결되어 있는 제어 게이트 노들르 지니며, 상기 출력(VOUT)에서 저전위 레벨신호가 구동되는 경우 상기 풀업 출력 트랜지스터(P4)의 턴오프를 향사시키기 위해 P채널 풀업 트랜지스터의 턴온 전압 한계(VIP)의 절대값보다 작은 비교적 작은 턴온 전압 한계(VTN)(VTN |VTP|)를 지니도록 선택되는 것을 특징으로 하는 적어도 하나의 N채널 풀업 트랜지스터(N1,N2)를 포함하며, 출력(VOUT)에 걸린 고전위 전력레일 저압레벨(VCC)보다 큰 과전압을 허용하는 개선된 3상태 출력 버퍼 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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