JP3441238B2 - 出力回路 - Google Patents
出力回路Info
- Publication number
- JP3441238B2 JP3441238B2 JP13676795A JP13676795A JP3441238B2 JP 3441238 B2 JP3441238 B2 JP 3441238B2 JP 13676795 A JP13676795 A JP 13676795A JP 13676795 A JP13676795 A JP 13676795A JP 3441238 B2 JP3441238 B2 JP 3441238B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- power supply
- source
- drain
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 32
- 230000003071 parasitic effect Effects 0.000 description 13
- 230000005540 biological transmission Effects 0.000 description 11
- 239000000758 substrate Substances 0.000 description 11
- MZAGXDHQGXUDDX-JSRXJHBZSA-N (e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/C(N)=O MZAGXDHQGXUDDX-JSRXJHBZSA-N 0.000 description 7
- 101150110971 CIN7 gene Proteins 0.000 description 7
- 101150110298 INV1 gene Proteins 0.000 description 7
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 5
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 4
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 4
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 4
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 4
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 4
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 4
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 4
- 238000007599 discharging Methods 0.000 description 2
- -1 NOR2 Chemical compound 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路におい
て信号を出力する出力回路に関する。
て信号を出力する出力回路に関する。
【０００２】
【従来の技術】図２５はこの種の従来の出力回路を２電
源で駆動する際のアプリケ−ションの典型的な接続の一
例を示す回路図である。図において、出力回路５１は入
力信号ＩＮに応じた信号を発生し、出力回路５２はこの
出力回路５１の出力信号に応じて信号ＯＵＴを発生す
る。信号ライン５３には出力回路５１からの出力信号が
供給力され、この信号ライン５３は上記出力回路５２の
入力端子に接続されている。上記両出力回路５１、５２
は、それぞれ入力端子への信号に応じて出力の状態が決
まる。例えば、出力回路５１では入力信号ＩＮに応じ
て、信号ライン５３の状態が決まる。また、信号ライン
５３は、出力回路５１の出力信号の伝搬反射を防ぐため
に、抵抗５４で終端されている。なお、ここで、上記出
力回路５１、５２には電源電位Ｖｃｃが供給されている
が、出力回路５１の電源端子はスイッチＳＷによって、
Ｖｃｃまたは接地電位のどちらかの電位が選択的に供給
可能にされている。そして、図２５の例では、スイッチ
ＳＷによって接地電位が選択されている。なお、出力回
路５１内では、ダイオ−ド５５が図示の極性で電源と出
力端子との間に挿入されている。
源で駆動する際のアプリケ−ションの典型的な接続の一
例を示す回路図である。図において、出力回路５１は入
力信号ＩＮに応じた信号を発生し、出力回路５２はこの
出力回路５１の出力信号に応じて信号ＯＵＴを発生す
る。信号ライン５３には出力回路５１からの出力信号が
供給力され、この信号ライン５３は上記出力回路５２の
入力端子に接続されている。上記両出力回路５１、５２
は、それぞれ入力端子への信号に応じて出力の状態が決
まる。例えば、出力回路５１では入力信号ＩＮに応じ
て、信号ライン５３の状態が決まる。また、信号ライン
５３は、出力回路５１の出力信号の伝搬反射を防ぐため
に、抵抗５４で終端されている。なお、ここで、上記出
力回路５１、５２には電源電位Ｖｃｃが供給されている
が、出力回路５１の電源端子はスイッチＳＷによって、
Ｖｃｃまたは接地電位のどちらかの電位が選択的に供給
可能にされている。そして、図２５の例では、スイッチ
ＳＷによって接地電位が選択されている。なお、出力回
路５１内では、ダイオ−ド５５が図示の極性で電源と出
力端子との間に挿入されている。
【０００３】ところで、上記両出力回路５１、５２とし
てＣＭＯＳ構成のものを使用した場合、図２６に示すよ
うにその出力段にはＰチャネル及びＮチャネルＭＯＳト
ランジスタ６１、６２が設けられる。従って、信号ライ
ン５３には、ＰチャネルＭＯＳトランジスタ６１のＰ型
ドレイン拡散層と、ＮチャネルＭＯＳトランジスタ６２
のＮ型ドレイン拡散層とが接続され、ＰチャネルＭＯＳ
トランジスタ６１のドレインとバックゲ−ト（基板）と
の間にはｐｎ接合ダイオ−ド６３が寄生的に形成されて
いる。そして、前記図２５中のダイオ−ド５５はこのｐ
ｎ接合ダイオ−ド６３を示したものであるいま、図２５
中の一方の出力回路５１の電源端子に接続されたスイッ
チＳＷが、図２５に示されているように接地電位を選択
している場合を考える。この時、抵抗５４に与えられて
いる電源電位Ｖｃｃと上記ダイオ−ド５５のビルトイン
電位Ｖｆとの間にＶｆ＜Ｖｃｃの関係が成立すると、上
記ダイオ−ド５５が順バイアス状態となり、図２５中に
示すように、抵抗５４とこのダイオ−ド５５及びスイッ
チＳＷを介してＶｃｃから接地電位に電流Ｉが流れてし
まう。
てＣＭＯＳ構成のものを使用した場合、図２６に示すよ
うにその出力段にはＰチャネル及びＮチャネルＭＯＳト
ランジスタ６１、６２が設けられる。従って、信号ライ
ン５３には、ＰチャネルＭＯＳトランジスタ６１のＰ型
ドレイン拡散層と、ＮチャネルＭＯＳトランジスタ６２
のＮ型ドレイン拡散層とが接続され、ＰチャネルＭＯＳ
トランジスタ６１のドレインとバックゲ−ト（基板）と
の間にはｐｎ接合ダイオ−ド６３が寄生的に形成されて
いる。そして、前記図２５中のダイオ−ド５５はこのｐ
ｎ接合ダイオ−ド６３を示したものであるいま、図２５
中の一方の出力回路５１の電源端子に接続されたスイッ
チＳＷが、図２５に示されているように接地電位を選択
している場合を考える。この時、抵抗５４に与えられて
いる電源電位Ｖｃｃと上記ダイオ−ド５５のビルトイン
電位Ｖｆとの間にＶｆ＜Ｖｃｃの関係が成立すると、上
記ダイオ−ド５５が順バイアス状態となり、図２５中に
示すように、抵抗５４とこのダイオ−ド５５及びスイッ
チＳＷを介してＶｃｃから接地電位に電流Ｉが流れてし
まう。
【０００４】このような電流を流さない様にするために
は、出力回路５１の出力段をＮチャネルＭＯＳトランジ
スタのみで構成することが考えられる。その例を図２７
に示す。この出力段には、２個のＮチャネルＭＯＳトラ
ンジスタ６２、６４が設けられる。一方のＮチャネルＭ
ＯＳトランジスタ６４のゲ−ト制御信号は入力信号を反
転するインバ−タ６５によって供給される。他方のＮチ
ャネルＭＯＳトランジスタ６２のゲ−ト制御信号には入
力信号が供給される。
は、出力回路５１の出力段をＮチャネルＭＯＳトランジ
スタのみで構成することが考えられる。その例を図２７
に示す。この出力段には、２個のＮチャネルＭＯＳトラ
ンジスタ６２、６４が設けられる。一方のＮチャネルＭ
ＯＳトランジスタ６４のゲ−ト制御信号は入力信号を反
転するインバ−タ６５によって供給される。他方のＮチ
ャネルＭＯＳトランジスタ６２のゲ−ト制御信号には入
力信号が供給される。
【０００５】しかしながら、図２７のように出力段をＮ
チャネルＭＯＳトランジスタのみで構成した場合、信号
ライン５３に接地電位を出力することは出来るが、電源
電位Ｖｃｃを出力する際にはＮチャネルＭＯＳトランジ
スタ６４によって閾値電圧分だけ電位が低下するので、
電源電位Ｖｃｃをそのまま出力することはできず、出力
レベルが低下してしまう。
チャネルＭＯＳトランジスタのみで構成した場合、信号
ライン５３に接地電位を出力することは出来るが、電源
電位Ｖｃｃを出力する際にはＮチャネルＭＯＳトランジ
スタ６４によって閾値電圧分だけ電位が低下するので、
電源電位Ｖｃｃをそのまま出力することはできず、出力
レベルが低下してしまう。
【０００６】このように従来では信号線の抵抗終端を行
うとき、出力回路にその抵抗の終端先の電位（図２５の
例ではＶｃｃ）と異なる値の電源電位が供給されている
場合には、その２点間に抵抗を介して電流が流れるとい
う不具合が生じる。また、この様な電流が流れないよう
にすると、今度は出力がフルスイングしなくなるという
不都合が生じる。
うとき、出力回路にその抵抗の終端先の電位（図２５の
例ではＶｃｃ）と異なる値の電源電位が供給されている
場合には、その２点間に抵抗を介して電流が流れるとい
う不具合が生じる。また、この様な電流が流れないよう
にすると、今度は出力がフルスイングしなくなるという
不都合が生じる。
【０００７】次に、出力回路がトライステ−ト構成にさ
れている場合について、従来技術の問題点を説明する。
コンピュータ等の電子機器において、信号は共通のバス
ライン上を伝達される。図２８はバスライン・アプリケ
ーションにおける典型的な接続の一例を示す回路図であ
る。バスライン７１には出力回路である２個のトライス
テ−トバッファ回路７２、７３からそれぞれ信号が出力
される。上記両トライステ−トバッファ回路７２、７３
は共にＣＭＯＳ構成のものであり、イネーブル信号ＥＮ
１、ＥＮ２がアクティブにされることにより入力信号Ｉ
Ｎ１、ＩＮ２に応じた信号を上記バスライン７１上に出
力し、イネーブル信号ＥＮ１、ＥＮ２がインアクティブ
にされる場合には出力が共に高インピーダンス状態にさ
れる。
れている場合について、従来技術の問題点を説明する。
コンピュータ等の電子機器において、信号は共通のバス
ライン上を伝達される。図２８はバスライン・アプリケ
ーションにおける典型的な接続の一例を示す回路図であ
る。バスライン７１には出力回路である２個のトライス
テ−トバッファ回路７２、７３からそれぞれ信号が出力
される。上記両トライステ−トバッファ回路７２、７３
は共にＣＭＯＳ構成のものであり、イネーブル信号ＥＮ
１、ＥＮ２がアクティブにされることにより入力信号Ｉ
Ｎ１、ＩＮ２に応じた信号を上記バスライン７１上に出
力し、イネーブル信号ＥＮ１、ＥＮ２がインアクティブ
にされる場合には出力が共に高インピーダンス状態にさ
れる。
【０００８】なお、ここで、上記トライステ−トバッフ
ァ回路７３には電源電位Ｖｃｃが供給されているが、一
方のトライステ−トバッファ回路７２の電源端子はスイ
ッチＳＷによって、Ｖｃｃまたは接地電位のどちらかの
電位が選択的に与えられるとする。図２８では、接地電
位が選択されている。なお、トライステ−トバッファ回
路７２内では、ダイオ−ド７４が図示の極性で電源と出
力端子との間に挿入されている。
ァ回路７３には電源電位Ｖｃｃが供給されているが、一
方のトライステ−トバッファ回路７２の電源端子はスイ
ッチＳＷによって、Ｖｃｃまたは接地電位のどちらかの
電位が選択的に与えられるとする。図２８では、接地電
位が選択されている。なお、トライステ−トバッファ回
路７２内では、ダイオ−ド７４が図示の極性で電源と出
力端子との間に挿入されている。
【０００９】ところで、上記トライステートバッファ回
路としてＣＭＯＳ構成のものを使用した場合、図２９に
示すようにその出力段にはＰチャネル及びＮチャネルＭ
ＯＳトランジスタ８１、８２が設けられる。なお、Ｐチ
ャネルＭＯＳトランジスタ８１のゲート制御信号は入力
信号ＩＮとイネーブル信号ＥＮ（ＥＮ１、ＥＮ２）を反
転するインバータ８３の出力とが供給されるＮＡＮＤ回
路８４によって形成され、ＰチャネルＭＯＳトランジス
タ８２のゲート制御信号はイネーブル信号ＥＮと入力信
号ＩＮとが供給されるＮＯＲ回路８５によって形成され
る。従って、出力ノード８６にはＰチャネルＭＯＳトラ
ンジスタ８１のＰ型ドレイン拡散層と、ＮチャネルＭＯ
Ｓトランジスタ８２のＮ型ドレイン拡散層とが接続さ
れ、出力ノード８６とＰチャネルＭＯＳトランジスタ８
１のバックゲートとの間にはｐｎ接合ダイオード８７が
寄生的に形成される。前記図２８中のダイオード７４は
このｐｎ接合ダイオード８７を示したものである。
路としてＣＭＯＳ構成のものを使用した場合、図２９に
示すようにその出力段にはＰチャネル及びＮチャネルＭ
ＯＳトランジスタ８１、８２が設けられる。なお、Ｐチ
ャネルＭＯＳトランジスタ８１のゲート制御信号は入力
信号ＩＮとイネーブル信号ＥＮ（ＥＮ１、ＥＮ２）を反
転するインバータ８３の出力とが供給されるＮＡＮＤ回
路８４によって形成され、ＰチャネルＭＯＳトランジス
タ８２のゲート制御信号はイネーブル信号ＥＮと入力信
号ＩＮとが供給されるＮＯＲ回路８５によって形成され
る。従って、出力ノード８６にはＰチャネルＭＯＳトラ
ンジスタ８１のＰ型ドレイン拡散層と、ＮチャネルＭＯ
Ｓトランジスタ８２のＮ型ドレイン拡散層とが接続さ
れ、出力ノード８６とＰチャネルＭＯＳトランジスタ８
１のバックゲートとの間にはｐｎ接合ダイオード８７が
寄生的に形成される。前記図２８中のダイオード７４は
このｐｎ接合ダイオード８７を示したものである。
【００１０】いま、図２８中の一方のトライステ−トバ
ッファ回路７２の電源端子に接続されたスイッチＳＷ
が、図２８に示されているように接地電位を選択してい
る場合を考える。この時、図２８中に示すように、Ｖｃ
ｃレベルを他方のトライステ−トバッファ回路７３が出
力している場合、上記電源電位Ｖｃｃと、ＭＯＳトラン
ジスタ８１のドレイン拡散層とバックゲ−トとの間のダ
イオード７４のビルトイン電位Ｖｆとの間にＶｆ＜Ｖｃ
ｃの関係が成立すると、上記ダイオ−ド７４が順バイア
ス状態となり、このダイオ−ド７４及びスイッチＳＷを
介してＶｃｃから接地電位に電流Ｉが流れてしまう。
ッファ回路７２の電源端子に接続されたスイッチＳＷ
が、図２８に示されているように接地電位を選択してい
る場合を考える。この時、図２８中に示すように、Ｖｃ
ｃレベルを他方のトライステ−トバッファ回路７３が出
力している場合、上記電源電位Ｖｃｃと、ＭＯＳトラン
ジスタ８１のドレイン拡散層とバックゲ−トとの間のダ
イオード７４のビルトイン電位Ｖｆとの間にＶｆ＜Ｖｃ
ｃの関係が成立すると、上記ダイオ−ド７４が順バイア
ス状態となり、このダイオ−ド７４及びスイッチＳＷを
介してＶｃｃから接地電位に電流Ｉが流れてしまう。
【００１１】このような電流が流れないようにするため
には、出力ノード８６に接続される出力段をＮチャネル
ＭＯＳトランジスタのみで構成することが考えられる。
その例を図３０に示す。このトライステートバッファ回
路の出力段には２個のＮチャネルＭＯＳトランジスタ８
２、８８が設けられる。一方のＭＯＳトランジスタ８８
のゲート制御信号はイネーブル信号ＥＮと、入力信号Ｉ
Ｎを反転するインバータ８３の出力とが供給されるＮＯ
Ｒ回路８９によって形成される。他方のＮチャネルＭＯ
Ｓトランジスタ８２のゲート制御信号は、図２９の場合
と同様にイネーブル信号ＥＮと入力信号ＩＮとが供給さ
れるＮＯＲ回路８５によって形成される。
には、出力ノード８６に接続される出力段をＮチャネル
ＭＯＳトランジスタのみで構成することが考えられる。
その例を図３０に示す。このトライステートバッファ回
路の出力段には２個のＮチャネルＭＯＳトランジスタ８
２、８８が設けられる。一方のＭＯＳトランジスタ８８
のゲート制御信号はイネーブル信号ＥＮと、入力信号Ｉ
Ｎを反転するインバータ８３の出力とが供給されるＮＯ
Ｒ回路８９によって形成される。他方のＮチャネルＭＯ
Ｓトランジスタ８２のゲート制御信号は、図２９の場合
と同様にイネーブル信号ＥＮと入力信号ＩＮとが供給さ
れるＮＯＲ回路８５によって形成される。
【００１２】しかしながら、図３０のように出力段をＮ
チャネルＭＯＳトランジスタのみで構成した場合、出力
ノード８６から接地電位を出力することはできるが、電
源電位Ｖｃｃをそのまま出力することはできず、Ｎチャ
ネルＭＯＳトランジスタの閾値の分だけ信号レベルが低
下してしまう。
チャネルＭＯＳトランジスタのみで構成した場合、出力
ノード８６から接地電位を出力することはできるが、電
源電位Ｖｃｃをそのまま出力することはできず、Ｎチャ
ネルＭＯＳトランジスタの閾値の分だけ信号レベルが低
下してしまう。
【００１３】このように従来では、バスラインを介して
複数の出力回路を接続して使用するとき、少なくともひ
とつの出力回路の電源が接地電位にされ、その回路がオ
フしている場合には、他の出力回路からオフされた出力
回路の寄生ダイオ−ドを通して電流が流れてしまうとい
う不都合が生じる。また、このような電流が流れないよ
うにすると、今度は出力がフルスイングしなくなるとい
う不都合が生じる。
複数の出力回路を接続して使用するとき、少なくともひ
とつの出力回路の電源が接地電位にされ、その回路がオ
フしている場合には、他の出力回路からオフされた出力
回路の寄生ダイオ−ドを通して電流が流れてしまうとい
う不都合が生じる。また、このような電流が流れないよ
うにすると、今度は出力がフルスイングしなくなるとい
う不都合が生じる。
【００１４】
【発明が解決しようとする課題】この発明は上記のよう
な事情を考慮してなされたものであり、その目的は、出
力をフルスイングさせることができ、かつ、出力を抵抗
終端した場合や、複数の出力を接続して使用する場合
に、少なくとも一つの出力回路の電源を接地電位に落と
しても、電源から接地電位に向かって、寄生ダイオ−ド
を経由して不要な電流が流れることが防止できる出力回
路を提供することである。
な事情を考慮してなされたものであり、その目的は、出
力をフルスイングさせることができ、かつ、出力を抵抗
終端した場合や、複数の出力を接続して使用する場合
に、少なくとも一つの出力回路の電源を接地電位に落と
しても、電源から接地電位に向かって、寄生ダイオ−ド
を経由して不要な電流が流れることが防止できる出力回
路を提供することである。
【００１５】
【００１６】
【課題を解決するための手段】第１の発明の出力回路
は、第１の電源電位と第２の電源電位とが選択的に供給
される電源ノードと、ソース、ドレイン、ゲート及びバ
ックゲートを有し、ゲートに制御信号が供給され、ソー
ス、ドレイン間の電流通路が上記電源ノードと出力端子
との間に挿入され、ソースとバックゲートとの間及びド
レインとバックゲートとの間がそれぞれ電位的に分離さ
れた第１のＭＯＳトランジスタと、ソース、ドレイン、
ゲート及びバックゲートを有し、ソース、ドレイン間の
電流通路が上記第１のＭＯＳトランジスタのバックゲー
トとゲートとの間に挿入され、上記電源ノードに第１の
電源電位が供給されているときにはオフ状態となり、上
記電源ノードに第２の電源電位が供給されているときに
はオン状態となるように制御される上記第１のＭＯＳト
ランジスタと同一極性の第２のＭＯＳトランジスタとを
具備したことを特徴とする。
は、第１の電源電位と第２の電源電位とが選択的に供給
される電源ノードと、ソース、ドレイン、ゲート及びバ
ックゲートを有し、ゲートに制御信号が供給され、ソー
ス、ドレイン間の電流通路が上記電源ノードと出力端子
との間に挿入され、ソースとバックゲートとの間及びド
レインとバックゲートとの間がそれぞれ電位的に分離さ
れた第１のＭＯＳトランジスタと、ソース、ドレイン、
ゲート及びバックゲートを有し、ソース、ドレイン間の
電流通路が上記第１のＭＯＳトランジスタのバックゲー
トとゲートとの間に挿入され、上記電源ノードに第１の
電源電位が供給されているときにはオフ状態となり、上
記電源ノードに第２の電源電位が供給されているときに
はオン状態となるように制御される上記第１のＭＯＳト
ランジスタと同一極性の第２のＭＯＳトランジスタとを
具備したことを特徴とする。
【００１７】第２の発明の出力回路は、第１の電源電位
と第２の電源電位とが選択的に供給される第１の電源ノ
ードと、上記第２の電源電位が供給される第２の電源ノ
ードと、ソース、ドレイン、ゲート及びバックゲートを
有し、ゲートに制御信号が供給され、ソース、ドレイン
間の電流通路が上記第１の電源ノードと出力端子との間
に挿入され、ソースとバックゲートとの間が電位的に分
離された第１極性の第１のＭＯＳトランジスタと、ソー
ス、ドレイン及びゲートを有し、ソース、ドレイン間の
電流通路が上記第１のＭＯＳトランジスタのバックゲー
トとゲートとの間に挿入され、ゲートが上記第１の電源
ノードに接続された第１極性の第２のＭＯＳトランジス
タと、ソース、ドレイン及びゲートを有し、ソース、ド
レイン間の電流通路の一端が上記出力端子に接続され、
ゲートが上記第１の電源ノードに接続された第１極性の
第３のＭＯＳトランジスタと、ソース、ドレイン及びゲ
ートを有し、ソース、ドレイン間の電流通路が上記第３
のＭＯＳトランジスタのソース、ドレイン間の電流通路
の他端と上記第２の電源ノードとの間に挿入され、ゲー
トが上記第１の電源ノードに接続された第２極性の第４
のＭＯＳトランジスタと、上記第１の電源ノードと上記
第２の電源ノードとの間に挿入され、第１の入力信号に
応じて上記第１のＭＯＳトランジスタのゲートに供給す
べき上記制御信号を出力ノードに発生する第１の制御信
号発生手段と、ソース、ドレイン及びゲートを有し、ソ
ース、ドレイン間の電流通路が上記第１の制御信号発生
手段内において上記第１の電源ノードと上記出力ノード
との間の電流通路の途中に接続され、ゲートが上記第３
及び第４のトランジスタのソース、ドレイン間の電流通
路の共通接続点に接続された第１極性の第５のＭＯＳト
ランジスタと、ソース、ドレイン及びゲートを有し、ソ
ース、ドレイン間の電流通路が上記第１の制御信号発生
手段内において上記出力ノードと上記第２の電源ノード
との間の電流通路の途中に接続された第２極性の第６の
ＭＯＳトランジスタと、上記第１の電源ノードと上記第
２の電源ノードの電圧が電源電圧として供給され、第２
の入力信号に応じて上記第６のＭＯＳトランジスタのゲ
ートに供給すべき制御信号を発生する第２の制御信号発
生手段とを具備したことを特徴とする。
と第２の電源電位とが選択的に供給される第１の電源ノ
ードと、上記第２の電源電位が供給される第２の電源ノ
ードと、ソース、ドレイン、ゲート及びバックゲートを
有し、ゲートに制御信号が供給され、ソース、ドレイン
間の電流通路が上記第１の電源ノードと出力端子との間
に挿入され、ソースとバックゲートとの間が電位的に分
離された第１極性の第１のＭＯＳトランジスタと、ソー
ス、ドレイン及びゲートを有し、ソース、ドレイン間の
電流通路が上記第１のＭＯＳトランジスタのバックゲー
トとゲートとの間に挿入され、ゲートが上記第１の電源
ノードに接続された第１極性の第２のＭＯＳトランジス
タと、ソース、ドレイン及びゲートを有し、ソース、ド
レイン間の電流通路の一端が上記出力端子に接続され、
ゲートが上記第１の電源ノードに接続された第１極性の
第３のＭＯＳトランジスタと、ソース、ドレイン及びゲ
ートを有し、ソース、ドレイン間の電流通路が上記第３
のＭＯＳトランジスタのソース、ドレイン間の電流通路
の他端と上記第２の電源ノードとの間に挿入され、ゲー
トが上記第１の電源ノードに接続された第２極性の第４
のＭＯＳトランジスタと、上記第１の電源ノードと上記
第２の電源ノードとの間に挿入され、第１の入力信号に
応じて上記第１のＭＯＳトランジスタのゲートに供給す
べき上記制御信号を出力ノードに発生する第１の制御信
号発生手段と、ソース、ドレイン及びゲートを有し、ソ
ース、ドレイン間の電流通路が上記第１の制御信号発生
手段内において上記第１の電源ノードと上記出力ノード
との間の電流通路の途中に接続され、ゲートが上記第３
及び第４のトランジスタのソース、ドレイン間の電流通
路の共通接続点に接続された第１極性の第５のＭＯＳト
ランジスタと、ソース、ドレイン及びゲートを有し、ソ
ース、ドレイン間の電流通路が上記第１の制御信号発生
手段内において上記出力ノードと上記第２の電源ノード
との間の電流通路の途中に接続された第２極性の第６の
ＭＯＳトランジスタと、上記第１の電源ノードと上記第
２の電源ノードの電圧が電源電圧として供給され、第２
の入力信号に応じて上記第６のＭＯＳトランジスタのゲ
ートに供給すべき制御信号を発生する第２の制御信号発
生手段とを具備したことを特徴とする。
【００１８】第３の発明の出力回路は、第１の電源電位
と第２の電源電位とが選択的に供給される第１の電源ノ
ードと、上記第２の電源電位が供給される第２の電源ノ
ードと、ソース、ドレイン、ゲート及びバックゲートを
有し、ゲートに制御信号が供給され、ソース、ドレイン
間の電流通路が上記第１の電源ノードと出力端子との間
に挿入され、ソースとバックゲートとの間が電位的に分
離された第１極性の第１のＭＯＳトランジスタと、ソー
ス、ドレイン及びゲートを有し、ソース、ドレイン間の
電流通路が上記第１のＭＯＳトランジスタのゲートと上
記出力端子との間に挿入され、ゲートが上記第１の電源
ノードに接続された第１極性の第２のＭＯＳトランジス
タと、ソース、ドレイン及びゲートを有し、ソース、ド
レイン間の電流通路の一端が上記出力端子に接続され、
ゲートが上記第１の電源ノードに接続された第１極性の
第３のＭＯＳトランジスタと、ソース、ドレイン及びゲ
ートを有し、ソース、ドレイン間の電流通路が上記第３
のＭＯＳトランジスタのソース、ドレイン間の電流通路
の他端と上記第２の電源ノードとの間に挿入され、ゲー
トが上記第１の電源ノードに接続された第２極性の第４
のＭＯＳトランジスタと、上記第１の電源ノードと上記
第２の電源ノードとの間に挿入され、第１の入力信号に
応じて上記第１のＭＯＳトランジスタのゲートに供給す
べき上記制御信号を出力ノードに発生する第１の制御信
号発生手段と、ソース、ドレイン及びゲートを有し、ソ
ース、ドレイン間の電流通路が上記第１の制御信号発生
手段内において上記第１の電源ノードと上記出力ノード
の間の電流通路の途中に接続され、ゲートが上記第３及
び第４のトランジスタのソース、ドレイン間の電流通路
の共通接続点に接続された第１極性の第５のＭＯＳトラ
ンジスタと、ソース、ドレイン及びゲートを有し、ソー
ス、ドレイン間の電流通路が上記第１の制御信号発生手
段内において上記出力ノードと上記第２の電源ノードと
の間の電流通路の途中に接続された第２極性の第６のＭ
ＯＳトランジスタと、上記第１の電源ノードと上記第２
の電源ノードの電圧が供給され、第２の入力信号に応じ
て上記第６のＭＯＳトランジスタのゲートに供給すべき
制御信号を発生する第２の制御信号発生手段とを具備し
たことを特徴とする。
と第２の電源電位とが選択的に供給される第１の電源ノ
ードと、上記第２の電源電位が供給される第２の電源ノ
ードと、ソース、ドレイン、ゲート及びバックゲートを
有し、ゲートに制御信号が供給され、ソース、ドレイン
間の電流通路が上記第１の電源ノードと出力端子との間
に挿入され、ソースとバックゲートとの間が電位的に分
離された第１極性の第１のＭＯＳトランジスタと、ソー
ス、ドレイン及びゲートを有し、ソース、ドレイン間の
電流通路が上記第１のＭＯＳトランジスタのゲートと上
記出力端子との間に挿入され、ゲートが上記第１の電源
ノードに接続された第１極性の第２のＭＯＳトランジス
タと、ソース、ドレイン及びゲートを有し、ソース、ド
レイン間の電流通路の一端が上記出力端子に接続され、
ゲートが上記第１の電源ノードに接続された第１極性の
第３のＭＯＳトランジスタと、ソース、ドレイン及びゲ
ートを有し、ソース、ドレイン間の電流通路が上記第３
のＭＯＳトランジスタのソース、ドレイン間の電流通路
の他端と上記第２の電源ノードとの間に挿入され、ゲー
トが上記第１の電源ノードに接続された第２極性の第４
のＭＯＳトランジスタと、上記第１の電源ノードと上記
第２の電源ノードとの間に挿入され、第１の入力信号に
応じて上記第１のＭＯＳトランジスタのゲートに供給す
べき上記制御信号を出力ノードに発生する第１の制御信
号発生手段と、ソース、ドレイン及びゲートを有し、ソ
ース、ドレイン間の電流通路が上記第１の制御信号発生
手段内において上記第１の電源ノードと上記出力ノード
の間の電流通路の途中に接続され、ゲートが上記第３及
び第４のトランジスタのソース、ドレイン間の電流通路
の共通接続点に接続された第１極性の第５のＭＯＳトラ
ンジスタと、ソース、ドレイン及びゲートを有し、ソー
ス、ドレイン間の電流通路が上記第１の制御信号発生手
段内において上記出力ノードと上記第２の電源ノードと
の間の電流通路の途中に接続された第２極性の第６のＭ
ＯＳトランジスタと、上記第１の電源ノードと上記第２
の電源ノードの電圧が供給され、第２の入力信号に応じ
て上記第６のＭＯＳトランジスタのゲートに供給すべき
制御信号を発生する第２の制御信号発生手段とを具備し
たことを特徴とする。
【００１９】第４の発明の出力回路は、第１の電源電位
と第２の電源電位とが選択的に供給される第１の電源ノ
ードと、上記第２の電源電位が供給される第２の電源ノ
ードと、ソース、ドレイン、ゲート及びバックゲートを
有し、ゲートに制御信号が供給され、ソース、ドレイン
間の電流通路が上記第１の電源ノードと出力端子との間
に挿入され、ソースとバックゲートとの間が電位的に分
離された第１極性の第１のＭＯＳトランジスタと、ソー
ス、ドレイン及びゲートを有し、ソース、ドレイン間の
電流通路が上記第１のＭＯＳトランジスタのバックゲー
トとゲートとの間に挿入され、ゲートが上記第１の電源
ノードに接続された第１極性の第２のＭＯＳトランジス
タと、ソース、ドレイン及びゲートを有し、ソース、ド
レイン間の電流通路の一端が上記出力端子に接続され、
ゲートが上記第１の電源ノードに接続された第１極性の
第３のＭＯＳトランジスタと、ソース、ドレイン及びゲ
ートを有し、ソース、ドレイン間の電流通路が上記第３
のＭＯＳトランジスタのソース、ドレイン間の電流通路
の他端と上記第２の電源ノードとの間に挿入され、ゲー
トが上記第１の電源ノードに接続された第２極性の第４
のＭＯＳトランジスタと、上記第１の電源ノードと上記
第２の電源ノードとの間に挿入され、入力信号に応じて
上記第１のＭＯＳトランジスタのゲートに供給すべき上
記制御信号を出力ノードに発生する第１の制御信号発生
手段と、ソース、ドレイン及びゲートを有し、ソース、
ドレイン間の電流通路が上記第１の制御信号発生手段内
において上記第１の電源ノードと上記出力ノードの間の
電流通路の途中に挿入され、ゲートが上記第３及び第４
のトランジスタのソース、ドレイン間の電流通路の共通
接続点に接続された第１極性の第５のＭＯＳトランジス
タと、ソース、ドレイン及びゲートを有し、ソース、ド
レイン間の電流通路が上記第１の制御信号発生手段内に
おいて上記第１のＭＯＳトランジスタのゲートと上記第
２の電源ノードとの間の電流通路の途中に挿入され、上
記第１の電源ノードに上記第２の電源電位が供給される
際にオフするように制御される第２極性の第６のＭＯＳ
トランジスタとを具備したことを特徴とする。第５の発
明の出力回路は、第１の電源電位と第２の電源電位とが
選択的に供給される第１の電源ノードと、上記第２の電
源電位が供給される第２の電源ノード と、ソース、ドレ
イン、ゲート及びバックゲートを有し、ゲートに制御信
号が供給され、ソース、ドレイン間の電流通路が上記第
１の電源ノードと出力端子との間に挿入され、ソースと
バックゲートとの間が電位的に分離された第１極性の第
１のＭＯＳトランジスタと、ソース、ドレイン及びゲー
トを有し、ソース、ドレイン間の電流通路が上記第１の
ＭＯＳトランジスタのバックゲートとゲートとの間に挿
入され、ゲートが上記第１の電源ノードに接続された第
１極性の第２のＭＯＳトランジスタと、ソース、ドレイ
ン及びゲートを有し、ソース、ドレイン間の電流通路の
一端が上記出力端子に接続され、ゲートが上記第１の電
源ノードに接続された第１極性の第３のＭＯＳトランジ
スタと、ソース、ドレイン及びゲートを有し、ソース、
ドレイン間の電流通路が上記第３のＭＯＳトランジスタ
のソース、ドレイン間の電流通路の他端と上記第２の電
源ノードとの間に挿入され、ゲートが上記第１の電源ノ
ードに接続された第２極性の第４のＭＯＳトランジスタ
と、上記第１の電源ノードと上記第２の電源ノードとの
間に挿入され、入力信号に応じて上記第１のＭＯＳトラ
ンジスタのゲートに供給すべき上記制御信号を出力ノー
ドに発生する第１の制御信号発生手段と、ソース、ドレ
イン及びゲートを有し、ソース、ドレイン間の電流通路
が上記第１の制御信号発生手段の出力ノードと上記第１
のＭＯＳトランジスタのゲートとの間に挿入され、ゲー
トが上記第１の電源ノードに接続された第２極性の第５
のＭＯＳトランジスタと、ソース、ドレイン及びゲート
を有し、ソース、ドレイン間の電流通路が上記第１の制
御信号発生手段の出力ノードと上記第１のＭＯＳトラン
ジスタのゲートとの間に挿入され、ゲートが上記第３及
び第４のトランジスタのソース、ドレイン間の電流通路
の共通接続点に接続された第１極性の第６のＭＯＳトラ
ンジスタとを具備したことを特徴とする。 第６の発明の
出力回路は、第１の電源電位と第２の電源電位とが選択
的に供給される第１の電源ノードと、上記第２の電源電
位が供給される第２の電源ノードと、ソース、ドレイ
ン、ゲート及びバックゲートを有し、ゲートに制御信号
が供給され、ソース、ドレイン間の電流通路が上記第１
の電源ノードと出力端子との間に挿入され、ソースとバ
ックゲートとの間が電位的に分離された第１極性の第１
のＭＯＳトランジスタと、ソース、ドレイン及びゲート
を有し、ソース、ドレ イン間の電流通路が上記第１のＭ
ＯＳトランジスタのゲートと上記出力端子との間に挿入
され、ゲートが上記第１の電源ノードに接続された第１
極性の第２のＭＯＳトランジスタと、ソース、ドレイン
及びゲートを有し、ソース、ドレイン間の電流通路の一
端が上記出力端子に接続され、ゲートが上記第１の電源
ノードに接続された第１極性の第３のＭＯＳトランジス
タと、ソース、ドレイン及びゲートを有し、ソース、ド
レイン間の電流通路が上記第３のＭＯＳトランジスタの
ソース、ドレイン間の電流通路の他端と上記第２の電源
ノードとの間に挿入され、ゲートが上記第１の電源ノー
ドに接続された第２極性の第４のＭＯＳトランジスタ
と、上記第１の電源ノードと上記第２の電源ノードとの
間に挿入され、入力信号に応じて上記第１のＭＯＳトラ
ンジスタのゲートに供給すべき上記制御信号を出力ノー
ドに発生する第１の制御信号発生手段と、ソース、ドレ
イン及びゲートを有し、ソース、ドレイン間の電流通路
が上記第１の制御信号発生手段の出力ノードと上記第１
のＭＯＳトランジスタのゲートとの間に挿入され、ゲー
トが上記第１の電源ノードに接続された第２極性の第５
のＭＯＳトランジスタと、ソース、ドレイン及びゲート
を有し、ソース、ドレイン間の電流通路が上記第１の制
御信号発生手段の出力ノードと上記第１のＭＯＳトラン
ジスタのゲートとの間に挿入され、ゲートが上記第３及
び第４のトランジスタのソース、ドレイン間の電流通路
の共通接続点に接続された第１極性の第６のＭＯＳトラ
ンジスタととを具備したことを特徴とする。
と第２の電源電位とが選択的に供給される第１の電源ノ
ードと、上記第２の電源電位が供給される第２の電源ノ
ードと、ソース、ドレイン、ゲート及びバックゲートを
有し、ゲートに制御信号が供給され、ソース、ドレイン
間の電流通路が上記第１の電源ノードと出力端子との間
に挿入され、ソースとバックゲートとの間が電位的に分
離された第１極性の第１のＭＯＳトランジスタと、ソー
ス、ドレイン及びゲートを有し、ソース、ドレイン間の
電流通路が上記第１のＭＯＳトランジスタのバックゲー
トとゲートとの間に挿入され、ゲートが上記第１の電源
ノードに接続された第１極性の第２のＭＯＳトランジス
タと、ソース、ドレイン及びゲートを有し、ソース、ド
レイン間の電流通路の一端が上記出力端子に接続され、
ゲートが上記第１の電源ノードに接続された第１極性の
第３のＭＯＳトランジスタと、ソース、ドレイン及びゲ
ートを有し、ソース、ドレイン間の電流通路が上記第３
のＭＯＳトランジスタのソース、ドレイン間の電流通路
の他端と上記第２の電源ノードとの間に挿入され、ゲー
トが上記第１の電源ノードに接続された第２極性の第４
のＭＯＳトランジスタと、上記第１の電源ノードと上記
第２の電源ノードとの間に挿入され、入力信号に応じて
上記第１のＭＯＳトランジスタのゲートに供給すべき上
記制御信号を出力ノードに発生する第１の制御信号発生
手段と、ソース、ドレイン及びゲートを有し、ソース、
ドレイン間の電流通路が上記第１の制御信号発生手段内
において上記第１の電源ノードと上記出力ノードの間の
電流通路の途中に挿入され、ゲートが上記第３及び第４
のトランジスタのソース、ドレイン間の電流通路の共通
接続点に接続された第１極性の第５のＭＯＳトランジス
タと、ソース、ドレイン及びゲートを有し、ソース、ド
レイン間の電流通路が上記第１の制御信号発生手段内に
おいて上記第１のＭＯＳトランジスタのゲートと上記第
２の電源ノードとの間の電流通路の途中に挿入され、上
記第１の電源ノードに上記第２の電源電位が供給される
際にオフするように制御される第２極性の第６のＭＯＳ
トランジスタとを具備したことを特徴とする。第５の発
明の出力回路は、第１の電源電位と第２の電源電位とが
選択的に供給される第１の電源ノードと、上記第２の電
源電位が供給される第２の電源ノード と、ソース、ドレ
イン、ゲート及びバックゲートを有し、ゲートに制御信
号が供給され、ソース、ドレイン間の電流通路が上記第
１の電源ノードと出力端子との間に挿入され、ソースと
バックゲートとの間が電位的に分離された第１極性の第
１のＭＯＳトランジスタと、ソース、ドレイン及びゲー
トを有し、ソース、ドレイン間の電流通路が上記第１の
ＭＯＳトランジスタのバックゲートとゲートとの間に挿
入され、ゲートが上記第１の電源ノードに接続された第
１極性の第２のＭＯＳトランジスタと、ソース、ドレイ
ン及びゲートを有し、ソース、ドレイン間の電流通路の
一端が上記出力端子に接続され、ゲートが上記第１の電
源ノードに接続された第１極性の第３のＭＯＳトランジ
スタと、ソース、ドレイン及びゲートを有し、ソース、
ドレイン間の電流通路が上記第３のＭＯＳトランジスタ
のソース、ドレイン間の電流通路の他端と上記第２の電
源ノードとの間に挿入され、ゲートが上記第１の電源ノ
ードに接続された第２極性の第４のＭＯＳトランジスタ
と、上記第１の電源ノードと上記第２の電源ノードとの
間に挿入され、入力信号に応じて上記第１のＭＯＳトラ
ンジスタのゲートに供給すべき上記制御信号を出力ノー
ドに発生する第１の制御信号発生手段と、ソース、ドレ
イン及びゲートを有し、ソース、ドレイン間の電流通路
が上記第１の制御信号発生手段の出力ノードと上記第１
のＭＯＳトランジスタのゲートとの間に挿入され、ゲー
トが上記第１の電源ノードに接続された第２極性の第５
のＭＯＳトランジスタと、ソース、ドレイン及びゲート
を有し、ソース、ドレイン間の電流通路が上記第１の制
御信号発生手段の出力ノードと上記第１のＭＯＳトラン
ジスタのゲートとの間に挿入され、ゲートが上記第３及
び第４のトランジスタのソース、ドレイン間の電流通路
の共通接続点に接続された第１極性の第６のＭＯＳトラ
ンジスタとを具備したことを特徴とする。 第６の発明の
出力回路は、第１の電源電位と第２の電源電位とが選択
的に供給される第１の電源ノードと、上記第２の電源電
位が供給される第２の電源ノードと、ソース、ドレイ
ン、ゲート及びバックゲートを有し、ゲートに制御信号
が供給され、ソース、ドレイン間の電流通路が上記第１
の電源ノードと出力端子との間に挿入され、ソースとバ
ックゲートとの間が電位的に分離された第１極性の第１
のＭＯＳトランジスタと、ソース、ドレイン及びゲート
を有し、ソース、ドレ イン間の電流通路が上記第１のＭ
ＯＳトランジスタのゲートと上記出力端子との間に挿入
され、ゲートが上記第１の電源ノードに接続された第１
極性の第２のＭＯＳトランジスタと、ソース、ドレイン
及びゲートを有し、ソース、ドレイン間の電流通路の一
端が上記出力端子に接続され、ゲートが上記第１の電源
ノードに接続された第１極性の第３のＭＯＳトランジス
タと、ソース、ドレイン及びゲートを有し、ソース、ド
レイン間の電流通路が上記第３のＭＯＳトランジスタの
ソース、ドレイン間の電流通路の他端と上記第２の電源
ノードとの間に挿入され、ゲートが上記第１の電源ノー
ドに接続された第２極性の第４のＭＯＳトランジスタ
と、上記第１の電源ノードと上記第２の電源ノードとの
間に挿入され、入力信号に応じて上記第１のＭＯＳトラ
ンジスタのゲートに供給すべき上記制御信号を出力ノー
ドに発生する第１の制御信号発生手段と、ソース、ドレ
イン及びゲートを有し、ソース、ドレイン間の電流通路
が上記第１の制御信号発生手段の出力ノードと上記第１
のＭＯＳトランジスタのゲートとの間に挿入され、ゲー
トが上記第１の電源ノードに接続された第２極性の第５
のＭＯＳトランジスタと、ソース、ドレイン及びゲート
を有し、ソース、ドレイン間の電流通路が上記第１の制
御信号発生手段の出力ノードと上記第１のＭＯＳトラン
ジスタのゲートとの間に挿入され、ゲートが上記第３及
び第４のトランジスタのソース、ドレイン間の電流通路
の共通接続点に接続された第１極性の第６のＭＯＳトラ
ンジスタととを具備したことを特徴とする。
【００２０】
【００２１】
【作用】第１ないし第６の発明の出力回路では、制御信
号によって第１のＭＯＳトランジスタがオフ状態になっ
ているときに、出力端子に高電位が加えられると第１の
ＭＯＳトランジスタのドレイン、バックゲート間の寄生
ダイオード素子を介してバックゲート電位が上昇する。
このとき、電源ノードに接地電位側の第１の電源電位が
供給されている場合、ソース電位がドレイン電位よりも
高くなり、これにより第２のＭＯＳトランジスタがオン
状態になって、バックゲート電位がこの第２のＭＯＳト
ランジスタを介して第１のＭＯＳトランジスタのゲート
に伝達される。これにより第１のＭＯＳトランジスタが
オフ状態になり、出力端子から接地電位にされたソース
には電流が流れない。
号によって第１のＭＯＳトランジスタがオフ状態になっ
ているときに、出力端子に高電位が加えられると第１の
ＭＯＳトランジスタのドレイン、バックゲート間の寄生
ダイオード素子を介してバックゲート電位が上昇する。
このとき、電源ノードに接地電位側の第１の電源電位が
供給されている場合、ソース電位がドレイン電位よりも
高くなり、これにより第２のＭＯＳトランジスタがオン
状態になって、バックゲート電位がこの第２のＭＯＳト
ランジスタを介して第１のＭＯＳトランジスタのゲート
に伝達される。これにより第１のＭＯＳトランジスタが
オフ状態になり、出力端子から接地電位にされたソース
には電流が流れない。
【００２２】
【実施例】以下図面を参照してこの発明を実施例により
説明する。図１はこの発明に係る出力回路の第１の実施
例による詳細な回路図である。この出力回路の基本的な
構成は、前記図２９に示す従来回路の場合と同様に出力
段がＰチャネル及びＮチャネルＭＯＳトランジスタで構
成され、両ＭＯＳトランジスタのゲートを駆動するため
の制御信号を発生する手段がＮＡＮＤと同等の機能を有
する回路、ＮＯＲ回路及びインバータ等を用いて構成さ
れている。
説明する。図１はこの発明に係る出力回路の第１の実施
例による詳細な回路図である。この出力回路の基本的な
構成は、前記図２９に示す従来回路の場合と同様に出力
段がＰチャネル及びＮチャネルＭＯＳトランジスタで構
成され、両ＭＯＳトランジスタのゲートを駆動するため
の制御信号を発生する手段がＮＡＮＤと同等の機能を有
する回路、ＮＯＲ回路及びインバータ等を用いて構成さ
れている。
【００２３】出力段のＰチャネルＭＯＳトランジスタ
（以下ＰチャネルＭＯＳトランジスタをＰＭＯＳトラン
ジスタと称する）Ｐ１とＮチャネルＭＯＳトランジスタ
（以下ＮチャネルＭＯＳトランジスタをＮＭＯＳトラン
ジスタと称する）Ｎ１のドレインは共に出力ノードＹに
接続されている。ＰＭＯＳトランジスタＰ１のソースは
前記スイッチＳＷを介して電源電位Ｖｃｃもしくは接地
電位ＧＮＤが選択的に供給される電源ノード１０に接続
され、ＮＭＯＳトランジスタＮ１のソースは接地電位ノ
ードに接続されている。
（以下ＰチャネルＭＯＳトランジスタをＰＭＯＳトラン
ジスタと称する）Ｐ１とＮチャネルＭＯＳトランジスタ
（以下ＮチャネルＭＯＳトランジスタをＮＭＯＳトラン
ジスタと称する）Ｎ１のドレインは共に出力ノードＹに
接続されている。ＰＭＯＳトランジスタＰ１のソースは
前記スイッチＳＷを介して電源電位Ｖｃｃもしくは接地
電位ＧＮＤが選択的に供給される電源ノード１０に接続
され、ＮＭＯＳトランジスタＮ１のソースは接地電位ノ
ードに接続されている。
【００２４】一般的な半導体装置の場合、ＰＭＯＳトラ
ンジスタのバックゲートはソースと同電位にされる。し
かし、この実施例ではＰＭＯＳトランジスタＰ１のソー
スとバックゲートとは電位的に分離されている。なお、
このＰＭＯＳトランジスタＰ１を含み後述するＰＭＯＳ
トランジスタも全てソースとバックゲートとが電位的に
分離されており、後述する全てのＰＭＯＳトランジスタ
のバックゲートは共通に接続されているものとする。ま
た、ＮＭＯＳトランジスタＮ１を含み後述するＮＭＯＳ
トランジスタの全てはバックゲートとソースとが同電位
にされる。
ンジスタのバックゲートはソースと同電位にされる。し
かし、この実施例ではＰＭＯＳトランジスタＰ１のソー
スとバックゲートとは電位的に分離されている。なお、
このＰＭＯＳトランジスタＰ１を含み後述するＰＭＯＳ
トランジスタも全てソースとバックゲートとが電位的に
分離されており、後述する全てのＰＭＯＳトランジスタ
のバックゲートは共通に接続されているものとする。ま
た、ＮＭＯＳトランジスタＮ１を含み後述するＮＭＯＳ
トランジスタの全てはバックゲートとソースとが同電位
にされる。
【００２５】ＰＭＯＳトランジスタＰ２がオンしている
場合、ＰＭＯＳトランジスタＴＰ１とＴＰ２及びＮＭＯ
ＳトランジスタＴＮ１とＴＮ２は、上記ＰＭＯＳトラン
ジスタＰ１のゲート駆動信号を発生するＮＡＮＤ回路を
構成している。すなわち、ＰＭＯＳトランジスタＴＰ
１、ＴＰ２のソースは共通に接続され、ドレインも共通
に接続され、この共通ドレインノードは上記ＰＭＯＳト
ランジスタＰ１のゲートノードに接続されている。ま
た、このＰＭＯＳトランジスタＰ１のゲートノードと接
地電位ノードとの間にはＮＭＯＳトランジスタＴＮ１、
ＴＮ２の各ドレイン、ソース間が直列に接続されてい
る。また、ＰＭＯＳトランジスタＴＰ１のゲートとＮＭ
ＯＳトランジスタＴＮ１のゲートとが共通に接続され、
この共通ゲートノードにはインバータＩＮＶ１を介して
イネーブル信号／ＥＮが供給される。また、ＰＭＯＳト
ランジスタＴＰ２のゲートとＮＭＯＳトランジスタＴＮ
２のゲートとが共通に接続され、この共通ゲートノード
には入力信号／ＩＮが供給される。ＮＯＲ回路ＮＯＲ１
は上記ＮＭＯＳトランジスタＮ１のゲート駆動信号を発
生するものであり、イネーブル信号／ＥＮと入力信号／
ＩＮが供給される。
場合、ＰＭＯＳトランジスタＴＰ１とＴＰ２及びＮＭＯ
ＳトランジスタＴＮ１とＴＮ２は、上記ＰＭＯＳトラン
ジスタＰ１のゲート駆動信号を発生するＮＡＮＤ回路を
構成している。すなわち、ＰＭＯＳトランジスタＴＰ
１、ＴＰ２のソースは共通に接続され、ドレインも共通
に接続され、この共通ドレインノードは上記ＰＭＯＳト
ランジスタＰ１のゲートノードに接続されている。ま
た、このＰＭＯＳトランジスタＰ１のゲートノードと接
地電位ノードとの間にはＮＭＯＳトランジスタＴＮ１、
ＴＮ２の各ドレイン、ソース間が直列に接続されてい
る。また、ＰＭＯＳトランジスタＴＰ１のゲートとＮＭ
ＯＳトランジスタＴＮ１のゲートとが共通に接続され、
この共通ゲートノードにはインバータＩＮＶ１を介して
イネーブル信号／ＥＮが供給される。また、ＰＭＯＳト
ランジスタＴＰ２のゲートとＮＭＯＳトランジスタＴＮ
２のゲートとが共通に接続され、この共通ゲートノード
には入力信号／ＩＮが供給される。ＮＯＲ回路ＮＯＲ１
は上記ＮＭＯＳトランジスタＮ１のゲート駆動信号を発
生するものであり、イネーブル信号／ＥＮと入力信号／
ＩＮが供給される。
【００２６】上記ＰＭＯＳトランジスタＴＰ１、ＴＰ２
の共通ソースノードにはＰＭＯＳトランジスタＰ２のド
レインが接続されている。このＰＭＯＳトランジスタＰ
２のソースは上記電源ノード１０に接続されている。上
記ＰＭＯＳトランジスタＰ１のバックゲートと上記出力
端子Ｙとの間には、ＰＭＯＳトランジスタＰ３のソー
ス、ドレイン間が接続されている。このＰＭＯＳトラン
ジスタＰ３のゲートは電源ノード１０に接続されてい
る。
の共通ソースノードにはＰＭＯＳトランジスタＰ２のド
レインが接続されている。このＰＭＯＳトランジスタＰ
２のソースは上記電源ノード１０に接続されている。上
記ＰＭＯＳトランジスタＰ１のバックゲートと上記出力
端子Ｙとの間には、ＰＭＯＳトランジスタＰ３のソー
ス、ドレイン間が接続されている。このＰＭＯＳトラン
ジスタＰ３のゲートは電源ノード１０に接続されてい
る。
【００２７】ＰＭＯＳトランジスタＰ４とＮＭＯＳトラ
ンジスタＮ２の各ゲ−トノ−ドは電源ノード１０に接続
され、ＰＭＯＳトランジスタＰ４のソ−スは上記出力端
子Ｙに接続され、ＰＭＯＳトランジスタＰ４とＮＭＯＳ
トランジスタＮ２のドレイン及びゲ−トはそれぞれ互い
に共通に接続され、ＮＭＯＳトランジスタＮ２のソ−ス
は接地電位ノ−ドに接続されている。
ンジスタＮ２の各ゲ−トノ−ドは電源ノード１０に接続
され、ＰＭＯＳトランジスタＰ４のソ−スは上記出力端
子Ｙに接続され、ＰＭＯＳトランジスタＰ４とＮＭＯＳ
トランジスタＮ２のドレイン及びゲ−トはそれぞれ互い
に共通に接続され、ＮＭＯＳトランジスタＮ２のソ−ス
は接地電位ノ−ドに接続されている。
【００２８】また、ＰＭＯＳトランジスタＰ５のソ−
ス、ドレイン間は、上記ＰＭＯＳトランジスタＰ１のバ
ックゲ−トと上記ＰＭＯＳトランジスタＰ２のドレイン
との間に接続されている。さらに、ＰＭＯＳトランジス
タＰ６のソ−ス、ドレイン間は電源ノ−ド１０と上記Ｐ
ＭＯＳトランジスタＰ１のバックゲ−トとの間に接続さ
れている。そして、上記ＰＭＯＳトランジスタＰ４とＮ
ＭＯＳトランジスタＮ２の共通ドレインノ−ドの信号が
上記ＰＭＯＳトランジスタＰ２、Ｐ６の各ゲ−トに供給
される。
ス、ドレイン間は、上記ＰＭＯＳトランジスタＰ１のバ
ックゲ−トと上記ＰＭＯＳトランジスタＰ２のドレイン
との間に接続されている。さらに、ＰＭＯＳトランジス
タＰ６のソ−ス、ドレイン間は電源ノ−ド１０と上記Ｐ
ＭＯＳトランジスタＰ１のバックゲ−トとの間に接続さ
れている。そして、上記ＰＭＯＳトランジスタＰ４とＮ
ＭＯＳトランジスタＮ２の共通ドレインノ−ドの信号が
上記ＰＭＯＳトランジスタＰ２、Ｐ６の各ゲ−トに供給
される。
【００２９】ところで、一般にＮＭＯＳトランジスタは
Ｐ型基板に形成され、ＰＭＯＳトランジスタはＮ型基板
に形成される。この実施例回路を単一基板に形成し、集
積回路として構成する場合、ここでは説明の便宜上、図
２に示すようにＰ型基板を用いるとする。従って、上記
各ＰＭＯＳトランジスタはＰ型基板１１内のＮウエル１
２に形成され、ＮＭＯＳトランジスタはＰ型基板１１に
形成される。前記のように、電源ノ−ド１０をスイッチ
ＳＷの切り替えにより接地電位に設定した場合、出力端
子Ｙには接地電位よりも高い電位が印加される可能性が
ある。このため、通常はＶｃｃにバイアスされるＮ型基
板を使用する事は出来ない。何故なら、Ｎ型基板にＰＭ
ＯＳトランジスタのドレインとなるＰ型拡散層が形成さ
れており、ドレインとＮ型基板との間には寄生ｐｎ接合
ダイオ−ドが形成されるから、電源ノ−ド１０が接地電
位にされている条件下で、出力端子Ｙに接地電位よりも
高い電位が印加されると、この寄生ｐｎダイオ−ドが順
方向にバイアスされて不要な電流が流れるからである。
したがって、上記図１中では、ＰＭＯＳトランジスタＰ
１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、ＴＰ１、ＴＰ２の
バックゲ−トがＮウェルであることを示す符号Ｎｗｅｌ
ｌを付している。また、上記ＰＭＯＳトランジスタはす
べて同じＮウェル内に形成される必要はなく、互いに電
気的に接続された別々のＮウェル内に形成されてもよ
い。なお、上記ＰＭＯＳトランジスタＴＰ１とＴＰ２の
バックゲ−トはＰＭＯＳトランジスタＰ２のドレインに
接続するようにしてもよい。
Ｐ型基板に形成され、ＰＭＯＳトランジスタはＮ型基板
に形成される。この実施例回路を単一基板に形成し、集
積回路として構成する場合、ここでは説明の便宜上、図
２に示すようにＰ型基板を用いるとする。従って、上記
各ＰＭＯＳトランジスタはＰ型基板１１内のＮウエル１
２に形成され、ＮＭＯＳトランジスタはＰ型基板１１に
形成される。前記のように、電源ノ−ド１０をスイッチ
ＳＷの切り替えにより接地電位に設定した場合、出力端
子Ｙには接地電位よりも高い電位が印加される可能性が
ある。このため、通常はＶｃｃにバイアスされるＮ型基
板を使用する事は出来ない。何故なら、Ｎ型基板にＰＭ
ＯＳトランジスタのドレインとなるＰ型拡散層が形成さ
れており、ドレインとＮ型基板との間には寄生ｐｎ接合
ダイオ−ドが形成されるから、電源ノ−ド１０が接地電
位にされている条件下で、出力端子Ｙに接地電位よりも
高い電位が印加されると、この寄生ｐｎダイオ−ドが順
方向にバイアスされて不要な電流が流れるからである。
したがって、上記図１中では、ＰＭＯＳトランジスタＰ
１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、ＴＰ１、ＴＰ２の
バックゲ−トがＮウェルであることを示す符号Ｎｗｅｌ
ｌを付している。また、上記ＰＭＯＳトランジスタはす
べて同じＮウェル内に形成される必要はなく、互いに電
気的に接続された別々のＮウェル内に形成されてもよ
い。なお、上記ＰＭＯＳトランジスタＴＰ１とＴＰ２の
バックゲ−トはＰＭＯＳトランジスタＰ２のドレインに
接続するようにしてもよい。
【００３０】次に上記構成でなる出力回路の動作を説明
する。なお、説明に当たっては、ＶｃｃレベルをＨ、接
地レベルをＬとし、ＰＭＯＳトランジスタＰｘ（ｘは
１、２、・・・）の閾値電圧をＶｔｐ（Ｐｘ）で表すも
のとする。また、個々のＰＭＯＳトランジスタを区別し
ないときは、その閾値電圧はＶｔｐで表すものとする。
する。なお、説明に当たっては、ＶｃｃレベルをＨ、接
地レベルをＬとし、ＰＭＯＳトランジスタＰｘ（ｘは
１、２、・・・）の閾値電圧をＶｔｐ（Ｐｘ）で表すも
のとする。また、個々のＰＭＯＳトランジスタを区別し
ないときは、その閾値電圧はＶｔｐで表すものとする。
【００３１】まず、電源ノード１０に電源電位Ｖｃｃが
与えられているときの動作を説明する。この場合、ＰＭ
ＯＳトランジスタＰ３、Ｐ５、Ｐ４は、ゲ−トノ−ドが
Ｖｃｃにされているのでオフしている。一方、ＮＭＯＳ
トランジスタＮ２のゲ−トノ−ドもＶｃｃにされている
ので、このＮＭＯＳトランジスタＮ２はオンしている。
従って、ＰＭＯＳトランジスタＰ２とＰ６のゲ−トは接
地電位にプルダウンされ、両ＰＭＯＳトランジスタはオ
ンする。ＰＭＯＳトランジスタＰ６がオンすることによ
り、全てのＰＭＯＳトランジスタのバックゲ−トＮｗｅ
ｌｌはＶｃｃにプルアップされ、ＰＭＯＳトランジスタ
Ｐ２がオンすることにより、ＰＭＯＳトランジスタＴＰ
１とＴＰ２の共通ソ−スノ−ドもＶｃｃにプルアップさ
れる。従って、ＰＭＯＳトランジスタＴＰ１とＴＰ２及
びＮＭＯＳトランジスタＴＮ１とＴＮ２からなる回路は
ＮＡＮＤ動作が可能な状態となる。すなわち、電源ノー
ド１０に電源電位Ｖｃｃが与えられている時、この実施
例回路は通常のトライステ−トバッファ回路と同じ動作
をすることを意味している。
与えられているときの動作を説明する。この場合、ＰＭ
ＯＳトランジスタＰ３、Ｐ５、Ｐ４は、ゲ−トノ−ドが
Ｖｃｃにされているのでオフしている。一方、ＮＭＯＳ
トランジスタＮ２のゲ−トノ−ドもＶｃｃにされている
ので、このＮＭＯＳトランジスタＮ２はオンしている。
従って、ＰＭＯＳトランジスタＰ２とＰ６のゲ−トは接
地電位にプルダウンされ、両ＰＭＯＳトランジスタはオ
ンする。ＰＭＯＳトランジスタＰ６がオンすることによ
り、全てのＰＭＯＳトランジスタのバックゲ−トＮｗｅ
ｌｌはＶｃｃにプルアップされ、ＰＭＯＳトランジスタ
Ｐ２がオンすることにより、ＰＭＯＳトランジスタＴＰ
１とＴＰ２の共通ソ−スノ−ドもＶｃｃにプルアップさ
れる。従って、ＰＭＯＳトランジスタＴＰ１とＴＰ２及
びＮＭＯＳトランジスタＴＮ１とＴＮ２からなる回路は
ＮＡＮＤ動作が可能な状態となる。すなわち、電源ノー
ド１０に電源電位Ｖｃｃが与えられている時、この実施
例回路は通常のトライステ−トバッファ回路と同じ動作
をすることを意味している。
【００３２】次に、スイッチＳＷにより電源ノ−ド１０
に接地電位が与えられている時の動作を説明する。この
出力回路が前記図２５に示すように、バスラインに接続
して使用されている場合、他の出力回路の出力状態が接
地電位よりも高い電位Ｖｙを出力している状況、例え
ば、Ｖｃｃレベルを出力している状況では、出力端子Ｙ
には接地電位よりも高い電位が印加され、従って、この
とき、従来では、他の出力回路の電源電位ノ−ドからバ
スラインと出力端子Ｙを経由して大きな値の電流が流れ
ていた。
に接地電位が与えられている時の動作を説明する。この
出力回路が前記図２５に示すように、バスラインに接続
して使用されている場合、他の出力回路の出力状態が接
地電位よりも高い電位Ｖｙを出力している状況、例え
ば、Ｖｃｃレベルを出力している状況では、出力端子Ｙ
には接地電位よりも高い電位が印加され、従って、この
とき、従来では、他の出力回路の電源電位ノ−ドからバ
スラインと出力端子Ｙを経由して大きな値の電流が流れ
ていた。
【００３３】この実施例回路の場合、電源ノ−ド１０に
は接地電位が与えられているので、ＰＭＯＳトランジス
タＰ３、Ｐ５、Ｐ４とＮＭＯＳトランジスタＮ２のゲ−
トは接地電位になっており、ＰＭＯＳトランジスタＰ
３、Ｐ５、Ｐ４はオンしている状態にあり、ＮＭＯＳト
ランジスタＮ２はオフしている状態にある。ここで、Ｖ
ｙ＞｜Ｖｔｐ（Ｐ４）｜の場合、ＰＭＯＳトランジスタ
Ｐ４がオンし、さらに、ＮＭＯＳトランジスタＮ２がオ
フしているので、ＰＭＯＳトランジスタＰ２、Ｐ６のゲ
−ト電位は、出力端子Ｙの電位、すなわちＶｙと同じに
なる。
は接地電位が与えられているので、ＰＭＯＳトランジス
タＰ３、Ｐ５、Ｐ４とＮＭＯＳトランジスタＮ２のゲ−
トは接地電位になっており、ＰＭＯＳトランジスタＰ
３、Ｐ５、Ｐ４はオンしている状態にあり、ＮＭＯＳト
ランジスタＮ２はオフしている状態にある。ここで、Ｖ
ｙ＞｜Ｖｔｐ（Ｐ４）｜の場合、ＰＭＯＳトランジスタ
Ｐ４がオンし、さらに、ＮＭＯＳトランジスタＮ２がオ
フしているので、ＰＭＯＳトランジスタＰ２、Ｐ６のゲ
−ト電位は、出力端子Ｙの電位、すなわちＶｙと同じに
なる。
【００３４】一方、Ｖｙ＞｜Ｖｔｐ（Ｐ３）｜の場合、
ＰＭＯＳトランジスタＰ３がオンするので、全てのＰＭ
ＯＳトランジスタのバックゲ−トＮｗｅｌｌの電位は出
力端子Ｙの電位、すなわちＶｙと同じになる。ただし、
出力端子ＹとＰＭＯＳトランジスタＰ１のバックゲ−ト
間に存在するｐｎ接合ダイオ−ドによっても出力端子Ｙ
の電位にほぼ近い電位が、ＰＭＯＳトランジスタＰ１の
バックゲ−トに伝達される。さらに、Ｖｙ＞｜Ｖｔｐ
（Ｐ５）｜の場合、ＰＭＯＳトランジスタＰ５がオン
し、バックゲ−トＮｗｅｌｌの電位はＰＭＯＳトランジ
スタＴＰ１、ＴＰ２の共通ソ−スノ−ドに伝達される。
従って、ＰＭＯＳトランジスタＰ２、Ｐ６のゲ−ト・ソ
−ス電位差は共にゼロになり、ＰＭＯＳトランジスタＰ
２、Ｐ６はそれぞれオフする。
ＰＭＯＳトランジスタＰ３がオンするので、全てのＰＭ
ＯＳトランジスタのバックゲ−トＮｗｅｌｌの電位は出
力端子Ｙの電位、すなわちＶｙと同じになる。ただし、
出力端子ＹとＰＭＯＳトランジスタＰ１のバックゲ−ト
間に存在するｐｎ接合ダイオ−ドによっても出力端子Ｙ
の電位にほぼ近い電位が、ＰＭＯＳトランジスタＰ１の
バックゲ−トに伝達される。さらに、Ｖｙ＞｜Ｖｔｐ
（Ｐ５）｜の場合、ＰＭＯＳトランジスタＰ５がオン
し、バックゲ−トＮｗｅｌｌの電位はＰＭＯＳトランジ
スタＴＰ１、ＴＰ２の共通ソ−スノ−ドに伝達される。
従って、ＰＭＯＳトランジスタＰ２、Ｐ６のゲ−ト・ソ
−ス電位差は共にゼロになり、ＰＭＯＳトランジスタＰ
２、Ｐ６はそれぞれオフする。
【００３５】さらに、インバ−タＩＮＶ１の電源電位も
接地電位にされているので、その出力電位も接地電位に
なっており、Ｖｙ＞｜Ｖｔｐ（ＴＰ１）｜の場合、ＰＭ
ＯＳトランジスタＴＰ１はオンし、ＰＭＯＳトランジス
タＴＰ２とＰ５の共通ノ−ドの電位はＰＭＯＳトランジ
スタＰ１のゲ−トノ−ドに伝達される。従って、ＰＭＯ
ＳトランジスタＰ１のゲ−トは出力端子Ｙの電位Ｖｙに
等しく、ＰＭＯＳトランジスタＰ１のゲ−ト・ソ−ス電
位差はゼロになり、ＰＭＯＳトランジスタＰ１はオフす
る。同時にＮＭＯＳトランジスタＴＮ１もオフし、さら
に、ＮＯＲ回路ＮＯＲ１の電源電位も接地電位にされて
いるので、その出力電位も接地電位になり、ＮＭＯＳト
ランジスタＮ１もオフしている。よって、出力端子Ｙか
ら接地電位ノ−ドへ電流は流れない。
接地電位にされているので、その出力電位も接地電位に
なっており、Ｖｙ＞｜Ｖｔｐ（ＴＰ１）｜の場合、ＰＭ
ＯＳトランジスタＴＰ１はオンし、ＰＭＯＳトランジス
タＴＰ２とＰ５の共通ノ−ドの電位はＰＭＯＳトランジ
スタＰ１のゲ−トノ−ドに伝達される。従って、ＰＭＯ
ＳトランジスタＰ１のゲ−トは出力端子Ｙの電位Ｖｙに
等しく、ＰＭＯＳトランジスタＰ１のゲ−ト・ソ−ス電
位差はゼロになり、ＰＭＯＳトランジスタＰ１はオフす
る。同時にＮＭＯＳトランジスタＴＮ１もオフし、さら
に、ＮＯＲ回路ＮＯＲ１の電源電位も接地電位にされて
いるので、その出力電位も接地電位になり、ＮＭＯＳト
ランジスタＮ１もオフしている。よって、出力端子Ｙか
ら接地電位ノ−ドへ電流は流れない。
【００３６】上記の説明では、個々のＰＭＯＳトランジ
スタの閾値電圧を区別したが、一般には、同一集積回路
上ではほとんどその値に差はなく、ＰＭＯＳトランジス
タＰ３、Ｐ５及びＴＰ１はほとんど同時にオンすると考
えてよい。また、電位Ｖｙが、｜Ｖｔｐ｜を越えるまで
の間、ＰＭＯＳトランジスタＰ１で流れる電流はゲ−ト
ソ−ス間電位差がほとんど｜Ｖｔｐ｜であり、充分小さ
く問題にはならない。
スタの閾値電圧を区別したが、一般には、同一集積回路
上ではほとんどその値に差はなく、ＰＭＯＳトランジス
タＰ３、Ｐ５及びＴＰ１はほとんど同時にオンすると考
えてよい。また、電位Ｖｙが、｜Ｖｔｐ｜を越えるまで
の間、ＰＭＯＳトランジスタＰ１で流れる電流はゲ−ト
ソ−ス間電位差がほとんど｜Ｖｔｐ｜であり、充分小さ
く問題にはならない。
【００３７】このように、上記実施例の回路は、電源電
位Ｖｃｃが与えられている場合は、出力は接地電位から
電源電位までフルスイングでき、電源ノ−ド１０が接地
電位にされた時でも、出力端子Ｙから接地電位への電流
が流れないようにすることができる。
位Ｖｃｃが与えられている場合は、出力は接地電位から
電源電位までフルスイングでき、電源ノ−ド１０が接地
電位にされた時でも、出力端子Ｙから接地電位への電流
が流れないようにすることができる。
【００３８】ところで、上記図１の実施例では、ＰＭＯ
ＳトランジスタＰ１のバックゲ−トの電位をそのゲ−ト
に供給するためのスイッチ制御を行うＰＭＯＳトランジ
スタＰ５の一端をＰＭＯＳトランジスタＰ２のドレイン
に接続している。しかしこれは、図３の第２の実施例に
示すように、ＰＭＯＳトランジスタＰ１のゲ−トに直接
に接続するようにしてもよい。
ＳトランジスタＰ１のバックゲ−トの電位をそのゲ−ト
に供給するためのスイッチ制御を行うＰＭＯＳトランジ
スタＰ５の一端をＰＭＯＳトランジスタＰ２のドレイン
に接続している。しかしこれは、図３の第２の実施例に
示すように、ＰＭＯＳトランジスタＰ１のゲ−トに直接
に接続するようにしてもよい。
【００３９】ここで、電源ノード１０を接地電位に設定
しているときに、出力端子Ｙに接地電位よりも高い電位
が印加された場合、図１の動作説明においてしたよう
に、出力端子Ｙの電位は、ＰＭＯＳトランジスタＰ３、
Ｐ５及びＴＰ１を経由してＰＭＯＳトランジスタＰ１の
ゲートに伝達されるが、この図３の実施例回路では、出
力端子Ｙの電位は２個のＰＭＯＳトランジスタＰ３、Ｐ
５を経由することになる。従って、電位の伝達スピ−ド
が図１の場合よりも速くなり、ＰＭＯＳトランジスタＰ
１がより速くオフするので、出力端子Ｙから接地電位へ
の過渡電流が減る。しかし、ＰＭＯＳトランジスタＰ１
のゲ−トノ−ドに寄生する負荷容量が増加するので、こ
のゲ−トノ−ドのスイング変化のスピ−ドは遅くなる可
能性がある。
しているときに、出力端子Ｙに接地電位よりも高い電位
が印加された場合、図１の動作説明においてしたよう
に、出力端子Ｙの電位は、ＰＭＯＳトランジスタＰ３、
Ｐ５及びＴＰ１を経由してＰＭＯＳトランジスタＰ１の
ゲートに伝達されるが、この図３の実施例回路では、出
力端子Ｙの電位は２個のＰＭＯＳトランジスタＰ３、Ｐ
５を経由することになる。従って、電位の伝達スピ−ド
が図１の場合よりも速くなり、ＰＭＯＳトランジスタＰ
１がより速くオフするので、出力端子Ｙから接地電位へ
の過渡電流が減る。しかし、ＰＭＯＳトランジスタＰ１
のゲ−トノ−ドに寄生する負荷容量が増加するので、こ
のゲ−トノ−ドのスイング変化のスピ−ドは遅くなる可
能性がある。
【００４０】さらに、通常動作時、ＰＭＯＳトランジス
タＰ２のドレインでのスイング幅が小さいのに比べ、Ｐ
ＭＯＳトランジスタＰ１のゲ−トノ−ドはフルスイング
するため、寄生容量の増加に応じて充放電の分だけ消費
電流が増加する。
タＰ２のドレインでのスイング幅が小さいのに比べ、Ｐ
ＭＯＳトランジスタＰ１のゲ−トノ−ドはフルスイング
するため、寄生容量の増加に応じて充放電の分だけ消費
電流が増加する。
【００４１】図４に、この発明の第３の実施例による回
路構成を示す。前記図１と図３の実施例回路では、イネ
−ブル信号／ＥＮと入力信号／ＩＮのＮＡＮＤ論理もし
くはＮＯＲ論理をとって出力段のＰＭＯＳトランジスタ
Ｐ１及びＮＭＯＳトランジスタＮ１のオン／オフ制御を
行っていたが、この実施例の出力回路では入力信号とし
て／ＩＮ１と／ＩＮ２の２つの信号を入力するようにし
たものである。
路構成を示す。前記図１と図３の実施例回路では、イネ
−ブル信号／ＥＮと入力信号／ＩＮのＮＡＮＤ論理もし
くはＮＯＲ論理をとって出力段のＰＭＯＳトランジスタ
Ｐ１及びＮＭＯＳトランジスタＮ１のオン／オフ制御を
行っていたが、この実施例の出力回路では入力信号とし
て／ＩＮ１と／ＩＮ２の２つの信号を入力するようにし
たものである。
【００４２】この実施例において、前記ＰＭＯＳトラン
ジスタＰ２のソ−スは電源ノ−ド１０に直接には接続さ
れず、このソ−スと電源ノ−ド１０との間には新たに２
個のＰＭＯＳトランジスタＴＰ３、ＴＰ４のソ−ス、ド
レイン間が並列に接続されている。そして上記一方のＰ
ＭＯＳトランジスタＴＰ４のゲ−トにはインバ−タＩＮ
Ｖ１の出力である信号ＥＮが入力され、前記ＰＭＯＳト
ランジスタＴＰ３のゲ−トには入力信号／ＩＮ２が入力
される。前記ＰＭＯＳトランジスタＴＰ１のゲ−トには
前記と同様に信号ＥＮが入力され、前記ＰＭＯＳトラン
ジスタＴＰ２のゲ−トには先の入力信号／ＩＮの代わり
に入力信号／ＩＮ１が入力される。
ジスタＰ２のソ−スは電源ノ−ド１０に直接には接続さ
れず、このソ−スと電源ノ−ド１０との間には新たに２
個のＰＭＯＳトランジスタＴＰ３、ＴＰ４のソ−ス、ド
レイン間が並列に接続されている。そして上記一方のＰ
ＭＯＳトランジスタＴＰ４のゲ−トにはインバ−タＩＮ
Ｖ１の出力である信号ＥＮが入力され、前記ＰＭＯＳト
ランジスタＴＰ３のゲ−トには入力信号／ＩＮ２が入力
される。前記ＰＭＯＳトランジスタＴＰ１のゲ−トには
前記と同様に信号ＥＮが入力され、前記ＰＭＯＳトラン
ジスタＴＰ２のゲ−トには先の入力信号／ＩＮの代わり
に入力信号／ＩＮ１が入力される。
【００４３】また、前記ＮＭＯＳトランジスタＴＮ１、
ＴＮ２からなる直列回路に対して新たに、ソ−ス、ドレ
イン間が直列に接続された２個のＮＭＯＳトランジスタ
ＴＮ３、ＴＮ４からなる直列回路が並列に接続される。
これらＮＭＯＳトランジスタＴＮ１、ＴＮ２、ＴＮ３及
びＴＮ４の各ゲ−トには、信号／ＩＮ２、ＥＮ、／ＩＮ
１、ＥＮがそれぞれ供給される。また、ＮＭＯＳトラン
ジスタＮ１のゲ−トを駆動する２入力のＮＯＲ回路ＮＯ
Ｒ１の代わりに、上記信号ＥＮ、／ＩＮ１、／ＩＮ２が
入力される３入力のＮＯＲ回路ＮＯＲ２が設けられる。
ＴＮ２からなる直列回路に対して新たに、ソ−ス、ドレ
イン間が直列に接続された２個のＮＭＯＳトランジスタ
ＴＮ３、ＴＮ４からなる直列回路が並列に接続される。
これらＮＭＯＳトランジスタＴＮ１、ＴＮ２、ＴＮ３及
びＴＮ４の各ゲ−トには、信号／ＩＮ２、ＥＮ、／ＩＮ
１、ＥＮがそれぞれ供給される。また、ＮＭＯＳトラン
ジスタＮ１のゲ−トを駆動する２入力のＮＯＲ回路ＮＯ
Ｒ１の代わりに、上記信号ＥＮ、／ＩＮ１、／ＩＮ２が
入力される３入力のＮＯＲ回路ＮＯＲ２が設けられる。
【００４４】このような構成でなる出力回路は、入力信
号が２つに増えた点が異なるだけであり、基本的な動作
は図１の回路の場合と同様である。そして、この実施例
回路の第１のポイントは、ＰＭＯＳトランジスタＰ２の
ソース、ドレイン間がＰＭＯＳトランジスタＴＰ１、Ｔ
Ｐ２の共通ソ−スノ−ドと、ＰＭＯＳトランジスタＴＰ
３、ＴＰ４の共通ドレインノ−ドとの間に接続されてい
ることである。すなわち、ＰＭＯＳトランジスタＰ２が
中間ノ−ドに挿入されていることである。そして、第２
のポイントは、電源ノ−ド１０に接地電位が与えられて
いる場合、ＰＭＯＳトランジスタＰ５の一端の電位は、
接地電位をゲ−ト電位とされたＰＭＯＳトランジスタＴ
Ｐ１を介してＰＭＯＳトランジスタＰ１のゲ−トノ−ド
に伝達されることである。すなわち、このとき、／ＥＮ
を入力信号とするインバ−タＩＮＶ１の電源ノ−ド１０
が接地電位にされるため、ＰＭＯＳトランジスタＴＰ１
のゲ−トは接地電位になることに注意すべきである。
号が２つに増えた点が異なるだけであり、基本的な動作
は図１の回路の場合と同様である。そして、この実施例
回路の第１のポイントは、ＰＭＯＳトランジスタＰ２の
ソース、ドレイン間がＰＭＯＳトランジスタＴＰ１、Ｔ
Ｐ２の共通ソ−スノ−ドと、ＰＭＯＳトランジスタＴＰ
３、ＴＰ４の共通ドレインノ−ドとの間に接続されてい
ることである。すなわち、ＰＭＯＳトランジスタＰ２が
中間ノ−ドに挿入されていることである。そして、第２
のポイントは、電源ノ−ド１０に接地電位が与えられて
いる場合、ＰＭＯＳトランジスタＰ５の一端の電位は、
接地電位をゲ−ト電位とされたＰＭＯＳトランジスタＴ
Ｐ１を介してＰＭＯＳトランジスタＰ１のゲ−トノ−ド
に伝達されることである。すなわち、このとき、／ＥＮ
を入力信号とするインバ−タＩＮＶ１の電源ノ−ド１０
が接地電位にされるため、ＰＭＯＳトランジスタＴＰ１
のゲ−トは接地電位になることに注意すべきである。
【００４５】なお、この図４の実施例において、ＮＭＯ
ＳトランジスタＴＮ１とＴＮ２の接続順序もしくはＴＮ
３、ＴＮ４の接続順序を変えるようにしてもよい。さら
に、ＮＭＯＳトランジスタＴＮ１とＴＮ２との直列接続
点と、ＮＭＯＳトランジスタＴＮ３とＴＮ４との直列接
続点とを相互に接続するように回路接続を変更してもよ
い。
ＳトランジスタＴＮ１とＴＮ２の接続順序もしくはＴＮ
３、ＴＮ４の接続順序を変えるようにしてもよい。さら
に、ＮＭＯＳトランジスタＴＮ１とＴＮ２との直列接続
点と、ＮＭＯＳトランジスタＴＮ３とＴＮ４との直列接
続点とを相互に接続するように回路接続を変更してもよ
い。
【００４６】図５に、この発明の第４の実施例による回
路構成を示す。この実施例回路では信号／ＥＮをインバ
ータＩＮＶ１を介してＭＯＳトランジスタＴＰ１、ＴＮ
１に供給せず、直接に信号ＥＮを供給するようにし、さ
らに、信号ＩＮをインバータＩＮＶ１１を介してＭＯＳ
トランジスタＴＰ２、ＴＮ２及びＮＯＲ回路ＮＯＲ１に
供給するようにしたものである。なお、上記インバータ
ＩＮＶ１１の電源端子はノード１０に接続されている。
路構成を示す。この実施例回路では信号／ＥＮをインバ
ータＩＮＶ１を介してＭＯＳトランジスタＴＰ１、ＴＮ
１に供給せず、直接に信号ＥＮを供給するようにし、さ
らに、信号ＩＮをインバータＩＮＶ１１を介してＭＯＳ
トランジスタＴＰ２、ＴＮ２及びＮＯＲ回路ＮＯＲ１に
供給するようにしたものである。なお、上記インバータ
ＩＮＶ１１の電源端子はノード１０に接続されている。
【００４７】この第４の実施例回路において、ノード１
０に電源電圧Ｖｃｃが供給されている場合の動作は図１
の場合と同様である。これに対し、ノード１０が接地電
位にされている場合、ＰＭＯＳトランジスタＰ５を経由
した電位はＰＭＯＳトランジスタＴＰ２を経由してＰＭ
ＯＳトランジスタＰ１のゲートノードに伝達される。な
ぜなら、インバータＩＮＶ１１の電源電位は接地電位に
されているので、その出力は接地電位になっているから
である。従って、このときにＰＭＯＳトランジスタＴＰ
２はオンする。また、ＮＭＯＳトランジスタＴＮ２はオ
フし、ＰＭＯＳトランジスタＰ１のゲートノードから接
地電位への電流パスはなくなる。なお、図５において、
他の回路部分の動作は図１の場合と同じである。
０に電源電圧Ｖｃｃが供給されている場合の動作は図１
の場合と同様である。これに対し、ノード１０が接地電
位にされている場合、ＰＭＯＳトランジスタＰ５を経由
した電位はＰＭＯＳトランジスタＴＰ２を経由してＰＭ
ＯＳトランジスタＰ１のゲートノードに伝達される。な
ぜなら、インバータＩＮＶ１１の電源電位は接地電位に
されているので、その出力は接地電位になっているから
である。従って、このときにＰＭＯＳトランジスタＴＰ
２はオンする。また、ＮＭＯＳトランジスタＴＮ２はオ
フし、ＰＭＯＳトランジスタＰ１のゲートノードから接
地電位への電流パスはなくなる。なお、図５において、
他の回路部分の動作は図１の場合と同じである。
【００４８】以上により、イネーブル信号の信号経路に
ノード１０を電源ノードとするインバータを設けずに、
入力信号の信号経路にノード１０を電源ノードとするイ
ンバータを設けた場合にも所望の動作が得られる。
ノード１０を電源ノードとするインバータを設けずに、
入力信号の信号経路にノード１０を電源ノードとするイ
ンバータを設けた場合にも所望の動作が得られる。
【００４９】図６に、この発明の第５の実施例による回
路構成を示す。この実施例回路では信号／ＥＮをインバ
ータＩＮＶ１を介してＭＯＳトランジスタＴＰ１、ＴＰ
４及びＴＮ２及びＴＮ４には供給せずに、直接に信号Ｅ
ＮをこれらのＭＯＳトランジスタに供給し、さらに入力
信号ＩＮ１をインバータＩＮＶ１２を介してＭＯＳトラ
ンジスタＴＰ２、ＴＮ３及びＮＯＲ回路ＮＯＲ２に供給
し、かつ入力信号ＩＮ２をインバータＩＮＶ１３を介し
てＭＯＳトランジスタＴＰ３、ＴＮ１及びＮＯＲ回路Ｎ
ＯＲ２に供給するようにしたものである。なお、上記両
インバータＩＮＶ１２、ＩＮＶ１３の各電源端子はノー
ド１０に接続されている。
路構成を示す。この実施例回路では信号／ＥＮをインバ
ータＩＮＶ１を介してＭＯＳトランジスタＴＰ１、ＴＰ
４及びＴＮ２及びＴＮ４には供給せずに、直接に信号Ｅ
ＮをこれらのＭＯＳトランジスタに供給し、さらに入力
信号ＩＮ１をインバータＩＮＶ１２を介してＭＯＳトラ
ンジスタＴＰ２、ＴＮ３及びＮＯＲ回路ＮＯＲ２に供給
し、かつ入力信号ＩＮ２をインバータＩＮＶ１３を介し
てＭＯＳトランジスタＴＰ３、ＴＮ１及びＮＯＲ回路Ｎ
ＯＲ２に供給するようにしたものである。なお、上記両
インバータＩＮＶ１２、ＩＮＶ１３の各電源端子はノー
ド１０に接続されている。
【００５０】この第５の実施例回路において、ノード１
０に電源電圧Ｖｃｃが供給されている場合の動作は図４
の場合と同様である。これに対し、ノード１０が接地電
位にされている場合、ＰＭＯＳトランジスタＰ５を経由
した電位はＰＭＯＳトランジスタＴＰ２を経由してＰＭ
ＯＳトランジスタＰ１のゲートノードに伝達される。な
ぜなら、インバータＩＮＶ１２の電源電位は接地電位に
されているので、その出力は接地電位になっているから
である。従って、このときにＰＭＯＳトランジスタＴＰ
２はオンする。また、インバータＩＮＶ１３の電源電位
も接地電位にされており、その出力は接地電位になって
いるので、ＮＭＯＳトランジスタＴＮ１、ＴＮ３はオフ
し、ＰＭＯＳトランジスタＰ１のゲートノードから接地
電位への電流パスはなくなる。なお、図６において、他
の回路部分の動作は図５の場合と同じである。
０に電源電圧Ｖｃｃが供給されている場合の動作は図４
の場合と同様である。これに対し、ノード１０が接地電
位にされている場合、ＰＭＯＳトランジスタＰ５を経由
した電位はＰＭＯＳトランジスタＴＰ２を経由してＰＭ
ＯＳトランジスタＰ１のゲートノードに伝達される。な
ぜなら、インバータＩＮＶ１２の電源電位は接地電位に
されているので、その出力は接地電位になっているから
である。従って、このときにＰＭＯＳトランジスタＴＰ
２はオンする。また、インバータＩＮＶ１３の電源電位
も接地電位にされており、その出力は接地電位になって
いるので、ＮＭＯＳトランジスタＴＮ１、ＴＮ３はオフ
し、ＰＭＯＳトランジスタＰ１のゲートノードから接地
電位への電流パスはなくなる。なお、図６において、他
の回路部分の動作は図５の場合と同じである。
【００５１】以上により、イネーブル信号の信号経路に
ノード１０を電源ノードとするインバータを設けずに、
入力信号の信号経路にノード１０を電源ノードとするイ
ンバータを設けた場合にも所望の動作が得られる。
ノード１０を電源ノードとするインバータを設けずに、
入力信号の信号経路にノード１０を電源ノードとするイ
ンバータを設けた場合にも所望の動作が得られる。
【００５２】ところで、上記図１、４、５、６の各実施
例回路における第１のポイントは、電源電位が接地電位
になったときにＰＭＯＳトランジスタＰ５を経由した電
位がＰＭＯＳトランジスタＰ１のゲートノードに伝達さ
れるように、ＰＭＯＳトランジスタＰ１のバックゲート
ノードとゲートノードとの間の途中に存在しているＰＭ
ＯＳトランジスタをオンさせるために、そのＰＭＯＳト
ランジスタのゲート電位が接地電位になるようにしたこ
とである。それは、そのＰＭＯＳトランジスタのゲート
に電位を供給している回路の電源電圧が接地電位になる
ことによって実現される。なお、この第１のポイントは
図３の実施例回路では当て嵌まらない。なぜなら、電源
電位が接地電位になったときに、ＰＭＯＳトランジスタ
Ｐ５を経由した電位はＰＭＯＳトランジスタＰ１のゲー
トノードに直接に伝達されるからである。
例回路における第１のポイントは、電源電位が接地電位
になったときにＰＭＯＳトランジスタＰ５を経由した電
位がＰＭＯＳトランジスタＰ１のゲートノードに伝達さ
れるように、ＰＭＯＳトランジスタＰ１のバックゲート
ノードとゲートノードとの間の途中に存在しているＰＭ
ＯＳトランジスタをオンさせるために、そのＰＭＯＳト
ランジスタのゲート電位が接地電位になるようにしたこ
とである。それは、そのＰＭＯＳトランジスタのゲート
に電位を供給している回路の電源電圧が接地電位になる
ことによって実現される。なお、この第１のポイントは
図３の実施例回路では当て嵌まらない。なぜなら、電源
電位が接地電位になったときに、ＰＭＯＳトランジスタ
Ｐ５を経由した電位はＰＭＯＳトランジスタＰ１のゲー
トノードに直接に伝達されるからである。
【００５３】第２のポイントは、電源電圧が接地電位に
なったときに、ＰＭＯＳトランジスタＰ１のゲートノー
ドから接地電位への電流パスがなくなるように、この電
流パス上にあるＮＭＯＳトランジスタをオフさせるため
にそのＮＭＯＳトランジスタのゲート電位が接地電位と
なるようにしたことである。それは、そのＰＭＯＳトラ
ンジスタのゲートに電位を供給している回路の電源電圧
が接地電位になることによって実現される。これは図３
の実施例回路のポイントでもある。
なったときに、ＰＭＯＳトランジスタＰ１のゲートノー
ドから接地電位への電流パスがなくなるように、この電
流パス上にあるＮＭＯＳトランジスタをオフさせるため
にそのＮＭＯＳトランジスタのゲート電位が接地電位と
なるようにしたことである。それは、そのＰＭＯＳトラ
ンジスタのゲートに電位を供給している回路の電源電圧
が接地電位になることによって実現される。これは図３
の実施例回路のポイントでもある。
【００５４】上記第１と第２のポイントを持つ多入力の
バイステ−ト・バッファ回路にこの発明を実施した場合
の、この発明の第６の実施例による構成を図７に示す。
図７において、Ｎ個の入力信号／ＩＮ１、…／ＩＮＭ、
…／ＩＮＮは、図１、３、４、５、６の各実施例回路に
おける信号／ＩＮ、／ＩＮ１、／ＩＮ２、／ＥＮに相当
している。なお、ここでは入力信号／ＩＮＭが／ＥＮの
機能を持つ信号として用いられており、この信号／ＩＮ
ＭはインバータＩＮＶＭにより反転される。
バイステ−ト・バッファ回路にこの発明を実施した場合
の、この発明の第６の実施例による構成を図７に示す。
図７において、Ｎ個の入力信号／ＩＮ１、…／ＩＮＭ、
…／ＩＮＮは、図１、３、４、５、６の各実施例回路に
おける信号／ＩＮ、／ＩＮ１、／ＩＮ２、／ＥＮに相当
している。なお、ここでは入力信号／ＩＮＭが／ＥＮの
機能を持つ信号として用いられており、この信号／ＩＮ
ＭはインバータＩＮＶＭにより反転される。
【００５５】ここで、ＣＭＯＳ回路２０は先のＰＭＯＳ
トランジスタＴＰ１〜ＴＰ４、Ｐ２及びＮＭＯＳトラン
ジスタＴＮ１〜ＴＮ４を含むＮＡＮＤ機能を持つ多入力
の回路に相当するものであり、このＣＭＯＳ回路２０は
ＰＭＯＳトランジスタのみを含むＰＭＯＳ回路２１及び
ＮＭＯＳトランジスタのみを含むＮＭＯＳ回路２２とか
ら構成されている。なお、ＮＭＯＳ回路２２内におい
て、上記インバータＩＮＶＭの出力をゲートに受けるＮ
ＭＯＳトランジスタには特に符号ＮＭを付して示してい
る。
トランジスタＴＰ１〜ＴＰ４、Ｐ２及びＮＭＯＳトラン
ジスタＴＮ１〜ＴＮ４を含むＮＡＮＤ機能を持つ多入力
の回路に相当するものであり、このＣＭＯＳ回路２０は
ＰＭＯＳトランジスタのみを含むＰＭＯＳ回路２１及び
ＮＭＯＳトランジスタのみを含むＮＭＯＳ回路２２とか
ら構成されている。なお、ＮＭＯＳ回路２２内におい
て、上記インバータＩＮＶＭの出力をゲートに受けるＮ
ＭＯＳトランジスタには特に符号ＮＭを付して示してい
る。
【００５６】また、ＣＭＯＳ回路２３は、前記図４中の
ＮＯＲ回路ＮＯＲ２に相当するものであり、上記Ｎ個の
入力信号／ＩＮ１、…／ＩＮＭ、…／ＩＮＮが入力さ
れ、その出力によって出力段のＮＭＯＳトランジスタＮ
１のゲート制御が行われるものである。
ＮＯＲ回路ＮＯＲ２に相当するものであり、上記Ｎ個の
入力信号／ＩＮ１、…／ＩＮＭ、…／ＩＮＮが入力さ
れ、その出力によって出力段のＮＭＯＳトランジスタＮ
１のゲート制御が行われるものである。
【００５７】そして、この実施例の場合にもＰＭＯＳト
ランジスタＰ５のソース、ドレインの一端は、図３に示
す第２の実施例と同様、図中の実線で示すように出力段
のＰＭＯＳトランジスタＰ１のゲートに直接に接続して
もよいし、あるいは図４に示す第３の実施例と同様、図
中の破線で示すようにＰＭＯＳ回路２１内の中間ノー
ド、例えば先のＰＭＯＳトランジスタＰ２のドレインに
接続するようにしてもよい。ただしこの場合は上記第１
のポイントを満足させるようにしなければならない。
ランジスタＰ５のソース、ドレインの一端は、図３に示
す第２の実施例と同様、図中の実線で示すように出力段
のＰＭＯＳトランジスタＰ１のゲートに直接に接続して
もよいし、あるいは図４に示す第３の実施例と同様、図
中の破線で示すようにＰＭＯＳ回路２１内の中間ノー
ド、例えば先のＰＭＯＳトランジスタＰ２のドレインに
接続するようにしてもよい。ただしこの場合は上記第１
のポイントを満足させるようにしなければならない。
【００５８】上記第２のポイントを持つ多入力の出力回
路にこの発明を実施した場合の、この発明の第７の実施
例による多入力のバイステ−ト・バッファ回路の構成を
図８に示す。図８において、Ｎ個の入力信号／ＩＮ１、
…／ＩＮＭ、…／ＩＮＮは、図１、３、４、５、６の各
実施例回路における信号／ＩＮ、／ＩＮ１、／ＩＮ２、
／ＥＮに相当している。
路にこの発明を実施した場合の、この発明の第７の実施
例による多入力のバイステ−ト・バッファ回路の構成を
図８に示す。図８において、Ｎ個の入力信号／ＩＮ１、
…／ＩＮＭ、…／ＩＮＮは、図１、３、４、５、６の各
実施例回路における信号／ＩＮ、／ＩＮ１、／ＩＮ２、
／ＥＮに相当している。
【００５９】この実施例回路が図７のものと異なってい
る点は、前記ＰＭＯＳトランジスタＰ５が削除され、代
わりにＰＭＯＳトランジスタＰ７が追加されている。上
記ＰＭＯＳトランジスタＰ７のソース、ドレイン間は出
力端子Ｙと出力段のＰＭＯＳトランジスタＰ１のゲート
との間に接続されている。そして、このＰＭＯＳトラン
ジスタＰ７のゲートは前記電源ノード１０に接続されて
いる。
る点は、前記ＰＭＯＳトランジスタＰ５が削除され、代
わりにＰＭＯＳトランジスタＰ７が追加されている。上
記ＰＭＯＳトランジスタＰ７のソース、ドレイン間は出
力端子Ｙと出力段のＰＭＯＳトランジスタＰ１のゲート
との間に接続されている。そして、このＰＭＯＳトラン
ジスタＰ７のゲートは前記電源ノード１０に接続されて
いる。
【００６０】いま、電源ノード１０が前記スイッチＳＷ
を介して接地電位に設定されているときに、出力端子Ｙ
に接地電位よりも高い電位が印加された場合、先の図４
の実施例回路の場合、出力端子Ｙの電位はＰＭＯＳトラ
ンジスタＰ５及びＴＰ１を経由して、ＰＭＯＳトランジ
スタＰ１のゲ−トに伝達されるが、この実施例回路で
は、ＰＭＯＳトランジスタＰ７のみを介して伝達され
る。従って、電位の伝達スピ−ドが速くなり、ＰＭＯＳ
トランジスタＰ１がより速くオフするので、出力端子Ｙ
から接地電位への過渡電流が減る。しかし、ＰＭＯＳト
ランジスタＰ１のゲ−トノ−ドに寄生する負荷容量が増
加するので、このゲ−トノ−ドのスイング変化のスピ−
ドが遅くなる可能性がある。さらに、通常動作時、ＰＭ
ＯＳトランジスタＰ２のドレインにおけるスイング幅が
小さいのに比べ、ＰＭＯＳトランジスタＰ１のゲ−トノ
−ドはフルスイングするため、寄生容量の増加に応じて
充放電の分だけ消費電流が増加することになる。
を介して接地電位に設定されているときに、出力端子Ｙ
に接地電位よりも高い電位が印加された場合、先の図４
の実施例回路の場合、出力端子Ｙの電位はＰＭＯＳトラ
ンジスタＰ５及びＴＰ１を経由して、ＰＭＯＳトランジ
スタＰ１のゲ−トに伝達されるが、この実施例回路で
は、ＰＭＯＳトランジスタＰ７のみを介して伝達され
る。従って、電位の伝達スピ−ドが速くなり、ＰＭＯＳ
トランジスタＰ１がより速くオフするので、出力端子Ｙ
から接地電位への過渡電流が減る。しかし、ＰＭＯＳト
ランジスタＰ１のゲ−トノ−ドに寄生する負荷容量が増
加するので、このゲ−トノ−ドのスイング変化のスピ−
ドが遅くなる可能性がある。さらに、通常動作時、ＰＭ
ＯＳトランジスタＰ２のドレインにおけるスイング幅が
小さいのに比べ、ＰＭＯＳトランジスタＰ１のゲ−トノ
−ドはフルスイングするため、寄生容量の増加に応じて
充放電の分だけ消費電流が増加することになる。
【００６１】そして、この実施例の場合にも、ＰＭＯＳ
トランジスタＰ７のソース、ドレインの一端は、図中の
実線で示すようにＰＭＯＳトランジスタＰ１のゲートに
直接に接続してもよく、あるいは図中の破線で示すよう
にＰＭＯＳ回路２１内の中間ノード、例えばＰＭＯＳト
ランジスタＰ２のドレインに接続するようにしてもよ
い。ただし、中間ノードに接続した場合には、上記第１
のポイントを満足しなければならない。
トランジスタＰ７のソース、ドレインの一端は、図中の
実線で示すようにＰＭＯＳトランジスタＰ１のゲートに
直接に接続してもよく、あるいは図中の破線で示すよう
にＰＭＯＳ回路２１内の中間ノード、例えばＰＭＯＳト
ランジスタＰ２のドレインに接続するようにしてもよ
い。ただし、中間ノードに接続した場合には、上記第１
のポイントを満足しなければならない。
【００６２】上記ＰＭＯＳトランジスタＰ７のソース、
ドレインの一端をＰＭＯＳ回路２１内の中間ノードであ
るＰＭＯＳトランジスタＰ２のドレインに接続した場合
で、かつ多入力の出力回路にこの発明を実施した場合の
この発明の第８の実施例回路の構成を図９に示す。
ドレインの一端をＰＭＯＳ回路２１内の中間ノードであ
るＰＭＯＳトランジスタＰ２のドレインに接続した場合
で、かつ多入力の出力回路にこの発明を実施した場合の
この発明の第８の実施例回路の構成を図９に示す。
【００６３】図１０はこの発明の第９の実施例による多
入力のバイステ−ト・バッファ回路の構成を示してい
る。この実施例回路の場合にもＭ個の入力信号／ＩＮ１
〜／ＩＮＭが入力される。この実施例回路が図７のもの
と異なっている点は、前記ＰＭＯＳトランジスタＰ６を
削除し、その代わりにＰＭＯＳトランジスタＰ８、Ｐ９
を追加していることである。上記ＰＭＯＳトランジスタ
Ｐ８のソース、ドレイン間は前記ＰＭＯＳトランジスタ
Ｐ１のバックゲート（Ｎｗｅｌｌ）と電源ノード１０と
の間に接続され、そのゲートは出力端子Ｙに接続されて
いる。上記ＰＭＯＳトランジスタＰ９のソース、ドレイ
ン間は電源ノード１０とＮｗｅｌｌとの間に接続され、
そのゲートは出力段のＰＭＯＳトランジスタＰ１のゲー
トに接続されている。
入力のバイステ−ト・バッファ回路の構成を示してい
る。この実施例回路の場合にもＭ個の入力信号／ＩＮ１
〜／ＩＮＭが入力される。この実施例回路が図７のもの
と異なっている点は、前記ＰＭＯＳトランジスタＰ６を
削除し、その代わりにＰＭＯＳトランジスタＰ８、Ｐ９
を追加していることである。上記ＰＭＯＳトランジスタ
Ｐ８のソース、ドレイン間は前記ＰＭＯＳトランジスタ
Ｐ１のバックゲート（Ｎｗｅｌｌ）と電源ノード１０と
の間に接続され、そのゲートは出力端子Ｙに接続されて
いる。上記ＰＭＯＳトランジスタＰ９のソース、ドレイ
ン間は電源ノード１０とＮｗｅｌｌとの間に接続され、
そのゲートは出力段のＰＭＯＳトランジスタＰ１のゲー
トに接続されている。
【００６４】先の図７の実施例回路において、電源ノ−
ド１０に電源電位Ｖｃｃが供給されている場合、すなわ
ち、通常動作時、ＮｗｅｌｌはＰＭＯＳトランジスタＰ
６により常時Ｖｃｃにプルアップされていた。これに対
し、この図１０の実施例回路では、このＰＭＯＳトラン
ジスタＰ６を削除したので、ＰＭＯＳトランジスタＰ８
とＰ９が代わりにＮｗｅｌｌをプルアップする役割を受
け持つ。すなわち、ＰＭＯＳトランジスタＰ１のゲ−ト
ノ−ドが接地電位の場合、ＰＭＯＳトランジスタＰ１が
オンし、かつＰＭＯＳトランジスタＰ９がＮｗｅｌｌを
プルアップする。一方、ＰＭＯＳトランジスタＰ１のゲ
−トノ−ドがＶｃｃの場合、ＰＭＯＳトランジスタＰ１
がオフし、ＮＭＯＳトランジスタＮ１がオンし、出力端
子Ｙが接地電位になるので、この場合にはＰＭＯＳトラ
ンジスタＰ８がオンして、Ｎｗｅｌｌがプルアップされ
る。
ド１０に電源電位Ｖｃｃが供給されている場合、すなわ
ち、通常動作時、ＮｗｅｌｌはＰＭＯＳトランジスタＰ
６により常時Ｖｃｃにプルアップされていた。これに対
し、この図１０の実施例回路では、このＰＭＯＳトラン
ジスタＰ６を削除したので、ＰＭＯＳトランジスタＰ８
とＰ９が代わりにＮｗｅｌｌをプルアップする役割を受
け持つ。すなわち、ＰＭＯＳトランジスタＰ１のゲ−ト
ノ−ドが接地電位の場合、ＰＭＯＳトランジスタＰ１が
オンし、かつＰＭＯＳトランジスタＰ９がＮｗｅｌｌを
プルアップする。一方、ＰＭＯＳトランジスタＰ１のゲ
−トノ−ドがＶｃｃの場合、ＰＭＯＳトランジスタＰ１
がオフし、ＮＭＯＳトランジスタＮ１がオンし、出力端
子Ｙが接地電位になるので、この場合にはＰＭＯＳトラ
ンジスタＰ８がオンして、Ｎｗｅｌｌがプルアップされ
る。
【００６５】ＰＭＯＳトランジスタＰ８とＰ９以外のＭ
ＯＳトランジスタの動作は図７の場合と同じである。そ
の時、電源ノード１０を接地電位にし、出力端子Ｙに接
地電位よりも高い電位を印加した場合、ＰＭＯＳトラン
ジスタＰ８は、ゲ−ト電位がソ−ス電位より高くなるた
めにオフすることと、ＰＭＯＳトランジスタＰ９はＰＭ
ＯＳトランジスタＰ１と同様な理由でオフすることに留
意すべきである。
ＯＳトランジスタの動作は図７の場合と同じである。そ
の時、電源ノード１０を接地電位にし、出力端子Ｙに接
地電位よりも高い電位を印加した場合、ＰＭＯＳトラン
ジスタＰ８は、ゲ−ト電位がソ−ス電位より高くなるた
めにオフすることと、ＰＭＯＳトランジスタＰ９はＰＭ
ＯＳトランジスタＰ１と同様な理由でオフすることに留
意すべきである。
【００６６】次に、この発明の第１０の実施例であるバ
イステ−ト・バッファ回路の実施例を図１１に示す。こ
の実施例は図１の実施例と比較して、先のＮＯＲ回路Ｎ
ＯＲ１の代わりにインバ−タ回路ＩＮＶ２が使用され、
かつ、先のＮＡＮＤ回路を構成していたＭＯＳトランジ
スタＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２の代わりにＰＭＯ
ＳトランジスタＴＰ１１とＮＭＯＳトランジスタＴＮ１
１とから構成されたインバ−タ回路が使用されている点
が異なっている。さらに、この実施例では、後述する理
由で入力信号／ＩＮを受けるインバ−タ回路ＩＮＶ３が
追加されている。また、ＰＭＯＳトランジスタＰ５は、
図１の回路と同様に、ＰＭＯＳトランジスタＰ１のバッ
クゲ−トＮｗｅｌｌとＰＭＯＳトランジスタＰ２のドレ
インノ−ドとの間にソ−ス・ドレインが接続されてい
る。
イステ−ト・バッファ回路の実施例を図１１に示す。こ
の実施例は図１の実施例と比較して、先のＮＯＲ回路Ｎ
ＯＲ１の代わりにインバ−タ回路ＩＮＶ２が使用され、
かつ、先のＮＡＮＤ回路を構成していたＭＯＳトランジ
スタＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２の代わりにＰＭＯ
ＳトランジスタＴＰ１１とＮＭＯＳトランジスタＴＮ１
１とから構成されたインバ−タ回路が使用されている点
が異なっている。さらに、この実施例では、後述する理
由で入力信号／ＩＮを受けるインバ−タ回路ＩＮＶ３が
追加されている。また、ＰＭＯＳトランジスタＰ５は、
図１の回路と同様に、ＰＭＯＳトランジスタＰ１のバッ
クゲ−トＮｗｅｌｌとＰＭＯＳトランジスタＰ２のドレ
インノ−ドとの間にソ−ス・ドレインが接続されてい
る。
【００６７】この実施例回路において、電源ノード１０
が接地電位にされている場合の動作について説明する。
インバ−タ回路ＩＮＶ３の出力ノ−ドは接地電位になっ
ているので、ＮＭＯＳトランジスタＴＮ１１はオフし、
さらに、インバ−タ回路ＩＮＶ２の電源電位も接地電位
にされているのでその出力電位は接地電位になっている
ため、ＮＭＯＳトランジスタＮ１もオフしている。従っ
て、このときは出力端子Ｙから接地電位ノ−ドへ電流は
流れない。
が接地電位にされている場合の動作について説明する。
インバ−タ回路ＩＮＶ３の出力ノ−ドは接地電位になっ
ているので、ＮＭＯＳトランジスタＴＮ１１はオフし、
さらに、インバ−タ回路ＩＮＶ２の電源電位も接地電位
にされているのでその出力電位は接地電位になっている
ため、ＮＭＯＳトランジスタＮ１もオフしている。従っ
て、このときは出力端子Ｙから接地電位ノ−ドへ電流は
流れない。
【００６８】一方、電源ノード１０が接地電位にされて
いるときに、接地電位以上の電位Ｖｙが出力端子Ｙに印
加されたときは、図１の場合と同様に、この電位Ｖｙは
ＰＭＯＳトランジスタＰ２のドレインノ−ドまで伝達さ
れる。このとき、ＰＭＯＳトランジスタＴＰ１１のゲ−
トノ−ドは接地電位になっているので、このＰＭＯＳト
ランジスタＴＰ１１はオンし、このＰＭＯＳトランジス
タＴＰ１１を介してＰＭＯＳトランジスタＰ１のゲ−ト
ノ−ドへと伝達される。従って、出力端子Ｙから接地電
位にされた電源ノ−ド１０への電流パスは生じない。
いるときに、接地電位以上の電位Ｖｙが出力端子Ｙに印
加されたときは、図１の場合と同様に、この電位Ｖｙは
ＰＭＯＳトランジスタＰ２のドレインノ−ドまで伝達さ
れる。このとき、ＰＭＯＳトランジスタＴＰ１１のゲ−
トノ−ドは接地電位になっているので、このＰＭＯＳト
ランジスタＴＰ１１はオンし、このＰＭＯＳトランジス
タＴＰ１１を介してＰＭＯＳトランジスタＰ１のゲ−ト
ノ−ドへと伝達される。従って、出力端子Ｙから接地電
位にされた電源ノ−ド１０への電流パスは生じない。
【００６９】次にこの発明の第１１の実施例のバイステ
−ト・バッファ回路を図１２に示す。上記図１１の回路
と比較してこの実施例回路では、先の図３の実施例回路
と同様に、ＰＭＯＳトランジスタＰ５は、ＰＭＯＳトラ
ンジスタＰ１のバックゲ−トＮｗｅｌｌとＰＭＯＳトラ
ンジスタＰ１のゲ−トノ−ドとの間にソ−ス、ドレイン
が接続されている。
−ト・バッファ回路を図１２に示す。上記図１１の回路
と比較してこの実施例回路では、先の図３の実施例回路
と同様に、ＰＭＯＳトランジスタＰ５は、ＰＭＯＳトラ
ンジスタＰ１のバックゲ−トＮｗｅｌｌとＰＭＯＳトラ
ンジスタＰ１のゲ−トノ−ドとの間にソ−ス、ドレイン
が接続されている。
【００７０】この図１２の実施例回路において、電源ノ
ード１０が接地電位にされている場合の動作について説
明する。インバ−タ回路ＩＮＶ３、ＩＮＶ２の電源電位
も接地電位にされているのでその出力電位も接地電位に
なっており、ＮＭＯＳトランジスタＮ１、ＴＮ１１はオ
フしている。従って、出力端子Ｙ及びＰＭＯＳトランジ
スタＰ１のゲートノードから接地電位ノ−ドへ電流は流
れない。一方、出力端子Ｙに接地電位以上の電位Ｖｙが
印加されたとき、この電位Ｖｙは、図３の場合と同様に
ＰＭＯＳトランジスタＰ１のゲ−トノ−ドまで伝達され
る。このように、出力端子Ｙから接地電位にされた電源
ノード１０への電流パスはなくなる。また、この実施例
回路は図３と同様のメリット及びデメリットを持つ。
ード１０が接地電位にされている場合の動作について説
明する。インバ−タ回路ＩＮＶ３、ＩＮＶ２の電源電位
も接地電位にされているのでその出力電位も接地電位に
なっており、ＮＭＯＳトランジスタＮ１、ＴＮ１１はオ
フしている。従って、出力端子Ｙ及びＰＭＯＳトランジ
スタＰ１のゲートノードから接地電位ノ−ドへ電流は流
れない。一方、出力端子Ｙに接地電位以上の電位Ｖｙが
印加されたとき、この電位Ｖｙは、図３の場合と同様に
ＰＭＯＳトランジスタＰ１のゲ−トノ−ドまで伝達され
る。このように、出力端子Ｙから接地電位にされた電源
ノード１０への電流パスはなくなる。また、この実施例
回路は図３と同様のメリット及びデメリットを持つ。
【００７１】次にこの発明の第１２の実施例のバイステ
−ト・バッファ回路を図１３に示す。この実施例回路は
先の図１２の実施例のものと比較して、入力信号／ＩＮ
に代えて入力信号ＩＮが供給される点と、インバ−タ回
路ＩＮＶ３が削除されている点と、さらに、ＮＭＯＳト
ランジスタＴＮ１１のソースと接地電位ノードとの間
に、入力信号ＩＮがゲートに供給されるＮＭＯＳトラン
ジスタＴＮ１２のドレイン、ソース間を接続した点が異
なっている。そして、ＮＭＯＳトランジスタＴＮ１１の
ゲ−トは電源ノード１０に接続され、ＮＭＯＳトランジ
スタＴＮ１２のゲートには入力信号ＩＮが供給されてい
る。
−ト・バッファ回路を図１３に示す。この実施例回路は
先の図１２の実施例のものと比較して、入力信号／ＩＮ
に代えて入力信号ＩＮが供給される点と、インバ−タ回
路ＩＮＶ３が削除されている点と、さらに、ＮＭＯＳト
ランジスタＴＮ１１のソースと接地電位ノードとの間
に、入力信号ＩＮがゲートに供給されるＮＭＯＳトラン
ジスタＴＮ１２のドレイン、ソース間を接続した点が異
なっている。そして、ＮＭＯＳトランジスタＴＮ１１の
ゲ−トは電源ノード１０に接続され、ＮＭＯＳトランジ
スタＴＮ１２のゲートには入力信号ＩＮが供給されてい
る。
【００７２】ここでは、電源ノード１０が接地電位にさ
れている場合の動作について説明する。ポイントは、入
力信号ＩＮが、Ｖｃｃを電源とする回路の出力信号と定
義されていないことにある。すなわち、電源ノード１０
が接地電位にされたとしても、入力信号ＩＮとして接地
電位以上のレベルが入力される可能性があることを仮定
していることである。従って、ＰＭＯＳトランジスタＴ
Ｐ１１とＮＭＯＳトランジスタＴＮ１２のゲ−トは接地
電位にあると想定はできない。よって、ＰＭＯＳトラン
ジスタＰ５の一端を、ＰＭＯＳトランジスタＰ２のドレ
インノードには接続できず、ＰＭＯＳトランジスタＰ１
のゲ−トノ−ドに接続している。また、ＮＭＯＳトラン
ジスタＴＮ１２がオンする可能性も有るので、必ず、オ
フするようなＮＭＯＳトランジスタＴＮ１１を挿入して
いる。ＮＭＯＳトランジスタＴＮ１１のゲ−トが電源ノ
−ド１０に接続されているので、このノード１０に接地
電位が供給されている場合、ＮＭＯＳトランジスタＴＮ
１１は必ずオフすることに注意すべきである。
れている場合の動作について説明する。ポイントは、入
力信号ＩＮが、Ｖｃｃを電源とする回路の出力信号と定
義されていないことにある。すなわち、電源ノード１０
が接地電位にされたとしても、入力信号ＩＮとして接地
電位以上のレベルが入力される可能性があることを仮定
していることである。従って、ＰＭＯＳトランジスタＴ
Ｐ１１とＮＭＯＳトランジスタＴＮ１２のゲ−トは接地
電位にあると想定はできない。よって、ＰＭＯＳトラン
ジスタＰ５の一端を、ＰＭＯＳトランジスタＰ２のドレ
インノードには接続できず、ＰＭＯＳトランジスタＰ１
のゲ−トノ−ドに接続している。また、ＮＭＯＳトラン
ジスタＴＮ１２がオンする可能性も有るので、必ず、オ
フするようなＮＭＯＳトランジスタＴＮ１１を挿入して
いる。ＮＭＯＳトランジスタＴＮ１１のゲ−トが電源ノ
−ド１０に接続されているので、このノード１０に接地
電位が供給されている場合、ＮＭＯＳトランジスタＴＮ
１１は必ずオフすることに注意すべきである。
【００７３】次にこの発明の第１３の実施例のバイステ
−ト・バッファ回路を図１４に示す。この実施例回路
は、図１１と比較して、ＰＭＯＳトランジスタＰ５が削
除されている。さらに、出力端子ＹとＰＭＯＳトランジ
スタＰ２のドレインノ−ドとの間にはＰＭＯＳトランジ
スタＰ７のソース、ドレイン間が接続されている。この
ＰＭＯＳトランジスタＰ７のゲートは電源ノード１０に
接続されている。
−ト・バッファ回路を図１４に示す。この実施例回路
は、図１１と比較して、ＰＭＯＳトランジスタＰ５が削
除されている。さらに、出力端子ＹとＰＭＯＳトランジ
スタＰ２のドレインノ−ドとの間にはＰＭＯＳトランジ
スタＰ７のソース、ドレイン間が接続されている。この
ＰＭＯＳトランジスタＰ７のゲートは電源ノード１０に
接続されている。
【００７４】ここで、電源ノード１０を接地電位に設定
しているときに、出力端子Ｙに接地電位よりも高い電位
が印加された場合、先の図１１の回路では出力端子Ｙの
電位は、ＰＭＯＳトランジスタＰ３、Ｐ５、ＴＰ１１を
経由して、ＰＭＯＳトランジスタＰ１のゲ−トに伝達さ
れるが、この実施例では、ＰＭＯＳトランジスタＰ７、
ＴＰ１１を介して伝達される点が異なる。
しているときに、出力端子Ｙに接地電位よりも高い電位
が印加された場合、先の図１１の回路では出力端子Ｙの
電位は、ＰＭＯＳトランジスタＰ３、Ｐ５、ＴＰ１１を
経由して、ＰＭＯＳトランジスタＰ１のゲ−トに伝達さ
れるが、この実施例では、ＰＭＯＳトランジスタＰ７、
ＴＰ１１を介して伝達される点が異なる。
【００７５】図１５にこの発明の第１４の実施例による
バイステ−ト・バッファ回路の構成を示す。この実施例
回路が図１４と比較して異なる点は、ＰＭＯＳトランジ
スタＰ７のソース、ドレイン間を出力端子ＹとＰＭＯＳ
トランジスタＰ１のゲ−トノ−ドとの間に接続した点で
ある。
バイステ−ト・バッファ回路の構成を示す。この実施例
回路が図１４と比較して異なる点は、ＰＭＯＳトランジ
スタＰ７のソース、ドレイン間を出力端子ＹとＰＭＯＳ
トランジスタＰ１のゲ−トノ−ドとの間に接続した点で
ある。
【００７６】いま、電源ノ−ド１０を接地電位にしてい
るときに、出力端子Ｙに接地電位よりも高い電位が印加
された場合、先の図１４の回路の場合、出力端子Ｙの電
位はＰＭＯＳトランジスタＰ７、ＴＰ１１を経由して、
ＰＭＯＳトランジスタＰ１のゲ−トに伝達されるが、こ
の実施例では、ＰＭＯＳトランジスタＰ７のみによって
伝達される。従って、電位の伝達スピ−ドがさらに速く
なり、ＰＭＯＳトランジスタＰ１がより速くオフするの
で、出力端子Ｙから接地電位への過渡電流が減る。しか
し、ＰＭＯＳトランジスタＰ１のゲ−トノ−ドに寄生す
る負荷容量が増加するので、このゲ−トノ−ドのスイン
グ変化のスピ−ドが遅くなる可能性がある。さらに、通
常動作時、ＰＭＯＳトランジスタＰ２のドレインにおけ
るスイング幅が小さいのに比べ、ＰＭＯＳトランジスタ
Ｐ１のゲ−トノ−ドはフルスイングするため、寄生容量
の増加に応じて充放電の分だけ消費電流が増加する。
るときに、出力端子Ｙに接地電位よりも高い電位が印加
された場合、先の図１４の回路の場合、出力端子Ｙの電
位はＰＭＯＳトランジスタＰ７、ＴＰ１１を経由して、
ＰＭＯＳトランジスタＰ１のゲ−トに伝達されるが、こ
の実施例では、ＰＭＯＳトランジスタＰ７のみによって
伝達される。従って、電位の伝達スピ−ドがさらに速く
なり、ＰＭＯＳトランジスタＰ１がより速くオフするの
で、出力端子Ｙから接地電位への過渡電流が減る。しか
し、ＰＭＯＳトランジスタＰ１のゲ−トノ−ドに寄生す
る負荷容量が増加するので、このゲ−トノ−ドのスイン
グ変化のスピ−ドが遅くなる可能性がある。さらに、通
常動作時、ＰＭＯＳトランジスタＰ２のドレインにおけ
るスイング幅が小さいのに比べ、ＰＭＯＳトランジスタ
Ｐ１のゲ−トノ−ドはフルスイングするため、寄生容量
の増加に応じて充放電の分だけ消費電流が増加する。
【００７７】図１６にこの発明の第１５の実施例による
バイステ−ト・バッファ回路の構成を示す。この実施例
回路は、２つの入力信号ＩＮ１、ＩＮ２のＡＮＤ論理を
実現するものであり、前記ＰＭＯＳトランジスタＰ２の
ドレインと前記出力段のＰＭＯＳトランジスタＰ１のゲ
ートノードとの間には２個のＰＭＯＳトランジスタＴＰ
２１、ＴＰ２２のソース、ドレイン間が並列に接続さ
れ、かつ、ＰＭＯＳトランジスタＰ１のゲートノードと
接地電位との間には３個のＮＭＯＳトランジスタＴＮ２
１、ＴＮ２２、ＴＮ２３のソース、ドレイン間が直列に
接続されている。そして、上記ＰＭＯＳトランジスタＴ
Ｐ２１のゲートには入力信号ＩＮ２が、ＰＭＯＳトラン
ジスタＴＰ２２のゲートには入力信号ＩＮ１が、ＮＭＯ
ＳトランジスタＴＮ２１のゲートには入力信号ＩＮ２
が、ＮＭＯＳトランジスタＴＮ２３のゲートには入力信
号ＩＮ１がそれぞれ供給され、ＮＭＯＳトランジスタＴ
Ｎ２２のゲートは電源ノード１０に接続されている。
バイステ−ト・バッファ回路の構成を示す。この実施例
回路は、２つの入力信号ＩＮ１、ＩＮ２のＡＮＤ論理を
実現するものであり、前記ＰＭＯＳトランジスタＰ２の
ドレインと前記出力段のＰＭＯＳトランジスタＰ１のゲ
ートノードとの間には２個のＰＭＯＳトランジスタＴＰ
２１、ＴＰ２２のソース、ドレイン間が並列に接続さ
れ、かつ、ＰＭＯＳトランジスタＰ１のゲートノードと
接地電位との間には３個のＮＭＯＳトランジスタＴＮ２
１、ＴＮ２２、ＴＮ２３のソース、ドレイン間が直列に
接続されている。そして、上記ＰＭＯＳトランジスタＴ
Ｐ２１のゲートには入力信号ＩＮ２が、ＰＭＯＳトラン
ジスタＴＰ２２のゲートには入力信号ＩＮ１が、ＮＭＯ
ＳトランジスタＴＮ２１のゲートには入力信号ＩＮ２
が、ＮＭＯＳトランジスタＴＮ２３のゲートには入力信
号ＩＮ１がそれぞれ供給され、ＮＭＯＳトランジスタＴ
Ｎ２２のゲートは電源ノード１０に接続されている。
【００７８】ここで、ゲ−トが電源ノード１０に接続さ
れたＮＭＯＳトランジスタＴＮ２２の接続に関しては、
ＰＭＯＳトランジスタＰ１のゲ−トノ−ドと接地電位の
間に、ＮＭＯＳトランジスタＴＮ２１とＮＭＯＳトラン
ジスタＴＮ２３とに対してＮＭＯＳトランジスタＴＮ２
２を直列に挿入しなければならないということに留意す
る必要がある。すなわち、電源ノード１０が接地電位に
されたとき、ＰＭＯＳトランジスタＰ１のゲートノード
から接地電位への電流パスをなくすために、ゲートに電
源ノード１０の電位が供給されてオフとなるＮＭＯＳト
ランジスタＴＮ２２を設けている。
れたＮＭＯＳトランジスタＴＮ２２の接続に関しては、
ＰＭＯＳトランジスタＰ１のゲ−トノ−ドと接地電位の
間に、ＮＭＯＳトランジスタＴＮ２１とＮＭＯＳトラン
ジスタＴＮ２３とに対してＮＭＯＳトランジスタＴＮ２
２を直列に挿入しなければならないということに留意す
る必要がある。すなわち、電源ノード１０が接地電位に
されたとき、ＰＭＯＳトランジスタＰ１のゲートノード
から接地電位への電流パスをなくすために、ゲートに電
源ノード１０の電位が供給されてオフとなるＮＭＯＳト
ランジスタＴＮ２２を設けている。
【００７９】また、出力段のＮＭＯＳトランジスタＮ１
のゲート制御を行うために、入力信号ＩＮ１、ＩＮ２が
供給されるＮＡＮＤ回路ＮＡＮＤ１が設けられている。
なお、ＰＭＯＳトランジスタＰ８とＰ９が設けられてい
るが、その理由は先の図１０で説明した場合と同様であ
るために説明は省略する。また、その他のＭＯＳトラン
ジスタについてはその作用は例えば図１中の対応するも
のと同様なのでその説明も省略する。
のゲート制御を行うために、入力信号ＩＮ１、ＩＮ２が
供給されるＮＡＮＤ回路ＮＡＮＤ１が設けられている。
なお、ＰＭＯＳトランジスタＰ８とＰ９が設けられてい
るが、その理由は先の図１０で説明した場合と同様であ
るために説明は省略する。また、その他のＭＯＳトラン
ジスタについてはその作用は例えば図１中の対応するも
のと同様なのでその説明も省略する。
【００８０】ところで、上記図１６の実施例回路では、
入力信号が２つの入力信号ＩＮ１、ＩＮ２である２入力
の場合について説明したが、これは３つ以上の入力信号
ＩＮ１〜ＩＮＭを用いる多入力の場合にも同様に実施す
ることができる。
入力信号が２つの入力信号ＩＮ１、ＩＮ２である２入力
の場合について説明したが、これは３つ以上の入力信号
ＩＮ１〜ＩＮＭを用いる多入力の場合にも同様に実施す
ることができる。
【００８１】図１７はこの発明の第１６の実施例による
多入力の出力回路の構成を示している。この実施例回路
ではＭ個の入力信号ＩＮ１〜ＩＮＭが入力される。ここ
で、ＣＭＯＳ回路３０は先のＰＭＯＳトランジスタＴＰ
２１、ＴＰ２２、Ｐ２及びＮＭＯＳトランジスタＴＮ２
１〜ＴＮ２３を含む多入力の論理回路に相当するもので
あり、このＣＭＯＳ回路３０はＰＭＯＳトランジスタの
みを含むＰＭＯＳ回路３１及びＮＭＯＳトランジスタの
みを含むＮＭＯＳ回路３２とから構成されている。
多入力の出力回路の構成を示している。この実施例回路
ではＭ個の入力信号ＩＮ１〜ＩＮＭが入力される。ここ
で、ＣＭＯＳ回路３０は先のＰＭＯＳトランジスタＴＰ
２１、ＴＰ２２、Ｐ２及びＮＭＯＳトランジスタＴＮ２
１〜ＴＮ２３を含む多入力の論理回路に相当するもので
あり、このＣＭＯＳ回路３０はＰＭＯＳトランジスタの
みを含むＰＭＯＳ回路３１及びＮＭＯＳトランジスタの
みを含むＮＭＯＳ回路３２とから構成されている。
【００８２】また、ＣＭＯＳ回路３３は、前記図１６中
のＮＡＮＤ回路ＮＡＮＤ１に相当するものであり、上記
Ｎ個の入力信号ＩＮ１〜ＩＮＮが入力され、その出力に
よって出力段のＮＭＯＳトランジスタＮ１のゲート制御
が行われるものである。
のＮＡＮＤ回路ＮＡＮＤ１に相当するものであり、上記
Ｎ個の入力信号ＩＮ１〜ＩＮＮが入力され、その出力に
よって出力段のＮＭＯＳトランジスタＮ１のゲート制御
が行われるものである。
【００８３】そして、この実施例の場合にもＰＭＯＳト
ランジスタＰ５のソース、ドレインの一端は、図１６に
示す第１５の実施例と同様に出力段のＰＭＯＳトランジ
スタＰ１のゲートに直接に接続される。
ランジスタＰ５のソース、ドレインの一端は、図１６に
示す第１５の実施例と同様に出力段のＰＭＯＳトランジ
スタＰ１のゲートに直接に接続される。
【００８４】図１８にこの発明の第１７の実施例による
バイステ−ト・バッファ回路の構成を示す。この実施例
回路は、先の図１２の実施例回路と比較して、ＰＭＯＳ
トランジスタＰ６を削除し、その代わりにＰＭＯＳトラ
ンジスタＰ８、Ｐ９を追加している。図１２の回路にお
いて、電源ノード１０に電源電位Ｖｃｃが供給されてい
る場合、すなわち、通常動作時、ＮｗｅｌｌはＰＭＯＳ
トランジスタＰ６により常時Ｖｃｃにプルアップされて
いた。これに対し、この図１７の実施例回路の場合に
は、ＰＭＯＳトランジスタＰ６を削除したので、ＰＭＯ
ＳトランジスタＰ８とＰ９が代わりにＮｗｅｌｌをプル
アップする役割を受け持つ。すなわち、ＰＭＯＳトラン
ジスタＰ１のゲ−トノ−ドが接地電位の場合、このＰＭ
ＯＳトランジスタＰ１がオンし、かつＰＭＯＳトランジ
スタＰ９もオンしてこのＰＭＯＳトランジスタＰ９によ
りＮｗｅｌｌがプルアップされる。
バイステ−ト・バッファ回路の構成を示す。この実施例
回路は、先の図１２の実施例回路と比較して、ＰＭＯＳ
トランジスタＰ６を削除し、その代わりにＰＭＯＳトラ
ンジスタＰ８、Ｐ９を追加している。図１２の回路にお
いて、電源ノード１０に電源電位Ｖｃｃが供給されてい
る場合、すなわち、通常動作時、ＮｗｅｌｌはＰＭＯＳ
トランジスタＰ６により常時Ｖｃｃにプルアップされて
いた。これに対し、この図１７の実施例回路の場合に
は、ＰＭＯＳトランジスタＰ６を削除したので、ＰＭＯ
ＳトランジスタＰ８とＰ９が代わりにＮｗｅｌｌをプル
アップする役割を受け持つ。すなわち、ＰＭＯＳトラン
ジスタＰ１のゲ−トノ−ドが接地電位の場合、このＰＭ
ＯＳトランジスタＰ１がオンし、かつＰＭＯＳトランジ
スタＰ９もオンしてこのＰＭＯＳトランジスタＰ９によ
りＮｗｅｌｌがプルアップされる。
【００８５】一方、ＰＭＯＳトランジスタＰ１のゲ−ト
ノ−ドがＶｃｃ電位の場合、ＰＭＯＳトランジスタＰ１
がオフし、ＮＭＯＳトランジスタＮ１がオンするため、
出力端子Ｙは接地電位になる。この場合には、ＰＭＯＳ
トランジスタＰ８がオンし、このＰＭＯＳトランジスタ
Ｐ８によりＮｗｅｌｌがプルアップされる。なお、上記
ＰＭＯＳトランジスタＰ８とＰ９以外のＭＯＳトランジ
スタの動作は図１２の場合と同じである。この際、電源
ノ−ド１０を接地電位に設定し、出力端子Ｙに接地電位
よりも高い電位が印加された場合、ＰＭＯＳトランジス
タＰ８は、ゲ−ト電位がソ−ス電位より高いためにオフ
することと、ＰＭＯＳトランジスタＰ９はＰＭＯＳトラ
ンジスタＰ１と同様な理由でオフすることに留意すべき
である。
ノ−ドがＶｃｃ電位の場合、ＰＭＯＳトランジスタＰ１
がオフし、ＮＭＯＳトランジスタＮ１がオンするため、
出力端子Ｙは接地電位になる。この場合には、ＰＭＯＳ
トランジスタＰ８がオンし、このＰＭＯＳトランジスタ
Ｐ８によりＮｗｅｌｌがプルアップされる。なお、上記
ＰＭＯＳトランジスタＰ８とＰ９以外のＭＯＳトランジ
スタの動作は図１２の場合と同じである。この際、電源
ノ−ド１０を接地電位に設定し、出力端子Ｙに接地電位
よりも高い電位が印加された場合、ＰＭＯＳトランジス
タＰ８は、ゲ−ト電位がソ−ス電位より高いためにオフ
することと、ＰＭＯＳトランジスタＰ９はＰＭＯＳトラ
ンジスタＰ１と同様な理由でオフすることに留意すべき
である。
【００８６】また、この実施例のように先のＰＭＯＳト
ランジスタＰ６を削除して、その代わりにＰＭＯＳトラ
ンジスタＰ８とＰ９を用いてＮｗｅｌｌノ−ドのプルア
ップを行うことを、先の図１２の実施例回路以外にも適
用して、新たな実施例とすることは容易である。
ランジスタＰ６を削除して、その代わりにＰＭＯＳトラ
ンジスタＰ８とＰ９を用いてＮｗｅｌｌノ−ドのプルア
ップを行うことを、先の図１２の実施例回路以外にも適
用して、新たな実施例とすることは容易である。
【００８７】図１９にこの発明の第１８の実施例による
トライステ−ト・バッファ回路の構成を示す。この実施
例回路の基本的な構成は、前記図２９に示す従来回路の
場合と同様に出力段がＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタで構成され、両ＭＯＳトランジスタの
ゲ−トを駆動するための制御信号を発生する手段がＮＡ
ＮＤ回路、ＮＯＲ回路および伝送ゲ−ト等を用いて構成
されている。すなわち、出力段のＰＭＯＳトランジスタ
Ｐ１とＮＭＯＳトランジスタＮ１のドレインは共に出力
端子Ｙに接続され、ＮＭＯＳトランジスタＮ１のソ−ス
は接地電位ノ−ドに接続されている。
トライステ−ト・バッファ回路の構成を示す。この実施
例回路の基本的な構成は、前記図２９に示す従来回路の
場合と同様に出力段がＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタで構成され、両ＭＯＳトランジスタの
ゲ−トを駆動するための制御信号を発生する手段がＮＡ
ＮＤ回路、ＮＯＲ回路および伝送ゲ−ト等を用いて構成
されている。すなわち、出力段のＰＭＯＳトランジスタ
Ｐ１とＮＭＯＳトランジスタＮ１のドレインは共に出力
端子Ｙに接続され、ＮＭＯＳトランジスタＮ１のソ−ス
は接地電位ノ−ドに接続されている。
【００８８】ＰＭＯＳトランジスタＰ１０およびＮＭＯ
ＳトランジスタＮ３は、ソース、ドレイン間が並列に接
続されていて伝送ゲ−トＴＧを構成している。またＮＡ
ＮＤ回路ＮＡＮＤ２には入力信号ＩＮとイネーブル信号
ＥＮとが供給され、このＮＡＮＤ回路ＮＡＮＤ２の出力
は上記伝送ゲ−トＴＧを介して出力段のＰＭＯＳトラン
ジスタＰ１のゲートに伝達される。上記伝送ゲ−トＴＧ
の動作を制御するための信号として、ＰＭＯＳトランジ
スタＰ１０のゲートには、先のＰＭＯＳトランジスタＰ
４とＮＭＯＳトランジスタＮ２からなる回路の出力が供
給され、ＮＭＯＳトランジスタＮ３のゲートには電源ノ
ード１０の電位が供給される。ＮＯＲ回路ＮＯＲ３には
入力信号ＩＮとイネーブル信号／ＥＮが供給され、この
ＮＯＲ回路ＮＯＲ３の出力は出力段のＮＭＯＳトランジ
スタＮ１のゲートに伝達される。なお、上記ＮＡＮＤ回
路ＮＡＮＤ２及びＮＯＲ回路ＮＯＲ３には電源電位とし
て上記電源ノード１０の電位がそれぞれ供給される。
ＳトランジスタＮ３は、ソース、ドレイン間が並列に接
続されていて伝送ゲ−トＴＧを構成している。またＮＡ
ＮＤ回路ＮＡＮＤ２には入力信号ＩＮとイネーブル信号
ＥＮとが供給され、このＮＡＮＤ回路ＮＡＮＤ２の出力
は上記伝送ゲ−トＴＧを介して出力段のＰＭＯＳトラン
ジスタＰ１のゲートに伝達される。上記伝送ゲ−トＴＧ
の動作を制御するための信号として、ＰＭＯＳトランジ
スタＰ１０のゲートには、先のＰＭＯＳトランジスタＰ
４とＮＭＯＳトランジスタＮ２からなる回路の出力が供
給され、ＮＭＯＳトランジスタＮ３のゲートには電源ノ
ード１０の電位が供給される。ＮＯＲ回路ＮＯＲ３には
入力信号ＩＮとイネーブル信号／ＥＮが供給され、この
ＮＯＲ回路ＮＯＲ３の出力は出力段のＮＭＯＳトランジ
スタＮ１のゲートに伝達される。なお、上記ＮＡＮＤ回
路ＮＡＮＤ２及びＮＯＲ回路ＮＯＲ３には電源電位とし
て上記電源ノード１０の電位がそれぞれ供給される。
【００８９】上記ＰＭＯＳトランジスタＰ１のバックゲ
−トと上記出力端子Ｙとの間には、ＰＭＯＳトランジス
タＰ３のソ−ス、ドレイン間が接続されている。このＰ
ＭＯＳトランジスタＰ３のゲ−トは電源ノ−ド１０に接
続される。
−トと上記出力端子Ｙとの間には、ＰＭＯＳトランジス
タＰ３のソ−ス、ドレイン間が接続されている。このＰ
ＭＯＳトランジスタＰ３のゲ−トは電源ノ−ド１０に接
続される。
【００９０】また、ＰＭＯＳトランジスタＰ５のソ−
ス、ドレイン間は、上記ＰＭＯＳトランジスタＰ１のバ
ックゲ−トとゲ−トとの間に接続されている。そして、
そのゲ−トは電源ノード１０に接続されている。さら
に、ＰＭＯＳトランジスタＰ６のソ−ス、ドレイン間は
電源ノ−ド１０と上記ＰＭＯＳトランジスタＰ１のバッ
クゲ−トとの間に接続されている。
ス、ドレイン間は、上記ＰＭＯＳトランジスタＰ１のバ
ックゲ−トとゲ−トとの間に接続されている。そして、
そのゲ−トは電源ノード１０に接続されている。さら
に、ＰＭＯＳトランジスタＰ６のソ−ス、ドレイン間は
電源ノ−ド１０と上記ＰＭＯＳトランジスタＰ１のバッ
クゲ−トとの間に接続されている。
【００９１】上記構成でなる回路において、まず、電源
ノ−ド１０に電源電位が与えられている時の動作を説明
する。この場合、ＰＭＯＳトランジスタＰ３、Ｐ５、Ｐ
４は、各ゲ−トにＶｃｃの電位が供給されているのでそ
れぞれオフしている。一方、ＮＭＯＳトランジスタＮ２
とＮ３のゲ−トにもＶｃｃの電位が供給されているの
で、これらＮＭＯＳトランジスタＮ２とＮ３はオンして
いる。従って、ＰＭＯＳトランジスタＰ６とＰ１０のゲ
−トが接地電位にプルダウンされ、両ＰＭＯＳトランジ
スタはオンする。ＰＭＯＳトランジスタＰ６がオンする
ことにより、全てのＰＭＯＳトランジスタのバックゲ−
トＮｗｅｌｌがＶｃｃにプルアップされ、ＰＭＯＳトラ
ンジスタＰ１０がオンすることにより、ＰＭＯＳトラン
ジスタＰ１０とＮＭＯＳトランジスタＮ３で構成される
伝送ゲ−トＴＧはＮＡＮＤ回路ＮＡＮＤ２の出力信号を
ＰＭＯＳトランジスタＰ１のゲ−トに伝達できるように
なる。従って、電源ノード１０に電源電位Ｖｃｃが与え
られているとき、この回路は通常のトライステ−トバッ
ファ回路と同じ動作をすることを意味している。
ノ−ド１０に電源電位が与えられている時の動作を説明
する。この場合、ＰＭＯＳトランジスタＰ３、Ｐ５、Ｐ
４は、各ゲ−トにＶｃｃの電位が供給されているのでそ
れぞれオフしている。一方、ＮＭＯＳトランジスタＮ２
とＮ３のゲ−トにもＶｃｃの電位が供給されているの
で、これらＮＭＯＳトランジスタＮ２とＮ３はオンして
いる。従って、ＰＭＯＳトランジスタＰ６とＰ１０のゲ
−トが接地電位にプルダウンされ、両ＰＭＯＳトランジ
スタはオンする。ＰＭＯＳトランジスタＰ６がオンする
ことにより、全てのＰＭＯＳトランジスタのバックゲ−
トＮｗｅｌｌがＶｃｃにプルアップされ、ＰＭＯＳトラ
ンジスタＰ１０がオンすることにより、ＰＭＯＳトラン
ジスタＰ１０とＮＭＯＳトランジスタＮ３で構成される
伝送ゲ−トＴＧはＮＡＮＤ回路ＮＡＮＤ２の出力信号を
ＰＭＯＳトランジスタＰ１のゲ−トに伝達できるように
なる。従って、電源ノード１０に電源電位Ｖｃｃが与え
られているとき、この回路は通常のトライステ−トバッ
ファ回路と同じ動作をすることを意味している。
【００９２】次に、電源ノ−ド１０に接地電位が与えら
れている時の動作を説明する。この出力回路が前記図２
８に示すように、バスラインに接続して使用されている
場合、他の出力回路の出力状態が接地電位よりも高い電
位Ｖｙを出力している状況、例えば、Ｖｃｃレベルを出
力している状況では、出力端子Ｙには接地電位よりも高
い電位が印加され、従って、このとき従来の図２８の回
路では、他の出力回路の電源ノ−ドからバスライン及び
出力端子Ｙを経由して大きな値の電流が流れていた。
れている時の動作を説明する。この出力回路が前記図２
８に示すように、バスラインに接続して使用されている
場合、他の出力回路の出力状態が接地電位よりも高い電
位Ｖｙを出力している状況、例えば、Ｖｃｃレベルを出
力している状況では、出力端子Ｙには接地電位よりも高
い電位が印加され、従って、このとき従来の図２８の回
路では、他の出力回路の電源ノ−ドからバスライン及び
出力端子Ｙを経由して大きな値の電流が流れていた。
【００９３】この実施例の回路の場合、電源ノ−ド１０
には接地電位が与えられているので、ＰＭＯＳトランジ
スタＰ３、Ｐ５、Ｐ４とＮＭＯＳトランジスタＮ２、Ｎ
３のゲ−トは接地電位になっており、ＰＭＯＳトランジ
スタＰ３、Ｐ５、Ｐ４はオンしている状態にあり、ＮＭ
ＯＳトランジスタＮ２、Ｎ３はオフしている状態にあ
る。ここで、Ｖｙ＞｜Ｖｔｐ（Ｐ４）｜の場合、ＰＭＯ
ＳトランジスタＰ４がオンし、さらに、ＮＭＯＳトラン
ジスタＮ２がオフしているので、ＰＭＯＳトランジスタ
Ｐ６、Ｐ１０のゲ−ト電位は、出力端子Ｙの電位、即ち
Ｖｙと同じになる。
には接地電位が与えられているので、ＰＭＯＳトランジ
スタＰ３、Ｐ５、Ｐ４とＮＭＯＳトランジスタＮ２、Ｎ
３のゲ−トは接地電位になっており、ＰＭＯＳトランジ
スタＰ３、Ｐ５、Ｐ４はオンしている状態にあり、ＮＭ
ＯＳトランジスタＮ２、Ｎ３はオフしている状態にあ
る。ここで、Ｖｙ＞｜Ｖｔｐ（Ｐ４）｜の場合、ＰＭＯ
ＳトランジスタＰ４がオンし、さらに、ＮＭＯＳトラン
ジスタＮ２がオフしているので、ＰＭＯＳトランジスタ
Ｐ６、Ｐ１０のゲ−ト電位は、出力端子Ｙの電位、即ち
Ｖｙと同じになる。
【００９４】一方、Ｖｙ＞｜Ｖｔｐ（Ｐ３）｜の場合、
ＰＭＯＳトランジスタＰ３がオンするので、Ｎｗｅｌｌ
の電位は出力端子Ｙの電位、即ちＶｙと同じになる。た
だし、出力端子ＹとＰＭＯＳトランジスタＰ１のバック
ゲ−ト間に存在するｐｎ接合ダイオ−ドによっても、出
力端子Ｙの電位にほぼ近い電位がＰＭＯＳトランジスタ
Ｐ１のバックゲ−トに伝達される。
ＰＭＯＳトランジスタＰ３がオンするので、Ｎｗｅｌｌ
の電位は出力端子Ｙの電位、即ちＶｙと同じになる。た
だし、出力端子ＹとＰＭＯＳトランジスタＰ１のバック
ゲ−ト間に存在するｐｎ接合ダイオ−ドによっても、出
力端子Ｙの電位にほぼ近い電位がＰＭＯＳトランジスタ
Ｐ１のバックゲ−トに伝達される。
【００９５】さらに、Ｖｙ＞｜Ｖｔｐ（Ｐ５）｜の場
合、ＰＭＯＳトランジスタＰ５がオンし、バックゲ−ト
Ｎｗｅｌｌの電位はＰＭＯＳトランジスタＰ１のゲ−ト
ノ−ドに伝達される。従って、ＰＭＯＳトランジスタＰ
１、Ｐ６、Ｐ１０のゲ−ト、ソ−ス電位差はゼロにな
り、これらの各ＰＭＯＳトランジスタはオフする。
合、ＰＭＯＳトランジスタＰ５がオンし、バックゲ−ト
Ｎｗｅｌｌの電位はＰＭＯＳトランジスタＰ１のゲ−ト
ノ−ドに伝達される。従って、ＰＭＯＳトランジスタＰ
１、Ｐ６、Ｐ１０のゲ−ト、ソ−ス電位差はゼロにな
り、これらの各ＰＭＯＳトランジスタはオフする。
【００９６】さらに、ＮＯＲ回路ＮＯＲ３の電源電位も
接地電位にされており、その出力電位も接地電位になっ
ているため、ＮＭＯＳトランジスタＮ１もオフしてい
る。よって、出力端子Ｙから接地電位ノ−ドへ電流は流
れない。
接地電位にされており、その出力電位も接地電位になっ
ているため、ＮＭＯＳトランジスタＮ１もオフしてい
る。よって、出力端子Ｙから接地電位ノ−ドへ電流は流
れない。
【００９７】このように、上記実施例の回路は、電源ノ
ード１０に前記スイッチＳＷを介して電源電位Ｖｃｃが
与えられているときは、出力端子Ｙの電位は接地電位か
ら電源電位間でフルスイングでき、電源ノード１０が接
地電位にされたときでも、出力端子Ｙから接地電位へ電
流は流れない。
ード１０に前記スイッチＳＷを介して電源電位Ｖｃｃが
与えられているときは、出力端子Ｙの電位は接地電位か
ら電源電位間でフルスイングでき、電源ノード１０が接
地電位にされたときでも、出力端子Ｙから接地電位へ電
流は流れない。
【００９８】図２０に、この発明の第１９の実施例によ
るトライステ−ト・バッファ回路の構成を示す。この実
施例回路は、上記図１９の実施例と比較して、ＰＭＯＳ
トランジスタＰ５が削除され、代わりに出力端子ＹとＰ
ＭＯＳトランジスタＰ１のゲ−トとの間に例えば先の図
１５の実施例回路中のＰＭＯＳトランジスタＰ７が追加
された点が異なっている。
るトライステ−ト・バッファ回路の構成を示す。この実
施例回路は、上記図１９の実施例と比較して、ＰＭＯＳ
トランジスタＰ５が削除され、代わりに出力端子ＹとＰ
ＭＯＳトランジスタＰ１のゲ−トとの間に例えば先の図
１５の実施例回路中のＰＭＯＳトランジスタＰ７が追加
された点が異なっている。
【００９９】いま、電源ノード１０が接地電位のとき、
出力端子Ｙに接地電位よりも高い電位が印加された場
合、先の図１９の実施例回路の場合、出力端子Ｙの電位
はＰＭＯＳトランジスタＰ３、Ｐ５を経由して、ＰＭＯ
ＳトランジスタＰ１のゲ−トに伝達されるが、この実施
例回路では、ＰＭＯＳトランジスタＰ７のみによって伝
達される。従って、電位の伝達スピ−ドが早くなり、Ｐ
ＭＯＳトランジスタＰ１がより速くオフするので、出力
端子Ｙから接地電位への過度電流が減る。
出力端子Ｙに接地電位よりも高い電位が印加された場
合、先の図１９の実施例回路の場合、出力端子Ｙの電位
はＰＭＯＳトランジスタＰ３、Ｐ５を経由して、ＰＭＯ
ＳトランジスタＰ１のゲ−トに伝達されるが、この実施
例回路では、ＰＭＯＳトランジスタＰ７のみによって伝
達される。従って、電位の伝達スピ−ドが早くなり、Ｐ
ＭＯＳトランジスタＰ１がより速くオフするので、出力
端子Ｙから接地電位への過度電流が減る。
【０１００】図２１に、この発明の第２０の実施例によ
るトライステ−ト・バッファ回路の構成を示す。この実
施例回路は、Ｎｗｅｌｌのノ−ドをＶｃｃにプルアップ
するための手段として図２０の実施例回路とは異なる手
段を用いた例である。この実施例回路は、図２０と比較
して、ＰＭＯＳトランジスタＰ６を削除し、その代わり
に例えば先の図１８の実施例回路と同様にＰＭＯＳトラ
ンジスタＰ８、Ｐ９を追加している。
るトライステ−ト・バッファ回路の構成を示す。この実
施例回路は、Ｎｗｅｌｌのノ−ドをＶｃｃにプルアップ
するための手段として図２０の実施例回路とは異なる手
段を用いた例である。この実施例回路は、図２０と比較
して、ＰＭＯＳトランジスタＰ６を削除し、その代わり
に例えば先の図１８の実施例回路と同様にＰＭＯＳトラ
ンジスタＰ８、Ｐ９を追加している。
【０１０１】先の図２０の回路において、電源ノ−ド１
０に電源電位Ｖｃｃが供給されている場合、すなわち、
通常動作時、ＮｗｅｌｌはＰＭＯＳトランジスタＰ６に
より常時Ｖｃｃにプルアップされていた。これに対し
て、この図２１の実施例回路の場合、ＰＭＯＳトランジ
スタＰ６が削除されているので、ＰＭＯＳトランジスタ
Ｐ８とＰ９が代わりにＮｗｅｌｌをプルアップする役割
を受け持つ。すなわち、ＰＭＯＳトランジスタＰ１のゲ
−トノ−ドが接地電位にされている場合、このＰＭＯＳ
トランジスタＰ１はオンし、かつＰＭＯＳトランジスタ
Ｐ９がオンしてこのＰＭＯＳトランジスタＰ９によりＮ
ｗｅｌｌがＶｃｃの電位にプルアップされる。
０に電源電位Ｖｃｃが供給されている場合、すなわち、
通常動作時、ＮｗｅｌｌはＰＭＯＳトランジスタＰ６に
より常時Ｖｃｃにプルアップされていた。これに対し
て、この図２１の実施例回路の場合、ＰＭＯＳトランジ
スタＰ６が削除されているので、ＰＭＯＳトランジスタ
Ｐ８とＰ９が代わりにＮｗｅｌｌをプルアップする役割
を受け持つ。すなわち、ＰＭＯＳトランジスタＰ１のゲ
−トノ−ドが接地電位にされている場合、このＰＭＯＳ
トランジスタＰ１はオンし、かつＰＭＯＳトランジスタ
Ｐ９がオンしてこのＰＭＯＳトランジスタＰ９によりＮ
ｗｅｌｌがＶｃｃの電位にプルアップされる。
【０１０２】一方、ＰＭＯＳトランジスタＰ１のゲ−ト
ノ−ドがＶｃｃ電位の場合、ＰＭＯＳトランジスタＰ１
がオフし、ＮＭＯＳトランジスタＮ１がオンすることに
よって、出力端子Ｙが接地電位になる。このため、ＰＭ
ＯＳトランジスタＰ８がオンし、このＰＭＯＳトランジ
スタＰ８を介してＮｗｅｌｌがプルアップされる。
ノ−ドがＶｃｃ電位の場合、ＰＭＯＳトランジスタＰ１
がオフし、ＮＭＯＳトランジスタＮ１がオンすることに
よって、出力端子Ｙが接地電位になる。このため、ＰＭ
ＯＳトランジスタＰ８がオンし、このＰＭＯＳトランジ
スタＰ８を介してＮｗｅｌｌがプルアップされる。
【０１０３】なお、上記ＰＭＯＳトランジスタＰ８とＰ
９以外のＭＯＳトランジスタの動作は図１９の場合と同
じである。この際、電源ノ−ド１０を接地電位にし、出
力端子Ｙに接地電位よりも高い電位が印加されている場
合、ＰＭＯＳトランジスタＰ８は、ゲ−ト電位がソ−ス
電位より高いためにオフしていることと、ＰＭＯＳトラ
ンジスタＰ９は、ＰＭＯＳトランジスタＰ１と同様な理
由でオフすることに留意すべきである。
９以外のＭＯＳトランジスタの動作は図１９の場合と同
じである。この際、電源ノ−ド１０を接地電位にし、出
力端子Ｙに接地電位よりも高い電位が印加されている場
合、ＰＭＯＳトランジスタＰ８は、ゲ−ト電位がソ−ス
電位より高いためにオフしていることと、ＰＭＯＳトラ
ンジスタＰ９は、ＰＭＯＳトランジスタＰ１と同様な理
由でオフすることに留意すべきである。
【０１０４】図２２に、この発明の第２１の実施例によ
るバイステ−ト・バッファ回路の構成を示す。この実施
例回路は２つの入力信号ＩＮ１とＩＮ２のＡＮＤ論理を
とるものであり、先の図１９の実施例と比較して、ＮＯ
Ｒ回路ＮＯＲ３の代わりに２つの入力信号ＩＮ１とＩＮ
２が供給されるＮＡＮＤ回路ＮＡＮＤ３が設けられ、先
のＮＡＮＤ回路ＮＡＮＤ２には先のイネーブル信号ＥＮ
と先の入力信号ＩＮの代わりに２つの入力信号ＩＮ１と
ＩＮ２が供給される。なお、その他の構成は図１９と同
じであるのでその説明は省略する。
るバイステ−ト・バッファ回路の構成を示す。この実施
例回路は２つの入力信号ＩＮ１とＩＮ２のＡＮＤ論理を
とるものであり、先の図１９の実施例と比較して、ＮＯ
Ｒ回路ＮＯＲ３の代わりに２つの入力信号ＩＮ１とＩＮ
２が供給されるＮＡＮＤ回路ＮＡＮＤ３が設けられ、先
のＮＡＮＤ回路ＮＡＮＤ２には先のイネーブル信号ＥＮ
と先の入力信号ＩＮの代わりに２つの入力信号ＩＮ１と
ＩＮ２が供給される。なお、その他の構成は図１９と同
じであるのでその説明は省略する。
【０１０５】先の図１９の実施例の動作説明において、
ＮＯＲ回路ＮＯＲ３がＮＡＮＤ回路ＮＡＮＤ３に置きか
わっただけなので、この実施例の動作は容易に類推する
ことができる。
ＮＯＲ回路ＮＯＲ３がＮＡＮＤ回路ＮＡＮＤ３に置きか
わっただけなので、この実施例の動作は容易に類推する
ことができる。
【０１０６】なお、上記図２２の実施例では２入力ＡＮ
Ｄ論理を実現する回路を示したが、さらに多入力化する
ことは容易である。また、ＮＡＮＤ回路ＮＡＮＤ２とＮ
ＡＮＤ３の代わりに他の論理を得る論理回路に変更する
ことにより、異なる論理出力を持つ多入力のバイステ−
ト・バッファ回路を容易に実現できる。
Ｄ論理を実現する回路を示したが、さらに多入力化する
ことは容易である。また、ＮＡＮＤ回路ＮＡＮＤ２とＮ
ＡＮＤ３の代わりに他の論理を得る論理回路に変更する
ことにより、異なる論理出力を持つ多入力のバイステ−
ト・バッファ回路を容易に実現できる。
【０１０７】図２３はこの発明の第２２の実施例による
多入力のバイステ−ト・バッファ回路の構成を示してい
る。この実施例回路ではＭ個の入力信号ＩＮ１〜ＩＮＭ
が入力される。ここで、ＣＭＯＳ論理回路４１は、先の
図２２におけるＮＡＮＤ回路ＮＡＮＤ２に代わるＭ入力
の論理回路であり、このＣＭＯＳ論理回路４１の出力は
先のＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジス
タＮ３とからなる伝送ゲートＴＧを介して出力段のＰＭ
ＯＳトランジスタＰ１のゲートに供給される。ＣＭＯＳ
論理回路４２は、先の図２２におけるＮＡＮＤ回路ＮＡ
ＮＤ３に代わるＮ入力の論理回路であり、このＣＭＯＳ
論理回路４２の出力は出力段のＮＭＯＳトランジスタＮ
１のゲートに供給される。なお、この実施例回路におい
て、上記両ＣＭＯＳ論理回路４１、４２以外の構成につ
いては先の図２２の実施例の場合と同様なのでその説明
は省略する。
多入力のバイステ−ト・バッファ回路の構成を示してい
る。この実施例回路ではＭ個の入力信号ＩＮ１〜ＩＮＭ
が入力される。ここで、ＣＭＯＳ論理回路４１は、先の
図２２におけるＮＡＮＤ回路ＮＡＮＤ２に代わるＭ入力
の論理回路であり、このＣＭＯＳ論理回路４１の出力は
先のＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジス
タＮ３とからなる伝送ゲートＴＧを介して出力段のＰＭ
ＯＳトランジスタＰ１のゲートに供給される。ＣＭＯＳ
論理回路４２は、先の図２２におけるＮＡＮＤ回路ＮＡ
ＮＤ３に代わるＮ入力の論理回路であり、このＣＭＯＳ
論理回路４２の出力は出力段のＮＭＯＳトランジスタＮ
１のゲートに供給される。なお、この実施例回路におい
て、上記両ＣＭＯＳ論理回路４１、４２以外の構成につ
いては先の図２２の実施例の場合と同様なのでその説明
は省略する。
【０１０８】ここで、上記両ＣＭＯＳ論理回路４１、４
２として任意の論理を持つものを使用すれば、任意の論
理出力を持つ出力回路が実現できる。図２４はこの発明
の第２３の実施例による多入力の出力回路の構成を示し
ている。この実施例回路では、先の図１６の実施例回路
の場合と同様に、上記図２３の実施例回路におけるＰＭ
ＯＳトランジスタＰ６を削除して代わりにＰＭＯＳトラ
ンジスタＰ８、Ｐ９を設けるようにしたものである。
２として任意の論理を持つものを使用すれば、任意の論
理出力を持つ出力回路が実現できる。図２４はこの発明
の第２３の実施例による多入力の出力回路の構成を示し
ている。この実施例回路では、先の図１６の実施例回路
の場合と同様に、上記図２３の実施例回路におけるＰＭ
ＯＳトランジスタＰ６を削除して代わりにＰＭＯＳトラ
ンジスタＰ８、Ｐ９を設けるようにしたものである。
【０１０９】この発明は上記した実施例に限定されるも
のではなく、種々の変形が可能であることはいうまでも
ない。例えば、ＰＭＯＳトランジスタＰ８とＰ９を用い
たＮｗｅｌｌノ−ドのプルアップを、図２０と図２２の
実施例回路に適用して新たな実施例を作ることは容易で
ある。
のではなく、種々の変形が可能であることはいうまでも
ない。例えば、ＰＭＯＳトランジスタＰ８とＰ９を用い
たＮｗｅｌｌノ−ドのプルアップを、図２０と図２２の
実施例回路に適用して新たな実施例を作ることは容易で
ある。
【０１１０】さらに、図１、図３ないし図２４の各実施
例では、ＮＭＯＳトランジスタＮ１を設けて、接地電位
側へのプルダウン機能を付加したが、ＮＭＯＳトランジ
スタＮ１とその駆動回路を削除して、ＰＭＯＳトランジ
スタＰ１によるプルアップ回路として用いることもでき
る。
例では、ＮＭＯＳトランジスタＮ１を設けて、接地電位
側へのプルダウン機能を付加したが、ＮＭＯＳトランジ
スタＮ１とその駆動回路を削除して、ＰＭＯＳトランジ
スタＰ１によるプルアップ回路として用いることもでき
る。
【０１１１】また、図１、図３ないし図２４の各実施例
では、電源ノ−ド１０をスイッチＳＷを介してを接地電
位（低電位ノ−ド）に落とした場合に対する実施例を示
したが、この発明の趣旨を理解すれば、Ｖｃｃノ−ド
（高電位ノ−ド）を接地電位ノ−ド（低電位ノ−ド）に
ショ−トさせる場合の回路例も、容易に実現できる。
では、電源ノ−ド１０をスイッチＳＷを介してを接地電
位（低電位ノ−ド）に落とした場合に対する実施例を示
したが、この発明の趣旨を理解すれば、Ｖｃｃノ−ド
（高電位ノ−ド）を接地電位ノ−ド（低電位ノ−ド）に
ショ−トさせる場合の回路例も、容易に実現できる。
【０１１２】このように上記各実施例によれば、出力を
フルスイングさせることができ、かつ、出力を抵抗終端
した場合や、複数の出力を接続して使用する場合に、少
なくとも一つの出力回路の電源を接地電位に落として
も、電源から接地電位に向かって、寄生ダイオ−ドを経
由して不要な電流が流れることが防止できる。
フルスイングさせることができ、かつ、出力を抵抗終端
した場合や、複数の出力を接続して使用する場合に、少
なくとも一つの出力回路の電源を接地電位に落として
も、電源から接地電位に向かって、寄生ダイオ−ドを経
由して不要な電流が流れることが防止できる。
【０１１３】また、各実施例の出力回路では、電源電位
が与えられている時でも、出力をフルスイングさせるこ
とができるので、その出力信号を受け取る回路の閾値は
ＣＭＯＳレベルでよく、ノイズにも強くなるという効果
が得られる。
が与えられている時でも、出力をフルスイングさせるこ
とができるので、その出力信号を受け取る回路の閾値は
ＣＭＯＳレベルでよく、ノイズにも強くなるという効果
が得られる。
【０１１４】
【発明の効果】以上説明したようにこの発明の出力回路
によれば、出力をフルスイングさせることができ、か
つ、出力を抵抗終端した場合や、複数の出力を接続して
使用する場合に、少なくとも一つの出力回路の電源を接
地電位に落としても、電源から接地電位に向かって、寄
生ダイオ−ドを経由して不要な電流が流れることが防止
できる出力回路を提供することができる。
によれば、出力をフルスイングさせることができ、か
つ、出力を抵抗終端した場合や、複数の出力を接続して
使用する場合に、少なくとも一つの出力回路の電源を接
地電位に落としても、電源から接地電位に向かって、寄
生ダイオ−ドを経由して不要な電流が流れることが防止
できる出力回路を提供することができる。
【図１】第１の実施例の詳細な回路図。
【図２】第１の実施例回路が形成される基板の断面図。
【図３】第２の実施例の詳細な回路図。
【図４】第３の実施例の詳細な回路図。
【図５】第４の実施例の詳細な回路図。
【図６】第５の実施例の詳細な回路図。
【図７】第６の実施例の詳細な回路図。
【図８】第７の実施例の詳細な回路図。
【図９】第８の実施例の詳細な回路図。
【図１０】第９の実施例の詳細な回路図。
【図１１】第１０の実施例の詳細な回路図。
【図１２】第１１の実施例の詳細な回路図。
【図１３】第１２の実施例の詳細な回路図。
【図１４】第１３の実施例の詳細な回路図。
【図１５】第１４の実施例の詳細な回路図。
【図１６】第１５の実施例の詳細な回路図。
【図１７】第１６の実施例の詳細な回路図。
【図１８】第１７の実施例の詳細な回路図。
【図１９】第１８の実施例の詳細な回路図。
【図２０】第１９の実施例の詳細な回路図。
【図２１】第２０の実施例の詳細な回路図。
【図２２】第２１の実施例の詳細な回路図。
【図２３】第２２の実施例の詳細な回路図。
【図２４】第２３の実施例の詳細な回路図。
【図２５】従来の出力回路を２電源で駆動する際のアプ
リケ−ションの典型的な接続の一例を示す回路図。
リケ−ションの典型的な接続の一例を示す回路図。
【図２６】図２５の従来の出力回路の詳細な回路図。
【図２７】図２５の従来の出力回路の他の詳細な回路
図。
図。
【図２８】バスライン・アプリケーションにおける従来
の出力回路の典型的な接続の一例を示す回路図。
の出力回路の典型的な接続の一例を示す回路図。
【図２９】図２８の従来の出力回路の詳細な回路図。
【図３０】図２８の従来の出力回路の他の詳細な回路
図。
図。
１０…電源ノード、２０，３０…ＣＭＯＳ回路、２１，
３１…ＰＭＯＳ回路、２２，３２…ＮＭＯＳ回路、２３
…ＣＭＯＳ回路、３３…ＣＭＯＳ回路、４１，４２…Ｃ
ＭＯＳ論理回路、ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮ
Ｖ１１，ＩＮＶ１２，ＩＮＶ１３，ＩＮＶＭ…インバ−
タ回路、ＮＡＮＤ１，ＮＡＮＤ２，ＮＡＮＤ３…ＮＡＮ
Ｄ回路、ＮＯＲ１，ＮＯＲ２，ＮＯＲ３…ＮＯＲ回路、
ＴＧ…伝送ゲート、Ｐ１〜Ｐ１０，ＴＰ１〜ＴＰ４，Ｔ
Ｐ２１，ＴＰ２２…ＰＭＯＳトランジスタ（Ｐチャネル
ＭＯＳトランジスタ）、Ｎ１〜Ｎ３，ＴＮ１〜ＴＮ４，
ＴＮ２１，ＴＮ２２，ＴＮ２３…ＮＭＯＳトランジスタ
（ＮチャネルＭＯＳトランジスタ）。
３１…ＰＭＯＳ回路、２２，３２…ＮＭＯＳ回路、２３
…ＣＭＯＳ回路、３３…ＣＭＯＳ回路、４１，４２…Ｃ
ＭＯＳ論理回路、ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮ
Ｖ１１，ＩＮＶ１２，ＩＮＶ１３，ＩＮＶＭ…インバ−
タ回路、ＮＡＮＤ１，ＮＡＮＤ２，ＮＡＮＤ３…ＮＡＮ
Ｄ回路、ＮＯＲ１，ＮＯＲ２，ＮＯＲ３…ＮＯＲ回路、
ＴＧ…伝送ゲート、Ｐ１〜Ｐ１０，ＴＰ１〜ＴＰ４，Ｔ
Ｐ２１，ＴＰ２２…ＰＭＯＳトランジスタ（Ｐチャネル
ＭＯＳトランジスタ）、Ｎ１〜Ｎ３，ＴＮ１〜ＴＮ４，
ＴＮ２１，ＴＮ２２，ＴＮ２３…ＮＭＯＳトランジスタ
（ＮチャネルＭＯＳトランジスタ）。
フロントページの続き
(56)参考文献 特開 平７−7411（ＪＰ，Ａ)
特開 平５−227010（ＪＰ，Ａ)
特開 平８−8715（ＪＰ，Ａ)
特開 平８−251004（ＪＰ，Ａ)
特開 平７−230348（ＪＰ，Ａ)
特開 平６−334505（ＪＰ，Ａ)
特開 平３−116316（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00
Claims (21)
- 【請求項１】 第１の電源電位と第２の電源電位とが選
択的に供給される電源ノードと、 ソース、ドレイン、ゲート及びバックゲートを有し、ゲ
ートに制御信号が供給され、ソース、ドレイン間の電流
通路が上記電源ノードと出力端子との間に挿入され、ソ
ースとバックゲートとの間及びドレインとバックゲート
との間がそれぞれ電位的に分離された第１のＭＯＳトラ
ンジスタと、 ソース、ドレイン、ゲート及びバックゲートを有し、ソ
ース、ドレイン間の電流通路が上記第１のＭＯＳトラン
ジスタのバックゲートとゲートとの間に挿入され、上記
電源ノードに第１の電源電位が供給されているときには
オフ状態となり、上記電源ノードに第２の電源電位が供
給されているときにはオン状態となるように制御される
上記第１のＭＯＳトランジスタと同一極性の第２のＭＯ
Ｓトランジスタとを具備したことを特徴とする出力回
路。 - 【請求項２】 前記第２のＭＯＳトランジスタのバック
ゲートが前記第１のＭＯＳトランジスタのバックゲート
に接続され、前記第２のＭＯＳトランジスタのゲートが
前記電源ノードに接続されている請求項１に記載の出力
回路。 - 【請求項３】 第１の電源電位と第２の電源電位とが選
択的に供給される第１の電源ノードと、 上記第２の電源電位が供給される第２の電源ノードと、 ソース、ドレイン、ゲート及びバックゲートを有し、ゲ
ートに制御信号が供給され、ソース、ドレイン間の電流
通路が上記第１の電源ノードと出力端子との間に挿入さ
れ、ソースとバックゲートとの間が電位的に分離された
第１極性の第１のＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第１のＭＯＳトランジスタのバック
ゲートとゲートとの間に挿入され、ゲートが上記第１の
電源ノードに接続された第１極性の第２のＭＯＳトラン
ジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路の一端が上記出力端子に接続され、ゲート
が上記第１の電源ノードに接続された第１極性の第３の
ＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第３のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路の他端と上記第２の電源ノー
ドとの間に挿入され、ゲートが上記第１の電源ノードに
接続された第２極性の第４のＭＯＳトランジスタと、 上記第１の電源ノードと上記第２の電源ノードとの間に
挿入され、第１の入力信号に応じて上記第１のＭＯＳト
ランジスタのゲートに供給すべき上記制御信号を出力ノ
ードに発生する第１の制御信号発生手段と、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第１の制御信号発生手段内において
上記第１の電源ノードと上記出力ノードとの間の電流通
路の途中に接続され、ゲートが上記第３及び第４のトラ
ンジスタのソース、ドレイン間の電流通路の共通接続点
に接続された第１極性の第５のＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第１の制御信号発生手段内において
上記出力ノードと上記第２の電源ノードとの間の電流通
路の途中に接続された第２極性の第６のＭＯＳトランジ
スタと、 上記第１の電源ノードと上記第２の電源ノードの電圧が
電源電圧として供給され、第２の入力信号に応じて上記
第６のＭＯＳトランジスタのゲートに供給すべき制御信
号を発生する第２の制御信号発生手段とを具備したこと
を特徴とする出力回路。 - 【請求項４】 前記第２のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路の一端が前記第１のＭＯＳト
ランジスタのバックゲートに接続され、他端が前記第１
の制御信号発生手段内において前記第１の電源ノードか
ら前記第５のＭＯＳトランジスタのソース、ドレイン間
の電流通路を経由した後の中間ノードに接続され、この
中間ノードと出力ノードとの間には前記第１の電源ノー
ドに前記第２の電源電位が供給されているときにオン状
態にされるＭＯＳトランジスタが挿入されている請求項
３に記載の出力回路。 - 【請求項５】 前記第２のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路の一端が前記第１のＭＯＳト
ランジスタのバックゲートに接続され、他端が前記第１
のＭＯＳトランジスタのゲートに接続されている請求項
３に記載の出力回路。 - 【請求項６】 第１の電源電位と第２の電源電位とが選
択的に供給される第１の電源ノードと、 上記第２の電源電位が供給される第２の電源ノードと、 ソース、ドレイン、ゲート及びバックゲートを有し、ゲ
ートに制御信号が供給され、ソース、ドレイン間の電流
通路が上記第１の電源ノードと出力端子との間に挿入さ
れ、ソースとバックゲートとの間が電位的に分離された
第１極性の第１のＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第１のＭＯＳトランジスタのゲート
と上記出力端子との間に挿入され、ゲートが上記第１の
電源ノードに接続された第１極性の第２のＭＯＳトラン
ジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路の一端が上記出力端子に接続され、ゲート
が上記第１の電源ノードに接続された第１極性の第３の
ＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第３のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路の他端と上記第２の電源ノー
ドとの間に挿入され、ゲートが上記第１の電源ノードに
接続された第２極性の第４のＭＯＳトランジスタと、 上記第１の電源ノードと上記第２の電源ノードとの間に
挿入され、第１の入力信号に応じて上記第１のＭＯＳト
ランジスタのゲートに供給すべき上記制御信号を出力ノ
ードに発生する第１の制御信号発生手段と、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第１の制御信号発生手段内において
上記第１の電源ノードと上記出力ノードの間の電流通路
の途中に接続され、ゲートが上記第３及び第４のトラン
ジスタのソース、ドレイン間の電流通路の共通接続点に
接続された第１極性の第５のＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第１の制御信号発生手段内において
上記出力ノードと上記第２の電源ノードとの間の電流通
路の途中に接続された第２極性の第６のＭＯＳトランジ
スタと、 上記第１の電源ノードと上記第２の電源ノードの電圧が
供給され、第２の入力信号に応じて上記第６のＭＯＳト
ランジスタのゲートに供給すべき制御信号を発生する第
２の制御信号発生手段とを具備したことを特徴とする出
力回路。 - 【請求項７】 前記第２のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路の一端が前記出力端子に接続
され、他端が前記第１の制御信号発生手段において前記
第１の電源ノードから前記第５のＭＯＳトランジスタの
ソース、ドレイン間の電流通路を経由した後の中間ノー
ドに接続され、この中間ノードと出力ノードとの間には
前記第１の電源ノードに前記第２の電源電位が供給され
ているときにオン状態にされるＭＯＳトランジスタが挿
入されている請求項６に記載の出力回路。 - 【請求項８】 第１の電源電位と第２の電源電位とが選
択的に供給される第１の電源ノードと、 上記第２の電源電位が供給される第２の電源ノードと、 ソース、ドレイン、ゲート及びバックゲートを有し、ゲ
ートに制御信号が供給され、ソース、ドレイン間の電流
通路が上記第１の電源ノードと出力端子との間に挿入さ
れ、ソースとバックゲートとの間が電位的に分離された
第１極性の第１のＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第１のＭＯＳトランジスタのバック
ゲートとゲートとの間に挿入され、ゲートが上記第１の
電源ノードに接続された第１極性の第２のＭＯＳトラン
ジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路の一端が上記出力端子に接続され、ゲート
が上記第１の電源ノードに接続された第１極性の第３の
ＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第３のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路の他端と上記第２の電源ノー
ドとの間に挿入され、ゲートが上記第１の電源ノードに
接続された第２極性の第４のＭＯＳトランジスタと、 上記第１の電源ノードと上記第２の電源ノードとの間に
挿入され、入力信号に応じて上記第１のＭＯＳトランジ
スタのゲートに供給すべき上記制御信号を出力ノードに
発生する第１の制御信号発生手段と、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第１の制御信号発生手段内において
上記第１の電源ノードと上記出力ノードの間の電流通路
の途中に挿入され、ゲートが上記第３及び第４のトラン
ジスタのソース、ドレイン間の電流通路の共通接続点に
接続された第１極性の第５のＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第１の制御信号発生手段内において
上記第１のＭＯＳトランジスタのゲートと上記第２の電
源ノードとの間の電流通路の途中に挿入され、上記第１
の電源ノードに上記第２の電源電位が供給される際にオ
フするように制御される第２極性の第６のＭＯＳトラン
ジスタとを具備したことを特徴とする出力回路。 - 【請求項９】 前記第２のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路の一端が前記第１のＭＯＳト
ランジスタのバックゲートに接続され、他端が前記第１
の制御信号発生手段内において前記第１の電源ノードか
ら前記第５のＭＯＳトランジスタのソース、ドレイン間
の電流通路を経由した後の中間ノードに接続され、この
中間ノードと出力ノードとの間には前記第１の電源ノー
ドに前記第２の電源電位が供給されているときにオン状
態にされるＭＯＳトランジスタが挿入されている請求項
８に記載の出力回路。 - 【請求項１０】 ソース、ドレイン及びゲートを有し、
ソース、ドレイン間の電流通路が前記第１のＭＯＳトラ
ンジスタのバックゲートと前記第１の電源ノードとの間
に挿入され、ゲートが前記出力端子に接続された第１極
性の第８のＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記第１の電源ノードと前記第１のＭＯ
Ｓトランジスタのバックゲートとの間に接続され、ゲー
トが前記第１のＭＯＳトランジスタのゲートに接続され
た第１極性の第９のＭＯＳトランジスタとをさらに具備
したことを特徴とする請求項８に記載の出力回路。 - 【請求項１１】 ソース、ドレイン及びゲートを有し、
ソース、ドレイン間の電流通路が前記出力端子と前記第
２の電源ノードとの間に接続された第２極性の第１０の
ＭＯＳトランジスタと、 前記第１の電源ノードと前記第２の電源ノードの電圧が
電源電圧として供給され、第２の入力信号に応じて上記
第１０のＭＯＳトランジスタのゲートに供給すべき制御
信号を発生する第２の制御信号発生手段とをさらに具備
したことを特徴とする請求項８に記載の出力回路。 - 【請求項１２】 第１の電源電位と第２の電源電位とが
選択的に供給される第１の電源ノードと、 上記第２の電源電位が供給される第２の電源ノードと、 ソース、ドレイン、ゲート及びバックゲートを有し、ゲ
ートに制御信号が供給され、ソース、ドレイン間の電流
通路が上記第１の電源ノードと出力端子との間に挿入さ
れ、ソースとバックゲートとの間が電位的に分離された
第１極性の第１のＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第１のＭＯＳトランジスタのバック
ゲートとゲートとの間に挿入され、ゲートが上記第１の
電源ノードに接続された第１極性の第２のＭＯＳトラン
ジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路の一端が上記出力端子に接続され、ゲート
が上記第１の電源ノードに接続された第１極性の第３の
ＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第３のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路の他端と上記第２の電源ノー
ドとの間に挿入され、ゲートが上記第１の電源ノードに
接続された第２極性の第４のＭＯＳトランジスタと、 上記第１の電源ノードと上記第２の電源ノードとの間に
挿入され、入力信号に応じて上記第１のＭＯＳトランジ
スタのゲートに供給すべき上記制御信号を出力ノードに
発生する第１の制御信号発生手段と、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第１の制御信号発生手段の出力ノー
ドと上記第１のＭＯＳトランジスタのゲートとの間に挿
入され、ゲートが上記第１の電源ノードに接続された第
２極性の第５のＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第１の制御信号発生手段の出力ノー
ドと上記第１のＭＯＳトランジスタのゲートとの間に挿
入され、ゲートが上記第３及び第４のトランジスタのソ
ース、ドレイン間の電流通路の共通接続点に接続された
第１極性の第６のＭＯＳトランジスタとを具備したこと
を特徴とする出力回路。 - 【請求項１３】 ソース、ドレイン及びゲートを有し、
ソース、ドレイン間の電流通路が前記出力端子と前記第
２の電源ノードとの間に挿入された第２極性の第９のＭ
ＯＳトランジスタと、 前記第１の電源ノードと前記第２の電源ノードの電圧が
電源電圧として供給され、前記入力信号に応じて上記第
９のＭＯＳトランジスタのゲートに供給すべき制御信号
を発生する第２の制御信号発生手段とをさらに具備した
ことを特徴とする請求項１２に記載の出力回路。 - 【請求項１４】 ソース、ドレイン及びゲートを有し、
ソース、ドレイン間の電流通路が前記第１の電源ノード
と前記第１のＭＯＳトランジスタのバックゲートとの間
に挿入され、ゲートが前記出力端子に接続された第１極
性の第１１のＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記第１の電源ノードと前記第１のＭＯ
Ｓトランジスタのバックゲートとの間に接続され、ゲー
トが前記第１のＭＯＳトランジスタのゲートに接続され
た第１極性の第１２のＭＯＳトランジスタとをさらに具
備したことを特徴とする請求項１４に記載の出力回路。 - 【請求項１５】 第１の電源電位と第２の電源電位とが
選択的に供給される第１の電源ノードと、 上記第２の電源電位が供給される第２の電源ノードと、 ソース、ドレイン、ゲート及びバックゲートを有し、ゲ
ートに制御信号が供給され、ソース、ドレイン間の電流
通路が上記第１の電源ノードと出力端子との間に挿入さ
れ、ソースとバックゲートとの間が電位的に分離された
第１極性の第１のＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第１のＭＯＳトランジスタのゲート
と上記出力端子との間に挿入され、ゲートが上記第１の
電源ノードに接続された第１極性の第２のＭＯＳトラン
ジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路の一端が上記出力端子に接続され、ゲート
が上記第１の電源ノードに接続された第１極性の第３の
ＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第３のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路の他端と上記第２の電源ノー
ドとの間に挿入され、ゲートが上記第１の電源ノードに
接続された第２極性の第４のＭＯＳトランジスタと、 上記第１の電源ノードと上記第２の電源ノードとの間に
挿入され、入力信号に応じて上記第１のＭＯＳトランジ
スタのゲートに供給すべき上記制御信号を出力ノードに
発生する第１の制御信号発生手段と、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第１の制御信号発生手段の出力ノー
ドと上記第１のＭＯＳトランジスタのゲートとの間に挿
入され、ゲートが上記第１の電源ノードに接続された第
２極性の第５のＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第１の制御信号発生手段の出力ノー
ドと上記第１のＭＯＳトランジスタのゲートとの間に挿
入され、ゲートが上記第３及び第４のトランジスタのソ
ース、ドレイン間の電流通路の共通接続点に接続された
第１極性の第６のＭＯＳトランジスタととを具備したこ
とを特徴とする出力回路。 - 【請求項１６】 ソース、ドレイン及びゲートを有し、
ソース、ドレイン間の電流通路が前記出力端子と前記第
２の電源ノードとの間に接続された第２極性の第８のＭ
ＯＳトランジスタと、 前記第１の電源ノードと前記第２の電源ノードの電圧が
電源電圧として供給され、前記入力信号に応じて上記第
８のＭＯＳトランジスタのゲートに供給すべき制御信号
を発生する第２の制御信号発生手段とをさらに具備した
ことを特徴とする請求項１５に記載の出力回路。 - 【請求項１７】 ソース、ドレイン及びゲートを有し、
ソース、ドレイン間の電流通路が前記第１の電源ノード
と前記第１のＭＯＳトランジスタのバックゲートとの間
に挿入され、ゲートが前記出力端子に接続された第１極
性の第９のＭＯＳトランジスタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記第１の電源ノードと前記第１のＭＯ
Ｓトランジスタのバックゲートとの間に接続され、ゲー
トが前記第１のＭＯＳトランジスタのゲートに接続され
た第１極性の第１０のＭＯＳトランジスタとをさらに具
備したことを特徴とする請求項１５に記載の出力回路。 - 【請求項１８】 ソース、ドレイン及びゲートを有し、
ソース、ドレイン間の電流通路が前記第１のＭＯＳトラ
ンジスタのバックゲートと前記出力端子との間に挿入さ
れ、ゲートが前記第１の電源ノードに接続された第１極
性の第７のＭＯＳトランジスタをさらに具備したことを
特徴とする請求項３、６、８、１２、１５のいずれか１
項記載の出力回路。 - 【請求項１９】 ソース、ドレイン及びゲートを有し、
ソース、ドレイン間の電流通路が前記第１の電源ノード
と前記第１のＭＯＳトランジスタのバックゲートとの間
に挿入され、ゲートが前記第３及び第４のトランジスタ
のソース、ドレイン間の電流通路の共通接続点に接続さ
れた第１極性の第８のＭＯＳトランジスタをさらに具備
したことを特徴とする請求項３、６、１２のいずれか１
項記載の出力回路。 - 【請求項２０】 ソース、ドレイン及びゲートを有し、
ソース、ドレイン間の電流通路が前記出力端子と前記第
２の電源ノードとの間に接続された第２極性の第９のＭ
ＯＳトランジスタと、 前記第１の電源ノードと前記第２の電源ノードの電圧が
電源電圧として供給され、前記第１及び第２の入力信号
に応じて上記第９のＭＯＳトランジスタのゲートに供給
すべき制御信号を発生する第３の制御信号発生手段とを
さらに具備したことを特徴とする請求項３または６に記
載の出力回路。 - 【請求項２１】 ソース、ドレイン及びゲートを有し、
ソース、ドレイン間の電流通路が前記第１の電源ノード
と前記第１のＭＯＳトランジスタのバックゲートとの間
に挿入され、ゲートが前記第１のＭＯＳトランジスタの
ゲートに接続された第１極性の第１０のＭＯＳトランジ
スタと、 ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記第１の電源ノードと前記第１のＭＯ
Ｓトランジスタのバックゲートとの間に挿入され、ゲー
トが前記出力端子に接続された第１極性の第１１のＭＯ
Ｓトランジスタとをさらに具備したことを特徴とする請
求項３または６に記載の出力回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13676795A JP3441238B2 (ja) | 1995-06-02 | 1995-06-02 | 出力回路 |
| US08/657,599 US5880603A (en) | 1995-06-02 | 1996-05-31 | MOS output buffer with overvoltage protection circuitry |
| KR1019960019500A KR100225833B1 (ko) | 1995-06-02 | 1996-06-01 | 출력회로 |
| TW085107070A TW439024B (en) | 1995-06-02 | 1996-06-12 | Output circuit |
| US09/210,761 US6097217A (en) | 1995-06-02 | 1998-12-14 | MOS output buffer with overvoltage protection circuitry |
| US09/523,951 US6249146B1 (en) | 1995-06-02 | 2000-03-13 | MOS output buffer with overvoltage protection circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13676795A JP3441238B2 (ja) | 1995-06-02 | 1995-06-02 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330940A JPH08330940A (ja) | 1996-12-13 |
| JP3441238B2 true JP3441238B2 (ja) | 2003-08-25 |
Family
ID=15183043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13676795A Expired - Lifetime JP3441238B2 (ja) | 1995-06-02 | 1995-06-02 | 出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5880603A (ja) |
| JP (1) | JP3441238B2 (ja) |
| KR (1) | KR100225833B1 (ja) |
| TW (1) | TW439024B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919655B1 (ko) * | 2006-08-07 | 2009-09-30 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 입출력 회로 |
| US7859305B2 (en) | 2006-08-07 | 2010-12-28 | Fujitsu Semiconductor Limited | Input/output circuit |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3441238B2 (ja) * | 1995-06-02 | 2003-08-25 | 株式会社東芝 | 出力回路 |
| US6049242A (en) * | 1997-10-14 | 2000-04-11 | Cypress Semiconductor Corp. | Voltage reference source for an overvoltage-tolerant bus interface |
| US6097237A (en) * | 1998-01-29 | 2000-08-01 | Sun Microsystems, Inc. | Overshoot/undershoot protection scheme for low voltage output buffer |
| US6147510A (en) | 1998-07-13 | 2000-11-14 | Motorola Inc. | Integrated circuit for handling buffer contention and method thereof |
| US6433983B1 (en) | 1999-11-24 | 2002-08-13 | Honeywell Inc. | High performance output buffer with ESD protection |
| US6417696B1 (en) * | 1999-12-20 | 2002-07-09 | Cypress Semiconductor Corp. | Interface circuit for mixed voltage I/O buffer to provide gate oxide protection |
| JP2002100735A (ja) * | 2000-09-22 | 2002-04-05 | Mitsubishi Electric Corp | 半導体集積回路および半導体集積回路システム |
| US20030151428A1 (en) * | 2002-02-12 | 2003-08-14 | Ouyang Paul H. | 5 Volt tolerant input/output buffer |
| US6798244B1 (en) * | 2002-05-16 | 2004-09-28 | Lattice Semiconductor Corporation | Output buffer with overvoltage protection |
| JP4800733B2 (ja) * | 2005-10-13 | 2011-10-26 | 富士通セミコンダクター株式会社 | 出力回路 |
| JP4557046B2 (ja) * | 2008-05-19 | 2010-10-06 | ソニー株式会社 | 出力バッファ回路および集積回路 |
| KR101829309B1 (ko) | 2010-01-22 | 2018-02-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US8400211B2 (en) * | 2010-10-15 | 2013-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits with reduced voltage across gate dielectric and operating methods thereof |
| US9792994B1 (en) * | 2016-09-28 | 2017-10-17 | Sandisk Technologies Llc | Bulk modulation scheme to reduce I/O pin capacitance |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6096027A (ja) * | 1983-10-31 | 1985-05-29 | Nec Corp | 相補型インバ−タ |
| US5004936A (en) * | 1989-03-31 | 1991-04-02 | Texas Instruments Incorporated | Non-loading output driver circuit |
| US5144165A (en) * | 1990-12-14 | 1992-09-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
| US5387826A (en) * | 1993-02-10 | 1995-02-07 | National Semiconductor Corporation | Overvoltage protection against charge leakage in an output driver |
| US5381061A (en) * | 1993-03-02 | 1995-01-10 | National Semiconductor Corporation | Overvoltage tolerant output buffer circuit |
| JP2888722B2 (ja) * | 1993-04-12 | 1999-05-10 | 株式会社東芝 | インターフェース回路 |
| US5406140A (en) * | 1993-06-07 | 1995-04-11 | National Semiconductor Corporation | Voltage translation and overvoltage protection |
| US5396128A (en) * | 1993-09-13 | 1995-03-07 | Motorola, Inc. | Output circuit for interfacing integrated circuits having different power supply potentials |
| JP3311133B2 (ja) * | 1994-02-16 | 2002-08-05 | 株式会社東芝 | 出力回路 |
| GB9414928D0 (en) * | 1994-07-25 | 1994-09-14 | Inmos Ltd | Off-chip driver circuit |
| US5570043A (en) * | 1995-01-31 | 1996-10-29 | Cypress Semiconductor Corporation | Overvoltage tolerant intergrated circuit output buffer |
| US5635861A (en) * | 1995-05-23 | 1997-06-03 | International Business Machines Corporation | Off chip driver circuit |
| JP3441238B2 (ja) * | 1995-06-02 | 2003-08-25 | 株式会社東芝 | 出力回路 |
-
1995
- 1995-06-02 JP JP13676795A patent/JP3441238B2/ja not_active Expired - Lifetime
-
1996
- 1996-05-31 US US08/657,599 patent/US5880603A/en not_active Expired - Lifetime
- 1996-06-01 KR KR1019960019500A patent/KR100225833B1/ko not_active IP Right Cessation
- 1996-06-12 TW TW085107070A patent/TW439024B/zh not_active IP Right Cessation
-
1998
- 1998-12-14 US US09/210,761 patent/US6097217A/en not_active Expired - Lifetime
-
2000
- 2000-03-13 US US09/523,951 patent/US6249146B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919655B1 (ko) * | 2006-08-07 | 2009-09-30 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 입출력 회로 |
| US7859305B2 (en) | 2006-08-07 | 2010-12-28 | Fujitsu Semiconductor Limited | Input/output circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5880603A (en) | 1999-03-09 |
| TW439024B (en) | 2001-06-07 |
| US6249146B1 (en) | 2001-06-19 |
| KR970004348A (ko) | 1997-01-29 |
| KR100225833B1 (ko) | 1999-10-15 |
| US6097217A (en) | 2000-08-01 |
| JPH08330940A (ja) | 1996-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3441238B2 (ja) | 出力回路 | |
| JP3311133B2 (ja) | 出力回路 | |
| US6445210B2 (en) | Level shifter | |
| US5646558A (en) | Plurality of distinct multiplexers that operate as a single multiplexer | |
| US5598114A (en) | High speed reduced area multiplexer | |
| US5625303A (en) | Multiplexer having a plurality of internal data paths that operate at different speeds | |
| US5670898A (en) | Low-power, compact digital logic topology that facilitates large fan-in and high-speed circuit performance | |
| US6046608A (en) | Differential precharge circuit | |
| KR920020842A (ko) | 고속 패스게이트, 래치 및 플립-플롭 회로 | |
| US6822480B1 (en) | Bi-directional bus level translator | |
| US4914318A (en) | Latch circuit for a programmable logic device using dual n-type transistors | |
| JP3759756B2 (ja) | 結合された論理ゲートおよびラッチ | |
| JP2003032098A (ja) | 出力バッファ回路 | |
| KR19980024776A (ko) | 동기형 반도체논리회로 | |
| US5495195A (en) | Output buffer for a high density programmable logic device | |
| JP3143750B2 (ja) | クロック回路 | |
| WO1998006177A9 (en) | Combined logic gate and latch | |
| JP3436400B2 (ja) | 半導体集積回路装置 | |
| US6169432B1 (en) | High voltage switch for providing voltages higher than 2.5 volts with transistors made using a 2.5 volt process | |
| US5831458A (en) | Output circuit having BiNMOS inverters | |
| EP0846372B1 (en) | Cmos buffer circuit having increased speed | |
| JPH02228813A (ja) | バイポーラ・ｍｏｓ論理回路および半導体集積回路 | |
| KR920009200B1 (ko) | 바이씨모스 풀 스윙 구동회로 | |
| US6815984B1 (en) | Push/pull multiplexer bit | |
| EP0610621A2 (en) | Digital logic circuit and method having pull-down and pull-up devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090620 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090620 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100620 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100620 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130620 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |