JP3436400B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP3436400B2 JP25944893A JP25944893A JP3436400B2 JP 3436400 B2 JP3436400 B2 JP 3436400B2 JP 25944893 A JP25944893 A JP 25944893A JP 25944893 A JP25944893 A JP 25944893A JP 3436400 B2 JP3436400 B2 JP 3436400B2
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    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/16—Conversion to or from representation by pulses the pulses having three levels
    • H03M5/18—Conversion to or from representation by pulses the pulses having three levels two levels being symmetrical with respect to the third level, i.e. balanced bipolar ternary code

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
する。
【０００２】
【従来の技術】例えば半導体メモリのような半導体集積
回路を試験するためには幾つかの入力端子が備えられな
ければならないが、これらの入力端子はその後通常動作
の際にはもはや不要になるので場所をあけなければなら
ない。そのために、２個の内部端子を変換器回路を介し
て１個の外部端子に減らすことが一般的に行われてい
る。その場合、この変換器回路によって例えば外部端子
への三元入力信号が両内部端子への２つの二値化信号へ
変換されている。いずれにしても従来はレベルが回路の
作動電圧よりも高い入力信号が必要であった。
【０００３】
【発明が解決しようとする課題】本発明の課題は、最大
レベルが作動電圧と同一である入力信号を処理すること
のできる、１つの三元入力信号を２つの二値化信号へ変
換するための回路を提供することにある。
【０００４】
【課題を解決するための手段】この課題は、本発明によ
れば、１つの三元入力信号を２つの二値化出力信号に変
換するための１つの入力端および２つの出力端と、作動
電位と基準電位との間に直列に接続され、４個の抵抗の
間に第１接続点、第２接続点および第３接続点が形成さ
れ、第２接続点が半導体集積回路装置の入力端を形成す
る第１抵抗、第２抵抗、第３抵抗および第４抵抗と、入
力端が第１接続点に接続されている第１閾値決定器と、
入力端が第３接続点に接続されている第２閾値決定器
と、両閾値決定器の出力端に接続され、出力端が半導体
集積回路装置の出力端に接続されている論理回路とを備
え、第１抵抗をＭＯＳトランジスタによって形成し、そ
のゲート端子を第１閾値決定器の出力端に接続すること
によって解決される。この課題は、本発明によれば、１
つの三元入力信号を２つの二値化出力信号に変換するた
めの１つの入力端および２つの出力端と、作動電位と基
準電位との間に直列に接続され、４個の抵抗の間に第１
接続点、第２接続点および第３接続点が形成され、第２
接続点が半導体集積回路装置の入力端を形成する第１抵
抗、第２抵抗、第３抵抗および第４抵抗と、入力端が第
１接続点に接続されている第１閾値決定器と、入力端が
第３接続点に接続されている第２閾値決定器と、両閾値
決定器の出力端に接続され、出力端が半導体集積回路装
置の出力端に接続されている論理回路とを備え、第４抵
抗をＭＯＳトランジスタによって形成し、そのゲート端
子を第２閾値決定器の出力端に接続することによっても
解決される。
【０００５】
【作用効果】本発明による半導体集積回路装置の三元入
力信号は３つの異なった値、すなわち基準電位の値と、
作動電位の値と、これらの両電位の間の値とを取ること
ができる。その場合３つの値の１つによって半導体集積
回路装置の不動作状態が決定される。他の２つの値は論
理回路によってその都度必要な二値化された値に変換さ
れ、２つの動作状態を決定する。
【０００６】半導体集積回路装置全体がＭＯＳ技術で実
現される場合、第１および第２閾値決定器はそれぞれＣ
ＭＯＳインバータによって形成されると有利である。ス
イッチング閾値はＣＭＯＳインバータを形成するｎチャ
ネルおよびｐチャネルＭＯＳトランジスタを適当に設計
することによって設定することができる。
【０００７】半導体集積回路装置における抵抗は実現が
比較的困難であるので、第１抵抗はゲート端子が基準電
位に接続された第１ｐチャネルＭＯＳトランジスタによ
って形成すると有利である。第２抵抗はダイオードとし
て作動する第１ｎチャネルＭＯＳトランジスタによって
形成され、第３抵抗はダイオードとして作動する第２ｐ
チャネルＭＯＳトランジスタによって形成される。第４
抵抗はゲート端子に作動電位を与えられる第２ｎチャネ
ルＭＯＳトランジスタによって形成される。
【０００８】この実現方法は不動作状態を入力端子の非
接続によって得ることができるという利点を有する。し
かしながらこの実現方法は、不動作状態において零入力
電流が直列接続された４個の抵抗を通って流れ、それに
よってパワー損失を生じるという欠点も有する。このよ
うなパワー損失の発生を防止するために、第１ｐチャネ
ルＭＯＳトランジスタのゲート端子を第１閾値決定器を
形成するＣＭＯＳインバータの出力端に接続するか、ま
たは第２ｎチャネルＭＯＳトランジスタのゲート端子を
第２閾値決定器を形成するＣＭＯＳインバータの出力端
に接続すると有利である。その際いずれにしても不動作
状態においては入力端子には基準電位または作動電位が
印加されなければならない。
【０００９】ＣＭＯＳインバータの導通を速めるため
に、本発明による半導体集積回路装置の他の有利な実施
態様によれば、ゲート端子が第１閾値決定器の出力端に
接続されている第３ｎチャネルＭＯＳトランジスタが第
２抵抗に並列に配置され、ゲート端子が第２閾値決定器
の出力端に接続されている第３ｐチャネルＭＯＳトラン
ジスタが第３抵抗に並列に配置される。
【００１０】半導体集積回路装置のこの実施態様によっ
て第３ｎチャネルＭＯＳトランジスタおよび第３ｐチャ
ネルＭＯＳトランジスタと第１ＣＭＯＳインバータおよ
び第２ＣＭＯＳインバータとのインターロック効果が生
じるおそれがあるので、第１閾値決定器の出力端と基準
電位との間に、ゲート端子が第２接続点に接続された第
４ｎチャネルＭＯＳトランジスタを配置し、作動電位と
第２閾値決定器の出力端との間に、ゲート端子が第２接
続点に接続された第４ｐチャネルＭＯＳトランジスタを
配置すると有利である。
【００１１】
【実施例】次に本発明を図面に示された実施例に基づい
て詳細に説明する。
【００１２】図１は本発明による半導体集積回路装置の
原理回路図を示す。制御可能な第１抵抗１は作動電位Ｖ
DDと基準電位ＶSSとの間で第２抵抗２、第３抵抗３およ
び第４抵抗４に直列に接続されている。これによって抵
抗１、２、３、４間には第１接続点Ｉ、第２接続点ＩＩ
および第３接続点ＩＩＩが形成される。第２接続点ＩＩ
は図１に示された半導体集積回路装置の入力端Ｅを形成
する。この入力端には三元入力信号すなわち３つの状態
を取り得る入力信号が与えられる。３つの状態は基準電
位ＶSSと、作動電位ＶDDと、これらの両電位間に位置す
る電位とによって与えられる。
【００１３】第１接続点Ｉには第１閾値決定器５の入力
端が接続され、第３接続点ＩＩＩには第２閾値決定器６
の入力端が接続されている。両閾値決定器５、６の出力
端ＩＶ、Ｖは論理回路７に接続され、この論理回路７の
両出力端は半導体集積回路装置の出力端Ａ１、Ａ２を形
成している。
【００１４】４個の抵抗１〜４の値および閾値決定器
５、６のスイッチング閾値は、本発明による半導体集積
回路装置では、入力信号が基準電位ＶSSに相当する状態
を有するときには両閾値決定器５、６がいずれも導通せ
ず、作動電位ＶDDに相当する状態を有するときには両閾
値決定器５、６が導通するように選定されている。
【００１５】当業者の専門知識に応じて論理回路７を適
当に構成することによって出力端Ａ１、Ａ２からはそれ
ぞれ所望の二値化出力信号を取出すことができる。
【００１６】図２は４個の抵抗がＭＯＳトランジスタ１
１、１２、１３、１４によって形成されている本発明に
よる半導体集積回路装置の第１の実施例を詳細に示す。
すなわち図２では、ゲート端子が基準電位にある第１ｐ
チャネルＭＯＳトランジスタ１１は、作動電位ＶDDと基
準電位ＶSSとの間において、ダイオードとして接続され
ている第１ｎチャネルＭＯＳトランジスタ１２と、ダイ
オードとして接続されている第２ｐチャネルＭＯＳトラ
ンジスタ１３と、ゲート端子が作動電位ＶDDにある第２
ｎチャネルＭＯＳトランジスタ１４とに直列に接続され
ている。
【００１７】４個のＭＯＳトランジスタ１１〜１４の間
には３個の接続点Ｉ、ＩＩ、ＩＩＩが形成されており、
その際第２接続点ＩＩは半導体集積回路装置の入力端Ｅ
を形成している。入力端が第１接続点Ｉに接続されてい
る第１閾値決定器１５は、ｐチャネルＭＯＳトランジス
タ１５２が並列接続されている対称形ＣＭＯＳインバー
タ１５１によって形成され、それゆえこの閾値決定器１
５のスイッチング閾値は高い値へシフトされる。
【００１８】入力端が第３接続点ＩＩＩに接続されてい
る第２閾値決定器１６は、ｎチャネルＭＯＳトランジス
タ１６２が並列接続されている対称形ＣＭＯＳインバー
タ１６１によって形成され、それゆえこの閾値決定器１
６のスイッチング閾値は低い値へシフトされる。このよ
うにして、入力信号の状態がより大きな許容範囲を有す
るようにできる。
【００１９】第１接続点Ｉと第２接続点ＩＩとの間には
ゲート端子が第１閾値決定器１５の出力端ＩＶに接続さ
れた第３ｎチャネルＭＯＳトランジスタ１８が配置さ
れ、一方第２接続点ＩＩと第３接続点ＩＩＩとの間には
ゲート端子が第２閾値決定器１６の出力端Ｖに接続され
た第３ｐチャネルＭＯＳトランジスタ１９が配置されて
いる。
【００２０】第１閾値決定器１５の出力端は２個のイン
バータ１７１、１７２のカスケード回路を介して半導体
集積回路装置の出力端Ａ１に接続されている。第２閾値
決定器１６の出力端はインバータ１７３を介して半導体
集積回路装置の第２出力端Ａ２に接続されている。３個
のインバータ１７１、１７２、１７３は論理回路１７を
形成している。
【００２１】４個の直列接続されたＭＯＳトランジスタ
１１〜１４は、半導体集積回路装置の入力端Ｅが浮動状
態である場合接続点ＩＩに約０．５（ＶDD−ＶSS）の電
位が形成されるように設計される。接続点Ｉには約０．
９５（ＶDD−ＶSS）の電位が形成され、接続点ＩＩＩに
は約０．０５（ＶDD−ＶSS）の電位が形成される。この
入力状態は不動作状態である。この場合、第２閾値決定
器１６は導通せず、それゆえその出力端Ｖは論理的高レ
ベルとなり、それに応じて半導体集積回路装置の第２出
力端Ａ２は論理的低レベルとなる。第１閾値決定器１５
は導通し、それゆえその出力端ＩＶは論理的低レベルと
なり、そして半導体集積回路装置の第１出力端Ａ１は同
様に論理的低レベルとなる。
【００２２】半導体集積回路装置の入力端Ｅに基準電位
が印加されると、第３接続点ＩＩＩにおける電位は同様
に基準電位へ低下し、それゆえ第２閾値決定器１６はそ
の後も導通せず、半導体集積回路装置の第２出力端Ａ２
には引続き低レベルが維持される。第１接続点Ｉの電位
は同様に低下し、それにより第１閾値決定器１５が導通
し、これによってその出力端ＩＶには高レベルが現れ
る。この高レベルによって第３ｎチャネルＭＯＳトラン
ジスタ１８のゲート端子が付勢され、それによりこれは
低抵抗となり、接続点Ｉを接続点ＩＩの電位すなわち基
準電位へ低下させる。これによって第１閾値決定器１５
のスイッチング状態は安定する。半導体集積回路装置の
第１出力端Ａ１は今や高レベルを有する。これに対し
て、入力端Ｅに作動電位ＶDDが印加されると、第１接続
点Ｉは同様にこの電位になる。このことは第１閾値決定
器１５の出力端ＩＶおよび同様に半導体集積回路装置の
第１出力端Ａ１が低レベルになることを意味する。第３
接続点ＩＩＩの電位は若干持ち上げられ、それにより第
２閾値決定器１６が導通し、その出力端Ｖは低レベルを
有するようになる。これによって第３ｐチャネルＭＯＳ
トランジスタ１９は低抵抗となり、それにより第３接続
点ＩＩＩが作動電位ＶDDへ持ち上げられ、第２閾値決定
器１６の状態を安定にする。半導体集積回路装置の第２
出力端Ａ２はこの場合高レベルを有する。このようにし
て次表１に示す真理値表が得られる。
【００２３】
【表１】
【００２４】図２に示された半導体集積回路装置の利点
は、不動作状態において、すなわちより大きな半導体回
路の一構成要素をなすこの回路装置が不要になった場
合、入力端Ｅを浮動状態のままにしておくことができ
る、すなわち接続する必要がないかまたは信号を付勢す
る必要がないという点にある。しかしこの半導体集積回
路装置は、この不動作状態においては零入力電流が４個
の直列接続されたＭＯＳトランジスタを通って流れ、こ
れがパワー損失を生じるという欠点を有する。
【００２５】このような欠点は図３に示された半導体集
積回路装置によって回避される。なお図３において図２
の回路装置と同一機能を有する同一回路要素には同一符
号が付されている。
【００２６】主要な相違点は、第１ｐチャネルＭＯＳト
ランジスタ１１のゲート端子が基準電位を印加されるの
ではなく第１閾値決定器２５の出力端ＩＶに接続されて
いる点である。今、入力端Ｅに基準電位が印加される
と、第１閾値決定器２５の出力端ＩＶは高レベルとな
り、これによって第１ｐチャネルＭＯＳトランジスタ１
１は高抵抗になり、そのため電流はもはや４個の直列接
続されたＭＯＳトランジスタ１１〜１４を通って流れる
ことはできない。この状態は不動作状態である。
【００２７】同様に第２ｎチャネルＭＯＳトランジスタ
１４のゲート端子を第２閾値決定器２６の出力端Ｖに接
続することもできるが、この場合入力端Ｅには、第２ｎ
チャネルＭＯＳトランジスタ１４を遮断しそれによって
零入力電流を防止するために、作動電位を印加しなけれ
ばならない。
【００２８】不動作状態と両動作状態とに関して半導体
集積回路装置の両出力端Ａ１、Ａ２のレベルの同一構成
を図２の半導体集積回路装置と同じように得るために
は、別の論理回路２７が必要である。図２の論理回路１
７内に既に含まれているインバータ１７１、１７２、１
７３の他に、両インバータ１７１、１７２間にはナンド
ゲート１７５が接続されており、その第２入力端は別の
インバータ１７４を介して半導体集積回路装置の第２出
力端Ａ２に接続されている。これによって、不動作状態
において、すなわち入力端Ｅに基準電位が印加されてい
る場合、両出力端Ａ１、Ａ２は低レベルを有する。入力
端Ｅが作動電位を印加されると、第１出力端Ａ１は高レ
ベルを有し、第２出力端Ａ２は低レベルを有する。また
入力端Ｅが０．５（ＶDD−ＶSS）の電位を有すると、第
１出力端Ａ１は低レベルを有し、第２出力端Ａ２は高レ
ベルを有する。
【００２９】入力端Ｅが０．５（ＶDD−ＶSS）の電位を
有する場合、第１閾値決定器２５が第３ｎチャネルＭＯ
Ｓトランジスタ１８とまたは第２閾値決定器２６が第３
ｐチャネルＭＯＳトランジスタ１９とインターロックさ
れないようにするために、第１閾値決定器２５の出力端
ＩＶと基準電位ＶSSとの間には、ゲート端子が第２接続
点ＩＩに接続された第４ｎチャネルＭＯＳトランジスタ
３０が配置され、第２閾値決定器２６の出力端Ｖと作動
電位ＶDDとの間には、ゲート端子が同様に第２接続点Ｉ
Ｉに接続された第４ｐチャネルＭＯＳトランジスタ３１
が配置されている。
【００３０】両閾値決定器２５、２６は、例えばｎチャ
ネルＭＯＳトランジスタまたはｐチャネルＭＯＳトラン
ジスタを有する対称形ＣＭＯＳインバータを並列接続す
ることによって形成することができる非対称形ＣＭＯＳ
インバータである。
【図面の簡単な説明】
【図１】本発明による半導体集積回路装置の原理回路
図。
【図２】本発明による半導体集積回路装置の第１の実施
例を示す回路図。
【図３】本発明による半導体集積回路装置の第２の実施
例を示す回路図。
【符号の説明】
１、２、３、４ 抵抗 ５ 第１閾値決定器 ６ 第２閾値決定器 ７ 論理回路 １１ 第１ｐチャネルＭＯＳトランジスタ １２ 第１ｎチャネルＭＯＳトランジスタ １３ 第２ｐチャネルＭＯＳトランジスタ １４ 第２ｎチャネルＭＯＳトランジスタ １５ 第１閾値決定器 １５１ 対称形ＣＭＯインバータ １６ 第２閾値決定器 １６１ 対称形ＣＭＯインバータ １６２ ｎチャネルＭＯＳトランジスタ １７ 論理回路 １７１、１７２、１７３、１７４ インバータ １７５ ナンドゲート １８ 第３ｎチャネルＭＯＳトランジスタ １９ 第３ｐチャネルＭＯＳトランジスタ ２５ 第１閾値決定器 ２６ 第２閾値決定器 ２７ 論理回路 ３０ 第４ｎチャネルＭＯＳトランジスタ ３１ 第４ｐチャネルＭＯＳトランジスタ Ｅ 入力端 Ａ１、Ａ２ 出力端 Ｉ 第１接続点 ＩＩ 第２接続点 ＩＩＩ 第３接続点 ＶDD 作動電位 ＶSS 基準電位
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/20 101

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 １つの三元入力信号を２つの二値化出力
    信号に変換するための１つの入力端および２つの出力端
    と、作動電位と基準電位との間に直列に接続され、４個
    の抵抗の間に第１接続点、第２接続点および第３接続点
    が形成され、第２接続点が半導体集積回路装置の入力端
    を形成する第１抵抗、第２抵抗、第３抵抗および第４抵
    抗と、入力端が第１接続点に接続されている第１閾値決
    定器と、入力端が第３接続点に接続されている第２閾値
    決定器と、両閾値決定器の出力端に接続され、出力端が
    半導体集積回路装置の出力端に接続されている論理回路
    とを備え、第１抵抗をＭＯＳトランジスタによって形成
    し、そのゲート端子を第１閾値決定器の出力端に接続す
    ることを特徴とする半導体集積回路装置。
  2. 【請求項２】 １つの三元入力信号を２つの二値化出力
    信号に変換するための１つの入力端および２つの出力端
    と、作動電位と基準電位との間に直列に接続され、４個
    の抵抗の間に第１接続点、第２接続点および第３接続点
    が形成され、第２接続点が半導体集積回路装置の入力端
    を形成する第１抵抗、第２抵抗、第３抵抗および第４抵
    抗と、入力端が第１接続点に接続されている第１閾値決
    定器と、入力端が第３接続点に接続されている第２閾値
    決定器と、両閾値決定器の出力端に接続され、出力端が
    半導体集積回路装置の出力端に接続されている論理回路
    とを備え、第４抵抗をＭＯＳトランジスタによって形成
    し、そのゲート端子を第２閾値決定器の出力端に接続す
    ることを特徴とする半導体集積回路装置。
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